KR100822650B1 - 전자 장치 및 그의 구동 방법 - Google Patents

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Abstract

본 발명에 따라, 신규 구조를 갖는 화소들을 사용함으로써 소스 신호 라인측 구동기 회로의 스테이지 수가 수평 방향의 화소들의 수의 절반으로 감소하고, 그에 따라 구동기 회로를 배치하고 간극률(aperture ratio)을 증가시키기 위한 공간을 만드는 증진된 해상도의 화소부를 구비한 전기 광학 장치가 제공된다. 하나의 수평 기간은 전반부 및 후반부로 분할된다. 2개의 인접한 화소들에 대한 신호들은 하나의 소스 신호 라인으로 연속적으로 입력된다. 화소 선택부는 2개의 인접한 화소들 사이에 제공된다. 신호 선택부는 신호가 화소에 기록되도록 수평 기간의 전반부에 화소들 중의 하나를 선택하는 반면에, 신호가 그 화소에 기록되도록 수평 기간의 후반부 동안 다른 화소를 선택한다. 하나의 소스 신호 라인은 2개의 인접 화소들 사이에 공유되기 때문에, 본 발명은 간극률의 견지에서 역시 유리하다.
Figure R1020010027220
소스 신호 라인측 구동기 회로, 게이트 신호 라인측 구동기 회로, 화소 선택 신호 라인측 구동기 회로, 전계 발광 구동 트랜지스터, 간극률

Description

전자 장치 및 그의 구동 방법{Electronic device and method of driving the same}
도 1a 및 1b는 본 발명의 전자 장치 중의 화소들의 구조를 나타내는 도면들.
도 2a 및 2b는 종래의 전자 장치와 본 발명의 전자 장치 간의 구동기 회로의 스테이지들의 수의 차이를 나타내는 도면들.
도 3a 내지 3d는 시간 그레이 스케일법(time gray scale method)에 따른 타이밍 차트들.
도 4a 내지 4d는 본 발명의 전자 장치에서 시간 그레이 스케일법에 따른 타이밍 차트들.
도 5는 본 발명의 실시예 1에 따른 전자 장치의 회로 구조의 실시예를 나타내는 도면.
도 6a 및 6b는 본 발명의 실시예 1에 따른 전자 장치에서 화소부의 회로 구조의 실시예를 나타내는 도면들.
도 7a 및 7b는 본 발명의 실시예 1에 따른 전자 장치의 구동 방법의 타이밍 차트들.
도 8a 및 8b는 본 발명의 실시예 2에 따른 전자 장치의 구동 방법의 타이밍 차트들.
도 9a 및 9b는 본 발명의 실시예 2에 따른 전자 장치의 구동 방법의 타이밍 차트들.
도 10a 및 10b는 본 발명의 실시예 3에 따른 전자 장치에서 화소부의 회로 구조의 실시예를 나타내는 도면들.
도 11a 및 11b는 넌-디스플레이 기간(non-display period)이 제공되는, 실시예 4에 따른 구동 방법의 타이밍 차트들.
도 12a 및 12b는 EL 구동 트랜지스터(EL driving transistor)의 소스/드레인 전압과 EL 소자의 발광 사이의 관계를 예시하는 도면들.
도 13은 넌-디스플레이 기간이 제공되는, 실시예 4에 따른 구동 방법의 타이밍 차트.
도 14a 내지 14c는 본 발명의 실시예 5에 따른 전자 장치의 예시적인 제조 공정을 나타내는 도면들.
도 15a 내지 15c는 본 발명의 실시예 5에 따른 전자 장치의 예시적인 제조 공정을 나타내는 도면들.
도 16a 및 16b는 본 발명의 실시예 5에 따른 전자 장치의 예시적인 제조 공정을 나타내는 도면들.
도 17a 및 17b는 실시예 6에 따른 전자 장치를 나타내는 도면들이며, 도 17a는 그의 상면도이고, 도 17b는 그의 단면도.
도 18은 실시예 7에 따른 전자 장치의 단면도.
도 19는 실시예 8에 따른 전자 장치의 단면도.
도 20은 실시예 9에 따른 전자 장치의 단면도.
도 21은 전자 장치의 회로 구조의 실시예를 나타내는 도면.
도 22a 및 22b는 통상의 전자 장치에서 화소부의 구조를 나타내는 도면들.
도 23a 내지 23f는 본 발명의 전자 장치가 적용되는, 실시예 11에 따른 전자 장비의 실시예들을 나타내는 도면들.
도 24a 내지 24c는 본 발명의 전자 장치가 적용되는, 실시예 11에 따른 전자 장비의 실시예들을 나타내는 도면들.
* 도면의 주요 부분에 대한 부호의 설명
101, 102: 스위칭 TFT
103, 104, 603, 1202: EL 구동기 TFT
106, 605, 1205: EL 소자
108: 저장 캐패시터
110: 소스 신호 라인
113: 화소 선택부
200, 210: 소스 신호 라인측 구동기 회로
630, 640, 650, 660, 670, 680, 1030, 1040, 1050, 1060: 전류 공급 라인
645, 655: 소스 신호 라인
1206: 캐소드 배선
5003, ..., 5006: 섬 형상의 반도체 층
5017, ..., 5025: 불순물 영역
5026, ..., 5030: 도전층
(발명의 배경)
발명의 분야
본 발명은 전자 장치의 구조에 관한 것이다. 본 발명은 특히 절연체 상에 제조된 박막 트랜지스터(thin film transistor; TFT)를 갖는 능동 매트릭스형 전자 장치(active matrix type electronic device) 및 이러한 능동 매트릭스형 전자 장치의 구동 방법에 관한 것이다.
관련 기술의 설명
최근에, EL(전계 발광(electroluminescence)) 디스플레이는 LCD(액정 디스플레이(liquid crystal display))를 대체할 플랫 패널 디스플레이(flat panel display)로서 주의를 끌어 왔으며, 활발히 연구되고 있다.
LCD에 대해서는 일반적으로 2가지 유형의 구동 시스템들이 있다. 한 가지 유형은 STN-LCD 등에 사용되는 수동 매트릭스형(passive matrix type)이다. 나머지 유형은 TFT-LCD 등에 사용된 능동 매트릭스형(active matrix type)이다. 마찬가지로, EL 디스플레이에는 일반적으로 2가지 종류의 구동 시스템들이 존재한다. 한 가지 유형은 수동 매트릭스형이고, 나머지 유형은 능동 매트릭스형이다.
수동 매트릭스형의 경우에, 전극으로서 작용하는 배선은 EL 소자의 상부 및 하부 각각에 배열된다. 전압은 배선들에 순차로 인가되고, 전류는 EL 소자를 통해 흐름으로써, EL 소자가 발광된다. 한편, 능동 매트릭스형의 경우에, 각각의 화소는 TFT를 갖고, 신호는 각각의 화소 내에 유지될 수 있다.
도 21은 디지털 구동에 의한 능동 매트릭스형 전자 장치의 구조의 실시예를 나타낸다. 화소부(2101)는 중심에 배열된다. 화소부(2101)의 주변에는, 소스 신호 라인측 구동기 회로(2102)가 소스 신호 라인들을 제어하기 위해 배열되고, 게이트 신호 라인측 구동기 회로(2106)는 게이트 신호 라인들을 제어하도록 배열된다. 도 21에서, 게이트 신호 라인측 구동기 회로(2106)는 단지 화소부(2101)의 한쪽 측면 상에 제공된다. 그러나, 실제 구동에서 동작 효율성 및 신뢰도를 고려하면, 화소부(2101)를 샌드위치시키도록 양 측면 상에 구동기 회로들을 배열하는 것이 바람직하다. 더욱이, EL 소자에 전류를 공급하기 위한 전력 공급부는 화소부(2101)의 각각의 전류 공급 라인들에 접속된다.
EL 소자는 애노드(anode), 캐소드(cathode) 및 전계 발광을 제공하는 유기 화합물을 함유하는 층(전계를 인가함으로써 발생된 발광(luminescence))(이 층은 이하 EL 층이라 칭함)으로 구성된다. 유기 화합물로부터의 발광은 단일 여기(excitation)로부터 기저 상태로의 복귀에 따른 발광(형광(fluorescence)) 및 삼중 여기로부터 기저 상태로의 복귀에 따른 발광(인광(phosphorescence))으로 나뉠 수 있다. 두 종류들의 발광은 본 발명이 적용될 수 있는 전자 장치들에 사용될 수 있다.
본 명세서에 규정된 EL 층은 본 명세서 전반에서 애노드와 캐소드 사이에 제공된 모든 층들을 포함한다. 특히, EL 층은 발광층, 홀 주입층(hole injection layer), 전자 주입층, 홀 수송층(hole transporting layer), 전자 수송층 및 기타 다른 층들로 구성되어 있다. EL 소자의 기본 구조는 애노드, 발광층 및 캐소드가 순차로 층진 적층물(laminate)이다. 다른 유형의 EL 층 구조물은 애노드, 홀 주입층, 발광층 및 캐소드가 순차로 층을 이룬 적층, 및 애노드, 홀 주입층, 발광층, 전자 수송층 및 캐소드가 순차로 층을 이룬 적층물이다.
본 명세서에서, EL 소자는 애노드, EL 층 및 캐소드로 구성된 소자를 의미한다.
소스 신호 라인측 구동기 회로(2102)는 시프트 레지스터(shift resister; 2103), 제 1 래치 회로(first latch circuit; 2104) 및 제 2 래치 회로(second latch circuit; 2105)를 갖는다. 시프트 레지스터(2103)는 소스측 클록 신호(source side clock signal; S-CLK) 및 소스측 시작 펄스(source side start pulse; S-SP)의 입력을 수신한다. 제 1 래치 회로(2104)는 디지털 영상 신호(디지털 데이터)의 입력을 수신한다. 제 2 래치 회로(2105)는 래치 펄스의 입력을 수신한다.
게이트 신호 라인측 구동기 회로(2106)는 시프트 레지스터(도시하지 않음)를 갖는다. 시프트 레지스터는 게이트 측 클록 신호(gate side clock signal; G-CLK) 및 게이트 측 시작 펄스(gate side start pulse; G-SP)의 입력을 수신한다.
회로들의 구동을 기재할 것이다. 도 21에서 참조 기호들이 명세서에 사용될 것이다.
소스 신호 라인측 구동기 회로(2102)에서, 소스 측 클록 신호(S-CLK) 및 소스 측 시작 펄스(S-SP)가 시프트 레지스터(2103)에 입력된다. 시프트 레지스터(2103)는 이들 입력 신호들에 응답하여 연속적으로 펄스들을 출력한다. 시프트 레지스터로부터 연속적으로 출력된 펄스들은 버퍼 및 기타 회로들(도시하지 않음)을 통해 제 1 래치 회로(2104)로 입력됨으로써, 디지털 영상 신호들(디지털 데이터)은 각각의 스테이지에 연속적으로 유지(래치)된다. 제 1 래치 회로(2104)의 최종 스테이지에서 데이터의 저장이 완료됨에 따라, 래치 펄스들은 제 2 래치 회로(2105)에 입력된다. 이어서, 제 1 래치 회로(2104)에 유지되어 있는 데이터는 버퍼 및 기타 회로들(도시하지 않음)을 통해 제 2 래치 회로(2105)에 모두 즉시 전송된다.
게이트 신호 라인측 구동기 회로(2106)에서, 게이트 측 클록 신호(G-CLK) 및 게이트 측 시작 펄스(G-SP)는 시프트 레지스터(도시하지 않음)에 입력된다. 시프트 레지스터는 이들 입력 신호들에 응답하여 펄스들을 연속적으로 출력한다. 펄스들은 버퍼 및 기타 회로들(도시하지 않음)을 통해 통과하고, 게이트 신호 라인들을 순차로 선택하기 위해 게이트 신호 라인 선택 펄스들로서 연속적으로 출력된다.
소스 신호 라인측 구동기 회로(2102)의 제 2 래치 회로(2105)에 전송된 데이터는 게이트 신호 라인 선택 펄스에 의해 선택된 행의 화소들에 기록된다. 이러한 동작은 영상을 디스플레이하기 위해 반복된다.
다음에 주어지는 설명은 화소부의 구동에 관한 것이다. 도 22a 및 22b는 도 21의 화소부(2101)의 일부를 나타낸다. 도 22a는 3x3 개의 화소들로 구성된 매트릭스를 나타낸다. 도트선 프레임(2200)으로 규정된 섹션이 1 화소이고, 그의 확대도는 도 22b에 나타낸다. 도 22b에서, 참조 기호(2201)는 신호가 화소에 기록될 때 스위칭 소자로서 작용하는 TFT를 나타낸다(이하 스위칭 TFT라 칭함). 스위칭 TFT(2201)는 복수의 n-채널 TFT 또는 p-채널 TFT 중 하나의 극성(polarity)을 가질 수 있다. 참조 기호(2202)는 EL 소자(2203)에 공급된 전류를 조절하기 위한 소자(전류 조절 소자)로서 작용하는 TFT를 나타낸다(TFT는 EL 구동기 TFT라 칭함). p-채널 TFT가 EL 구동기 TFT(2202)를 위해 사용되는 경우, TFT는 EL 소자(2203)의 애노드(2209)와 전류 공급 라인(2207) 사이에 놓인다. 다른 한편, n-채널 TFT가 EL 구동기 TFT(2202)를 위해 사용되는 경우, TFT는 EL 소자(2203)의 캐소드(2210)와 캐소드 전극(2208) 사이에 놓인다. 그러나, EL 소자(2203)의 제조 시에 TFT 작용 및 제한들에 비추어 소스 접지(source grounding)가 바람직하기 때문에, 일반적이고 빈번히 사용되는 방법은 EL 구동기 TFT(2202)를 위해 p-채널 TFT를 사용하고, EL 소자(2203)의 애노드(2209)와 전류 공급 라인(2207) 사이에 EL 구동기 TFT(2202)를 배치하는 것이다. 참조 기호(2204)는 소스 신호 라인(2206)으로부터 입력된 신호(전압)를 저장하기 위한 저장 캐패시터를 나타낸다. 도 22b에서, 저장 캐패시터(2204)의 단자들 중 하나는 전류 공급 라인(2207)에 접속된다. 그러나, 그것은 배타적 배선(exclusive wiring)에 접속될 수 있다. 스위칭 TFT(2201)는 게이트 신호 라인(2205)에 접속된 게이트 전극을 갖고, 소스 신호 라인(2206)에 접속된 소스 영역을 갖는다.
이하, 능동 매트릭스형 전자 장치의 회로의 동작을 도 22a 및 22b를 참조하여 설명될 것이다. 먼저, 게이트 신호 라인(2205)이 선택될 때, 전압이 스위칭 TFT(2201)의 게이트 전극에 인가되고, 스위칭 TFT(2201)는 턴-온 상태에 이른다. 이어서, 소스 신호 라인(2205)의 신호(전압)는 저장 캐패시터(2204)에 축적된다. 저장 캐패시터(1504)의 전압은 EL 구동기 TFT(2202)의 게이트와 소스 사이의 전압(VGS)으로 됨으로써 저장 캐패시터(2204)의 전압에 따른 전류는 EL 구동기 TFT(2202) 및 EL 소자(2203)를 통해 흐른다. 결과적으로, EL 소자(2203)는 발광된다.
EL 소자(2203)의 휘도, 즉, EL 소자(2203)를 통해 흐르는 전류량은 EL 구동기 TFT(2202)의 VGS에 의해 조절될 수 있다. VGS는 저장 캐패시터(2204)의 전압이고, 소스 신호 라인(2206)에 입력되는 신호(전압)이다. 즉, EL 소자(2203)의 휘도는 소스 신호 라인(2206)에 입력되는 신호(전압)를 조절함으로서 조절된다. 마지막으로 게이트 신호 라인(2205)은 비선택 상태로 설정되고, 스위칭 TFT(2201)의 게이트가 폐쇄되고, 스위칭 TFT(2201)는 턴 오프된 상태로 설정된다. 그 시점에서, 저장 캐패시터(2204)에 축적된 전하들이 유지된다. 따라서, EL 구동기 TFT(2202)의 VGS는 그대로 유지되고, VGS에 따른 전류는 EL 구동기 TFT(2202) 및 EL 소자(2203)를 통해 연속적으로 흐른다.
EL 소자 등의 구동은 SID99 다이제스트판 372페이지: "Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT", ASIA DISPLAY 98: 217페이지: "High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver", Euro Display 99 Late News: 27페이지: "3.8 Green OLED with Low Temperature Poly-Si TFT" 등에 보고되어 있다.
최근의 EL 디스플레이는 보다 큰 해상도를 가질 뿐만 아니라 대형 스크린이 장착해야 할 필요가 있다. 그러나, 화소 피치(pixel pitch)를 감소시킴으로써 화소부의 해상도를 증진시키는 것은 구동기 회로를 배치하기에 불충분한 공간의 문제점을 야기한다. 예를 들면, 패널(panel)의 크기를 변화시킴 없이 해상도가 VGA로부터 XGA로 개선되어야 하는 경우, 수평 방향의 화소들은 640개의 화소에서 1024개의 화소로 그 수가 증가한다. 이러한 경우에 하나의 화소의 폭은 62.5%로 감소하고, 따라서, 소스 신호 라인측 구동기 회로의 하나의 스테이지를 배치하기 위한 폭 역시 62.5%로 감소한다.
상기 문제점을 해결하기 위해, 구동기 회로는 크기가 더욱 감소되어야 한다. 그러나, 이것은 설계, 회로 작용의 신뢰도, 수율(yield) 등의 방식을 고려할 때 수행하기 위한 용이한 해결책이 될 수 없다.
(발명의 개요)
본 발명은 상기한 바를 고려하여 이루어진 것이며, 따라서, 본 발명의 목적은 신규 구조를 갖는 화소들이 구동기 회로를 배치할 공간이 적다는 상술한 문제점을 피하면서 보다 높은 해상도를 얻기 위해 사용되는 전자 장치를 제공하는 것이다.
본 발명은 위의 목적을 달성하기 위해 다음 조처를 취한다.
도 22b에 나타낸 바와 같이, 통상의 화소들 각각은 하나의 소스 신호 라인(2206), 하나의 게이트 신호 라인(2205), 및 하나의 전류 공급 라인(2207)을 갖는다. 본 발명의 전자 장치에서 화소 구조에 따라, 하나의 소스 신호 라인(110)이 2개의 인접한 화소들 사이에 제공됨으로써 화소 A 및 화소 B는 도 1a 및 1b에 나타낸 바와 같이 하나의 소스 신호 라인을 공유한다. 그러나, 이러한 구조는 단지 항상 동일한 영상 신호가 화소들 A 및 B에 기록될 것을 허용하기 때문에 약간의 변형을 필요로 한다. 따라서, 화소 선택부(113)가 제공되고, 그에 따라 소스 신호 라인(110)에 입력된 영상 신호는 화소 A의 스위칭 TFT(101) 및 화소 B의 스위칭 TFT(102) 중의 하나로만 전송된다. 이러한 구동 방법을 간단히 설명하기 위해, 하나의 수평 기간이 전반부와 후반부로 분할됨으로써 화소 A의 기록은 하나의 수평 기간의 전반부에 완료되고, 이어서, 화소 B의 기록은 그의 후반부에 완료된다.
이러한 구조는 소스 신호 라인측 구동기 회로의 스테이지들의 수를 수평 방향의 화소들의 수의 절반으로 절단할 수 있다(이는 구동기 회로의 구조에 따라, 즉, 구동기 회로가 더미 스테이지들(dummy stages)일 때 적용될 수 없다). 따라서, 높은 해상도를 얻기 위해 화소 피치가 감소될 때 구동기 회로를 배치하는 데 어떠한 난점들도 발견되지 않을 것이다.
이하, 본 발명의 전자 장치의 구조들이 설명된다.
본 발명의 제 1 양태에 따라, 소스 신호 라인측 구동기 회로, 게이트 신호 라인측 구동기 회로, 화소 선택 신호 라인측 구동기 회로 및 화소부를 포함하는 전자 장치에 있어서,
화소부는 m개의 소스 신호 라인, k개의 게이트 신호 라인들 및 2km개의 화소들을 갖고;
m개의 소스 신호 라인들 각각은 k개의 화소 선택부들을 갖고;
m개의 소스 신호 라인들 각각은 화소 선택부들을 통해 2k개의 화소들에 전기적으로 접속되고;
2km개의 화소들 각각은 스위칭 트랜지스터, EL 구동 트랜지스터 및 EL 소자를 갖고;
스위칭 트랜지스터는 게이트 신호 라인들 중 임의의 게이트 신호 라인에 전기적으로 접속된 게이트 전극을 갖고;
스위칭 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 소스 신호 라인들 중의 임의의 소스 신호 라인에 전기적으로 접속되고, 그 중 나머지는 EL 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고,
EL 구동 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 전류 공급 라인에 전기적으로 접속되고, 그 중 나머지는 EL 소자의 전극들 중의 하나에 전기적으로 접속되는 것을 특징으로 하는, 전자 장치가 제공된다.
본 발명의 제 2 양태에 따라, 소스 신호 라인측 구동기 회로, 게이트 신호 라인측 구동기 회로, 화소 선택 신호 라인측 구동기 회로 및 화소부를 포함하는 전자 장치에 있어서,
화소부는 m개의 소스 신호 라인들, k개의 게이트 신호 라인들 및 2km개의 화소들을 갖고;
2km개의 화소들 각각은 스위칭 트랜지스터, EL 구동 트랜지스터 및 EL 소자를 갖고;
스위칭 트랜지스터는 게이트 신호 라인들 중의 임의의 게이트 신호 라인에 전기적으로 접속된 게이트 전극을 갖고;
스위칭 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 화소 선택부를 통해 소스 신호 라인들 중의 임의의 소스 신호 라인에 전기적으로 접속되고, 그 중 나머지는 EL 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고,
EL 구동 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 전류 공급 라인에 전기적으로 접속되고, 그 중 나머지는 EL 소자의 전극들 중의 하나에 전기적으로 접속되는 것을 특징으로 하는, 전자 장치가 제공된다.
본 발명의 제 3 양태에 따라, 본 발명의 제 1 또는 제 2 양태에 있어서, 소스 신호 라인측 구동기 회로가 m개의 소스 신호 라인들 각각에 대해 하나의 수평 기간 동안 영상 신호 기록 동작을 2회 수행하는 것을 특징으로 하는, 전자 장치가 제공된다.
본 발명의 제 4 양태에 따라, 본 발명의 제 1 내지 제 3 양태 중 어느 하나에 있어서,
제 1 화소 및 제 2 화소는 각각의 화소 선택부들에 전기적으로 접속되고;
화소 선택부들 각각은 하나의 수평 기간의 전반부에 제 1 화소를 선택하는 반면에, 수평 기간의 후반부에 제 2 화소를 선택하고;
소스 신호 라인들로부터 입력된 영상 신호는 화소 선택부에 의해 선택된 화소에만 기록되는 것을 특징으로 하는, 전자 장치가 제공된다.
본 발명의 제 5 양태에 따라, 본 발명의 제 1 내지 제 4 양태 중 어느 하나에 있어서, 각각의 화소 선택부는 n-채널 트랜지스터 및 p-채널 트랜지스터를 갖는 것을 특징으로 하는, 전자 장치가 제공된다.
본 발명의 제 6 양태에 따라, 본 발명의 제 1 내지 제 4 양태 중 어느 하나에 있어서, 각각의 화소 선택부가 아날로그 스위치를 갖는 것을 특징으로 하는, 전자 장치가 제공된다.
본 발명의 제 7 양태에 따라, 하나의 프레임 기간이 서브-프레임 기간들 SF1, SF2, ... 및 SFn으로 구성되고, 서브-프레임 기간 각각이 어드레스(기록) 기간들 Ta1, Ta2, ... 및 Tan 및 지속(발광(lights-on)) 기간들 Ts1, Ts2, ... 및 Tsn를 가질 때, EL 소자가 연속적으로 발광하는 시간을 조절함으로써 n 비트 그레이 스케일 디스플레이를 얻고,
전자 장치의 수평 방향에서 2m개의 화소들이 존재하는 경우, 하나의 수평 기간은 두 기간들로 분할되어, 영상 신호가 상기 기간들 중 한 기간 동안 제 1, 제 3, ..., 제 (2m-3) 또는 제 (2m-1) 화소에 기록되고, 영상 신호가 나머지 기간 동안 제 2, 제 4, ..., 제 (2m-2) 또는 제 2m 화소에 기록되는 것을 특징으로 하는, 전자 장치를 구동하는 방법이 제공된다.
본 발명의 제 8 양태에 따라, 본 발명의 제 7 양태에 있어서, 영상 신호가 제 1, 제 3, ..., 제 (2m-3) 또는 제 (2m-1) 화소에 기록되는 동안의 기간이 하나의 수평 기간의 전반부에 대응하고, 영상 신호가 제 2, 제 4, ..., 제 (2m-2) 또는 제 2m 화소에 기록되는 동안의 기간이 수평 기간의 후반부에 대응하는 것을 특징으로 하는, 전자 장치의 구동 방법이 제공된다.
본 발명의 제 9 양태에 따라, 본 발명의 제 7 양태에 있어서, 영상 신호가 제 1, 제 3, ..., 제 (2m-3) 또는 제 (2m-1) 화소에 기록되는 동안의 기간이 하나의 수평 기간의 후반부에 대응하고, 영상 신호가 제 2, 제 4, ..., 제 (2m-2) 또는 제 2m 화소에 기록되는 동안의 기간이 수평 기간의 전반부에 대응하는 것을 특징으로 하는, 전자 장치의 구동 방법이 제공된다.
(바람직한 실시예의 상세한 설명)
이하, 본 발명의 실시 형태를 기재할 것이다.
본 발명의 주요 구조는 도 1a 및 1b에 나타낸다. 도 1a에서 점선으로 제한된 섹션은 도 1b에서 확대된다.
본 발명에 따른 전자 장치의 화소들에서 2개의 화소들이 하나의 소스 신호 라인(110)에 접속되는 것을 특징으로 한다. 2개의 화소들은 화소 A 및 화소 B로서 지정된다. 화소 A는 제 1 스위칭 TFT(101), 제 1 EL 구동기 TFT(103), 제 1 EL 소자(105) 및 제 1 저장 캐패시터(107)를 갖는다. 화소 B는 제 2 스위칭 TFT(102), 제 2 EL 구동기 TFT(104), 제 2 EL 소자(106) 및 제 2 저장 캐패시터(108)를 갖는다. 화소 선택부(113)는 소스 신호 라인으로부터 화소 A의 제 1 스위칭 TFT(101) 및 화소 B의 제 2 스위칭 TFT(102) 중의 하나로만 입력되는 영상 신호를 출력하는 기능을 갖는다. 상술한 바와 같이, 제 1 스위칭 TFT(101) 및 제 2 스위칭 TFT(102)의 극성은 n-채널형이거나 또는 p-채널형일 수 있다. 제 1 EL 구동기 TFT(103) 및 제 2 EL 구동기 TFT(104)의 극성은 상술한 바와 같이 EL 소자들의 구조에 따라 결정된다.
전자 장치가 m x k개의 화소들을 가질 때, 그것은 m/2개의 소스 신호 라인들 및 k개의 게이트 신호 라인들을 갖는다. 사이에 개입된 소스 신호 라인을 갖는 2개의 인접한 화소들은 화소 선택부를 통해 소스 신호 라인에 전기적으로 접속된다. k개의 게이트 신호 라인들이 제공됨에 따라, 각각의 소스 신호 라인에 접속된 화소들의 수는 2x(게이트 신호 라인들의 수)=2k이다.
화소 선택부(103) 및 인접한 화소 선택부(113)는 측 방향으로 하나씩 배열되고, 모든 화소 선택부들은 균일하게 작동한다. 도 1a를 참조하여 동작을 상세히 기재하기 위해, 게이트 신호 라인 선택 기간에, 신호는 화소 A에만 신호를 기록하기 위해 그의 전반부에 화소 선택부(113)에 입력되고, 이어서 신호는 화소 B에만 신호를 기록하기 위해 그의 후반부에 화소 선택부에 다시 입력된다. 따라서, 소스 신호 라인측 구동기 회로는 하나의 수평 기간에 기록 동작을 2회 수행하고, 즉 화소 A에 기록하고, 화소 B에 기록한다.
도 2a는 통상의 전자 장치에서 소스 신호 라인측 구동기 회로 및 그의 화소부들의 1행의 화소들을 나타낸다. 소스 신호 라인측 구동기 회로(200)는 하나의 소스 신호 라인을 조절하기 위해 각각의 스테이지가 시프트 레지스터, 제 1 래치 회로 및 제 2 래치 회로로 구성된 복수의 스테이지들을 갖는다. 수평 방향으로 m개의 화소들이 존재할 때, 소스 신호 라인측 구동기 회로의 스테이지들의 수는 화소들의 수와 동일하고, 구동기 회로는 m개의 스테이지들을 갖는다. 도 2a에서, D1로 나타낸 폭은 소스 신호 라인측 구동기 회로의 회로들의 하나의 스테이지를 배치하기 위한 폭이다. 화소들이 패널의 크기를 증가시키지 않고 그의 수가 증가되는 경우, 화소 피치는 폭 D1을 자연스럽게 감소시키기 위해 감소되고, 그에 따라 구동기 회로를 배치하기 곤란하게 만든다.
도 2b는 본 발명의 전자 장치에서 소스 신호 라인측 구동기 회로 및 그의 화소부의 1행의 화소들을 나타낸다. 소스 신호 라인측 구동기 회로(210)는 하나의 소스 신호 라인을 조절하기 위해 각각의 스테이지가 시프트 레지스터, 제 1 래치 회로 및 제 2 래치 회로로 구성된 복수의 스테이지들을 갖는다. 수평 방향으로 n개의 화소들이 존재할 때, 도 2b의 회로는 본 발명에 따라 구성된 화소들이 2개의 인접한 화소들 사이에 하나의 소스 신호 라인을 공유하기 때문에 m/2개의 소스 신호 라인들을 갖는다. 따라서, 소스 신호 라인측 구동기 회로의 스테이지들의 수는 도 2a에서와 동일한 화소들의 수를 가짐에도 불구하고 m/2개의 스테이지들이다. 이러한 경우에, 도 2b에서 D2로 나타낸 폭은 소스 신호 라인측 구동기 회로의 하나의 스테이지를 배치하기 위한 폭이다. 도 2b의 화소 피치가 도 2a의 화소 피치와 동일할 때, 폭 D2는 폭 D1의 2배이다. 따라서, 본 발명은 화소 피치가 해상도를 증진시키기 위해 감소되는 경우 구동기 회로를 배치하는 데 있어서 어떠한 곤란한 점들도 가지지 않는다.
실제 구동은 타이밍 차트들을 사용하여 기재할 것이다. 그레이 스케일 디스플레이를 얻기 위해 디지털 그레이 스케일(digital gray scale) 및 시간 그레이 스케일을 조합하여 사용하는 방법이 구동 방법으로서 사용되는 경우를 일 실시예로써 취하여 설명할 것이다.
도 3a 내지 3d는 m(수평 방향) x n(수직 방향) 화소들을 갖는 전자 장치에서 60 Hz의 프레임 주파수에서 4비트(24=16) 그레이 스케일로 디스플레이된다. 그 설명은 시간 순으로 주어질 것이다. 일 스크린에 대응하는 디스플레이는 이러한 설정 하에 1초에 60회 수행된다. 일 스크린의 디스플레이를 준비하는 기간은 일 프레임 기간(one frame period)이다(도 3a).
일 프레임 기간은 복수의 서브-프레임 기간으로 분할된다. 분할은 EL 소자들이 시간 기간들의 합을 이용함으로써 그레이 스케일 디스플레이를 얻기 위한 것이다. k비트 그레이 스케일 디스플레이가 얻어져야 하는 경우, k개의 서브-프레임 기간들이 요구된다. 4-비트 그레이 스케일이 본 실시예에서 의도되므로, 일 프레임 기간은 SF1, SF2, SF3 및 SF4로 구성된 4개의 서브-프레임 기간들로 분할된다. 각각의 서브-프레임 기간은 어드레스(기록) 기간들 및 지속(발광) 기간들을 갖는다. 어드레스(기록) 기간을 일 스크린을 위한 신호들을 기록하는 기간이고, 따라서 모든 어드레스(기록) 기간들 Ta1 내지 Ta4는 동일한 길이를 갖는다. 지속(발광) 기간의 길이는 관계 Ts1:Ts2:Ts3:Ts4=23:22:21;20=8:4:2;1을 만족시키도록 설정된다. 그레이 스케일 디스플레이는 지속(발광) 기간의 일부 동안 EL 소자들을 발광시키면서 남은 지속(발광) 기간들 동안 EL 소자들이 발광되지 않게 함으로써 얻어진다. 서브-프레임 기간들은 항상 내림 차순으로 진행될 수 없고 랜덤하게 이루어질 수 있다(도 3b).
어드레스(기록) 기간에, 게이트 신호 라인들은 제 1 행의 라인으로부터 시작하여 하나씩 선택되고, 소스 신호 라인들로부터 연속적으로 입력되는 디지털 영상 신호들은 화소들에 기록된다. 하나의 게이트 신호 라인이 선택되는 동안의 기간은 하나의 수평 기간으로 정의된다. 최종 행을 선택하는 기간이 종료된 후, 지속(발광) 기간이 시작되고, EL 소자들이 발광한다(도 3c).
하나의 수평 기간에서, 소스 신호 라인측 구동기 회로는 상술한 바와 같이 내부의 디지털 영상 신호들을 유지하도록 작동한다. 시프트 레지스터로부터 펄스들을 수신하여, 제 1 래치 회로는 도트 데이터 샘플링 기간(dot data sampling period)에 디지털 영상 신호들을 유지한다. 제 1 래치 회로가 수평 방향의 하나의 열(column)을 위한 래칭(latching)을 완료할 때, 라인 데이터 래치 기간(line data latch period)은 제 1 래치 회로가 디지털 영상 신호들을 제 2 래치 회로로 전송한 경우에 시작된다(도 3d).
이는 디지털 그레이 스케일 및 시간 그레이 스케일이 조합하여 사용되는 통상의 구동 방법이다. 이하, 본 발명의 전자 장치가 유사한 방법으로 구동되는 경우가 기재될 것이다.
도 3a 내지 3d와 마찬가지로, 도 4a 내지 4d는 영상이 m(수평 방향) x n(수직 방향) 화소들을 갖는 전자 장치에서 60Hz의 프레임 주파수에서 4비트(24=16) 그레이 스케일로 디스플레이되는 경우의 타이밍 차트들이다. 설명은 시간 순으로 주어질 것이다. 일 스크린에 대응하는 디스플레이는 이러한 설정 하에 1초에 60회 수행된다. 일 스크린의 디스플레이를 준비하는 기간은 일 프레임 기간이다(도 4a).
일 프레임 기간은 복수의 서브-프레임 기간들로 분할된다. 여기서 4-비트 그레이 스케일이 의도되므로, 일 프레임 기간은 SF1, SF2, SF3 및 SF4로 구성된 4개의 서브-프레임 기간들로 분할된다. 각각의 서브-프레임 기간은 어드레스(기록) 기간들 및 지속(발광) 기간들을 갖는다. 어드레스(기록) 기간은 일 스크린을 위한 신호들을 기록하는 기간이고, 따라서 모든 어드레스(기록) 기간들 Ta1 내지 Ta4는 동일한 길이를 갖는다. 지속(발광) 기간들의 길이는 관계 Ts1:Ts2:Ts3:Ts4=23:22:21;20=8:4:2;1을 만족시키도록 설정된다. 그레이 스케일 디스플레이는 지속(발광) 기간들의 일부 동안 EL 소자들을 발광시키면서 남은 지속(발광) 기간들 동안 EL 소자들이 발광되지 않게 함으로써 얻어진다. 서브-프레임 기간들은 항상 내림 차순으로 진행될 수 없고 랜덤하게 이루어질 수 있다(도 4b).
어드레스(기록) 기간에, 게이트 신호 라인들은 제 1 행의 라인으로부터 시작하여 하나씩 선택되고, 소스 신호 라인들로부터 연속적으로 입력되는 디지털 영상 신호들은 화소들에 기록된다. 하나의 게이트 신호 라인이 선택되는 기간은 하나의 수평 기간으로 정의된다. 최종 행을 선택하는 기간이 종료된 후, 지속(발광) 기간이 시작되고, EL 소자가 발광한다. 구동 방법 및 이러한 포인트에 이르는 타이밍은 통상의 방법과 동일하다(도 4c).
본 발명의 전자 장치에서, 신호는 하나의 수평 방향의 전반부 동안 하나의 화소에 기록되고, 이어서, 신호는 수평 기간의 후반부 동안 동일한 소스 신호 라인에 접속된 다른 화소에 기록된다. 하나의 수평 기간의 전반부 동안, 화소 선택부는 (도 1a 및 1b에서 화소 A에 대응하여) 제 1, 제 3, 제 5, ..., 제 (m-3) 또는 제 (m-1) 화소를 선택한다. 시프트 레지스터로부터 펄스를 수신하는 제 1 래치 회로는 화소 A에 대한 도트 데이터 샘플링 기간에 디지털 영상 신호를 유지한다. 수평 방향의 일 행에 대한 래칭이 화소 A에 대해 완료될 때, 라인 데이터 래치 기간은 데이터가 제 1 래치 회로로부터 제 2 래치 회로로 전송된 경우에 시작된다. 수평 기간의 후반부에서, 화소 선택부는 (도 1a 및 1b에서 화소 B에 대응하여) 제 2, 제 4, 제 6, ..., 제 (m-2) 또는 제 m 화소를 선택한다. 시프트 레지스터로부터 펄스를 수신하는 제 1 래치 회로는 화소 B에 대한 도트 데이터 샘플링 기간에 디지털 영상 신호를 유지한다. 수평 방향의 일 행에 대한 래칭이 화소 B에 대해 완료될 때, 라인 데이터 래치 기간은 디지털 영상 신호가 제 1 래치 회로로부터 제 2 래치 회로로 전송된 경우에 시작된다(도 4d).
따라서, 본 발명은 수평 방향으로 m개의 화소들이 존재할 때 소스 신호 라인측 구동기 회로의 스테이지들의 수를 통상의 경우의 m개의 스테이지들로부터 m/2개의 스테이지들로 감소시킬 수 있다. 또한, 본 발명은 작동 주파수(operating frequency)를 상승시킬 필요가 없고, 따라서 신뢰도에 관한 어떠한 문제점도 갖지 않는다. 따라서, 본 발명은 디스플레이 스크린의 해상도를 증진시키기 위해 화소 피치를 감소시킴으로써 유발되는 구동기 회로를 배치하기에 불충분한 공간과 같은, 회로를 설계하는 데 있어서의 문제점들을 피할 수 있다.
본 발명의 실시예들이 아래 기재될 것이다.
실시예 1
도 5는 본 발명에 따른 전자 장치의 회로 구조의 실시예를 나타낸다. 화소부(501)는 중심에 배치된다. 화소부(501)의 주변에는 소스 신호 라인들을 조절하기 위한 소스 신호 라인측 구동기 회로(502); 게이트 신호 라인들을 조절하기 위한 게이트 신호 라인측 구동기 회로(506); 및 화소 선택부들을 조절하기 위한 화소 선택 신호 라인측 구동기 회로(507)가 배열된다. EL 소자들에 전류를 공급하기 위한 전원은 화소부(501)의 전류 공급 라인들에 접속된다.
도 5의 화소부(501)의 일부는 도 6a에 확대되어 있다. 도 6a는 6 x 3개의 화소들로 구성된 매트릭스를 나타낸다. 점선 프레임(600)으로 나타낸 섹션은 하나의 유니트를 형성하고, 2개의 화소들을 포함한다. 그의 확대도는 도 6b에 나타낸다.
2개의 화소들은 화소 A는 좌측에 배치되고, 화소 B는 우측에 배치되면서 소스 신호 라인(610)의 측면에 놓인다. 화소 A는 제 1 스위칭 TFT(601), 제 1 EL 구동기 TFT(603), 제 1 EL 소자(605) 및 제 1 저장 캐패시터(607)를 갖는다. 화소 B는 제 2 스위칭 TFT(602), 제 2 EL 구동기 TFT(604), 제 2 EL 소자(606) 및 제 2 저장 캐패시터(608)를 갖는다. 실시예 1에 나타낸 예에서, 스위칭 TFT들(601, 602)은 n-채널 TFT들인 반면, EL 구동기 TFT(603, 604)는 p-채널 TFT들이다. 실시예 1에서 화소 선택부(613)는 n-채널 TFT(615), p-채널 TFT(616), 및 화소 선택 신호 라인(614)으로 구성된다. Hi 신호는 n-채널 TFT(615)를 도전시키기 위해 화소 선택 신호 라인에 입력됨으로써, 소스 신호 라인(610)으로부터의 신호가 화소 A에 기록된다. LO 신호가 화소 선택 신호 라인에 입력되는 경우, p-채널 TFT(616)는 도전성으로 됨으로써 소스 신호 라인(610)으로부터의 신호가 화소 B에 기록된다.
실제 구동은 도 6a 및 6b를 참조하고 도 7a 및 7b의 타이밍 차트들을 참조하여 기재할 것이다. 도 7a에서, 일 프레임 기간은 4비트 그레이 스케일 디스플레이를 얻기 위해 4개의 서브-프레임 기간들로 분할된다. 도 7b는 도 7a의 서브-프레임 기간들 중의 하나에서 게이트 신호 라인(609) 및 화소 선택 신호 라인(614)의 전위를 나타낸다.
먼저, 제 1 행의 게이트 신호 라인이 선택된다(701). 이러한 하나의 수평 기간의 전반부에서, Hi 신호는 n-채널 TFT(615)를 도전시키기 위해 화소 선택 신호 라인(614)에 입력된다(702). 따라서, 신호는 이러한 전반기 동안 화소 A에만 기록된다(705). 이어서, LO 신호는 수평 기간의 후반기에 화소 선택 신호 라인(614)에 입력되고, 그에 따라 도전되어 있는 n-채널 TFT(615)는 비도전성으로 전환되고, 대신에, p-채널 TFT(616)는 도전성으로 전환된다 그러므로, 이러한 절반 기간동안 화소 B에만 기록된다(706).
나머지 게이트 신호 라인들은 하나씩 선택되고, 최종 행에 대한 게이트 신호가 선택된다(703). 최종 행을 위한 신호의 기록 완료는 현재 서브-프레임 기간의 어드레스(기록) 기간의 완료 및 EL 소자들(605, 606)이 발광하기 시작하는 경우 지속(발광) 기간의 시작에 의해 수행된다. 지속(발광) 기간은 다음 어드레스(기록) 기간이 시작되고, 제 1 행의 게이트 신호 라인이 다시 선택될 때까지 계속된다(710). 동작은 모든 서브-프레임 기간들에서 반복됨으로써 영상을 디스플레이한다.
도 6a에 나타낸 구조는 R, G 및 B의 3가지 컬러들에 대한 화소들을 갖는 컬러 전자 장치(color electronic device)에 용이하게 인가될 수 있다. 각각의 화소는 3가지 컬러들의 광들 중의 하나를 방출하는 EL 소자를 갖고, 관련 소자가 방출하는 광선의 컬러는 도 6a에서 좌측의 EL 소자들에 첨부된 기호 R, G 및 B를 관찰함으로써 알려질 수 있다. EL 소자의 전압-휘도 특성은 R, G 및 B에서 벗어난 광선의 컬러가 방출됨에 따라 변화한다. 따라서, 균일한 휘도를 얻기 위해, 상이한 레벨들의 전위가 전류 공급 라인들(630, 640, 650, 660, 670, 680)에 제공되어야 한다. 특히, 전류 공급 라인들(630, 660)은 R에 따른 전위를 가져야 하고, 전류 공급 라인들(640, 670)은 G에 따른 전위를 가져야 하고, 전류 공급 라인들(650, 680)은 B에 따른 전위를 가져야 한다. R 및 G의 신호들은 소스 신호 라인(635)에 입력되고, B 및 R의 신호들은 소스 신호 라인(645)에 입력되고, G 및 B의 신호들은 소스 신호 라인(655)에 입력된다.
n-채널 TFT 및 p-채널 TFT는 실시예 1에서 화소 A 및 화소 B 사이에 선택하기 위해 사용된다. 그러나, 스페이스가 허용되는 경우, 아날로그 스위치(analog switch) 등이 선택 동작을 위해 사용될 수 있다. 대안으로, 2개의 게이트 신호 라인이 병렬로 배열됨으로써 화소 A의 스위칭 TFT는 그의 제 1 게이트 신호 라인이 선택될 때 도전성으로 되는 한편, 화소 B의 스위칭 TFT는 그의 제 2 게이트 신호 라인이 선택될 때 도전성으로 된다.
실시예 2
통상의 시간 그레이 스케일 방법에 따라, 각각의 서브-프레임 기간에서 지속(발광) 기간은 도 8a에 나타낸 바와 같이 하나의 스크린에 대한 기록이 완료된 후에 시작된다. 다시 말하자면, 어드레스(기록) 기간 및 지속(발광) 기간은 서로 완전히 분리된다.
이러한 방법의 장점은 지속(발광) 기간의 길이가 각각의 어드레스(기록) 기간의 길이와 무관하게 설정될 수 있다는 것이다. 시간 그레이 스케일 방법에서, 지속(발광) 기간들의 길이는 Ts1:Ts2:...:Tsn=2(n-1);2(n-2);...;1의 관계를 만족시키도록 설정되고, 그레이 스케일 디스플레이는 발광 기간의 길이를 조절함으로써 얻어진다. 이는 하나의 프레임 기간을 고정된 길이로 설정하면서 멀티-그레이 스케일(multi-gray scale)을 얻기 위해 지속(발광) 기간이 단축되어야 하는 최소 유니트(minimum unit)를 의미한다. 이러한 경우에 역시, 이 방법은 지속(발광) 기간들의 길이를 용이하게 설정할 수 있다.
다른 한편, 이 방법은 어드레스(기록) 기간 동안 스크린 상에 어떠한 화소도 발광되지 않기 때문에 낮은 듀티 비(low duty ratio)(일 프레임 기간들의 길이에 대한 모든 지속(발광) 기간의 전체 길이의 비율)의 단점을 갖는다. 지속(발광) 기간의 길이가 상기한 바의 제한없이 설정될 수 있더라도, 낮은 듀티 비는 멀티-그레이 스케일을 얻기 위해 어드레스(기록) 기간들의 수가 증가할 때 더욱 저하된다. 어드레스(기록) 기간 자체의 길이를 단축시키기 위해 구동기 회로의 작동 주파수를 상승시키는 것 외에 이러한 문제점을 해결하기 위한 어떠한 다른 방법도 존재하지 않는다. 사실상, 이러한 방식으로 도달될 수 있는 멀티-그레이 스케일의 레벨이 제한된다. 더욱이, 이 방법은 하나의 행 상의 게이트 신호 라인이 선택되면서 나머지 행들에 대한 기록 또는 발광이 발생되지 않기 때문에(그 범위는 801로 나타냄) 하나의 프레임 기간에 많은 유휴 기간들(idle periods)이 존재한다는 다른 단점을 갖는다.
어드레스(기록) 기간들 및 지속(발광) 기간들이 도 8b에 나타낸 바와 같이 서로 부분적으로 중첩되는 구동 방법이 제안된다. 이 방법에 따라, 예를 들면, k번째 행의 게이트 신호 라인이 선택되고, 신호가 그 화소들에 기록된다. 기록이 완료될 때, k번째 행의 EL 소자들은 즉시 지속(발광) 기간에 도입된다. 지속(발광) 기간은 다음 시간에 k번째 행의 게이트 신호 라인이 선택될 때까지 지속된다. 요약하자면, k번째 행을 제외한 모든 행의 EL 소자들은 지속(발광) 기간에 있는 동안 k번째 행의 게이트 신호 라인이 선택된다. 따라서, 높은 듀티 비(duty ratio)가 얻어지고, 그에 따라 이 방법은 멀티-그레이 스케일을 얻는 데 또한 효과적이다.
그러나, 영상 신호는 상이한 서브-프레임 기간들의 어드레스(기록) 기간들이 서로 중첩되는 경우에 그것은 복수의 상이한 게이트 신호 라인들이 동시에 선택되기 때문에 정상적으로 기록될 수 있다. 따라서, 도 8b에 예시된 바의 방법에서, 지속(발광) 기간들의 길이에 대한 최소 유니트는 제 1 행의 게이트 신호 라인의 선택의 완료에 따라 시작되고 최종 행의 게이트 신호 라인의 선택의 완료와 함께 종료되는 기간보다 더 길어야 한다(802).
도 8b에 예시된 방법에 따른 실제 구동은 도 6a 및 6b를 참조하고 도 9a 및 9b의 타이밍 차트들을 참조하여 기재할 것이다. 도 9a에서, 하나의 프레임 기간은 4비트 그레이 스케일 디스플레이를 얻기 위해 4개의 서브-프레임 기간들로 분할된다. 도 9b는 도 9a의 서브-프레임 기간들 중 하나에서 게이트 신호 라인(609) 및 화소 선택 신호 라인(614)의 전위를 나타낸다.
먼저, 제 1 행의 게이트 신호 라인이 선택된다(901). 이러한 하나의 수평 기간의 전반부에서, Hi 신호는 n-채널 TFT(615)를 도전시키기 위해 화소 선택 신호 라인(614)에 입력된다(902). 따라서, 신호는 이러한 전반기 동안 화소 A에만 기록된다(905). 이어서, LO 신호는 수평 기간의 후반기에 화소 선택 신호 라인(614)에 입력되고, 그에 따라 도전되어 있는 n-채널 TFT(615)는 비도전성으로 전환되고, 대신에, p-채널 TFT(616)는 도전성으로 전환된다. 따라서, 신호는 이러한 절반 기간 동안 화소 B에만 기록된다(907). 여기서, 화소 A는 이미 지속(발광) 기간에 도입된 한편, 신호가 화소 B에 기록된다(906). 화소 B는 또한 신호의 기록이 완료된 직후에 지속(발광) 기간에 도입한다(908).
위의 동작은 각각의 행의 게이트 신호 라인이 선택될 때마다 반복된다. 어드레스(기록) 기간은 최종 행에 대한 화소 A의 기록이 하나의 수평 기간의 전반부에 완료되고, 최종 행에 대한 화소 B의 기록이 수평 기간의 후반부에 완료됨에 따라 종료한다(909, 911). 예를 들면, k번째 행의 화소 A에 대한 지속(발광) 기간은 k번째 행의 게이트 신호 라인이 다음 어드레스(기록) 기간에 선택된 직후에 종료하고, 화소 A에서 신호의 기록은 그의 전반부에 시작된다(915). 위의 동작은 모든 서브-프레임 기간들에 반복됨으로써 영상을 디스플레이한다.
이 시점에 이르는 설명이 명백해짐에 따라, k번째 행이 아닌 게이트 신호 라인에 의해 조절되는 모든 화소들은 지속(발광) 기간에 도입되지 않는 한편 k번째 행의 게이트 신호 라인이 선택된다. 이러한 상태에서, 신호가 하나의 수평 기간의 전반기에 k번째 행의 화소 A에 기록될 때, 화소 B는 여전히 지속(발광) 기간에 있고, 화소 A는 신호가 수평 기간의 후반기에 화소 B에 기록될 때 이미 지속(발광) 기간에 있다. 따라서, 듀티 비는 실시예 1에 나타낸 타이밍과 비교된 바와 같이 크게 증진될 수 있다.
도 6a에 나타낸 구조는 R, G 및 B의 3가지 컬러에 대한 화소들을 갖는 컬러 전자 장치에 용이하게 인가될 수 있다. 각각의 화소는 3가지 컬러의 광선 중의 하나를 방출하는 EL 소자를 갖고, 관련 소자가 방출하는 광선의 컬러는 도 6a에서 좌측의 EL 소자들에 첨부된 기호 R, G 및 B를 관찰함으로써 알려질 수 있다. EL 소자의 전압-휘도 특성은 R, G 및 B에서 벗어난 광선의 컬러가 방출됨에 따라 변화한다. 따라서, 균일한 휘도를 얻기 위해, 상이한 레벨의 전위가 전류 공급 라인(630, 640, 650, 660, 670, 680)에 제공되어야 한다. 특히, 전류 공급 라인(630, 660)은 R에 따른 전위를 가져야 하고, 전류 공급 라인(640, 670)은 G에 따른 전위를 가져야 하고, 전류 공급 라인(650, 680)은 B에 따른 전위를 가져야 한다. R 및 G의 신호들은 소스 신호 라인(635)에 입력되고, B 및 R의 신호들은 소스 신호 라인(645)에 입력되고, G 및 B의 신호들은 소스 신호 라인(655)에 입력된다.
실시예 3
모노크롬 그레이 스케일 디스플레이(monochrome gray scale display)를 위한 전자 장치는 컬러 디스플레이를 위한 전자 장치와 달리 상이한 컬러들의 EL 소자들 간의 전압-휘도 특성의 차이를 고려할 필요가 없다. 따라서, 모노크롬 장치(monochrome device)에서, 전류 공급 라인들(1030, 1040, 1050, 1060) 각각은 도 10a 및 10b에 나타난 바와 같이 어떠한 어려움 없이 인접한 화소들 사이에 공유된다. 본 발명이 해결해야 하는 주요 문제점은 해상도의 증진에 따라 수반되는 화소 피치가 감소되는 것이다. 감소된 화소 피치는 자연히 간극률의 감소를 초래한다. 따라서, 배선들의 수를 감소시키기 위해 전류 공급 라인들이 공유되는 실시예 3은 단순하지만 간극률의 감소에 반하여 매우 효과적이다.
실시예 4
실시예 2는 어드레스(기록) 기간들 및 지속(발광) 기간들이 서로 완전히 분리되지 않는 경우 지속(발광) 기간의 최소 단위 길이에 대해 부과되는 제한들 및 그 이유를 설명한다. 실시예 4는 그의 해결책 및 실제 구동에 대한 설명들을 제공한다.
도 11a는 도 8b와 마찬가지로 4-비트 그레이 스케일 디스플레이에 대한 타이밍도이다. 도 11a에서, Ts4의 길이는 상기된 최소 단위 길이보다 단축되고, 따라서 어드레스(기록) 기간 Ta4는 1101로 나타낸 기간 동안 다음 프레임 기간의 SF1의 어드레스(기록) 기간 Ta1'과 중복된다. 기간 1101 동안, 복수의 상이한 게이트 신호 라인들이 즉시 선택되고, 동일한 신호가 그와 관련된 화소들에 기록되고, 이는 영상을 정상적으로 디스플레이할 수 없게 만든다.
따라서, 도 11b에 나타낸 바와 같이, 지속(발광) 기간의 종료와 어드레스(기록) 기간들이 서로 중복되는 기간의 시작 사이에 넌-디스플레이 기간(1102)이 압착된다. EL 소자들은 어떤 신호가 화소들에 기록되든지 넌-디스플레이 기간(1102) 동안 발광하지 않는다. 따라서 복수의 어드레스(기록) 기간들의 중복을 피할 수 있다.
도 11b에 나타낸 넌-디스플레이 기간을 어떻게 제공할지가 다음에 기재될 것이다. 넌-디스플레이 기간이 본 명세서에 기재된 방법에 따라 제공되는 경우, 어떠한 특수 회로도 필요치 않다. 따라서, 이러한 해결책은 도 6a, 및 6b 및 도 10a 및 10b에 나타낸 바의 본 발명의 화소들이 사용되는 경우 및 도 22a 및 22b에 나타낸 바의 통상의 화소들이 사용되는 경우 모두에 적용될 수 있다. 이 방법은 도 12a 및 12b를 참조하여 기재될 것이다.
도 12a는 EL 구동기 TFT의 주변을 나타내는 회로도이다. EL 소자(1205)는 전류가 EL 소자(1205)를 통해 흐를 때 발광한다. EL 구동기 TFT(1202)의 소스 영역과 그의 드레인 영역 사이에 전위차가 존재할 때(이하, 이들 사이의 전위차는 소스-드레인 전압(source-drain voltage)이라 칭함), 즉, 전류 공급 라인(1201)과 캐소드 배선(1206) 사이에 전위차가 존재할 때 전류가 흐르게 된다. 따라서, 캐소드 배선(1206)의 전위는 정상적인 지속(발광) 기간 동안 전류 공급 라인(1201)의 전위보다 낮아진다. 넌-디스플레이 기간에, 캐소드 배선(1206)의 전위는 전류 공급 라인(1201)의 전위와 동일한 레벨로 상승한다. 이러한 동작은 EL 구동기 TFT(1202)의 소스-드레인 전압을 0으로 설정함으로써 EL 소자(1205)로 흐르는 전류는 단락되고, 소자는 발광을 중지한다(도 12b). 넌-디스플레이 기간 동안, EL 소자(1205)는 화소에 기록된 신호와 무관하게 강제적으로 발광을 중지하게 된다.
도 13은 4비트 그레이 스케일 디스플레이가 도 11b에 예시된 타이밍에 따라 얻어지는 경우에 게이트 신호 라인, 화소 선택 신호 라인 및 캐소드 배선의 전위를 나타낸다. 최소 유효 비트(least significant bit)에 대한 서브-프레임 기간인 SF4의 지속(발광) 기간 Ts4는 Ta4보다 단축된다. 따라서, 넌-디스플레이 기간(이하 클리어 기간(clear period)이라 칭함)은 어드레스(기록) 기간의 중첩을 피하기 위해 제공된다. 도 13에서, 실선들로 나타낸 지속(발광) 기간은 신호가 하나의 수평 기간의 전반기 동안 기록되는 화소 A에 대한 것인 한편, 점선으로 나타낸 지속(발광) 기간들은 신호가 하나의 수평 기간의 후반기 동안 기록되는 화소 B에 대한 것이다.
전자 장치는 SF1 내지 SF3 동안 상기 방법에 의해 통상적으로 구동될 수 있고, 그 설명의 일부는 여기서 생략된다. SF4에서, 신호는 하나의 수평 기간의 전반기에 화소 A에 기록되고, 이어서 지속(발광) 기간 Ts4가 즉각적으로 시작된다. 이후, 신호는 수평 기간의 후반기 동안 화소 B에 기록되고, 이어서 지속(발광) 기간 Ts4가 즉시 시작된다. Ts4의 완료에 따라, 캐소드 배선의 전위가 전류 공급 라인의 전위와 동일한 레벨까지 상승하는 경우에 클리어 기간 Tc4가 제공된다. 따라서, EL 구동기 TFT의 소스-드레인 전압이 0으로 설정됨으로써 EL 소자는 발광을 중지한다. 이어서, 클리어 기간은 SF4의 어드레스(기록) 기간이 완료될 때까지 지속된다.
상기 구동 방법은 지속(발광) 기간이 단축됨으로써 어드레스(기록) 기간들이 통상의 구동 방법이 상술한 바와 같이 사용된다면 서로 중복되는 경우조차 정상적으로 영상을 디스플레이할 수 있게 만든다. 따라서 보다 높은 수준의 멀티-그레이 스케일이 얻어질 수 있다.
도 13에 예시된 타이밍에 따라, 화소 A에 대한 클리어 기간 Tc4의 시작은 화소 B에 대한 클리어 기간 Tc4의 시작과 일치하고, 이는 화소 B에 대한 지속(발광) 기간을 약간 더 단축시킨다. 이는 2개의 라인들의 캐소드 배선을 제공하고, 2개의 화소들이 서로 일치하지 않도록 화소 A 및 화소 B에 대한 캐소드 배선들의 전위를 상승시키기 위한 시작점들을 설정함으로써 용이하게 피할 수 있다.
EL 구동기 TFT의 소스-드레인 전압은 대안으로 전류 공급 라인(1201)의 전위를 변화시키면서 캐소드 배선(1206)의 전위를 고정된 값으로 설정함으로서 0으로 설정될 수 있다. 부연하자면, 전류 공급 라인(1201)의 전위는 통상의 지속(발광) 기간들에 캐소드 배선(1206)의 전기 전위보다 더 높게(또는 더 낮게) 설정되고, 전류는 EL 소자를 통해 흐른다. 전류 공급 라인(1201)의 전위는 넌-디스플레이 기간에 하강하거나(또는 상승함으로써) 이는 캐소드 배선과 동일한 전위를 갖는다. 따라서, EL 소자로 흐르는 전류는 단락되고, 이 소자는 상기한 방법에서와 같이 발광을 중지한다.
실시예 5
화소부 및 화소부의 주변부에 제공된 구동기 회로(소스 신호 라인 구동기 회로, 게이트 신호 라인측 구동기 회로, 화소 선택 신호 라인 구동기 회로 등)를 위한 TFT의 제조하는 단계에 관한 설명이 기재되는 것에 주의하자. 설명을 간략화시키기 위해, 구동기 회로부를 위한 기본 구조 회로인 CMOS 회로가 도면들에 도시된다.
먼저, 도 14a에 나타낸 바와 같이, 산화규소 막, 질화 규소 막 또는 옥시질화 규소 막 등의 절연막으로 이루어진 베이스 막(5002)은 바륨 보로실리케이트 유리(barium borosilicate glass) 또는 알루미늄 보로실리케이트 유리(aluminium borosilicate glass) 등의 유리, 일반적으로 Corning Corp. #7059 유리 또는 #1737 유리와 같은 유리로 제조된 기판(5001) 상에 형성된다. 예를 들면, 플라즈마 CVD에 의해 SiH4, NH3 및 N2O로부터 제조되고, 10 nm 내지 200 nm 두께(바람직하게는 50 nm 내지 100 nm 두께)로 형성된 옥시질화 규소 막(5002a), 및 마찬가지로 SiH4 및 N2O로부터 제조되고, 50 nm 내지 200 nm 두께(바람직하게는 100 nm 내지 150 nm 두께)로 형성된 수소 첨가된 옥시질화 규소 막(5002b)의 라미네이션 막(lamination film)이 형성된다. 실시예 5에서 기저막(5002)에 대한 2층 구조를 나타내지만, 절연막의 단일층 막, 및 2 개 이상의 층들이 적층된 구조물 역시 형성될 수 있다.
섬 형상의 반도체 층(5003 내지 5006)이 레이저 결정화법(laser crystalization method) 또는 공지된 열 결정화법(thermal crystalization method)을 사용하여, 무정형 구조(amorphous structure)를 갖는 반도체 막으로부터 제조된 결정질 반도체 막들(crystaline semiconductor films)에 의해 형성된다. 섬 형상의 반도체층(5003 내지 5006)의 두께는 25 nm 내지 80 nm(바람직하게는 30 nm 내지 60 nm)로 형성될 수 있다. 결정질 반도체 막을 형성하기 위한 재료들에 대한 어떠한 제한들도 없지만, 실리콘 또는 실리콘 게르마늄(SiGe) 합금(silicon germanium alloy)으로 결정질 반도체 막들을 형성하는 것이 바람직하다.
펄스 발진형(pulse oscillation type) 또는 연속 발광형 엑시머 레이저(continuous light emission type excimer laser), YAG 레이저, 또는 YVO4 레이저 등의 레이저는 레이저 결정화법에 의해 결정질 반도체 막을 제조하기 위해 사용될 수 있다. 광학 시스템에 의해 레이저 발진기로부터 선형으로 발광된 레이저 광선을 집광시키고, 이어서 반도체 막에 광선을 조사하는 방법은 이들 유형들의 레이저들이 사용될 때 사용될 수 있다. 결정화 조건들은 오퍼레이터에 의해 적절히 선택될 수 있지만, 엑시머 레이저를 사용할 때, 펄스 발진 주파수(pulse oscillation frequency)는 30 Hz로 설정되고, 레이저 에너지 밀도(laser energy density)는 100 내지 400mJ/cm2(일반적으로 200 내지 300mJ/cm2)로 설정된다. 더욱이, YAG 레이저를 사용할 때, 제 2 고조파(second harmonic)가 사용되고, 펄스 발진 주파수는 1 내지 10kHz로 설정되고, 레이저 에너지 밀도는 300 내지 600mJ/cm2(일반적으로 350 내지 500mJ/cm2)로 설정된다. 100 내지 1000㎛의 폭, 예를 들면 400㎛의 폭을 갖는 선형으로 집광된 레이저 광선은 이어서 기판의 전체 표면에 걸쳐 조사된다. 이는 선형 레이저 광선에 대해 80 내지 98%의 중첩 비율(overlap ratio)로 수행된다.
섬 형상의 반도체층들(5003 내지 5006)을 커버하는 게이트 절연막(5007)이 형성된다. 게이트 절연막(5007)은 플라즈마 CVD 또는 스퍼터링(sputtering)에 의해 40 내지 150nm 두께의 실리콘을 함유하는 절연막으로 형성된다. 120nm 두께의 옥시질화 규소 막이 실시예 5에서 형성된다. 절연막은 이러한 형상의 옥시 질화규소 막으로 제한되지 않고, 물론, 다른 실리콘 함유 절연막들이 단일층 또는 라미네이션 구조로 사용될 수 있다. 예를 들면, 산화규소 막을 사용할 때, 그것은 300 내지 400℃의 기판 온도에 의해 40 Pa의 반응 압력(reaction pressure)에서 TEOS(테트라에틸 오르토실리케이트) 및 O2의 혼합물과 함께 플라즈마 CVD에 의해, 그리고 0.5 내지 0.8W/cm2의 고주파수(13.56MHz) 전력 밀도에서 방전함으로써 형성될 수 있다. 게이트 절연막으로서 양호한 특성들은 이와 같이 제조된 산화규소 막을 400 내지 500℃에서 순차로 열적 어닐링(thermal annealing)을 수행함으로써 얻어질 수 있다.
이어서, 제 1 도전막(5008) 및 제 2 도전막(5009)이 게이트 전극들을 형성하기 위해 게이트 절연막(5007) 상에 형성된다. 실시예 5에서, 제 1 도전막(5008)은 50 내지 100nm 두께의 Ta 막으로 형성되고, 제 2 도전막(5009)은 100 내지 300nm 두께의 W 막으로 형성된다.
Ta 막은 스퍼터링에 의해 형성되고, Ta 타겟의 스퍼터링은 Ar에 의해 수행된다. 적절한 양의 Xe 및 Kr이 Ar에 부가되는 경우, Ta 막의 내부 스트레스는 이완되고, 막 박리(film peeling)가 방지될 수 있다. α상(phase) Ta 막의 저항은 약 20 μΩcm이고, 이는 게이트 전극에 사용될 수 있지만, β상 Ta 막의 저항은 약 180 μΩcm이고, 이는 게이트 전극에 사용하기 적절치 못하다. α상 Ta 막은 이 α상 Ta 막의 결정 구조와 유사한 결정 구조를 갖는 질화 탄탈 막이 상 Ta 막을 형성하기 위해 Ta 막에 대한 베이스로서 약 10 내지 50nm 두께로 형성되는 경우에 용이하게 얻어질 수 있다.
W 막은 W 타겟과 함께 스퍼터링에 의해 형성되고, 이는 역시 텅스텐 헥사플루오라이드(WF6)를 사용하는 열적 CVD에 의해 형성될 수 있다. 무엇이 사용되든지 간에, 그것을 게이트 전극으로서 사용하도록 막을 저 저항으로 만들 필요가 있고, W 막의 저항은 20 μΩcm 이하로 되는 것이 바람직하다. 저항은 W 막의 결정 조직을 확대함으로써 저하시킬 수 있지만, W 막 내의 산소 등의 많은 불순물 원소가 존재하는 경우에 대해 결정화가 억제되고, 그에 따라 막은 고 저항으로 된다. 순도 99.9999%를 갖는 W 타겟이 스퍼터링에 사용된다. 또한, 가스 상의 어떠한 불순물도 막 형성 시점에 도입되지 않도록 충분히 주의하면서 W 막을 형성함으로써, 9 내지 20 μΩcm의 저항이 달성될 수 있다.
실시예 5에서 제 1 도전막(5008)은 Ta 막이고, 제 2 도전막(5009)은 W 막이더라도, 모두 Ta, W, Ti, Mo, Al 및 Cu 또는 그의 주성분으로서 이들 원소들 중의 하나를 갖는 합금 물질, 화학적 화합물로 구성된 그룹으로부터 선택된 원소로부터 형성될 수 있음에 주의하자. 더욱이, 반도체 막, 일반적으로 인 등과 같은 불순물 원소가 도핑되는 다결정질 실리콘 막 또한 사용될 수 있다. 실시예 5에 사용된 것 이외의 바람직한 조합의 예는 질화 탄탈(TaN)에 의해 제 1 도전막(5008)을 형성하고 이를 W 막으로 형성된 제 2 도전막(5009)과 조합하는 것; 질화 탄탈(TaN)에 의해 제 1 도전막(5008)을 형성하고 이를 Al 막으로 형성된 제 2 도전막(5009)과 조합하는 것; 및 질화 탄탈(TaN)에 의해 제 1 도전막(5008)을 형성하고 이를 Cu 막으로 형성된 제 2 도전막(5009)과 조합하는 것을 포함한다.
이어서, 마스크(5010)는 레지스트로부터 형성되고, 제 1 에칭 처리는 전극들 및 배선들을 형성하기 위해 수행된다. ICP(유도 결합된 플라즈마(inductively coupled plasma)) 에칭법이 실시예 5에 사용된다. CF4 및 Cl2의 가스 혼합물이 에칭 가스로서 사용되고, 플라즈마는 1Pa에서 코일 형상의 전극에 500 W RF 전력(13.56 MHz)을 인가함으로써 발생된다. 100 W RF 전력(13.56MHz)이 기판 측(시험편 단계)에 인가되고, 네거티브 자체-편향 바이어스(negative self-bias voltage)를 효과적으로 인가한다. CF4 및 Cl2를 혼합하는 경우에, W 막 및 Ta 막이 거의 동일한 레벨로 에칭된다.
제 1 도전층 및 제 2 도전층의 에지부는 적절한 레지스트 마스크 형상(resist mask shape)을 사용함으로써 상기 에칭 조건들 하에 기판 측들에 인가된 바이어스 전압의 효과에 따라 테이퍼된 형상으로 제조된다. 테이퍼된 부분의 각도는 15 내지 45˚이다. 에칭 시간은 게이트 절연막 상에 어떠한 잔류물도 남기지 않고 에칭을 수행하기 위해 대략 10 내지 20%로 증가될 수 있다. W 막에 관한 옥시질화 규소 막의 선택성은 2 내지 4(일반적으로 3)이고, 따라서, 옥시질화 규소 막의 대략적으로 20 내지 50nm의 노출된 표면은 이러한 오버-에칭 공정(over-etching process)에 의해 에칭된다. 제 1 형상의 도전층들(5011 내지 5016)(제 1 도전층(5011a 내지 5016a) 및 제 2 도전층(50011b 내지 5016b))은 제 1 에칭 공정에 따라 제 1 도전층들 및 제 2 도전층들로 형성된다. 참조 번호(5007)는 게이트 절연막을 나타내고, 제 1 형상의 도전층(5011 내지 5016)으로 커버되지 않는 영역은 약 20 내지 50nm의 에칭에 의해 박막화된다.
이어서, 제 1 도핑 공정이 수행되고, n-형 도전성을 부과하는 불순물 원소가 부가된다. 이온 도핑(ion doping) 또는 이온 주입(ion injection)은 도핑법을 위해 수행될 수 있다. 이온 도핑은 1x1013 내지 5x1014원자/cm2의 선량 및 60 내지 100KeV의 가속 전압의 조건 하에 수행된다. 주기율표의 그룹 15 원소, 일반적으로 인(P) 또는 비소(As)가 n-형 도전성을 부과하는 불순물 원소로서 사용되고, 본 명세서에서는 인(P)이 사용된다. 도전층들(5011 내지 5015)은 이러한 경우에 불순물 원소를 부과하는 n-형 도전성에 관련하여 마스킹되고, 제 1 불순물 영역들(5017 내지 5025)은 자기-정렬 방식으로 형성된다. n-형 도전성을 부과하는 불순물 원소는 1x1O20 내지 1x1021 원자/cm3 범위의 농도로 제 1 불순물 영역들(5017 내지 5025)에 부가된다.
제 2 에칭 공정은 도 14c에 도시된 바와 같이 레지스트 마스크를 제거하지 않고 다음에 수행된다. W 막은 에칭 가스로서 CF4, Cl2 및 O2의 혼합물을 사용하여 선택적으로 에칭된다. 제 2 형상의 도전층들(5026 내지 5031)(제 1 도전층들(5026a 내지 5031a) 및 제 2 도전층들(5026b 내지 5031b))은 제 2 에칭 공정에 의해 형성된다. 참조 번호(5007)는 게이트 절연막을 나타내고, 제 2 형상의 도전층들(5026 내지 5031)에 의해 커버되지 않는 영역은 20 내지 50nm 치수로 추가로 에칭되어 박막화된 영역들을 형성한다.
CF4 및 Cl2의 혼합 가스에 따른 W 막 또는 Ta 막의 에칭 반응은 반응 생성물들의 증기압 및 이온 형태들로부터 및 생성된 라디칼들(radicals)로부터 추정될 수 있다. W 및 Ta의 불화물들 및 염화물들의 증기압들을 비교하면, W 불화물 WF6은 극도로 많고, WCl5, TaF5 및 TaCl5의 증기압들은 마찬가지 치수이다. 따라서, W 막 및 Ta 막은 모두 CF4 및 Cl2 가스 혼합물에 의해 에칭된다. 그러나, 적절한 양의 O2가 이러한 가스 혼합물에 부가되는 경우, CF4 및 O2는 반응하여 CO 및 F를 형성하고, 많은 양의 F 라디칼들 또는 F 이온들이 발생된다. 결과적으로, 높은 불화물 증기압을 갖는 W 막의 에칭 속도가 증가된다. 다른 한편, F가 증가되는 경우조차, Ta의 에칭 속도는 상대적으로 증가하지 않는다. 더욱이, Ta는 W에 비해 쉽게 산화되고, 따라서, Ta의 표면은 O2를 부가함으로써 산화된다. Ta 산화물은 불소 또는 염소와 반응하지 않기 때문에 Ta 막의 에칭 속도는 더욱 감소된다. 따라서, 그것은 W 막과 Ta 막 사이에 에칭 속도들의 차이가 존재하게 하고, Ta 막의 에칭 속도보다 W 막의 에칭 속도를 더 크게 만드는 것이 가능하다.
이어서, 제 2 도핑 공정이 도 15a에 나타낸 바와 같이 수행된다. 선량(dose amount)은 이러한 경우 제 1 도핑 공정의 그것보다 작고, n-형 도전성을 부과하는 불순물 원소는 큰 가속 전압 조건들 하에 도핑된다. 예를 들면, 70 내지 120KeV로 설정된 가속 전압, 1x1013 원자/cm3의 선량, 및 새로운 불순물 영역에 따라 수행되는 도핑은 도 14b의 섬 형상의 반도체층들에 형성된 제 1 불순물 영역 내부에서 형성된다. 제 2 도전층들(5026 내지 5030)은 불순물 원소에 관하여 마스크들로서 사용되고, 도핑은 제 1 도전층들(5026a 내지 5030a) 아래 영역들에 불순물 원소를 부가함으로써 수행된다. 제 3 불순물 영역들(5032 내지 5036)에 부가된 인(P)의 농도는 제 1 도전성층들(5026a 내지 5030a)의 테이퍼 부분(taper portion)의 막 두께에 따라 점진적인 농도 구배(concentration gradient)를 제공받는다. 더욱이, 제 2 반도체층의 테이퍼 부분의 말단부로부터 내부쪽으로 제 1 도전층들(5026a 내지 5030a)의 테이퍼 부분과 중첩하는 반도체층에서, 불순물 농도는 다소 감소하지만, 그 농도는 실질적으로 동일한 정도로 된다.
제 3 에칭 공정은 도 15b에 나타낸 바와 같이 수행된다. 제 3 에칭은 에칭 가스로 CHF6을 사용하고 반응성 이온 에칭 공정(RIE 공정)을 사용함으로써 수행된다. 제 3 에칭 공정은 제 1 도전층들(5026a 내지 5031a)의 테이퍼 부분을 부분적으로 에칭하고, 반도체층과 중첩되는 영역을 감소시키기 위해 수행된다. 제 3 에칭에 의해, 제 3 도전층들(5037 내지 5042)이 형성된다(제 1 도전층들(5037a 내지 5042a) 및 제 2 도전층들(5037b 내지 5042b)). 참조 번호(6007)는 게이트 절연막을 나타내고, 제 3 형상의 도전층들(5037 내지 5042)로 커버되지 않는 영역들은 20 내지 50nm 치수로 순차로 에칭되어, 박막화 영역들을 형성한다.
제 3 에칭에 의해, 제 3 불순물 영역들(5032 내지 5036)에서 제 1 도전층들(5037a 내지 5041a)과 중첩하는 제 3 불순물 영역들(5032a 내지 5036a)이 형성된다. 제 2 불순물 영역들(5032b 내지 5036b)은 제 1 불순물 영역과 제 3 불순물 영역 사이에 형성된다.
제 1 도전성 유형의 불순물 원소와 반대인 도전성 유형을 갖는 불순물 원소가 부가된 제 4 불순물 영역들(5043 내지 5054)은 p-채널 TFT를 형성하는 섬 형상의 반도체층들(5004, 5006)에서 도 15c에 나타낸 바와 같이 형성된다. 제 3 형상의 도전성층들(5038b 내지 5041b)은 불순물 원소에 관하여 마스크로서 사용되고, 불순물 영역들은 자기-정렬 방식으로 형성된다. 섬 형상의 반도체층들(5003, 5005) 및 n-채널 TFT들을 형성하는 배선부(5042)는 레지스트 마스크(5200)에 의해 이들의 전체 표면 영역들 상으로 커버된다. 인(phosphorous)은 상이한 농도로 불순물 영역들(5043 내지 5054)에 부가되고, 이온 도핑은 본 발명에서 디보란(B2H6)을 사용하여 수행됨으로써, 각각의 불순물 영역들은 2x1O20 내지 2x1021 원자/cm3의 불순물 농도를 갖는다.
불순물 영역들은 상기 공정에 의해 각각의 섬 형상의 반도체층에 형성된다. 섬 형상의 반도체층과 중첩하는 제 3 형상의 도전층들(5037 내지 5041)은 게이트 전극으로서 작용한다. 참조 번호(5042)는 섬 형상의 소스 신호 라인으로서 작용한다.
레지스트 마스크(5200)를 제거한 후 도전성 유형을 조절할 목적으로 각각의 섬 형상의 반도체 층에 부가된 불순물 원소들을 활성화시키는 공정이 이어서 수행된다. 어닐링 노(annealing furnace)를 사용하는 열적 어닐링(thermal annealing)이 이러한 공정을 위해 수행된다. 또한, 레이저 어닐링 및 고속 열적 어닐링(RTA)이 적용될 수도 있다. 열적 어닐링은 400 내지 700℃, 일반적으로 500 내지 600℃의 질소 분위기에서 1ppm 이하, 바람직하게는 0.1ppm 이하의 산소 농도에 따라 열적 어닐링이 수행된다. 열처리는 실시예 5에서 500℃에서 4시간 동안 수행된다. 그러나, 제 3 도전층들(5037 내지 5042)에 사용된 배선 재료가 열에 약한 경우에 대해, 배선들 등을 보호하기 위해 (그의 주성분으로서 실리콘을 갖는) 층간 절연막(interlayer insulating film)을 형성한 후 활성화를 수행하는 것이 바람직할 수 있다.
또한, 3 내지 100% 수소를 함유하는 분위기에서 300 내지 450℃에서 1 내지 12시간 동안 열 처리가 수행됨으로써 섬 형상의 반도체층의 수소 첨가 반응이 수행된다. 이 공정은 열적으로 여기된 수소에 의해 섬 형상의 반도체층에서 댕글링 결합(dangling bonds)을 종결시키는 것 중의 하나이다. 플라즈마 수소 첨가 반응(플라즈마에 의해 여기된 수소를 사용함) 역시 수소 첨가의 다른 수단으로서 사용될 수 있다.
도 16a에 나타낸 바와 같이, 제 1 층간 절연막(5055)이 100 내지 200nm 두께로 옥시질화 실리콘 막 다음에 형성된다. 이어서, 유기 절연 재료로 제조된 제 2 층간 절연막(5056)이 제 1 층간 절연막(5055) 다음에 형성된다. 그 후, 제 1 층간 막, 제 2 층간 막(5056) 및 게이트 절연막(5007)을 위한 콘택트 홀(contact hole)이 형성된다. 접속 배선(5062)과 접촉하는 화소 전극(5063)은 (접속 배선 및 신호 배선(signal wiring)을 포함하여) 각각의 배선(5057 내지 5062 및 5064)을 형성한 후 형성되도록 패터닝된다.
제 2 층간 절연막(5056)으로서, 유기 수지로 제조된 막이 사용되고, 유기 수지로서, 폴리이미드(polyimide), 폴리아미드(polyamide), 아크릴계(acrylic), BCB(벤조시클로부텐) 등이 사용될 수 있다. 특히, 제 2 층간 절연막(5056)은 오히려 평탄화 수단을 갖고, 평탄화가 우수한 아크릴계가 바람직하다. 본 실시예에서, 아크릴계 막이 그러한 두께로 형성됨으로써 TFT들에 의해 형성된 스텝된 부분들이 적절히 평탄화될 수 있다. 두께는 1 내지 5㎛가 바람직하다(가장 바람직하게는 2 내지 4㎛임).
콘택트 홀들의 형성은 건식 에칭(dry etching) 또는 습식 에칭(wet etching)에 의해 수행된다. n-형 불순물 영역들(5017, 5018, 5021, 5023) 또는 p-형 불순물 영역들(5043 내지 5054)에 도달하는 콘택트 홀들, 배선(5042)에 도달하는 콘택트 홀, 전류 공급 라인(도시되지 않음)에 도달하는 콘택트 홀, 및 게이트 전극에 도달하는 콘택트 홀(도시하지 않음)이 각각 형성된다.
게다가, (접속 라인 및 신호 라인을 포함하는) 배선들(5057 내지 5062, 5064)으로서, 3층 구조의 라미네이션 막이 사용되고, 여기서 100nm 두께의 Ti 막, 300nm 두께의 Ti 함유 알루미늄 막, 및 150nm 두께의 Ti 막이 연속적으로 형성되고, 하나로 스퍼터링함으로써 목적하는 형상으로 패터닝된다. 물론, 다른 도전막이 사용될 수 있다.
더욱이, 실시예 5에서, 110nm 두께의 ITO 막은 화소 전극(5063)으로서 형성되고 이어서 패터닝된다. 콘택트는 그와 접촉하면서 접속 배선(5062)과 중첩하도록 화소 전극(5063)을 배열함으로써 얻어진다. 게다가, 2% 내지 20% 산화아연이 산화인듐과 혼합된 투명한 도전막이 사용될 수 있다. 이러한 화소 전극(5063)은 EL 원소의 애노드으로 된다(도 16a).
이어서, 도 16b에 나타낸 바와 같이, 실리콘 함유 절연막(실시예 5에서 산화규소 막)이 500nm 두께로 형성되고, 제 3 층간 절연막(5065)을 형성하도록 화소 전극(5063)에 대응하는 위치에 개구가 형성된다. 개구가 형성됨에 따라, 테이퍼 형의 측벽들은 습식 에칭법을 사용함으로써 용이하게 형성될 수 있다. 개구의 측벽들이 충분히 평활한 경우, 스텝에 의해 유발된 EL 소자의 저하는 현저한 문제점이 된다.
이어서, EL 층(5066) 및 캐소드(MgAg 전극)(5067)는 이들을 분위기에 노출시킴 없이 증착에 의해 연속적으로 형성된다. EL 층(5066)의 두께는 80 내지 200 nm(일반적으로 100 내지 120 nm)로 설정되는 것이 바람직하고, 캐소드(5067)의 두께는 180 내지 300 nm(일반적으로 200 내지 250 nm)로 설정되는 것이 바람직하다.
이 단계에서, EL 층 및 캐소드은 적색, 녹색 및 청색 각각에 대응하는 화소들에 관하여 순차로 형성된다. EL 층은 해답들에 반하는 지속적인 특성이 결여되어 있고, 따라서 각각의 컬러들은 포토 리소그래피 기술(photolithography technology)을 사용하지 않고 개별적으로 형성되어야 함을 주의하자. 그러한 이유 때문에, 목적하는 화소 이외의 부분이 금속 마스크를 사용하여 마스킹되고, EL 층 및 캐소드가 필요한 부분에 대해만 선택적으로 형성되는 것이 바람직하다.
다시 말하자면, 적색에 대응하는 화소를 제외한 모든 부분을 마스킹하는 마스크가 먼저 설치되고, 적색 컬러를 발광하는 EL층 및 캐소드이 마스크를 사용하여 선택적으로 형성된다. 이어서, 녹색에 대응하는 화소를 제외하는 모든 부분을 마스킹하기 위한 마스크가 설정되고, 녹색을 발광하는 EL 층 및 캐소드이 마스크를 사용하여 선택적으로 형성된다. 계속하여, 유사하게는, 청색에 대응하는 화소들을 제외한 모든 부분들을 마스킹하는 마스크가 설치되고, 청색을 발광하는 EL 소자 및 캐소드이 마스크를 사용하여 선택적으로 형성된다. 이러한 경우에, 상이한 마스크가 각각의 경우에 대해 사용되지만 동일한 마스크가 모든 경우에 대해 사용될 수 있다는 설명이 이루어질 수 있음에 주의하자.
이러한 경우에 RGB에 대응하는 3가지 종류의 EL 소자가 형성되는 시스템이 사용된다. 그러나, 다음 시스템: 즉, 백색을 발광하는 EL 소자 및 컬러 필터가 조합된 시스템; 청색 또는 청록색을 발광하는 EL 소자 및 형광체(형광 컬러 변환층: CCM)가 조합되는 시스템; 및 투명 전극이 캐소드(전극과 반대)으로 사용되고, RGB에 대응하는 EL 소자가 그와 중첩되는 시스템이 사용될 수 있다.
공지된 재료들이 EL 층(5086)을 위해 사용될 수 있음에 주의하자. 공지된 재료들로서, 구동기 전압을 고려할 때 유기 재료들이 사용되는 것이 바람직하다. 예를 들면, 양의 홀 주입층, 양의 수송층, 발광층 및 전자 주입층으로 구성된 4층 구조가 EL 층으로서 사용될 수 있다.
다음으로, 게이트 전극이 동일한 게이트 신호 라인에 접속되는 스위칭 TFT들을 갖는 화소들(동일한 라인 상의 화소)에 대한 금속 마스크를 사용하여 캐소드(5067)가 형성된다. 실시예 5에서, MgAg가 캐소드(5067)으로 사용되더라도, 본 발명은 이것으로만 제한되지 않음에 주의하자. 다른 공지된 재료들이 캐소드(5067)로 사용될 수 있다.
마지막으로, 질화 규소 막으로 제조된 패시베이션 막(5068)이 300nm 두께로 형성된다. 패시베이션 막(5068)을 형성함으로써, EL층(5066)은 습기 등으로부터 보호될 수 있고, EL 소자의 신뢰도가 증진될 수 있다.
결과적으로, 도 16b에 도시된 구조에 따른 EL 디스플레이가 완성된다. 실시예 5에서 EL 디스플레이의 제조 공정에 있어서, 소스 신호 라인들은 게이트 전극들을 형성하기 위한 재료들인 Ta 및 W로부터 형성되고, 게이트 신호 라인들은 배선들을 형성하기 위한 재료인 Al로부터 형성되지만, 상이한 재료들이 사용될 수 있음에 주의하자.
부수적으로, 실시예 5에서, EL 디스플레이는 매우 큰 신뢰도를 나타내고, 화소부 뿐만 아니라 구동기 회로부에 역시 가장 적절한 구조를 갖는 TFT들을 제공함으로써 개선된 동작 특성을 갖는다. 더욱이, 결정화 공정에 Ni와 같은 금속 촉매(matallic catalyst)를 부가함으로써, 결정성(crystallinity)을 증가시킬 수 있다. 따라서 소스 신호 라인 구동기 회로의 구동 주파수를 10 MHz 이상으로 설정할 수 있다.
먼저, 고온 캐리어 주입(hot carrier injection)이 가능한 한 동작 속도를 감소시키지 않고 감소되는 구조를 갖는 TFT가 구동기 회로부를 형성하는 CMOS 회로의 n-채널 TFT로서 사용된다. 여기서 언급된 구동기 회로는 시프트 레지스터, 버퍼, 레벨 시프터(level shifter), 라인-순차 구동(line-sequential drive)의 래치(latch) 및 도트 순차 구동(dot-sequential drive)의 전송 게이트(transmission gate)와 같은 회로들을 포함하는 것에 주의하자.
실시예 5에서, n-채널 TFT의 능동층은 소스 영역, 드레인 영역, 드레인 영역 내부에 게이트 절연막이 샌드위치된 게이트 전극과 중첩되는 LDD 영역(Lov 영역), 내부에 게이트 절연막이 샌드위치된 게이트 전극과 중첩되지 않는 LDD 영역(Loff 영역), 및 채널 형성 영역을 포함한다.
게다가, CMOS 회로의 p-채널 TFT에 의한 고온 캐리어 주입으로 인한 열화를 염려할 필요가 없고, 따라서 LDD 영역이 특히 형성될 수 없다. 고온 캐리어들에 대한 조처로서, 그것은 물론 n-채널 TFT와 유사한 LDD 영역들을 형성할 수 있다.
또한, 전류가 채널 형성 영역에서 양 방향들로 흐르는 CMOS 회로를 사용할 때, 즉, 소스 영역의 역할들과 드레인 영역의 역할이 교차하는 CMOS 회로를 사용할 때, LDD 영역들은 CMOS 회로를 형성하는 n-채널 TFT의 채널 형성 영역의 양 측면들에 형성되고, 채널 형성 영역을 샌드위치하는 것이 바람직하다. 도트-순차형 구동에 사용된 전송 게이트와 같은 회로는 그러한 예로써 주어질 수 있다. 더욱이, 오프 전류 값을 가능한 한 억제하는 데 필요한 CMOS 회로가 사용될 때, CMOS 회로를 형성하는 n-채널 TFT는 Lov 영역을 갖는 것이 바람직하다. 도트 순차 구동에 사용된 전송 게이트와 같은 회로가 그러한 예로서 주어질 수 있다.
실제로, 도 16b의 상태를 통해 완료 후, 분위기에 노출시키지 않고, 우수한 기밀 특성을 갖고 및 기체 배출이 적은 보호막(적층된 막 또는 자외선 경화 수지 막 등) 또는 투명한 실링(sealing) 재료를 사용하여 패키징(실링)을 수행하는 것이 바람직하다. 이 때, EL 소자의 신뢰도는 실링 재료 내부에 불활성 분위기(inert atmosphere)를 만들고, 실링 재료 내부에 건조제(drying agent)(예를 들면, 산화 바륨)를 배열함으로써 증가된다.
더욱이, 기밀 특성들이 패키징 공정에 의해 증가된 후, 외부 신호 단자들에 의해 기판 상에 형성된 소자들 또는 회로들로부터 유도되는 단자들을 접속하기 위해 커넥터(가요성 인쇄 회로 FPC)가 부착된다. 이어서, 완제품이 완성된다. 생성물이 선적될 준비가 된 상태는 본 명세서 전반에 걸쳐 전자 장치라 칭한다.
더욱이, 실시예 5에 나타낸 공정에 따라, 전자 장치의 제조에 필요한 포토 마스크들(photo masks)의 수가 억제될 수 있다. 결과적으로, 공정이 단축될 수 있고, 제조 단가의 절감 및 수율의 개선이 얻어질 수 있다.
실시예 6
본 발명의 구동기 회로를 갖는 전자 장치의 제조의 예를 실시예 6에서 설명한다.
도 17a는 본 발명을 사용하는 전자 장치의 상면도이다. X-X' 직선을 따라 취한 도 17a의 단면도는 도 17b에 나타낸다. 도 17a에서, 참조 번호(4001)는 기판을 나타내는 반면, 참조 번호(4002)는 화소부를 나타내고, 4003은 소스 신호 라인 구동기 회로를 나타내고, 4004는 게이트 신호 라인측 구동기 회로를 나타낸다. 각각의 구동기 회로들은 FPC(4008)를 유도하는 배선들(4005, 4006, 4007)을 통해 외부 장비에 접속된다.
화소부(4002)에서, 커버 재료(4009), 기밀 실링 재료(4010) 및 실링 재료(하우징 재료(housing material)라 칭하기도 함)(4011)(도 9b에 나타냄)은 이 시점에서 적어도 화소부, 바람직하게는 구동기 회로 및 화소부를 포위하도록 형성된다.
더욱이, 도 17b는 실시예 6의 전자 장치의 단면 구조이고, 구동기 회로 TFT(n-채널 TFT 및 p-채널 TFT가 조합된 CMOS 회로가 여기 도면에 도시됨에 주의하자)(4013) 및 화소부 TFT(4014)(EL 소자로의 전류를 조절하기 위한 EL 구동기 TFT만이 도면들에 도시됨에 주의하자)가 기판(4001) 상의 기저막(4012) 상에 형성된다. 공지된 구조들(상부 게이트 구조들 또는 하부 게이트 구조들)이 이들 TFT들에 대해 사용될 수 있다.
공지된 제조 방법을 사용함으로써 구동기 회로 TFT(4013) 및 화소부 TFT(4014)를 완료한 후, 화소부 TFT(4014)의 드레인에 전기적으로 접속하기 위해 투명한 도전막으로 제조한 화소 전극(4016)은 수지 재료로 제조한 층간 절연막(레벨링 막)(4015) 상에 형성된다. 산화 인듐 및 산화 주석의 화합물(TIO라 칭함) 및 산화 인듐 및 산화 아연의 화합물이 투명한 도전막으로서 사용될 수 있다. 절연막(4017)은 화소 전극(4016)이 일단 형성되면 형성되고, 개구부는 화소 전극(4016) 상에 형성된다.
EL 층(4018)이 다음에 형성된다. 공지된 EL 재료의 라미네이션 구조(홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층), 또는 단일층 구조가 EL층(4018)으로 사용될 수 있다. 더욱이, EL 재료에 대한 저분자량 재료들 및 고분자량 재료들(중합체 재료들(polymer materials))가 존재한다. 증발법(evaporation method)은 저분자량 재료가 사용될 때 사용되지만, 고분자량 재료가 사용될 때 프린팅 또는 잉크-젯 프린팅의 스핀 코팅(spin coating)과 같은 단순한 방법을 사용할 수 있다.
EL 층은 실시예 6에서 섀도우 마스크(shadow mask)를 사용하는 증발에 의해 형성된다. 컬러 디스플레이는 섀도우 마스크를 사용하여 각각의 화소에 대해 상이한 파장으로 발광할 수 있는 발광층들(적색 발광층, 녹색 발광층, 청색 발광층)을 형성함으로써 가능해질 수 있다. 또한, 컬러 변화층(CCM) 및 컬러 필터의 조합 방법, 및 백색 발광층 및 컬러 필터의 조합 방법이 이용 가능하고, 이들 모두 사용될 수 있다. 물론, 단색 발광 전자 장치가 제조될 수도 있다.
EL 층(4018)을 형성한 후, 캐소드(4019)가 EL 층 상에 형성된다. 캐소드(4019)와 EL 층(4018) 사이의 인터페이스로부터 가능한 한 많은 수분과 산소를 제거하는 것이 바람직하다. EL 층(4018) 및 캐소드(4019)가 진공에서 연속적으로 형성되거나 또는 EL 층(4018)이 불활성 환경에서 형성되고, 이어서 캐소드(4019)가 분위기에 노출되지 않고 형성되는 방법이 필요하다. 상기 막 형성은 멀티-챔버 방법(multi-chamber method)(클러스터 툴 방법(cluster tool method)) 막 형성 장치를 사용함으로써 수행될 수 있다.
LiF(불화 리튬(lithium fluoride)) 및 알루미늄(Al) 막의 라미네이션 구조는 실시예 6에서 캐소드(4019)로서 사용되는 것에 주의하자. 특히, 1 nm 두께의 LiF(불화 리튬) 막은 EL 층(4018) 상에서 증발에 의해 형성되고, 300 nm 두께의 알루미늄 막이 LiF 막 상에 형성된다. 공지된 캐소드 재료인 MgAg 전극이 물론 사용될 수도 있다. 이어서, 캐소드(4019)가 참조 번호(4020)로 나타낸 영역에서 배선(4007)에 접속된다. 배선(4007)은 캐소드(4019)에 미리 결정된 전압을 인가하기 위한 전력원 공급 라인이고, 도전성 페이스트 재료(conducting paste material)(4021)를 통해 FPC(4008)에 접속된다.
캐소드(4019) 및 배선(4007)은 참조 번호(4020)로 나타낸 영역에 전기적으로 접속되고, 따라서, 층간 절연막(4015) 내에 및 절연막(4017) 내에 콘택트 홀들을 형성할 필요가 있다. 이들 콘택트 홀들은 층간 절연막(4015)을 에칭하는 동안(화소 전극 콘택트 홀이 형성될 때) 및 절연막(4017)을 에칭하는 동안(EL 층을 형성하기 전에 개구부를 형성할 때) 형성될 수 있다. 더욱이, 에칭은 절연막(4017)을 에칭할 때 층간 절연막(4015)에 이르기까지 함께 수행될 수도 있다. 양호한 형상을 갖는 콘택트 홀은 층간 절연막(4015) 및 절연막(4017)이 동일한 수지 재료에 의해 형성되는 경우에 형성될 수 있다.
패시베이션 막(4022), 필터 재료(filler material; 4023) 및 커버 재료(4009)는 이와 같이 형성된 EL 소자의 표면을 커버하도록 형성된다.
또한, 실링 재료(4011)는 EL 소자부를 포위하도록 커버 재료(4009) 및 기판(4001) 내부에 형성된다. 기밀 실링 재료(제 2 실링 재료)(4010)는 실링 재료(4011) 외부에 형성된다.
필러 재료(4023)는 커버 재료(4009)를 결합시키기 위한 접착제로서 작용한다. PVC(폴리염화비닐(polyvinyl chloride)), 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄(polyvinyl butyral)) 및 EVA(에틸렌 비닐 아세테이트(ethylene vinyl acetate))가 필러 재료(4023)로서 사용될 수 있다. 습기 흡수 효과(moisture absorption effect)는 건조제가 필러 재료(4023) 내부에 형성되는 경우에 유지될 수 있고, 따라서 그와 같이 행하는 것이 바람직하다. 더욱이, EL 층의 악화는 필러 재료(4023) 내부에 산소 포획 효과를 갖는 산화 방지제 등의 재료를 배열함으로써 억제될 수 있다.
더욱이, 스페이서들(spacers)는 필러 재료(4023) 내부에 포함될 수 있다. 스페이서들은 BaO와 같은 재료로 구성된 분말 기질로부터 제조될 수 있고, 스페이서들 자체에 습기 흡수성을 제공한다.
패시베이션 막(4022)은 스페이서들을 형성하는 경우들에 스페이서 압력을 이완시킬 수 있다. 더욱이, 패시베이션 막으로부터 분리된 수지 막과 같은 막이 스페이서 압력을 이완시키기 위해 형성될 수도 있다.
더욱이, 유리 플레이트, 알루미늄 플레이트, 스테인레스강 플레이트, FRP(섬유 유리 강화 플라스틱) 플레이트, PVF(폴리 불화비닐) 막, 마일라 막, 폴리에스테르 막, 및 아크릴계 막이 커버 재료(4009)로서 사용될 수 있다. 필러 재료(4023)로서 PVB 또는 EVA를 사용할 때, 수십 nm의 알루미늄 호일(aluminium foil)이 PVF 막 또는 마일라 막(커버 재료(4009)로서)에 의해 샌드위치된 구조를 갖는 시트(sheet)를 사용하는 것이 바람직함에 주의하자.
EL 소자들로부터의 방출된 광선 방향(발광 방향)에 따라, 커버 재료(4009)는 광선 전송 특성들을 갖는 것이 필요함에 주의하자.
더욱이, 배선(4007)은 실링 재료(4011) 및 기밀 실링 재료(4010)와 기판(4001) 사이의 갭을 통해 FPC(4008)에 전기적으로 접속된다. 배선(4007)이 여기어 설명되었지만, 다른 배선(4007, 4006) 역시 실링 재료(4011) 및 기밀 실링 재료(4010) 아래로 통과시킴으로써 FPC(4008)에 전기적으로 접속되는 것에 주의하자.
커버 재료(4009)는 실시예 6에서 필러 재료(4023)를 형성한 후 결합되고, 실링 재료(4011)은 필러 재료(4023)의 측면 표면(노출된 표면)에 관하여 부착되지만, 필러 재료(4023)은 커버 재료(4009) 및 실링 재료(4011)을 부착시킨 후에 형성될 수도 있음에 유의하자. 기판(4001), 커버 재료(4009) 및 실링 재료(4011)에 의해 형성된 갭(gap)을 통해 통과하는 필러 재료 주입구가 이 경우에 형성된다. 이어서, 진공 상태(10-2 토르(torr) 이하)에 갭이 놓이고, 필러 재료을 함유하는 탱크 내에 주입구를 침지시킨 후, 갭 외부 압력은 갭 내부 압력 이상으로 되고, 필러 재료을 공간을 충전한다.
실시예 7
도 18은 본 발명의 전자 장치의 화소부의 보다 상세한 단면 구조를 나타낸다.
도 18에서, 기판(4501) 상에 제공된 스위칭을 위한 TFT(4502)는 본 실시예에서 공지된 방법에 의해 형성되는 n-채널형 TFT를 사용함으로써 형성된다. 이러한 실시예에서, TFT는 이중-게이트 구조(double-gate structure)를 갖는다. 그의 구조 및 생산 과정에서 어떠한 실질적인 차이도 없기 때문에, 그의 설명은 생략될 것이다. 이중 게이트 구조로 인해, 실질적으로 2개의 TFT들이 OFF 전류 값을 감소시키기 위해 직렬로 접속되는 장점이 존재한다. 본 실시예에서, TFT는 이중-게이트 구조를 갖지만, 그것은 단일 게이트 구조, 삼중 게이트 구조, 또는 4개 이상의 게이트를 갖는 다중-게이트 구조를 가질 수도 있다.
EL 구동기 TFT(4503)는 본 발명의 n-채널형 TFT를 사용함으로써 형성된다. 스위칭 TFT(4502)의 드레인 배선(4504)은 배선(도면에 도시하지 않음)에 의해 EL 구동기 TFT(4503)의 게이트 전극(4506)에 전기적으로 접속된다.
더욱이, 본 실시예에서, EL 구동기 TFT(4503)는 단일 게이트 구조를 갖는다. 그러나, 그것은 복수의 TFT들이 직렬로 접속된 다중-게이트 구조를 가질 수 있다. 더욱이, 복수의 TFT들은 고도로 효율적인 열 방출을 수행하도록 채널 형성 영역을 복수의 부분들로 실질적으로 분할하기 위해 병렬로 접속된다. 그러한 구조는 열로 인한 열화를 방지하는 데 효과적이다.
EL 구동기 TFT(4503)의 게이트 전극(4506)으로 되는 라인은 영역 내의 절연막을 통해 EL 구동기 TFT(4503)의 드레인 배선(4512)에 중첩한다. 그 영역에서, 캐패시터가 형성된다. 캐패시터는 EL 구동기 TFT(4503)의 게이트 전극(4506)에 인가된 전압을 유지하는 기능을 한다.
제 1 층간 절연막(4514)은 스위칭 TFT(4502) 및 EL 구동기 TFT(4503) 상에 제공되고, 수지 절연막으로 제조된 제 2 층간 절연막(4515)이 그 위에 형성된다.
참조 번호(4517)는 큰 반응성을 갖는 도전막으로 제조되고, EL 구동기 TFT(4503)의 드레인 영역에 전기적으로 접속된 화소 전극(EL 소자의 캐소드)을 나타낸다. 화소 전극(4517)으로서, 알루미늄 합금 막, 구리 합금 막, 및 은 합금 막, 또는 층진 이들의 구조물과 같은 저 저항 도전막이 사용되는 것이 바람직할 수 있다. 말할 필요도 없이, 다른 도전막들을 갖는 층진 구조물이 역시 사용될 수 있다.
다음으로, 유기 수지 막(4516)이 화소 전극(4517) 상에 형성된 후에 발광층(4519)이 형성되고, 화소 전극(4517)에 대향하는 부분이 패터닝된다. 여기서, 도면에 도시하지 않았지만, 각각의 컬러 R(적색), G(녹색) 및 B(청색)에 대응하는 발광층이 형성될 수 있다. 발광층을 위한 유기 EL 재료로서, π-공액 중합체 물질(π-conjugated polymer material)이 사용된다. 중합체 물질의 예들로는 폴리파라페닐렌 비닐렌(PPV), 폴리비닐 카르바졸(PVK), 및 폴리풀로오렌을 포함한다.
여러 가지 유형의 PPV 유기 EL 재료들이 존재한다. 예를 들면, H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder 및 H. Spreitzer 등의 Polymers for Light Emitting Diodes, Euro Display, Proceedings, 1999, 33-37페이지 및 일본국 특허 공개 출원 제 10-92576호에 기재된 물질이 사용될 수 있다.
특히, 적색 광선을 방출하는 발광층으로서, 시아노폴리페닐렌 비닐렌이 사용될 수 있다. 녹색 광선을 방출하는 발광층으로서, 폴리페닐렌 비닐렌이 사용될 수 있다. 청색 광선을 방출하는 발광층으로서, 폴리페닐렌 비닐렌 또는 폴리알킬 페닐렌이 사용될 수 있다. 막 두께는 30 내지 150nm(바람직하게는 40 내지 100nm)로 규정될 수 있다.
상기 유기 EL 재료들은 단지 발광층으로서 사용하기 위한 예이다. 본 발명은 그것으로 제한되지 않는다. 발광층, 전하 수송층, 또는 전하 주입층이 적절히 합해져 EL 층(발광을 위해서 및 그를 위해 캐리어들을 이동시키기 위해)을 형성할 수 있다.
예를 들면, 본 실시예에서, 필러 재료가 발광층에 사용되는 경우가 기재되어 있다. 그러나, 저분자량 유기 EL 재료가 사용될 수 있다. 더욱이, 실리콘 카바이드(silicon carbide) 등의 무기 물질이 전하 수송층 및 전하 주입층을 위해 사용될 수도 있다. 이들 유기 EL 재료 및 무기 재료들로서, 공지된 재료들이 사용될 수 있다.
애노드(4523)가 형성될 때, EL 소자(4510)가 완료된다. EL 소자(4510)는 화소 전극(캐소드)(4517), 발광층(4519), 홀 주입층(4522), 및 애노드(4523)으로 구성된 캐패시터를 의미한다.
본 실시예에서, 패시베이션 막(4524)이 애노드(4523) 상에 추가로 형성된다. 패시베이션 막(4524)으로서, 질화규소 막 또는 옥시질화 규소 막이 사용되는 것이 바람직하다. 패시베이션 막(4524)은 EL 소자가 외부에 노출되는 것을 방지하는 것이다. 즉, 패시베이션 막(4524)은 유기 EL 재료가 산화로 인해 악화되는 것으로부터 보호하고, 유기 EL 재료로부터 가스 방출을 억제한다. 이 때문에, 전자 장치의 신뢰도가 증진된다.
상술한 바와 같이, 본 발명의 전자 장치는 도 18에 나타낸 바와 같은 구조를 갖는 화소로 이루어진 화소부를 갖고, 충분히 낮은 OFF 전류 값을 갖는 스위칭 TFT 및 고온 캐리어들의 주입에 강한 EL 구동기 TFT를 포함한다. 따라서, 큰 신뢰도를 갖고, 만족할 만한 영상을 디스플레이할 수 있는 전자 장치가 얻어진다.
EL 소자가 본 실시예에 설명된 구조를 갖는 경우에, 발광층(4519)에 의해 발생된 광선은 TFT가 화살표로 나타낸 바와 같이 형성되는 기판에 대해 반대 방향으로 조사된다.
실시예 8
실시예 8은 도 18에 나타낸 실시예 7의 화소부에 대해 변형된 구조를 나타내고, 여기서 EL 소자(4510)는 역의 구조로 주어진다. 그 설명은 도 19를 참조하여 이루어질 것이다. 도 19의 구조는 단지 EL 소자 및 TFT에 관하여 도 18의 구조와 상이하고, 따라서 이들 부분들에 대한 설명은 생략될 것이다.
도 19에서, 공지된 방법에 의해 형성된 n-채널 TFT가 스위칭 TFT(4502)로서 사용되고, 공지된 방법에 의해 형성된 p-채널 TFT가 EL 구동기 TFT(4503)로 사용된다.
투명한 도전막은 실시예 8에서 화소 전극(애노드)(4525)으로 사용된다. 특히, 산화 인듐 및 산화 아연의 화합물로 구성된 도전막이 사용된다. 산화 인듐 및 산화 주석의 화합물로 구성된 도전막이 물론 대신 사용될 수도 있다.
제 3 층간 절연막(4526)은 수지 막으로부터 형성되고, 이어서 발광층(4528)이 형성된다. 발광층 상에는, 전자 주입층(4529) 및 캐소드(4530)가 아세틸아세톤산 칼륨(acacK로 표현함) 및 알루미늄 합금 각각으로부터 형성된다.
이후, 실시예 7과 유사하게, 패시베이션 막(4532)은 유기 EL 재료의 산화를 방지하기 위해 형성된다. EL 소자(4531)가 그에 따라 완료된다.
실시예 8에 기재된 구조를 갖는 EL 소자의 경우에, 발광층(4528)에서 발생된 광은 TFT가 도 19에서 화살표로 나타낸 바와 같이 형성되는 기판 쪽으로 방출된다.
실시예 9
실시예 7 및 8에 나타낸 전자 장치는 역 스태거형 TFT가 구동기 회로들을 구성하는 TFT들에 대해 사용될 때 역시 용이하게 형성될 수 있다. 그 설명은 도 20을 참조하여 주어질 것이다. 실시예들 7 및 8의 성분들과 공통인 실시예 9의 성분들은 도 18 및 19와 동일한 참조 기호들로 나타낸다.
도 20에서, 공지된 방법으로 형성된 n-채널 TFT는 실시예 9에서 기판(4501) 상에 제공된 스위칭 TFT(4502)에 대해 사용된다. 실시예 9의 스위칭 TFT(4502)는 단일 게이트 구조를 갖지만, 이중 게이트 구조, 삼중 게이트 구조 또는 3개 이상의 게이트들을 갖는 다중-게이트 구조를 가질 수 있다. 스위칭 TFT(4502)는 소스 영역측 및 드레인 영역측에 LDD 영역들을 갖고, 하나는 게이트 전극과 중첩하고, 나머지는 게이트 전극과 중첩하지 않는다. 그러나, 스위칭 TFT는 임의의 LDD 영역을 갖지 않을 수 있다.
공지된 방법에 의해 형성된 p-채널 TFT는 EL 구동기 TFT(4503)를 위해 사용된다. 스위칭 TFT(4502)는 도시되지 않은 배선을 통해 EL 구동기 TFT(4503)의 게이트 전극(4534)에 전기적으로 접속된 드레인 배선(4533)을 갖는다.
실시예 9의 EL 구동기 TFT(4503)는 단일 게이트 구조를 갖는 TFT로서 예시된다. 그러나, 이것은 복수의 TFT들이 직렬로 접속된 다중-게이트 구조를 가질 수 있다. 대안으로, 그것은 복수의 TFT들이 채널 형성 영역을 복수의 영역들로 실질적으로 분할하기 위해 병렬로 접속됨으로써 열이 큰 효율로 방출될 수 있는 구조를 가질 수 있다. 이러한 구조는 열에 의한 열화에 반하는 조처로서 효과적이다.
EL 구동기 TFT(4503)의 게이트 전극(4534)을 포함하는 배선(도시되지 않음)은 절연막을 통해 EL 구동기 TFT(4503)의 소스 배선(4535)과 부분적으로 중첩한다. 중첩된 영역은 내부에 형성된 저장 캐패시터를 갖는다. 저장 캐패시터는 EL 구동기 TFT(4503)의 게이트 전극(4534)에 인가된 전압을 저장하는 기능을 갖는다.
제 1 층간 절연막(4536)은 스위칭 TFT(4502) 및 EL 구동기 TFT(4503) 상에 형성된다. 수지 절연막으로부터 형성된 제 2 층간 절연막(4537)은 제 1 층간 절연막 상에 형성된다.
이후, 실시예 7 및 8과 마찬가지로, 화소 전극(애노드)(4538), 발광층(4539), 전자 주입층(4540), 캐소드(4541) 및 패시베이션 막(4542)이 EL 소자(4531)를 완성하기 위해 형성된다.
실시예 9에 기재된 구조를 갖는 EL 소자의 경우에, 발광층(4539)에서 생성된 광은 TFT들이 도 20의 화살표로 지시한 바와 같이 형성된 기판 쪽으로 방출된다.
실시예 10
본 실시예에서, 외부 발광 양자 효율(external light emitting quantum efficiency)은 삼중 여기로부터 인광이 발광을 위해 사용될 수 있는 EL 물질을 사용함으로써 현저히 개선될 수 있다. 결과적으로, EL 소자의 전력 소비는 감소될 수 있고, EL 소자의 수명은 연장될 수 있으며, EL 소자의 중량이 가벼워질 수 있다.
다음은 외부 발광 양자 효율이 삼중 여기를 사용함으로써 개선되는 경우의 보고서이다(T, Tsutsui, C. Adachi, S. Saito, Photochemical processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) 437페이지).
상기 문헌에 보고된 EL 물질(쿠마린 안료(coumarin pigment))의 분자식은 다음과 같이 나타낸다.
Figure 112001011558768-pat00001
(M. A. Baldo, D.F.O' Brien, Y. You, A. Shoustikov, S. Sibley, M.E. Thompson, S.R. Forrest, Nature 395(1998) 151페이지)
상기 문헌에 보고된 EL 물질(Pt 착물)의 분자식은 다음과 같이 나타낸다.
Figure 112001011558768-pat00002
(M. A. Baldo, S. Lamansky, P,E. Burrown, M.E. Thompson, S.R. Forrest, Appl. Phys. Lett., 75(1999) 4페이지)
(T. Tsutsui, M.J. Yang, M. Yahiro, K. Nakamura, T. Watanabe, T. Tsuji, Y. Fukuda, T. Wakimoto, S. Mayaguchi, Jpn. Appl. Phys, 38(12B)(1999)(L1502)
상기 문헌에 보고된 EL 물질(Ir 착물)의 분자식은 다음과 같이 나타낸다.
Figure 112001011558768-pat00003
상술한 바와 같이, 삼중 여기로부터 인광 물질이 실제로 도입되는 경우, 그것은 원칙적으로 단일 여기로부터 형광을 사용하는 경우의 3 내지 4배에 이르는 외부 발광 양자 효율을 실현시킬 수 있다. 본 실시예에 따른 구조는 제 1 내지 제 9 실시예들 중 임의의 구조들의 조합으로 자유롭게 구현될 수 있다.
실시예 11
본 발명의 전자 장치의 구동 방법의 애플리케이션인 EL 디스플레이 장치는 자체 발광형이고, 따라서 액정 디스플레이 장치에 비교한 바, 가시 특성이 우수하고, 가시 각도가 광범위하다. 따라서, EL 디스플레이 장치는 다양한 전자 장치들의 디스플레이부에 적용될 수 있다. 예를 들면, 대형 스크린으로 TV 프로그램 등을 시청하기 위해, 본 발명에 따른 EL 디스플레이 장치는 30인치 이상(일반적으로 40인치 이상)의 대각선 크기를 갖는 EL 디스플레이의 디스플레이부로서 사용될 수 있다.
EL 디스플레이는 개인용 컴퓨터의 디스플레이, TV 방송 프로그램 수신용 디스플레이, 광고 디스플레이용 디스플레이 등과 같이 정보를 디스플레이하기 위해 사용될 모든 종류들의 디스플레이들을 포함한다. 더욱이, 본 발명에 따른 전자 장비들의 구동 방법은 기타 다양한 전자 장치들의 디스플레이부로서 사용될 수 있다.
본 발명의 다른 전자 장비들로서 비디오 카메라; 디지털 카메라; 고글형 디스플레이(헤드 장착형 디스플레이); 자동차 네비게이션 시스템; 자동차 오디오 스테레오; 노트북형 개인용 컴퓨터; 게임 장치; 휴대용 정보 단말기(모바일 컴퓨터, 휴대 전화, 휴대용 게임기, 또는 전자 책 등); 및 기록 매체를 장착한 영상 재생 장치(특히, 디지털 가변성 디스크 플레이어(DVD) 등의 기록 매체에서 영상을 재생하여 그 영상들을 디스플레이하는 디스플레이부를 구비한 장치)를 들 수 있다. 이들 전자 장비들의 특정 예들은 도 23a 내지 24C에 도시되어 있다.
도 23a는 케이싱(casing; 3301), 지지체 스탠드(support stand; 3302) 및 디스플레이부(3303)를 포함하는 EL 디스플레이를 나타낸다. 본 발명의 전자 장치 및 그의 구동 방법은 디스플레이부(3303)로서 사용될 수 있다. 그러한 EL 디스플레이는 자기 발광형이므로, 역광은 필요치 않다. 따라서, 디스플레이부는 액정 디스플레이보다 더 얇아질 수 있다.
도 23b는 본체(3311), 디스플레이부(3312), 음성 입력부(3313), 작동 스위치(3314), 배터리(3315), 및 영상 수신부(3316)를 포함하는 비디오 카메라를 나타낸다. 본 발명의 전자 장치 및 구동 방법은 디스플레이부(3312)로서 사용될 수 있다.
도 23c는 헤드 장착형 EL 디스플레이 장치의 일부(우측)를 나타내고, 본체(3321), 신호 케이블(3322), 헤드 고정 밴드(head fixciation band; 3323), 디스플레이부(3324), 광학 시스템(3325) 및 디스플레이 장치(3326)를 포함한다. 본 발명의 전자 장치 및 구동 방법은 디스플레이 장치(3326)로서 사용될 수 있다.
도 23d는 기록 매체를 장착한 영상 재생 장치(특히, DVD 재생 장치)이고, 본체(3331), 기록 매체(DVD 등)(3332), 작동 스위치들(3333), 디스플레이부(a)(3334), 및 디스플레이부(b)(3335)를 포함한다. 디스플레이부(a)(3334)는 주로 영상 정보를 디스플레이하기 위해 사용된다. 디스플레이부(b)(3335)는 주로 문자 정보를 디스플레이하기 위해 사용된다. 본 발명의 전자 장치 및 구동 방법은 디스플레이부(a)(3334)로서 및 디스플레이부(b)(3335)로서 사용될 수 있다. 기록 매체를 장착한 영상 재생 장치는 게임기들과 같은 장치들을 포함하는 것에 주의하자.
도 23e는 고글형 디스플레이 장치(헤드 장착형 디스플레이 장치)를 나타내고, 본체(3341), 디스플레이부(3342), 및 암부(3343)를 포함한다. 본 발명의 전자 장치 및 구동 방법은 디스플레이부(3342)로서 사용될 수 있다.
도 23f는 개인용 컴퓨터이고, 본체(3351), 케이싱(3352), 디스플레이부(3353) 및 키보드(3354)를 포함한다. 본 발명의 전자 장치 및 구동 방법은 디스플레이부(3353)로서 사용될 수 있다.
EL 물질의 휘도가 장차 증가하는 경우, 그것은 렌즈 등으로 출력 영상 정보를 포함하는 광선을 확장 및 투사시킴으로써 정면형 및 배면형 투사기에 본 발명의 전자 장치 및 구동 방법을 사용할 수 있게 만든다.
더욱이, 상기 전자 장치는 인터넷 및 CATV(케이블 TV) 등의 전자 통신을 통해서 전송된 정보를 종종 디스플레이하고, 특히 동화상을 디스플레이하는 상황들이 증가하고 있다. EL 물질들의 응답 속도가 빨라짐으로써 EL 디스플레이 장치는 동화상을 디스플레이하는 데 양호하다.
또한, EL 디스플레이 장치는 발광부의 전력을 보존하기 때문에, 발광부를 가능한 한 작게 만들 수 있도록 정보를 디스플레이하는 것이 바람직하다. 결과적으로, 휴대용 정보 단말기에서, 특히 휴대 전화 또는 음성 재생 장치에서와 같이 문자 정보를 위해 주로 디스플레이부에 EL 디스플레이 장치를 사용할 때, 비-발광부가 배경으로서 고정되면서 발광부들에 의해 문자 정보를 형성하도록 발광 장치를 구동하는 것이 바람직하다.
도 24a는 휴대 전화를 나타내고, 본체(3401), 음성 출력부(3402), 음성 입력부(3403), 디스플레이부(3404), 작동 스위치(3405), 및 안테나(3406)를 포함한다. 본 발명의 발광 장치는 디스플레이부(3404)로서 사용될 수 있다. 흑색 배경에 백색 문자를 디스플레이함으로써, 디스플레이부(3404)는 휴대 전화의 전력 소비를 억제할 수 있다.
도 24b는 음성 재생 장치, 구체적으로 자동차 오디오 스테레오를 나타내고, 본체(3411), 디스플레이부(3412), 작동 스위치(3413, 3414)를 포함한다. 본 발명의 전자 장치 및 구동 방법은 디스플레이부(3412)로서 사용될 수 있다. 더욱이, 자동차 장착형 오디오 스테레오가 본 실시예에 도시되어 있지만, 고정된 유형의 오디오 재생 장치가 사용될 수도 있다. 디스플레이부(3414)는 특히 휴대용 음성 재생 장치에서, 흑색 배경에 백색 문제를 디스플레이함으로써 전력 소비를 억제할 수 있음에 유의하자.
도 24c는 디지털 카메라를 나타내고, 본체(3501), 디스플레이부(A)(3502), 접안렌즈부(3503), 및 작동 스위치(3504), 디스플레이부(B)(3505), 배터리(3506)를 포함한다. 본 발명의 전자 장치는 디스플레이부(A)(3502) 및 디스플레이부(B)(3505)로서 사용될 수 있다. 디스플레이부(A)(3502)가 작동 패널로서 사용되는 경우에, 디지털 카메라의 전력 소비는 흑색 배경에 백색 문자들을 디스플레이함으로써 억제될 수 있음에 유의하자.
본 실시예에 나타낸 휴대용 전자 장치의 경우에, 외부 광을 감지하고, 어두운 곳에서 사용될 때 디스플레이의 밝기를 낮추는 기능을 갖는 센서부가 전력 소비를 저하시키는 방법으로서 제공된다.
상술한 바와 같이, 본 발명의 적용 범위는 극도로 광범위하고, 이는 여려 분야들의 전자 장치에 사용될 수 있다. 더욱이, 본 실시예의 전자 장치는 제 1 내지 제 10 실시예들의 구조들을 자유롭게 조합함으로써 얻어질 수 있다.
수평 방향으로 m개의 화소들이 존재하는 경우에, 소스 신호 측 구동기 회로는 통상적으로 m개의 스테이지들을 갖는다. 본 발명의 구조를 사용함으로써, 스테이지들의 수는 m/2 스테이지들로 감소될 수 있고, 본 발명의 작동 빈도를 증가시킬 필요가 없기 때문에 신뢰도에 관한 문제를 유발하지 않는다. 따라서, 본 발명은 디스플레이 스크린의 해상도를 증진시키기 위해 화소 피치를 감소시킴으로써 유발되는 구동기 회로를 배치하는 데 있어서 불충분한 공간의 설계 문제점을 피할 수 있고, 그에 따라 전자 장치의 해상도를 증가시키는 데 크게 조력할 수 있다.
더욱이, 전체 배선 수는 화소부의 화소들 사이에 소스 신호 라인을 공유함으로써 감소될 수 있다. 그와 같이 구축된 화소부는 통상의 구조를 갖는 화소부보다 간극률에 있어서 보다 유리하다.

Claims (20)

  1. 소스 신호 라인측 구동기 회로, 게이트 신호 라인측 구동기 회로, 화소 선택 신호 라인측 구동기 회로 및 화소부를 포함하는 전자 장치에 있어서,
    상기 화소부는 m개의 소스 신호 라인들, k개의 게이트 신호 라인들 및 2km개의 화소들을 갖고;
    상기 m개의 소스 신호 라인들 각각은 k개의 화소 선택부들을 갖고;
    상기 m개의 소스 신호 라인들 각각은 상기 화소 선택부들을 통해 2k개의 화소들에 전기적으로 접속되고;
    상기 2km개의 화소들 각각은 스위칭 트랜지스터, EL 구동 트랜지스터 및 EL 소자를 갖고;
    상기 스위칭 트랜지스터는 상기 게이트 신호 라인들 중 임의의 게이트 신호 라인에 전기적으로 접속된 게이트 전극을 갖고;
    상기 스위칭 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 상기 소스 신호 라인들 중의 임의의 소스 신호 라인에 전기적으로 접속되고, 그 중 나머지는 상기 EL 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 EL 구동 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 전류 공급 라인에 전기적으로 접속되고, 그 중 나머지는 상기 EL 소자의 전극들 중의 하나에 전기적으로 접속된, 전자 장치.
  2. 제 1 항에 있어서,
    상기 소스 신호 라인측 구동기 회로는 상기 m개의 소스 신호 라인들 각각에 대해 하나의 수평 기간 동안 영상 신호 기록 동작을 2회 수행하는, 전자 장치.
  3. 제 1 항에 있어서,
    제 1 화소 및 제 2 화소는 각각의 화소 선택부에 전기적으로 접속되고;
    상기 화소 선택부 각각은 하나의 수평 기간의 전반부에 상기 제 1 화소를 선택하고, 수평 기간의 후반부에 상기 제 2 화소를 선택하며;
    상기 소스 신호 라인들로부터 입력된 영상 신호는 상기 화소 선택부에 의해 선택된 상기 화소에만 기록되는, 전자 장치.
  4. 제 1 항에 있어서,
    각각의 화소 선택부는 n-채널 트랜지스터 및 p-채널 트랜지스터를 갖는, 전자 장치.
  5. 제 1 항에 있어서,
    각각의 화소 선택부는 아날로그 스위치를 갖는, 전자 장치.
  6. 제 1 항에 있어서,
    상기 전자 장치는 EL 디스플레이, 비디오 카메라, 헤드 장착 EL 디스플레이 장치, 영상 재생 장치, 고글형 디스플레이 장치, 개인용 컴퓨터, 휴대 전화, 음성 재생 장치 및 디지털 카메라로 구성된 그룹으로부터 선택되는, 전자 장치.
  7. 소스 신호 라인측 구동기 회로, 게이트 신호 라인측 구동기 회로, 화소 선택 신호 라인측 구동기 회로 및 화소부를 포함하는 전자 장치에 있어서,
    상기 화소부는 m개의 소스 신호 라인들, k개의 게이트 신호 라인들 및 2km개의 화소들을 갖고;
    상기 2km개의 화소들 각각은 스위칭 트랜지스터, EL 구동 트랜지스터 및 EL 소자를 갖고;
    상기 스위칭 트랜지스터는 상기 게이트 신호 라인들 중 임의의 게이트 신호 라인에 전기적으로 접속된 게이트 전극을 갖고;
    상기 스위칭 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 화소 선택부를 통해 상기 소스 신호 라인들 중 임의의 소스 신호 라인에 전기적으로 접속되고, 그 중 나머지는 상기 EL 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 EL 구동 트랜지스터는 불순물 영역들을 갖고, 그 중 하나는 전류 공급 라인에 전기적으로 접속되고, 그 중 나머지는 상기 EL 소자의 전극들 중의 하나에 전기적으로 접속된, 전자 장치.
  8. 제 7 항에 있어서,
    상기 소스 신호 라인측 구동기 회로는 상기 m개의 소스 신호 라인들 각각에 대해 하나의 수평 기간 동안 영상 신호 기록 동작을 2회 수행하는, 전자 장치.
  9. 제 7 항에 있어서,
    제 1 화소 및 제 2 화소는 각각의 화소 선택부에 전기적으로 접속되고;
    상기 화소 선택부 각각은 하나의 수평 기간의 전반부에 상기 제 1 화소를 선택하고, 상기 수평 기간의 후반부에 상기 제 2 화소를 선택하며;
    상기 소스 신호 라인들로부터 입력된 영상 신호는 상기 화소 선택부에 의해 선택된 상기 화소에만 기록되는, 전자 장치.
  10. 제 7 항에 있어서,
    각각의 화소 선택부는 n-채널 트랜지스터 및 p-채널 트랜지스터를 갖는, 전자 장치.
  11. 제 7 항에 있어서,
    각각의 화소 선택부는 아날로그 스위치를 갖는, 전자 장치.
  12. 제 7 항에 있어서,
    상기 전자 장치는 EL 디스플레이, 비디오 카메라, 헤드 장착 EL 디스플레이 장치, 영상 재생 장치, 고글형 디스플레이 장치, 개인용 컴퓨터, 휴대 전화, 음성 재생 장치 및 디지털 카메라로 구성된 그룹으로부터 선택되는, 전자 장치.
  13. 전자 장치를 구동하는 방법에 있어서,
    상기 전자 장치는, 하나의 프레임 기간이 n개의 서브-프레임 기간들 SF1, SF2, ... 및 SFn으로 구성되고, 서브-프레임 기간들 각각이 어드레스(기록) 기간들 Ta1, Ta2, ... 및 Tan 및 지속(발광(lights-on)) 기간들 Ts1, Ts2, ... 및 Tsn를 가질 때, EL 소자가 발광하는 시간의 길이를 제어함으로써 n 비트 그레이 스케일 디스플레이를 얻고,
    상기 전자 장치의 수평 방향에서 2m개의 화소들이 존재하는 경우, 하나의 수평 기간은 두 기간들로 분할되어, 영상 신호가 상기 기간들 중 한 기간 동안 제 1, 제 3, ..., 제 (2m-3) 또는 제 (2m-1) 화소에 기록되고, 영상 신호가 나머지 기간 동안 제 2, 제 4, ..., 제 (2m-2) 또는 제 2m 화소에 기록되는, 전자 장치 구동 방법.
  14. 제 13 항에 있어서,
    상기 영상 신호가 제 1, 제 3, ..., 제 (2m-3) 또는 제 (2m-1) 화소에 기록되는 동안의 기간이 하나의 수평 기간의 전반부에 대응하고, 상기 영상 신호가 제 2, 제 4, ..., 제 (2m-2) 또는 제 2m 화소에 기록되는 동안의 기간이 상기 수평 기간의 후반부에 대응하는, 전자 장치 구동 방법.
  15. 제 13 항에 있어서,
    상기 영상 신호가 제 1, 제 3, ..., 제 (2m-3) 또는 제 (2m-1) 화소에 기록되는 동안의 기간이 하나의 수평 기간의 후반부에 대응하고, 상기 영상 신호가 제 2, 제 4, ..., 제 (2m-2) 또는 제 2m 화소에 기록되는 동안의 기간이 상기 수평 기간의 전반부에 대응하는, 전자 장치 구동 방법.
  16. 제 13 항에 있어서,
    상기 전자 장치는 EL 디스플레이, 비디오 카메라, 헤드 장착 EL 디스플레이 장치, 영상 재생 장치, 고글형 디스플레이 장치, 개인용 컴퓨터, 휴대 전화, 음성 재생 장치 및 디지털 카메라로 구성된 그룹으로부터 선택되는, 전자 장치 구동 방법.
  17. 기판상에 형성된 제 1 화소 및 제 2 화소를 적어도 포함하는 전자 장치에 있어서,
    상기 제 1 화소는 게이트 신호 라인, 소스 신호 라인, 상기 게이트 신호 라인에 접속된 제 1 스위칭 TFT, 제 1 전류 공급 라인, 상기 제 1 전류 공급 라인에 접속된 제 1 EL 구동 TFT, 및 상기 제 1 EL 구동 TFT에 접속된 제 1 EL 소자를 포함하고,
    상기 제 2 화소는 상기 게이트 신호 라인, 상기 소스 신호 라인, 상기 게이트 신호 라인에 접속된 제 2 스위칭 TFT, 제 2 전류 공급 라인, 상기 제 2 전류 공급 라인에 접속된 제 2 EL 구동 TFT, 및 상기 제 2 EL 구동 TFT에 접속된 제 2 EL 소자를 포함하고,
    상기 소스 신호 라인은 정해진 기간 동안에, 상기 제 1 스위칭 TFT 또는 상기 제 2 스위칭 TFT에 전기적으로 접속된, 전자 장치.
  18. 제 17 항에 있어서,
    상기 전자 장치는 EL 디스플레이, 비디오 카메라, 헤드 장착 EL 디스플레이 장치, 영상 재생 장치, 고글형 디스플레이 장치, 개인용 컴퓨터, 휴대 전화, 음성 재생 장치 및 디지털 카메라로 구성된 그룹으로부터 선택되는, 전자 장치.
  19. 기판상에 형성된 제 1 화소 및 제 2 화소를 적어도 포함하는 전자 장치에 있어서,
    상기 제 1 화소는 게이트 신호 라인, 소스 신호 라인, 화소 선택 신호 라인, 상기 게이트 신호 라인에 접속된 제 1 스위칭 TFT, 제 1 전류 공급 라인, 상기 제 1 전류 공급 라인에 접속된 제 1 EL 구동 TFT, 상기 제 1 EL 구동 TFT에 접속된 제 1 EL 소자, 및 상기 화소 선택 신호 라인 및 상기 제 1 스위칭 TFT에 접속된 제 1 화소 선택 TFT를 포함하고,
    상기 제 2 화소는 상기 게이트 신호 라인, 상기 소스 신호 라인, 상기 화소 선택 신호 라인, 상기 게이트 신호 라인에 접속된 제 2 스위칭 TFT, 제 2 전류 공급 라인, 상기 제 2 전류 공급 라인에 접속된 제 2 EL 구동 TFT, 상기 제 2 EL 구동 TFT에 접속된 제 2 EL 소자, 및 상기 화소 선택 라인 및 제 2 스위칭 TFT에 접속된 제 2 화소 선택 TFT를 포함하는, 전자 장치.
  20. 제 19 항에 있어서,
    상기 전자 장치는 EL 디스플레이, 비디오 카메라, 헤드 장착 EL 디스플레이 장치, 영상 재생 장치, 고글형 디스플레이 장치, 개인용 컴퓨터, 휴대 전화, 음성 재생 장치 및 디지털 카메라로 구성된 그룹으로부터 선택되는, 전자 장치.
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