KR100813759B1 - 반도체 및 반도체 제조 방법 - Google Patents

반도체 및 반도체 제조 방법 Download PDF

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Abstract

기판 상에 고농도로 도핑된 층을 포함하고, 소자의 표면에서부터 고농도로 도핑된 층을 통해 확장되는 하나 이상의 트렌치에 의한 한정되는 반도체 소자는 기판 층과 고농도로 도핑된 층 사이에 서브 층을 포함하고, 상기 서브 층은 매립 컬렉터의 도펀트 형태와 동일한 형태의 도펀트로 도핑되지만, 더 낮은 농도로 도핑된다. 이러한 소자의 제조 방법도 기술된다. 서브 층은 기판과 서브컬렉터 층에서의 포텐셜 라인 분포를 더욱 균일하게 하여, 포텐셜 라인이 특히 밀집된 영역이 회피된다. 포텐셜 라인이 밀집한 영역에서 항복 전압이 낮기 때문에, 너무 밀집한 포텐셜 라인을 회피한다는 것은 소자의 항복 전압을 증가시킨다는 것을 의미한다.
반도체 소자, 도핑, 포텐셜 라인, 항복 전압

Description

반도체 및 반도체 제조 방법{SEMICONDUCTOR AND MENUFACTURING METHOD FOR SEMICONDUCTOR}
본 발명은 반도체 소자에 관한 것이며, 특히, 반도체 소자의 절연 기술에 관한 것이다.
칩 상의 집적 회로(IC) 소자의 절연, 즉, 접합 절연 및 실리콘 온 인슐레이터(SOI)를 달성하기 위한 2가지 주요 방법이 현재 존재한다.
접합 절연 기술에서, 역전압은 반도체 소자에서부터 주변 절연 영역 및 기판까지 인가된다. 일반적으로, 기판과 절연부가 접속된다. 이러한 기술은 기판으로의 누설 전류 및 기생 트랜지스터의 형성과 같은 여러가지 단점을 갖는다. 또한, 소자의 전압이 높으면 높을수록, 에피택셜(epitaxial) 층은 더 두꺼워져야 한다. 절연 영역은 전체 에피택셜 층을 거쳐 확장되어야 하기 때문에, 고전압 소자에 대한 절연 영역 또한 넓어져 소자가 전체적으로 불필요하게 커진다.
SOI 기술에서, 소자는 절연 산화 층에 배치되고, 트렌치(trench)에 의해 서로 절연된다. 이것은 접합 절연 기술에 비해 소자의 크기를 50% 까지, 때로는 그 이상까지 줄인다. 시작 재료로서 SOI 웨이퍼의 가격이 높고 산화층에 의해 열 절연이 발생된다는 것이 주요 단점이다. 열 절연으로 인해 소자의 온도가 더욱 높아져서 소자의 수명에 영향을 미칠 수 있고, 소자가 열 폭주로 파괴될 수 있다는 위험이 있다.
제 3의 방법은 벌크(bulk) 실리콘에 절연 트렌치를 적용하는 것이다. 이러한 방법은 저전압 애플리케이션(application)에서 공간을 절약하나 소자의 주파수 성능을 개선시키는데 이용된다. 일반적으로, 트렌치 벽(wall)은 산화물과 같은 절연체로 커버되고, 트렌치의 나머지 부분은 폴리실리콘(polysilicon)으로 채워진다.
이러한 종류의 고전압 소자는 항복 전압(breakdown voltage)이 너무 작다.
본 발명의 목적은, 벌크 실리콘 상에 트렌치를 이용하는 고전압 반도체 소자의 성능을 개선시키는 것이다.
본 발명에 따르면, 상기 목적은, 기판 층 상에 고농도로 도핑된 층을 포함하고, 소자의 표면에서부터 고농도로 도핑된 층을 통해 확장되는 하나 이상의 트렌치에 의해 한정되는 반도체 소자에 의해 달성되고, 상기 소자는 기판 층과 고농도로 도핑된 층 사이의 서브-층(sub-layer)을 포함하는 것이 특징이며, 상기 서브-층은 매립 컬렉터(collector)와 동일한 유형의 도펀트(dopant)로 도핑되지만 더 낮은 종도로 도핑된다.
또한, 본 발명에 따르면 본 목적은, 기판 층상에 고농도로 도핑된 층을 포함하는 반도체 소자 제조 방법에 의해 달성되는데, 상기 방법은,
기판 층에 서브컬렉터(subcollector)를 도핑하는 단계,
서브컬렉터에 이용한 도펀트와 동일한 유형의 도펀트를 이용하여 기판 층에 매립 컬렉터를 도핑하는 단계 및,
소자의 표면에서부터 기판 층으로 확장되는 하나 이상의 트렌치를 소자에 형성하는 단계를 포함한다.
대안적으로, 상기 방법은,
- 기판 층의 도펀트의 도펀트와 반대되는 유형의 도펀트를 이용하여 저농도로 도핑된 서브-층을 기판 층 상에 에피택셜하게 성장시키는 단계,
- 고농도로 도핑된 층을 서브-층 상에 에피택셜하게 성장시키는 단계 및,
- 소자의 표면에서 부터 기판 층으로 확장되는 트렌치를 소자에 에칭(etching)하는 단계를 포함할 수 있다.
서브-층은 기판 및 서브컬렉터 층에서 퍼텐셜(potential) 라인의 분포를 더욱 균일하게 함으로써, 포텐셜 라인이 특히 밀집한 영역을 피하게 한다. 포텐셜 라인이 밀집한 영역에서는 항복 전압이 낮기 때문에, 포텐셜 라인이 지나치게 밀집되는 것을 피한다는 것은 소자의 항복 전압을 증가시킨다는 것을 의미한다.
"도펀트 유형"이라는 용어는 각각 n-형 또는 p-형이라는 것만을 나타낸다는 것을 나타낸다. 고농도로 도핑된 층 및 서브-층에서 이용되는 실제 도펀트가 같을 필요는 없다.
바람직하게, 고농도로 도핑된 층은 저농도로 도핑된 에피택셜 층에 의해 커버된 컬렉터의 일부이다. 베이스(base), 컬렉터 및 이미터(emitter)와 같은 바이폴러(bipolar) 소자를 형성하는 영역은 에피택셜 층에서 형성될 수 있다. 동일한 방법으로, MOS 소자나 다이오드(diode)는 매립 층을 각각 드레인(drain)이나 양극의 일부로서 이용하여 형성될 수 있다. 고농도로 도핑된 층이 소자의 표면에 있지만 전체 소자를 커버하지 않는다면, 이 층이 수직 MOS 소자의 소스(source) 및 드레인으로서 이용될 수 있거나 다이오드가 형성될 수 있다.
서브-층에 이용된 도펀트의 적절한 최고 농도는 5ㆍ1015ions/cm3 내지 1017ions/cm3 의 범위에 있다. 서브-층의 바람직한 깊이는 고농도로 도핑된 영역 아래쪽으로 2㎛ 내지 10㎛인데, 즉, 서브-층 도펀트가 컬렉터 도핑 프로파일(profile)을 초과하기 시작하는 곳의 깊이에서 부터 서브-층과 기판 층 사이의 pn 접합부까지의 거리가 바람직하게 2㎛ 내지 10㎛ 사이이다.
본 발명에 따른 반도체 소자는, 바람직하게 고농도로 도핑된 층과 반대되는 도핑 유형으로 도핑되고 각 트렌치의 바닥을 둘러싸지만 서브컬렉터 층과 접촉되지 않는 영역을 포함한다.
상기 영역이 도입되어 임계 전압이 증가되고, 그에 따라 트렌치의 양 측면상에 n+ 도핑 매립 컬렉터 층에 의해 누설 기생 MOS 소자가 형성되지 않는다.
폴리실리콘은 기판의 포텐셜과 거의 같은 포텐셜을 가져서, 기생 MOS 트랜지스터로부터의 누설 전류가 없을 것이다. 이것을 달성하기 위하여, 트렌치 벽은 산화 층으로 커버될 수 있고, 트렌치의 내부는 폴리실리콘으로 채워지는데, 폴리실리콘은 기판 층과 전기 접촉된다. 트렌치의 폴리실리콘과 기판 층 사이의 전기 접촉은 표면 접촉부, 또는 트렌치 바닥에 있는 산화 층의 홀(hole)에 의해 달성될 수 있다. 대안적으로, 트렌치의 폴리실리콘과 기판 층은 칩 외부의 포텐셜과 동일한 포텐셜에 접속될 수 있다.
고농도로 도핑된 층의 적절한 도펀트는 비소(arsenic) 또는 안티몬(antimony)이고, 이는 저속 확산 도펀트이다.
서브-층의 적절한 도펀트는 인(phosphorus)이고, 이는 고속 확산 도펀트이다. 고속 확산 도펀트가 이용되면, 서브-층은 고농도로 도핑된 층과 동시에 도핑되거나, 고농도로 도핑된 층 보다 먼저, 심지어는 고농도로 도핑된 층이 도핑된 후에 도핑될 수 있다.
또한, 서브-층에서 도펀트로서 비소 또는 안티몬이 이용될 수 있다. 이러한 경우에, 서브-층의 도펀트가 기판으로 더 확산되어야 하기 때문에, 서브-층은 고 농도로 도핑된 층보다 먼저 도핑될 수 있다.
소자를 한정하는 트렌치를 하나 이상의 다른 소자를 한정하는 하나 이상의 다른 트렌치에 접속시킬 수 있다. 이러한 방식으로, 표면 접촉부가 트렌치 포텐셜을 기판 층의 포텐셜과 비슷하게 하는데 이용되면, 모든 트렌치는 최소 접촉부를 이용하여 낮은 전압을 유지할 수 있다.
도 1은 종래 기술의 소자의 횡단면도를 도시한다.
도 2는 본 발명에 따른 소자의 횡단면도를 도시한다.
도 3A는 도 1에 도시된 소자의 넷 도핑(net doping)을 개략적으로 도시한다.
도 3B는 도1에 도시된 것과 같은 소자의 포텐셜 분포를 도시한다.
도 4A는 도 2에 도시된 소자의 넷 도핑을 개략적으로 도시한다.
도 4B는 도 2에 도시된 것과 같은 소자의 포텐셜 분포를 도시한다.
도 5는 본 발명의 제 2 실시예에 따른 소자를 도시한다.
도 6은 본 발명의 제 3 실시예에 따른 소자를 도시한다.
도 7은 본 발명의 바람직한 실시예에 따라서 다수의 소자를 포함하는 칩을 도시한다.
도 1은 종래 기술에 따른 벌크 트렌치 바이폴러 트랜지스터의 횡단면도를 도시한다. p형 실리콘 기판(1) 상에 n-도핑 층이 매립 컬렉터(3)를 구성하고, 매립 컬렉터의 상부에는 n+ 도핑 이미터(9)가 있는 p+ 도핑 베이스(7)를 포함하는 n-에피택셜 층(5)이 있다. 에피택셜 층(5)에는 컬렉터 영역(11)도 있다. 베이스(7), 이미터(9) 및 컬렉터(11)가 있는 소자는 트렌치(13)에 의해 주변 소자(도시되지 않음)와 절연된다. 각각의 트렌치는 벽과 바닥을 커버하는 절연 층(15)을 포함하고, 트렌치의 내부(17)는 폴리실리콘으로 채워진다.
트렌치 양 측면의 n+ 도핑 매립 컬렉터 층에 의해 기생 MOS 소자가 형성된다는 위험이 있다. 저전압 소자의 경우에, 트렌치 벽 상의 절연 층(15)이 트렌치 주변에 기생 MOS 소자를 형성하는 것을 충분히 방지할 수 있다. 이것이 충분히 방지될 수 없다면, p+ 도핑 영역(19)이 트렌치의 바닥에 제공되어 임계 전압이 회로의 급전(feeding) 전압 이상으로 증가될 수 있다.
고전압 소자의 경우에, 이러한 조치는 불충분 할 것이다. 그러므로, 트렌치의 내부(17) 전체가 절연 재료로 채워져야 하고, 또는 트렌치 내부의 폴리실리콘이 칩(보통, 기판 층(1))에서 발견되는 최저 포텐셜에 접속되어야 한다. 트렌치의 내부(17)와 기판 층(1) 사이의 접촉은, 트렌치의 최상부(top)에 있는 다수의 접촉부를 이용하거나 트렌치 내부에 폴리실리콘을 적용하기 전에 산화 층(15)을 경유하여 트렌치 바닥에 홀을 에칭함으로써 달성될 수 있다. 이러한 방법으로 트렌치는 기판 층(1)의 낮은 포텐셜에 접속된다. 전술된 바와 같이, 이러한 접촉은 여러 가지 방법으로 수행될 수 있다. 중요한 것은, 기판 층과 트렌치의 폴리실리콘이 거의 같은 포텐셜을 갖는다는 것이다.
"매립 컬렉터"란 용어는 기판 전류를 최소화하기 위한 차폐물(shield)로서 이용되는 고농도로 도핑된 층을 말한다. 이것이 반드시 컬렉터 기능을 갖는 것은 아니다.
매립 컬렉터(3)에 인접한 기판 층(1) 부분에 강한 전기장이 형성되는데, 이는 소자의 항복 전압을 감소시킬 수 있다. 이것은 기판을 저농도로 도핑하여 공핍 영역이 기판 층으로 깊게 확장할 수 있도록 함으로써 방지될 수 있다. 깊이는 기판 도핑에 따라 달라진다. 그럼에도 불구하고, 트렌치가 매립 컬렉터를 인터셉트(intercept)하는 영역 부근에는 강한 전기장이 발생되어, 항복 전압이 낮아질 것이다. 트렌치 내부의 산화 층 두께를 증가시킴으로써 항복 전압이 증가될 수 있지만, 산화 층이 너무 두꺼워지면 산화물과 실리콘 사이의 열 부정합에 의해 발생되는 기계적 장력은 웨이퍼가 열적으로 처리될 때 슬립(slip) 라인과 같은 결함을 발생시킬 것이다.
본 발명에 따르면, 매립 컬렉터 바로 아래 있는 기판 층의 일부는 n-형 도펀트로 도핑되지만, 매립 층(3) 보다 낮은 농도로 도핑된다. 이렇게 도핑된 소자가 도 2에 도시된다.
전술된 바와 같이, p형 실리콘 기판(101)은 매립 컬렉터(103)를 구성하는 n-도핑 층을 가지며, 매립 컬렉터의 상부에는 n+ 도핑 이미터(109)가 있는 p+ 도핑 베이스(107)를 포함하는 n-에피택셜 층(105)이 있다. 또한, 에피택셜 층(105)에는 컬렉터 영역(111)이 있다. 베이스(107), 이미터(109) 및 컬렉터(111)가 있는 소자는 트렌치(113)에 의해 주변 소자(도시되지 않음)와 절연된다. 각각의 트렌치는 트렌치의 벽과 바닥을 커버하는 절연 층(115)을 갖으며, 트렌치의 내부(117)는 폴리실리콘으로 채워진다. 전술된 바와 같이, 트렌치는 전체적으로 산화물과 같은 절연체로 대신 채워질 수 있다. 임의로, p+ 도핑 영역(119)이 트렌치의 바닥에 제공되어 임계 전압이 회로의 급전 전압 이상으로 증가된다. 트렌치가 고정 전압에 접속되지 않으면 이러한 p+ 도핑 영역(119)은 필요없다.
본 발명에 따르면, 저농도로 도핑된 n-도핑 서브컬렉터 층(121)이 매립 컬렉터 바로 아래에 제공된다. 도 3B 및 도 4B에 도시된 바와 같이, 이러한 층(121)은 포텐셜 분포를 더욱 균일하게 하는 역할을 하여, 그로 인해 항복 전압이 특히 낮은 소자 영역, 즉, 특히 항복되기 쉬운 영역이 회피될 수 있다.
도 3A에는, 도 1에 도시된 소자에서 점선 A-A으로 표시되는 절단부가 수평 축을 따라 도시된다. 곡선의 가장 좌측은 도 1의 에피택셜 층(5)의 표면에 대응하고, 가장 우측은 기판 층(1)의 바닥에 대응한다. 수직 축은 로그 눈금(scale)으로 넷 도핑을 도시한다. 도시된 바와 같이, 도핑은 에피택셜 층에서 부터, 매립 컬렉 터에 대응하는 저농도로 도핑된 n 도핑 영역이 시작되는 약 16㎛ 까지 거의 일정하다. n-도핑 영역은 약 20㎛에서 최대치를 갖는다. 약 25㎛에는 뾰족한 네거티브(negative) 피크가 있는데, 이는 매립 층(3)과 기판 층(1) 사이의 pn 접합에 의해 유발될 것이다.
따라서, 도 1에 도시된 소자의 포텐셜 분포는 일반적으로 도 3B에 도시된 바와 같다. 도 3B의 좌측에는, 벽에 절연 층(15)이 있고 내부는 폴리실리콘으로 채워지는 트렌치의 반이 도시된다. 트랜치 내부(17)의 폴리실리콘과 기판(1)은 동일한 포텐셜로 설정된다. n+층(3)은 기판에 비해 높은 포텐셜을 갖는다. 포텐셜 라인은 3으로 표시된 매립 컬렉터의 레벨까지 절연 층(15)을 따라 가고, 3으로 표시된 곳에서 포텐셜 라인은 구부러져 매립 컬렉터 아래에 있는 기판에서 수평으로 확장된다. 포텐셜 라인이 구부러지는 곳에서 기판 층에 강한 전기장이 발생되어 이 영역에서 낮은 항복 전압이 발생될 것이다.
도 4A에는, 도 2에 도시된 소자에서 점선 B-B로 표시되는 절단면이 수평 축을 따라 도시된다. 곡선의 가장 좌측은 에피택셜 층(105)의 표면에 대응한다. 가장 우측은 기판 층(101)의 바닥에 대응한다. 수직 축은 로그 눈금으로 넷 도핑을 도시한다. 도시된 바와 같이, 프로파일은, 매립 컬렉터에 대응하는 약 20㎛에 있는 최대점 까지는 도 3A에 도시된 것과 실제로 같다. 그 아래쪽에서 도핑은 도 3A에 도시된 것부다 덜 급속하게 감소된다. 약 30㎛에는 기판 층(101)과 서브컬렉터 층(121) 사이의 pn 접합부에 대응하는 네거티브 피크가 있다.
그에 따른 포텐셜 분포가 도 4B에 도시된다. 도 4A의 좌측에는, 벽에 절연층(115)이 있고 내부(117)는 폴리실리콘으로 채워진 트렌치의 절반이 도시된다. 포텐셜 라인은 103으로 표시된 매립 컬렉터의 레벨가지 절연 층(115)을 따라가고, 103으로 표시된 곳에서 포텐셜 라인은 구부러져 매립 컬렉터 아래에 있는 기판의 n-도핑 층에서 수평으로 확장된다. 도시된 바와 같이, 도 4B의 포텐셜 라인은 도 3B와 비교하여 더욱 평탄하고 더욱 균일하게 분포되어 있는데, 이는 인가된 전압이 상당히 높아질 때 까지는 임계 전기장 강도는 영향을 받지 않는다는 것을 의미한다. 이것은, 도 2에 도시된 본 발명에 따른 소자의 항복 전압이 도 1에 도시된 종래 기술의 소자의 항복 전압 보다 현저하게 클 것이라는 것을 나타낸다.
도 5는, 트렌치 바닥의 p+ 도핑 영역이 연속 p+ 도핑 층으로 대치되는 대안 실시예를 도시한다. 도 2에 도시된 바와 같이, 매립 컬렉터(203)를 구성하는 n-도핑 층을 갖는 p형 실리콘 기판(201)이 있고, 매립 컬렉터의 상부에는 n+ 도핑 이미터(209)가 있는 p+ 도핑 베이스(207)를 포함하는 n-에피택셜 층(205)이 있다. 또한, 에피택셜 층(205)에는 컬렉터 영역(211)이 있다. 베이스(207), 이미터(209) 및 컬렉터(211)가 있는 소자는 트렌치(213)에 의해 주변 소자(도시되지 않음)와 절연된다. 각각의 트렌치는 트렌치의 벽과 바닥을 커버하는 절연 층(215)을 포함하고, 트렌치의 내부(217)는 폴리실리콘으로 채워진다. 전술된 바와 같이, 트렌치는 전체적으로 산화물과 같은 절연체로 대신 채워질 수 있다. 도 2의 p+ 도핑 영역(119) 대신, 기판 층(201)에 p+ 도핑 층(219)이 제공되어, 트렌치(213)의 바닥 레벨이 그 층(219)으로 확장된다. 전술된 바와 같이, p+ 도핑 층은 임계 전압을 증가시키는 역활을 하여 누설 기생 MOS 소자의 형성을 회피할 수 있다. 매설 컬렉터 바로 아래에 본 발명에 따른 저농도로 도핑된 n-도핑 서브컬렉터 층(221)이 제공된다.
도 6에 도시된 바와 같이, 매립 컬렉터가 소자 전체에 거쳐 확장될 필요는 없다. 전술된 도면에서 처럼, 도 6은 매립 컬렉터(303)를 구성하는 n-도핑 층을 갖는 p형 실리콘 기판(301)을 도시하고, 매립 컬렉터의 상부에는 n+ 도핑 이미터(309)가 있는 p+ 도핑 베이스(307)를 포함하는 n-에피택셜 층(305)이 있다. 그러나, 이 실시예에서 매립 컬렉터(303)는 소자 전체에 거쳐 확장되지 않는다. 또한, 에피택셜 층(305)에는 컬렉터 영역(311)이 있다. 베이스(307), 이미터(309) 및 컬렉터(311)가 있는 소자는 트렌치(313)에 의해 주변 소자(도시되지 않음)와 절연된다. 각각의 트렌치는 트렌치 벽과 바닥을 커버하는 절연 층(315)을 갖고, 트렌치 내부(317)는 폴리실리콘으로 채워진다. 전술된 바와 같이, 트렌치는 전체적으로 산화물과 같은 절연체로 대신 채워질 수 있다. 도 5에서와 같이, 기판 층(301)에는 p+ 도핑 층(319)에 제공되고, 트렌치(313) 바닥 레벨이 이 층(319)으로 확장된다. 명백하게, 트렌치 바닥 부근에 p+ 도핑 영역(도 2에서는 119)이 대신 이용될 수 있고, 또는 p+ 도핑 영역이 필요하지 않을 수 있다. 매립 컬렉터 바로 아래에 본 발명에 따른 저농도로 도핑된 n-도핑 서브컬렉터 층(321)이 제공된다.
본 발명에 따라 도입된 서브컬렉터 층(121, 221, 321)은 매립 컬렉터와 동시에, 매립 컬렉터 보다 먼저 또는 매립 컬렉터 보다 늦게 제조될 수 있다.
서브컬렉터 층이 매립 컬렉터 보다 먼저 제조되면, 안티몬이나 비소와 같은 저속 확산 도펀트가 이용될 수 있다. 이것은 별도의 열 확산 단계를 필요로 하지만, 고온과 관련된 후속되는 처리 단계에서 도핑 프로파일이 크게 변하지 않는다는 이점이 있다. 이런 경우에, 기판(101)이 먼저 도핑되어 서브컬렉터 층(121)이 발생되고, 서브컬렉터 층(121)이 도핑되어 매립 컬렉터(103)가 발생된다.
인과 같은 고속 확산 도펀트가 이용되면, 서브컬렉터 층(121)은 매립 컬렉터(103)와 동시에 도핑되거나, 서브컬렉터 층(121)의 도핑 단계와 매립 컬렉터(103) 단계 사이에서 열 처리 없이 도핑될 수 있다. 열 처리에 의한 다는 것은 800℃ 이상의 열에서 처리한다는 것을 의미한다. 물론, 서브컬렉터 층(121)은 저속 확산 도펀트를 이용한 것과 유사한 방법을 이용하지만, 낮은 온도 및/또는 짧은 시간을 이용하여 도핑될 수 있다. 고속 확산 도팬드를 이용하면, 서브컬렉터 층(121)은 매립 컬렉터(103)가 도핑된 후에 도핑될 수 있다.
이용된 방법과 무관하게, 에피택셜 층(105)은 서브컬렉터 층(121)과 매립 컬렉터(103)가 도핑된 후에 매립 컬렉터 상부에서 성장된다.
트렌치 내부의 폴리실리콘을 낮은 포텐셜로 유지하기 위하여, 트렌치 내부의 폴리실리콘은 표면 접촉에 의해 기판 층과 전기적으로 접촉될 수 있다. 트렌치가 서로 접속되면, 다수의 소자를 포함하는 칩 상에 필요한 접촉 횟수가 감소될 수 있다. 도 7은, 각각의 소자가 트렌치(402, 404, 406, 608)에 의해 각각 둘러싸인 4개의 소자(401, 403, 405, 407)를 포함하는 칩의 상부도이다. 4개 소자의 트렌치는 상호 접속되어 불규칙한 격자를 형성하고, 개략적으로 도시된 2개의 접촉부(409, 411)는 4개의 모든 트렌치(402, 404, 406, 408)를 기판 층에 접속시키는데 이용된다. 물론, 하나의 접촉부로도 충분하지만, 바람직하게 더욱 많은 접촉부가 이용될 수 있다.

Claims (16)

  1. 고전압 반도체 소자용 반도체 구조에 있어서:
    제1 유형의 도펀트에 의해 제1 농도 레벨로 도핑되는 기판;
    제1 유형의 도펀트와 반대되는 제2 유형의 도펀트에 의해 상기 제1 농도 레벨보다 더 높은 제2 농도 레벨로 도핑되는 상기 기판 상의 서브-층;
    상기 제2 유형의 도펀트에 의해 상기 제2 농도 레벨보다 더 높은 제3 농도 레벨로 도핑되는 상기 서브-층 상의 고농도-도핑 층;
    상기 고농도-도핑 층을 커버하고 상기 제2 유형으로 도펀트로 도핑되는 에피택셜 층; 및
    반도체 소자를 다수의 소자로 한정하기 위하여 상기 반도체 구조를 표면으로부터 고농도-도핑 층을 통해 확장하는 적어도 하나의 트렌치를 포함하며,
    상기 서브-층은 상기 다수의 소자에서 균일한 전계 분포를 생성함으로써 상기 다수의 소자 각각과 관련된 항복 전압을 증가시키며,
    상기 서브-층 내의 도펀트의 최상 농도는 5×1015ions/cm3 내지 1017ions/cm3의 범위에 있는 반도체 구조.
  2. 제 1 항에 있어서,
    상기 서브-층의 두께는 2μm 및 10μm 사이인 것을 특징으로 하는 반도체 구조.
  3. 제 1 항에 있어서,
    상기 고농도 도핑 층과 반대되는 도핑 유형으로 도핑되고, 각 트렌치의 바닥을 둘러싸지만, 상기 서브-층과는 접촉하지 않는 영역을 포함하는 것을 특징으로 하는 반도체 구조.
  4. 제 1 항에 있어서,
    상기 트렌치의 벽은 산화 층으로 커버되고, 상기 트렌치의 내부는 상기 기판 층과 전기 접촉되는 폴리실리콘으로 채워지는 것을 특징으로 하는 반도체 구조.
  5. 제 1 항에 있어서,
    상기 고농도 도핑 층에 이용된 도펀트는 비소 또는 안티몬인 것을 특징으로 하는 반도체 구조.
  6. 제 1 항에 있어서,
    상기 서브-층에 이용된 도펀트는 인인 것을 특징으로 하는 반도체 구조.
  7. 제 1 항에 있어서,
    상기 서브-층에 이용된 도펀트는 비소 또는 안티몬인 것을 특징으로 하는 반도체 구조.
  8. 제 1 항에 있어서,
    상기 트렌치는 하나 이상의 다른 소자를 한정하는 하나 이상의 다른 트렌치에 접속되는 것을 특징으로 하는 반도체 구조.
  9. 반도체 소자 제조 방법에 있어서:
    제1 유형의 도펀트에 의해 제1 농도 레벨로 기판을 도핑하는 단계;
    상기 제1 유형의 도펀트에 반대되는 제2 유형의 도펀트에 의해 상기 제1 농도 레벨보다 더 높은 제2 농도 레벨로 상기 기판 상의 서브-층을 도핑하는 단계;
    상기 제2 유형의 도펀트에 의해 상기 제2 농도 레벨보다 더 높은 제3 농도 레벨로 상기 서브-층 상의 고농도-도핑 층을 도핑하는 단계;
    상기 제2 농도 레벨로 도핑된 에피택셜 층으로 상기 고농도 도핑 층을 커버하는 단계; 및
    반도체 구조를 복수의 소자로 한정하기 위하여 상기 반도체 구조의 표면으로부터 상기 고농도-도핑 층을 통해 하나 이상의 트렌치를 확장하는 단계를 포함하며,
    상기 서브-층은 상기 복수의 소자에서 균일한 전계 분포를 생성함으로써 상기 복수의 소자 각각과 관련된 항복 전압을 증가시키며,
    상기 서브-층 내의 도펀트의 최상 농도는 5×1015ions/cm3 내지 1017ions/cm3의 범위에 있는 반도체 소자 제조 방법.
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