JPH05304260A - バイポーラトランジスタとその製造方法 - Google Patents
バイポーラトランジスタとその製造方法Info
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- JPH05304260A JPH05304260A JP10978192A JP10978192A JPH05304260A JP H05304260 A JPH05304260 A JP H05304260A JP 10978192 A JP10978192 A JP 10978192A JP 10978192 A JP10978192 A JP 10978192A JP H05304260 A JPH05304260 A JP H05304260A
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Abstract
(57)【要約】
【構成】少なくともＰＮ接合領域を含みベース領域の前
記基板表面からの深さよりも浅い領域にベース領域の不
純物濃度よりも低濃度でベースと逆導電型の不純物が注
入されていることを特徴とするバイポーラトランジス
タ。 【効果】本発明を用いることにより、ベースリーク電流
の小さいバイポーラトランジスタとその製造方法を提供
できる。
記基板表面からの深さよりも浅い領域にベース領域の不
純物濃度よりも低濃度でベースと逆導電型の不純物が注
入されていることを特徴とするバイポーラトランジス
タ。 【効果】本発明を用いることにより、ベースリーク電流
の小さいバイポーラトランジスタとその製造方法を提供
できる。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
とその製造方法に関し、特にＢｉＣＭＯＳ型半導体装置
中に形成されるバイポーラトランジスタとその製造方法
に関する。
とその製造方法に関し、特にＢｉＣＭＯＳ型半導体装置
中に形成されるバイポーラトランジスタとその製造方法
に関する。
【０００２】
【従来の技術】［図１１］は従来技術を用いて形成した
半導体装置の断面図である。シリコン基板１０１上にＮ
型埋め込み層１０２とＰ型埋め込み層１０５を設け、そ
の上にＮ型のエピタキシャル層１０３を設ける。エピタ
キシャル層１０３表面からＮ型埋め込み層１０２に達す
る深いＮ+ 型拡散層１０４が、Ｐ型埋め込み層１０５上
にはＰウェル１０６が形成されている。エピタキシャル
層１０３上には選択的にフィールド酸化膜１０７が形成
されていて、バイポーラトランジスタ領域にはさらにＰ
型拡散層１０８、Ｎ型拡散層１０９が形成されている。
Ｎ型拡散層１０９は高濃度にドープされたポリシリコン
配線と接続されている。ＭＯＳトランジスタ領域には複
数のＮ型拡散層１１１が、Ｎ型拡散層１１１にはさまれ
たチャネル領域１１３上には薄い絶縁膜１１４、ポリシ
リコン膜１１２が順に形成されている。さらにその上
に、ＴＥＯＳ酸化膜からなる層間絶縁膜１１５、プラズ
マ酸化膜１１６からなるパッシベーション膜が形成され
ている。
半導体装置の断面図である。シリコン基板１０１上にＮ
型埋め込み層１０２とＰ型埋め込み層１０５を設け、そ
の上にＮ型のエピタキシャル層１０３を設ける。エピタ
キシャル層１０３表面からＮ型埋め込み層１０２に達す
る深いＮ+ 型拡散層１０４が、Ｐ型埋め込み層１０５上
にはＰウェル１０６が形成されている。エピタキシャル
層１０３上には選択的にフィールド酸化膜１０７が形成
されていて、バイポーラトランジスタ領域にはさらにＰ
型拡散層１０８、Ｎ型拡散層１０９が形成されている。
Ｎ型拡散層１０９は高濃度にドープされたポリシリコン
配線と接続されている。ＭＯＳトランジスタ領域には複
数のＮ型拡散層１１１が、Ｎ型拡散層１１１にはさまれ
たチャネル領域１１３上には薄い絶縁膜１１４、ポリシ
リコン膜１１２が順に形成されている。さらにその上
に、ＴＥＯＳ酸化膜からなる層間絶縁膜１１５、プラズ
マ酸化膜１１６からなるパッシベーション膜が形成され
ている。
【０００３】Ｎ型のエピタキシャル層１０３はバイポー
ラトランジスタのコレクタ領域、Ｐ型拡散層はベース領
域、Ｎ型拡散層はエミッタ領域を形成している。また、
Ｎ型拡散層１１１はＭＯＳトランジスタのソース・ドレ
イン領域、薄い絶縁膜１１４はゲート絶縁膜、ポリシリ
コン膜１１２はゲート電極を形成している。
ラトランジスタのコレクタ領域、Ｐ型拡散層はベース領
域、Ｎ型拡散層はエミッタ領域を形成している。また、
Ｎ型拡散層１１１はＭＯＳトランジスタのソース・ドレ
イン領域、薄い絶縁膜１１４はゲート絶縁膜、ポリシリ
コン膜１１２はゲート電極を形成している。
【０００４】０．８μｍ世代のＢｉＣＭＯＳでは９００
℃プロセス（不純物拡散時のアニール温度が９００℃）
を用いているが、次世代、次次世代と微細化、高集積化
が進むにつれて、エミッタ形成後の熱処理温度が低温化
される。この理由は、ソース・ドレインをより浅い接合
にして、ショートチャネル効果を抑える必要があるから
である。この熱処理の低温化に伴い通常のベ−ス形成条
件ではバイポ−ラ部ではベ−ス幅が広がり遮断周波数ｆ
T が低下する。理由は、エミッタ層が十分に拡散しない
ためである。このｆT の低下を防ぐためにベ−ス・イオ
ン注入のイオン種に49ＢＦ2 + を用いること、あるいは
11Ｂ+ の低加速のイオン注入を用いてベ−ス幅を狭くす
ることがｆT の低下防止に用いられている。但しこの場
合、エミッタ−コレクタ間耐圧を高く保ち、かつｈFEを
１００程度に合わせ込もうとすると、ベ−スの濃度を高
くする必要がある。［図１２］は９００℃プロセスを用
いたＢｉＣＭＯＳのバイポーラトランジスタの基板表面
からの不純物プロファイルの一例である。このバイポー
ラトランジスタはベースに11Ｂ+ を２０ｋｅＶ、３．５
×１０13ｃｍ-2の条件でイオン注入してあり、アニール
温度は９００℃である。［図１２］によると、ベース形
成の為のＰ型不純物のピーク濃度がエミッタ領域にあ
る。このとき、エミッタ領域内のベ−スの不純物濃度す
なわちキャリア濃度に比例してベ−ス・リ−ク電流が発
生する。［図１３］にベース・エミッタ電圧ＶBEとベー
ス電流ＩB 、コレクタ電流ＩC との関係を示す。［図１
３］において、ＶBEが小さい範囲でベースリーク電流の
発生がはっきりと現れている。このリ−ク電流はベ−ス
領域とエミッタ領域との接合面上にある酸化膜とＳｉ基
盤界面の準位が関与したものであり、高濃度のベ−スと
高濃度のエミッタのＰＮ接合間に高電界がかかることで
発生するtrap assisted tunneling current と考えられ
ている。なお、このtrap assisted tunneling current
についてはＩＥＤＭ８７のＰ１７０〜Ｐ１７３に詳細に
説明されている。
℃プロセス（不純物拡散時のアニール温度が９００℃）
を用いているが、次世代、次次世代と微細化、高集積化
が進むにつれて、エミッタ形成後の熱処理温度が低温化
される。この理由は、ソース・ドレインをより浅い接合
にして、ショートチャネル効果を抑える必要があるから
である。この熱処理の低温化に伴い通常のベ−ス形成条
件ではバイポ−ラ部ではベ−ス幅が広がり遮断周波数ｆ
T が低下する。理由は、エミッタ層が十分に拡散しない
ためである。このｆT の低下を防ぐためにベ−ス・イオ
ン注入のイオン種に49ＢＦ2 + を用いること、あるいは
11Ｂ+ の低加速のイオン注入を用いてベ−ス幅を狭くす
ることがｆT の低下防止に用いられている。但しこの場
合、エミッタ−コレクタ間耐圧を高く保ち、かつｈFEを
１００程度に合わせ込もうとすると、ベ−スの濃度を高
くする必要がある。［図１２］は９００℃プロセスを用
いたＢｉＣＭＯＳのバイポーラトランジスタの基板表面
からの不純物プロファイルの一例である。このバイポー
ラトランジスタはベースに11Ｂ+ を２０ｋｅＶ、３．５
×１０13ｃｍ-2の条件でイオン注入してあり、アニール
温度は９００℃である。［図１２］によると、ベース形
成の為のＰ型不純物のピーク濃度がエミッタ領域にあ
る。このとき、エミッタ領域内のベ−スの不純物濃度す
なわちキャリア濃度に比例してベ−ス・リ−ク電流が発
生する。［図１３］にベース・エミッタ電圧ＶBEとベー
ス電流ＩB 、コレクタ電流ＩC との関係を示す。［図１
３］において、ＶBEが小さい範囲でベースリーク電流の
発生がはっきりと現れている。このリ−ク電流はベ−ス
領域とエミッタ領域との接合面上にある酸化膜とＳｉ基
盤界面の準位が関与したものであり、高濃度のベ−スと
高濃度のエミッタのＰＮ接合間に高電界がかかることで
発生するtrap assisted tunneling current と考えられ
ている。なお、このtrap assisted tunneling current
についてはＩＥＤＭ８７のＰ１７０〜Ｐ１７３に詳細に
説明されている。
【０００５】
【発明が解決しようとする課題】上記したように、従来
のバイポーラトランジスタではプロセスを低温化して、
それに合わせてベース濃度を高くすると、ベースリーク
電流が大きくなるという問題があった。
のバイポーラトランジスタではプロセスを低温化して、
それに合わせてベース濃度を高くすると、ベースリーク
電流が大きくなるという問題があった。
【０００６】本発明は、上記欠点を除去し、ベースリー
ク電流の小さいバイポーラトランジスタを提供すること
を目的とする。
ク電流の小さいバイポーラトランジスタを提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、基板と、基板に形成した第１導電型のコレクタ領域
と、このコレクタ領域に接し一部が基板表面に露出した
第２導電型のベース領域と、このベース領域に接し一部
が基板表面に露出した第１導電型のエミッタ領域とから
なり、前記ベース領域と前記エミッタ領域との前記基板
表面での接合領域上が絶縁膜で覆われているバイポーラ
トランジスタにおいて、少なくとも前記接合領域を含み
前記ベース領域の前記基板表面からの深さよりも浅い領
域に前記ベース領域の第２導電型の不純物濃度よりも低
濃度で第１導電型の不純物が注入されていることを特徴
とするバイポーラトランジスタを提供する。
に、基板と、基板に形成した第１導電型のコレクタ領域
と、このコレクタ領域に接し一部が基板表面に露出した
第２導電型のベース領域と、このベース領域に接し一部
が基板表面に露出した第１導電型のエミッタ領域とから
なり、前記ベース領域と前記エミッタ領域との前記基板
表面での接合領域上が絶縁膜で覆われているバイポーラ
トランジスタにおいて、少なくとも前記接合領域を含み
前記ベース領域の前記基板表面からの深さよりも浅い領
域に前記ベース領域の第２導電型の不純物濃度よりも低
濃度で第１導電型の不純物が注入されていることを特徴
とするバイポーラトランジスタを提供する。
【０００８】また、半導体基板に第１導電型のコレクタ
領域を形成する工程と、前記コレクタ領域に接し一部が
基板表面に露出する第２導電型のベース領域を形成する
工程と、前記ベース領域の前記基板表面からの深さより
も浅く前記ベース領域の第２導電型の不純物濃度よりも
低濃度で前記ベース領域中に第１導電型の不純物を注入
する工程と、前記ベース領域内の一部に第１導電型のエ
ミッタ領域を形成する工程とを具備することを特徴とす
るバイポーラトランジスタの製造方法を提供する。
領域を形成する工程と、前記コレクタ領域に接し一部が
基板表面に露出する第２導電型のベース領域を形成する
工程と、前記ベース領域の前記基板表面からの深さより
も浅く前記ベース領域の第２導電型の不純物濃度よりも
低濃度で前記ベース領域中に第１導電型の不純物を注入
する工程と、前記ベース領域内の一部に第１導電型のエ
ミッタ領域を形成する工程とを具備することを特徴とす
るバイポーラトランジスタの製造方法を提供する。
【０００９】
【作用】本発明で提供する手段を用いると、ベース、エ
ミッタの接合領域のうち、酸化膜に近い部位のベースの
キャリア濃度が低くなる。第２導電型の不純物が、第１
導電型の不純物で補償されるからである。したがって、
酸化膜直下でのベース、エミッタの接合領域の電界が緩
和され、ベースリーク電流が小さくなる。
ミッタの接合領域のうち、酸化膜に近い部位のベースの
キャリア濃度が低くなる。第２導電型の不純物が、第１
導電型の不純物で補償されるからである。したがって、
酸化膜直下でのベース、エミッタの接合領域の電界が緩
和され、ベースリーク電流が小さくなる。
【００１０】また、本発明で提供する手段を用いると、
イオン注入で第２導電型のベース領域内に第１導電型の
不純物を注入するので、ベース領域内に形成したエミッ
タ領域との接合領域の酸化膜直下のキャリア濃度が低下
する。したがって、酸化膜直下でのベース、エミッタの
接合領域の電界が緩和され、ベースリーク電流が小さく
なる。
イオン注入で第２導電型のベース領域内に第１導電型の
不純物を注入するので、ベース領域内に形成したエミッ
タ領域との接合領域の酸化膜直下のキャリア濃度が低下
する。したがって、酸化膜直下でのベース、エミッタの
接合領域の電界が緩和され、ベースリーク電流が小さく
なる。
【００１１】
【実施例】本発明の実施例の断面図を［図７］に示す。
【００１２】シリコン基板２０１上にＮ型埋め込み層２
０２とＰ型埋め込み層２０５を設け、その上にＮ型のエ
ピタキシャル層２０３を設ける。エピタキシャル層２０
３表面からＮ型埋め込み層２０２に達する深いＮ+ 型拡
散層２０４が、Ｐ型埋め込み層２０５上にはＰウェル２
０６が形成されている。エピタキシャル層２０３上には
選択的にフィールド酸化膜２０７が形成されていて、バ
イポーラトランジスタ領域にはさらにＰ型拡散層２０
８、Ｎ型拡散層２０９が形成されている。Ｎ型拡散層２
０９は高濃度にドープされたポリシリコン配線と接続さ
れている。ＮチャネルＭＯＳトランジスタ領域には複数
のＮ型拡散層２１１が、Ｎ型拡散層２１１にはさまれた
チャネル領域２１３上には薄い絶縁膜２１４、ポリシリ
コン膜２１２が順に形成されている。さらにその上に、
ＣＶＤ酸化膜からなる層間絶縁膜２１５、プラズマ酸化
膜２１６からなるパッシベーション膜が形成されてい
る。従来例と違って、ベース領域として作用するＰ型拡
散層２０８の表面にＰ型不純物よりも低濃度のＮ型不純
物層２２９が形成されている。
０２とＰ型埋め込み層２０５を設け、その上にＮ型のエ
ピタキシャル層２０３を設ける。エピタキシャル層２０
３表面からＮ型埋め込み層２０２に達する深いＮ+ 型拡
散層２０４が、Ｐ型埋め込み層２０５上にはＰウェル２
０６が形成されている。エピタキシャル層２０３上には
選択的にフィールド酸化膜２０７が形成されていて、バ
イポーラトランジスタ領域にはさらにＰ型拡散層２０
８、Ｎ型拡散層２０９が形成されている。Ｎ型拡散層２
０９は高濃度にドープされたポリシリコン配線と接続さ
れている。ＮチャネルＭＯＳトランジスタ領域には複数
のＮ型拡散層２１１が、Ｎ型拡散層２１１にはさまれた
チャネル領域２１３上には薄い絶縁膜２１４、ポリシリ
コン膜２１２が順に形成されている。さらにその上に、
ＣＶＤ酸化膜からなる層間絶縁膜２１５、プラズマ酸化
膜２１６からなるパッシベーション膜が形成されてい
る。従来例と違って、ベース領域として作用するＰ型拡
散層２０８の表面にＰ型不純物よりも低濃度のＮ型不純
物層２２９が形成されている。
【００１３】Ｎ型のエピタキシャル層２０３はバイポー
ラトランジスタのコレクタ領域、Ｐ型拡散層はベース領
域、Ｎ型拡散層はエミッタ領域を形成している。また、
Ｎ型拡散層２１１はＭＯＳトランジスタのソース・ドレ
イン領域、薄い絶縁膜２１４はゲート絶縁膜、ポリシリ
コン膜２１２はゲート電極を形成している。続いて、本
実施例を［図１］〜［図７］を参照して、工程順に説明
する。
ラトランジスタのコレクタ領域、Ｐ型拡散層はベース領
域、Ｎ型拡散層はエミッタ領域を形成している。また、
Ｎ型拡散層２１１はＭＯＳトランジスタのソース・ドレ
イン領域、薄い絶縁膜２１４はゲート絶縁膜、ポリシリ
コン膜２１２はゲート電極を形成している。続いて、本
実施例を［図１］〜［図７］を参照して、工程順に説明
する。
【００１４】［図１］に示すように、シリコン基板２０
１上のバイポーラトランジスタ領域上及びＰチャネルＭ
ＯＳトランジスタ領域上に選択的にアンチモン等のＮ型
不純物を熱拡散させてＮ型埋め込み層２０２を形成し、
続いて、ＮチャネルＭＯＳトランジスタ領域にボロン等
のＰ型不純物を拡散させてＰ型埋め込み層２０５を形成
する。続いて、Ｎ型のエピタキシャル層２０３を成長さ
せる。エピタキシャル成長時にドーパントガスを用いて
ｉｎ ｓｉｔｕドーピングを行う。Ｐ型埋め込み層２０
５上にはボロンなどのＰ型不純物を拡散させてＰウェル
２０６を形成する。また、図示してはいないが、Ｐチャ
ネルＭＯＳトランジスタ領域にＮウェルを形成する。次
に、素子分離のフィールド絶縁膜２０７を選択酸化法に
より形成する。続いて、基板表面からＮ型埋め込み層２
０２に達してリンを拡散し深いＮ+ 型拡散層２０４を形
成する。
１上のバイポーラトランジスタ領域上及びＰチャネルＭ
ＯＳトランジスタ領域上に選択的にアンチモン等のＮ型
不純物を熱拡散させてＮ型埋め込み層２０２を形成し、
続いて、ＮチャネルＭＯＳトランジスタ領域にボロン等
のＰ型不純物を拡散させてＰ型埋め込み層２０５を形成
する。続いて、Ｎ型のエピタキシャル層２０３を成長さ
せる。エピタキシャル成長時にドーパントガスを用いて
ｉｎ ｓｉｔｕドーピングを行う。Ｐ型埋め込み層２０
５上にはボロンなどのＰ型不純物を拡散させてＰウェル
２０６を形成する。また、図示してはいないが、Ｐチャ
ネルＭＯＳトランジスタ領域にＮウェルを形成する。次
に、素子分離のフィールド絶縁膜２０７を選択酸化法に
より形成する。続いて、基板表面からＮ型埋め込み層２
０２に達してリンを拡散し深いＮ+ 型拡散層２０４を形
成する。
【００１５】続いて、［図２］に示すように、ＭＯＳト
ランジスタ領域のチャネル領域にしきい値制御のイオン
注入を行った後、薄い酸化膜２１４を形成し、ボロンを
高濃度にドープしたポリシリコン膜２１２を堆積する。
ランジスタ領域のチャネル領域にしきい値制御のイオン
注入を行った後、薄い酸化膜２１４を形成し、ボロンを
高濃度にドープしたポリシリコン膜２１２を堆積する。
【００１６】続いて、［図３］に示すように、ポリシリ
コン膜２１２をフォトリソグラフィ−法で加工しフォト
レジストを剥離する。続いて、薄い酸化膜２１４もポリ
シリコン膜２１２を用いて自己整合的に除去する。
コン膜２１２をフォトリソグラフィ−法で加工しフォト
レジストを剥離する。続いて、薄い酸化膜２１４もポリ
シリコン膜２１２を用いて自己整合的に除去する。
【００１７】続いて、［図４］に示すように、フォトリ
ソグラフィ−法及びポリシリコン膜２１２を用いた自己
整合プロセスを用いて、図示してはいないが、Ｐチャネ
ルＭＯＳトランジスタ領域にソース・ドレイン領域とな
るＮ型拡散層を形成する。続いて、フォトリソグラフィ
−法を用いて、バイポーラトランジスタ領域にＰ型拡散
層２０８を形成する。このときの条件は、たとえば、イ
オン種を11Ｂ+ 、注入エネルギーは１０ｋｅＶ、ドーズ
量は５．５×１０13ｃｍ-2の条件でイオン注入する。続
いて、同様にフォトリソグラフィ−法及びポリシリコン
膜２１２を用いた自己整合プロセスを用いてＮチャネル
ＭＯＳトランジスタ領域にＮ型拡散層２１１を形成す
る。続いて、、同様にフォトリソグラフィ−法及びポリ
シリコン膜２１２を用いた自己整合プロセスを用いて、
図示してはいないが、ＰチャネルＭＯＳトランジスタ領
域にＰ型拡散層を、バイポーラトランジスタ領域に外部
ベースとなるＰ型拡散層２３１を形成する。
ソグラフィ−法及びポリシリコン膜２１２を用いた自己
整合プロセスを用いて、図示してはいないが、Ｐチャネ
ルＭＯＳトランジスタ領域にソース・ドレイン領域とな
るＮ型拡散層を形成する。続いて、フォトリソグラフィ
−法を用いて、バイポーラトランジスタ領域にＰ型拡散
層２０８を形成する。このときの条件は、たとえば、イ
オン種を11Ｂ+ 、注入エネルギーは１０ｋｅＶ、ドーズ
量は５．５×１０13ｃｍ-2の条件でイオン注入する。続
いて、同様にフォトリソグラフィ−法及びポリシリコン
膜２１２を用いた自己整合プロセスを用いてＮチャネル
ＭＯＳトランジスタ領域にＮ型拡散層２１１を形成す
る。続いて、、同様にフォトリソグラフィ−法及びポリ
シリコン膜２１２を用いた自己整合プロセスを用いて、
図示してはいないが、ＰチャネルＭＯＳトランジスタ領
域にＰ型拡散層を、バイポーラトランジスタ領域に外部
ベースとなるＰ型拡散層２３１を形成する。
【００１８】続いて、［図５］に示すように、ベ−スに
75Ａｓ+ を加速電圧３０ｋｅＶ、ドーズ量２×１０12ｃ
ｍ-2でイオン注入しＮ型不純物層２２９を形成してベ−
スの表面付近のキャリア濃度を低下させる。この時の注
入不純物として31Ｐ+ を用いても良い。
75Ａｓ+ を加速電圧３０ｋｅＶ、ドーズ量２×１０12ｃ
ｍ-2でイオン注入しＮ型不純物層２２９を形成してベ−
スの表面付近のキャリア濃度を低下させる。この時の注
入不純物として31Ｐ+ を用いても良い。
【００１９】続いて、［図６］に示すように、通常の常
圧ＣＶＤ法（化学的気相堆積法）で層間絶縁膜２１５を
堆積し、フォトリソグラフィ−法でエミッタコンタクト
ホール２１７を開孔した後フォトレジストを剥離、多結
晶Ｓｉを堆積しフォトリソグラフィ−法でバイポ−ラト
ランジスタ部のエミッタ電極を形成する。この後、エミ
ッタにＮ型の不純物であるヒ素を高濃度にイオン注入す
る。
圧ＣＶＤ法（化学的気相堆積法）で層間絶縁膜２１５を
堆積し、フォトリソグラフィ−法でエミッタコンタクト
ホール２１７を開孔した後フォトレジストを剥離、多結
晶Ｓｉを堆積しフォトリソグラフィ−法でバイポ−ラト
ランジスタ部のエミッタ電極を形成する。この後、エミ
ッタにＮ型の不純物であるヒ素を高濃度にイオン注入す
る。
【００２０】続いて、［図７］に示すように、ＣＶＤＢ
ＰＳＧ膜を堆積し、８５０℃の熱処理を加え、リフロー
を行って同時にエミッタ拡散層を形成した後、コンタク
ト、アルミ配線形成工程を終了後、プラズマＣＶＤ法を
用いてプラズマ酸化膜を堆積する。
ＰＳＧ膜を堆積し、８５０℃の熱処理を加え、リフロー
を行って同時にエミッタ拡散層を形成した後、コンタク
ト、アルミ配線形成工程を終了後、プラズマＣＶＤ法を
用いてプラズマ酸化膜を堆積する。
【００２１】以上のように形成したＢｉＣＭＯＳ半導体
装置において、Ｎ型のエピタキシャル層２０３はバイポ
ーラトランジスタのコレクタ領域、Ｐ型拡散層２０８は
ベース領域、Ｎ型拡散層２０９はエミッタ領域を形成し
ている。また、Ｎ型拡散層２１１はＭＯＳトランジスタ
のソース・ドレイン領域、薄い絶縁膜２１４はゲート絶
縁膜、ポリシリコン膜２１２はゲート電極を形成してい
る。
装置において、Ｎ型のエピタキシャル層２０３はバイポ
ーラトランジスタのコレクタ領域、Ｐ型拡散層２０８は
ベース領域、Ｎ型拡散層２０９はエミッタ領域を形成し
ている。また、Ｎ型拡散層２１１はＭＯＳトランジスタ
のソース・ドレイン領域、薄い絶縁膜２１４はゲート絶
縁膜、ポリシリコン膜２１２はゲート電極を形成してい
る。
【００２２】この様にすれぱ、従来技術と比較し、熱処
理の低温化に伴いベース幅が広がり遮断周波数ｆT が低
下しても、ベースのイオン注入に49ＢＦ2 + を用い、あ
るいは11Ｂ+ の低加速を用いることでベース幅の広がり
に対処することができる。ベースの不純物が高濃度にな
っても逆導電型の不純物層を用いてベースのキャリア濃
度を補償することが出来るからである。実施例に示した
プロセスを用いてバイポーラトランジスタを形成すると
ｈFE＝１００、ｆTmax＝１４ＧＨｚとなる。そのときの
ベース・エミッタ接合領域の断面の不純物プロファイル
を［図８］に示す。ベース領域中に注入したヒ素による
不純物領域（カウンターインプラ領域）が形成されてい
る。また、このときの層間絶縁膜２１５近傍の基板に対
して平行な面における断面の不純物プロファイル及びベ
ース領域のキャリア濃度を［図９］に示す。ベース領域
のＰ型不純物であるボロンによるキャリアがカウンター
インプラ領域のヒ素により補償され、実際のキャリア濃
度が低下している。［図１０］にベース・エミッタ電圧
ＶBEとベース電流ＩB 、コレクタ電流ＩC との関係を示
す。この様に、ベースリーク電流が非常に減少する。
理の低温化に伴いベース幅が広がり遮断周波数ｆT が低
下しても、ベースのイオン注入に49ＢＦ2 + を用い、あ
るいは11Ｂ+ の低加速を用いることでベース幅の広がり
に対処することができる。ベースの不純物が高濃度にな
っても逆導電型の不純物層を用いてベースのキャリア濃
度を補償することが出来るからである。実施例に示した
プロセスを用いてバイポーラトランジスタを形成すると
ｈFE＝１００、ｆTmax＝１４ＧＨｚとなる。そのときの
ベース・エミッタ接合領域の断面の不純物プロファイル
を［図８］に示す。ベース領域中に注入したヒ素による
不純物領域（カウンターインプラ領域）が形成されてい
る。また、このときの層間絶縁膜２１５近傍の基板に対
して平行な面における断面の不純物プロファイル及びベ
ース領域のキャリア濃度を［図９］に示す。ベース領域
のＰ型不純物であるボロンによるキャリアがカウンター
インプラ領域のヒ素により補償され、実際のキャリア濃
度が低下している。［図１０］にベース・エミッタ電圧
ＶBEとベース電流ＩB 、コレクタ電流ＩC との関係を示
す。この様に、ベースリーク電流が非常に減少する。
【００２３】以上本発明の実施例を説明してきたが、導
電型を全て反転させても同様の効果が得られることは言
うまでもない。このとき、バイポーラトランジスタ領域
にはＰＮＰバイポーラトランジスタが形成される。
電型を全て反転させても同様の効果が得られることは言
うまでもない。このとき、バイポーラトランジスタ領域
にはＰＮＰバイポーラトランジスタが形成される。
【００２４】以上説明したように、ベ−スの濃度に依存
するベ−ス・リ−ク電流の発生はベ−ス・エミッタ接合
領域の表面におけるキャリア濃度を低下させることで抑
えることができる。具体的には、ベースと逆導電型の不
純物領域をベース表面にベース不純物濃度より低濃度で
形成すればよい。この方法としてイオン注入によりベー
スと逆導電型の領域を形成すればよい。
するベ−ス・リ−ク電流の発生はベ−ス・エミッタ接合
領域の表面におけるキャリア濃度を低下させることで抑
えることができる。具体的には、ベースと逆導電型の不
純物領域をベース表面にベース不純物濃度より低濃度で
形成すればよい。この方法としてイオン注入によりベー
スと逆導電型の領域を形成すればよい。
【００２５】
【発明の効果】本発明を用いることにより、ベースリー
ク電流の小さいバイポーラトランジスタとその製造方法
を提供できる。
ク電流の小さいバイポーラトランジスタとその製造方法
を提供できる。
【図１】本発明の実施例を表した断面図。
【図２】本発明の実施例を表した断面図。
【図３】本発明の実施例を表した断面図。
【図４】本発明の実施例を表した断面図。
【図５】本発明の実施例を表した断面図。
【図６】本発明の実施例を表した断面図。
【図７】本発明の実施例を表した断面図。
【図８】本発明のバイポーラトランジスタの不純物プロ
ファイル。
ファイル。
【図９】本発明のバイポーラトランジスタの不純物プロ
ファイル。
ファイル。
【図１０】本発明のベース・エミッタ電圧ＶBEとベース
電流ＩB 、コレクタ電流ＩC との関係。
電流ＩB 、コレクタ電流ＩC との関係。
【図１１】従来例の実施例を表した断面図。
【図１２】従来例のバイポーラトランジスタの不純物プ
ロファイル。
ロファイル。
【図１３】従来例のベース・エミッタ電圧ＶBEとベース
電流ＩB 、コレクタ電流ＩC との関係。
電流ＩB 、コレクタ電流ＩC との関係。
２０１ シリコン基板 ２０２ Ｎ型埋め込み層 ２０３ エピタキシャル層 ２０４ 深いＮ+ 型拡散層 ２０５、２０８ Ｐ型拡散層 ２０６ Ｐウェル ２０７ フィールド酸化膜 ２０９、２１１ Ｎ型拡散層 ２１０ ポリシリコン配線 ２１２ ポリシリコン膜 ２１３ チャネル領域 ２１４ 薄い絶縁膜 ２１５ 層間絶縁膜 ２１６ プラズマ酸化膜 ２２９ Ｎ型不純物層
Claims (2)
- 【請求項１】 基板と、基板に形成した第１導電型のコ
レクタ領域と、このコレクタ領域に接し一部が基板表面
に露出した第２導電型のベース領域と、このベース領域
に接し一部が基板表面に露出した第１導電型のエミッタ
領域とからなり、前記ベース領域と前記エミッタ領域と
の前記基板表面での接合領域上が絶縁膜で覆われている
バイポーラトランジスタにおいて、 少なくとも前記接合領域を含み前記ベース領域の前記基
板表面からの深さよりも浅い領域に前記ベース領域の第
２導電型の不純物濃度よりも低濃度で第１導電型の不純
物が注入されていることを特徴とするバイポーラトラン
ジスタ。 - 【請求項２】 半導体基板に第１導電型のコレクタ領域
を形成する工程と、 前記コレクタ領域に接し一部が基板表面に露出する第２
導電型のベース領域を形成する工程と、 前記ベース領域の前記基板表面からの深さよりも浅く前
記ベース領域の第２導電型の不純物濃度よりも低濃度で
前記ベース領域中に第１導電型の不純物を注入する工程
と、 前記ベース領域内の一部に第１導電型のエミッタ領域を
形成する工程とを具備することを特徴とするバイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10978192A JPH05304260A (ja) | 1992-04-28 | 1992-04-28 | バイポーラトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10978192A JPH05304260A (ja) | 1992-04-28 | 1992-04-28 | バイポーラトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304260A true JPH05304260A (ja) | 1993-11-16 |
Family
ID=14519066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10978192A Pending JPH05304260A (ja) | 1992-04-28 | 1992-04-28 | バイポーラトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304260A (ja) |
-
1992
- 1992-04-28 JP JP10978192A patent/JPH05304260A/ja active Pending
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