KR100803477B1 - 반도체 레이저장치 - Google Patents

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

열포화현상이 억제된 광출력이 높은 반도체 레이저장치를 제공하는 것을 목적으로 한다.
반도체 레이저장치는 활성층(4)의 아래쪽에 Alx1Ga1-x1As로 이루어진 n형 클래드층(2)을, 활성층(4)의 위쪽에 (AlxGa1-x)yIn1-yP로 이루어진 장벽높이 규정용 p형 클래드층(6)을 각각 구비하고 있다. 장벽높이 규정용 p형 클래드층(6)은 n형 클래드층(2)보다도 많은 구성원소를 포함하고, 장벽높이 규정용 p형 클래드층(6)과 활성층(4)과의 전도대단의 포텐셜차는 n형 클래드층(2)과 활성층(4)과의 전도대단의 포텐셜차보다도 크다. 활성층(4)에서 p형 클래드층(6)으로의 캐리어의 오버플로를 억제하는 동시에, n형 클래드층(2)에 열전도율이 높은 재료를 이용하여 열포화현상을 억제함으로써, 광출력을 향상시킨다.
반도체 레이저장치, 클래드층, 활성층

Description

반도체 레이저장치{SEMICONDUCTOR LASER DEVICE}
도 1은 본 발명의 제 1 실시예에서의 반도체 레이저장치의 스트라이프방향으로 직교하는 방향의 단면도
도 2는 제 1 실시예 및 제 1 종래예의 반도체 레이저장치의 I-L 특성을 비교하여 나타내는 도면
도 3은 AlGaAs/GaAs/AlGaInP의 각 층의 밴드구조의 상위를, AlGaAs층 및 AlGaInP층의 조성을 변화시켜 나타내는 도면
도 4는 제 1 실시예 및 제 2 종래예의 반도체 레이저장치의 I-L 특성을 비교하여 나타내는 도면
도 5는 제 1 실시예의 반도체 레이저장치에서의 전압인가시의 밴드상태를 모식적으로 나타내는 도면
도 6은 본 발명의 제 2 실시예에서의 반도체 레이저장치의 스트라이프방향으로 직교하는 방향의 단면도
도 7은 제 2 실시예의 반도체 레이저장치의 광도파로층에서 p형 콘택트층까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도
도 8은 제 2 실시예의 반도체 레이저장치의 p형 제 1 클래드층의 Al 조성비와 가전자대에 발생하는 스파이크에 의한 장벽높이의 관계를 나타내는 도면
도 9는 제 2 실시예의 반도체 레이저장치의 p형 제 1 클래드층의 Al 조성비와 공핍층 및 축적층의 길이의 합의 관계를 나타내는 도면
도 10은 본 발명의 제 3 실시예에 관한 반도체 레이저장치의 스트라이프방향에 대하여 직교하는 방향의 단면도
도 11은 제 3 실시예의 반도체 레이저장치의 광도파로층에서 p형 콘택트층까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도
도 12는 제 3 실시예의 반도체 레이저장치의 p형 제 1 클래드층의 Al 조성비와 가전자대에 발생하는 스파이크에 의한 장벽높이의 관계를 나타내는 도면
도 13은 제 3 실시예의 반도체 레이저장치의 p형 제 1 클래드층의 Al 조성비와 공핍층 및 축적층의 길이의 합의 관계를 나타내는 도면
도 14는 본 발명의 제 4 실시예에 관한 반도체 레이저장치의 스트라이프방향에 대하여 직교하는 방향의 단면도
도 15는 본 실시예의 반도체 레이저장치의 광도파로층에서 p형 콘택트층까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도
도 16은 본 발명의 제 5 실시예에 관한 반도체 레이저장치의 스트라이프방향에 대하여 직교하는 방향의 단면도
도 17은 제 5 실시예의 반도체 레이저장치의 광도파로층에서 p형 콘택트층까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도
도 18은 본 발명의 제 6 실시예의 반도체 레이저장치의 구성을 개략적으로 나타내는 파단사시도
*도면의 주요 부분에 대한 부호의 설명*
1 : n형 GaAs 기판 2 : n형 클래드층
3, 5 : 광도파로층 4 : 활성층
6 : p형 제 1 클래드층 7 : p형 제 2 클래드층
8 : 에칭 정지층(ES층) 9 : 전류블록층
10 : p형 제 3 클래드층 11 : 콘택트층
11, 31 : n형 GaAs 기판 12, 32 : n형 클래드층
13, 15, 33, 35 : 광도파로층 14, 34 : 활성층
16, 36, 51, 61 : p형 제 1 클래드층 17, 37 : p형 제 2 클래드층
18, 38, 52, 62 : p형 제 3 클래드층 19 : p형 제 4 클래드층
20, 53 : 에칭 정지층 21, 39 : 전류블록층
21a, 39a : 창부 22, 40 : p형 제 5 클래드층
23, 41, 54, 63 : p형 제 6 클래드층 24, 42 : p형 콘택트층
본 발명은 페브리-페로형 반도체 레이저장치나 DBR 구조를 갖는 반도체 레이저장치 등에 알맞은 반도체 레이저장치의 구조에 관한 것으로, 특히 광출력의 향상대책에 관한 것이다.
종래부터 기입·재기입이 가능한 광디스크장치에서는 고속기입의 필요성에서 적외반도체 레이저의 고출력화가 중요한 과제가 되고 있다. 반도체 레이저의 고출력화를 위해서는 단면의 광학손상(Catastrophic Optical Damage, 이하 COD라고 한다) 레벨의 향상과 출력의 열포화의 개선이 필요하다.
하지만, 일반적인 반도체 레이저장치에 관한 제 1 종래예로서, GaAs층으로 이루어진 활성층과, 이 활성층을 상하에서 끼우는 2개의 (AlxGa1-x) As (0
Figure 112001025377212-pat00001
x
Figure 112001025377212-pat00002
1, 경우에 따라서는 AlGaAs라고 한다)로 이루어진 클래드층을 구비한 반도체 레이저장치가 알려져 있다.
또한, 제 2 종래예로서 GaAs, Alx1Ga1-x1As (0
Figure 112001025377212-pat00003
x1
Figure 112001025377212-pat00004
1, 이하 경우에 따라서는 AlGaAs라고 한다) 또는 Inx2Gal-x2As (0
Figure 112001025377212-pat00005
x2
Figure 112001025377212-pat00006
1, 이하 경우에 따라서는 InGaAs라고 한다)로 이루어진 활성층과, 이 활성층을 상하에서 끼우는 2개의 밴드갭이 큰 (Alx3Ga1-x3)yIn1-yP (0
Figure 112001025377212-pat00007
x3
Figure 112001025377212-pat00008
1, 0
Figure 112001025377212-pat00009
y
Figure 112001025377212-pat00010
1, 이하 경우에 따라서는 AlGaInP라고 한다)로 이루어진 클래드층을 구비한 반도체 레이저장치가 알려져 있다(예를 들면, 일본 특개평 5-218582호 공보 참조).
그러나, 상기 종래의 반도체 레이저에 있어서는 아래에 설명하는 바와 같은 개선해야 할 점이 있었다.
예를 들면, 반도체 레이저장치의 고출력 발진상태에 있어서 활성층의 온도상승이 현저해지면, 활성층에 주입되는 캐리어의 밀도가 과잉되어 캐리어의 클래드층 으로 넘침(오버플로)이 생기는 경우가 있었다. 캐리어가 활성층에서 클래드로 넘치면, 이들 캐리어는 비발광재결합에 소비되어, 활성층의 온도를 한층 더 상승시킨다. 그 결과, 고출력 발진상태에서는 칩온도상승 때문에 캐리어가 소비되고, 전류량을 증대시켜도 광출력이 어느 값 이상으로는 증대하지 않는다는 열포화현상이 생긴다. 특히, 단일의 양자웰층을 가짐으로써 이 현상이 발생하기 쉬워졌다.
또한, 반도체 레이저장치의 고출력 발진상태에 있어서 활성층의 온도상승이 현저해지면 공진기 단면의 온도가 현저히 상승함으로써, 공진기 단면에서의 광흡수가 증대하고, 어떤 전류량에 달하면 국소적으로 결정이 파괴되는(용융하는), 이른바 COD가 일어나는 경우가 있었다.
그리고, 이상과 같은 열포화현상이나 COD는 반도체 레이저장치의 효율의 향상에 대한 장해가 되었다.
또한, 인을 포함하는 화합물 반도체의 결정성장, 예를 들면 AlGaInP 막의 결정성장 후에 인을 포함하지 않는 결정, 예를 들면 AlGaAs 막을 결정성장하는 경우, 인을 포함하는 가스가 분해되어 생기는 인이 AlGaAs 막에 혼입되는 경우가 있다. 따라서, AlGaAs 막을 발광소자의 활성층에 이용한 경우, AlGaAs층으로 인이 혼입됨으로써 활성층의 특성이 변화되어, 반도체 레이저장치의 발광효율, 발광파장의 제어가 곤란해지고, 반도체 레이저장치의 제조수율이 저하될 우려가 있었다.
본 발명의 제 1 목적은 비교적 작은 전류량에서의 열포화현상이나 COD의 발생을 억제하는 수단을 강구함으로써, 반도체 레이저장치에서의 광출력의 향상을 도모하는 것이다.
또한, 본 발명의 제 2 목적은 제조수율이 높은 반도체 레이저장치의 제조방법을 제공하는 것이다.
본 발명의 제 1 반도체 레이저장치는 기판상에 형성된 레이저 발생영역인 활성층을 갖는 반도체 레이저장치이며, 상기 활성층의 위쪽 또는 아래쪽에 형성되고 2 이상의 구성원소를 포함하는 제 1 반도체로 이루어진 n형 클래드층과, 상기 활성층을 끼고 상기 n형 클래드층에 대향하는 측에 형성되고 2 이상의 구성원소를 포함하는 제 2 반도체로 이루어진 장벽높이 규정용 p형 클래드층을 구비하며, 상기 제 2 반도체는 상기 제 1 반도체보다도 많은 구성원소를 포함하고 있다.
이 구성에 의해, 제 2 반도체의 조성을 조정하는 범위가 넓어지고, 장벽높이 규정용 p형 클래드층과 활성층의 전도대단의 포텐셜차를 크게 하여, 장벽높이 규정용 p형 클래드층으로의 전자의 오버플로를 저감할 수 있기 때문에, 활성층으로의 전자의 봉쇄효율이 향상된다. 또한, n형 클래드층의 열전도율이 장벽높이 규정용 p형 클래드층의 열전도율보다도 커지도록 조정하는 것도 용이해져, 반도체 레이저장치의 방열성을 향상시킬 수 있다. 그 결과, 반도체 레이저장치의 광출력의 향상을 도모할 수 있다.
상기 장벽높이 규정용 p형 클래드층과 상기 활성층과의 전도대단의 포텐셜차가 상기 n형 클래드층과 상기 활성층의 전도대단의 포텐셜차보다도 큼으로써, 장벽높이 규정용 p형 클래드층으로의 전자의 오버플로 억제효과가 확실히 얻어진다.
상기 활성층은 AlGaAs 또는 GaAs에 의해서 구성되어 있고, 상기 장벽높이 규 정용 p형 클래드층을 구성하는 제 2 반도체는 (AlxGa1-x)yIn1-yP (0
Figure 112001025377212-pat00011
x
Figure 112001025377212-pat00012
1, 0
Figure 112001025377212-pat00013
y
Figure 112001025377212-pat00014
1)로 나타나는 조성을 가짐으로써, 장벽높이 규정용 p형 클래드층과 활성층 사이의 전도대단의 포텐셜차를 크게 하는 것이 더욱 용이해진다.
상기 장벽높이 규정용 p형 클래드층의 층두께가 10㎚ 이상 또한 300㎚ 이하가 됨으로써, 활성층으로부터 장벽높이 규정용 p형 클래드층을 지나는 열전도경로의 열저항을 낮게 억제할 수 있다.
상기 제 2 반도체의 Al 조성비 x는 0.3<x
Figure 112001025377212-pat00015
0.7의 범위 내에 있음으로써, 장벽높이 규정용 p형 클래드층과 활성층의 전도대단의 포텐셜차를 350meV보다도 크게 할 수 있어, 활성층으로부터의 전자의 오버플로를 효과적으로 억제할 수 있다.
상기 제 2 반도체의 In 조성비 y는 0.45
Figure 112001025377212-pat00016
y
Figure 112001025377212-pat00017
0.55의 범위 내에 있음으로써, 활성층을 구성하는 GaAs와 제 2 반도체와의 격자정합을 실현할 수 있어, 제 2 반도체의 결정성이 향상된다.
상기 n형 클래드층을 구성하는 제 1 반도체는 Alx1Ga1-x1As (0
Figure 112001025377212-pat00018
x1
Figure 112001025377212-pat00019
1)로 나타나는 조성을 가짐으로써, n형 클래드층의 열전도율을 장벽높이 규정용 p형 클래드층의 열전도율보다도 확실히 크게 할 수 있어, 방열특성을 향상시킬 수 있다.
상기 제 1 반도체의 Al 조성비 x1은 0.2
Figure 112001025377212-pat00020
x1
Figure 112001025377212-pat00021
0.7의 범위 내에 있는 것이 바람직하다.
상기 활성층의 층두께는 0.5㎚ 이상 5㎚ 이하가 됨으로써, 단면에서의 열흡수를 억제할 수 있어, 광출력을 향상시킬 수 있다.
상기 장벽높이 규정용 p형 층을 끼고 상기 활성층에 대향하는 측에 형성되어, Alx2Ga1-x2As (0
Figure 112006035937861-pat00022
x2
Figure 112006035937861-pat00023
1)로 이루어진 반도체층을 추가로 구비함으로써, 활성층에서 발생하는 열을 보다 효과적으로 방산할 수 있다.
상기 장벽높이 규정용 p형 클래드층은 상기 활성층의 위쪽에 형성되어, 구성원소로서의 인을 포함하고 있고, 상기 활성층은 인을 포함하지 않는 반도체에 의해 구성되어 있음으로써, 활성층이 형성된 후에 인을 포함하는 장벽높이 규정용 p형 클래드층이 형성되는 구조가 되기 때문에, 활성층으로의 인의 혼입을 억제할 수 있다. 그것에 의하여, 활성층의 특성이 변화하여 반도체 레이저장치의 발광효율, 발광파장이 거의 변화하지 않는다.
동일한 이유에 의해, 상기 n형 클래드층은 상기 활성층의 아래쪽에 형성되고, 인을 포함하지 않는 반도체에 의해 구성되어 있는 것이 바람직하다.
본 발명의 반도체 레이저장치는 페브리-페로(FP) 공진기를 갖는 것에도 적용할 수 있고, 분포 브래그 반사형(DBR) 구조를 갖는 것에도 적용할 수 있다.
또, 상기 장벽높이 규정용 p형 클래드층은 4 이상의 구성원소를 포함할 수 있다.
또, 상기 장벽높이 규정용 p형 클래드층은 상기 활성층의 상부에 형성되고, 상기 n형 클래드층은 상기 활성층의 하부에 설치되며, 인을 포함하지 않는 반도체에 의해 구성되어 있는 것이 바람직하다.
또, 상기 n형 클래드층의 열전도율이 상기 장벽높이 규정용 p형 클래드층의 열전도율보다 큰 것이 바람직하다.
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(실시예)
(제 1 실시예)
-반도체 레이저장치의 구성 및 제조방법-
도 1은 본 발명의 제 1 실시예에서의 반도체 레이저장치의 스트라이프방향으로 직교하는 방향의 단면도이다. 본 실시예에서는 페브리-페로(FP) 공진기를 갖는 반도체 레이저장치에 대해서 설명한다.
도 1에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치는 n형 GaAs 기판(1) 위에 n형 Al0.5Ga0.5As 결정으로 이루어진 두께 3㎛의 n형 클래드층(2)과, Al0.3Ga0.7As 결정으로 이루어진 두께 40㎚의 광도파로층(3)과, GaAs 결정으로 이루어진 두께 3㎚의 단일 양자웰형의 활성층(4)과, Al0.3Ga0.7As 결정으로 이루어진 두께 40㎚의 광도파로층(5)과, p형 (Al0.7Ga0.3)0.5In0.5P 결정으로 이루어진 두께 50㎚의 장벽높이 규정용의 p형 제 1 클래드층(6)과, p형 Al0.5Ga0.5As 결정으로 이루어진 두께 100㎚의 p형 제 2 클래드층(7)과, p형 Al0.2Ga0.8As 결정으로 이루어진 두께 10㎚의 에칭 정지층(이하 ES층이라고 한다)(8)과, n형 Al0.6Ga0.4As 결정으로 이루어진 두께 700㎚의 전류블록층(9)과, p형 Al0.5Ga0.5As 결정으로 이루어진 두께 2.5㎛의 p형 제 3 클래드층(10)과, p형 GaAs 결정으로 이루어진 두께 2.5㎛의 콘택트층(11)을 순차 형성하여 구성되어 있다. 또한, 도시되어 있지 않지만, n형 GaAs 기판(1)의 이면 및 콘택트층(11) 위에 각각 n형 전극 및 p형 전극이 형성된 구성으로 되어 있다.
상기 반도체 레이저장치를 구성하는 부재 중 화합물 반도체층의 결정성장은 유기금속 기상에피택셜(이하 MOVPE라고 한다) 장치를 이용하여, MOVPE법에 의해 아래의 순서로 행하였다.
우선, n형 GaAs 기판(1) 위에 클래드층(2), 광도파로층(3), 활성층(4), 광도파로층(5) 및 p형 제 1 클래드층(6)을 순차 에피택셜성장시켰다. 그 후, p형 제 1 클래드층(6) 위에 p형 제 2 클래드층(7), ES층(8) 및 전류블록층(9)을 순차 에피택셜성장시켰다. 이하, n형 GaAs 기판(1) 위에 어떠한 결정막이 형성된 것을 간단히 에피택셜 기판이라고 한다.
계속해서, 에피택셜 기판을 MOVPE 장치로부터 빼내고, 전류블록층(9)의 선택에칭을 행하여, ES층(8)에 도달하는 홈을 형성한다.
그 후, 에피택설 기판을 다시 MOVPE 장치로 되돌려, ES층(8) 및 전류블록층(9) 위에 전류블록층(9)에 형성된 홈을 메우는 p형 제 3 클래드층(10)을 에피택셜성장시킨 후, p형 제 3 클래드층(10) 위에 콘택트층(11)을 에피택셜성장시킨다.
그 후, 에피택셜 기판을 MOVPE 장치로부터 빼내고, n형 GaAs 기판(1)의 이면 및 콘택트층(11) 위에 각각 n형 전극 및 p형 전극을 형성한다.
그 후, 에피택셜 기판을 벽개에 의해 복수개의 공진기 길이 800㎛의 레이저칩으로 분할하였다. 그 후, 레이저칩이 상대향하는 2개의 벽개면 이른바 단면에, 단면보호 코팅으로서 비결정 실리콘과 SiO2의 다층막을 코팅하였다. 또한, 높은 광출력을 얻기 위해서 레이저칩의 후단면을 고반사율(90%)이 되도록, 레이저칩의 전단면을 저반사율(10%)이 되도록 비대칭코팅을 실시하였다.
본 실시예의 반도체 발광장치(반도체 레이저장치)에 의하면 활성층(4)을 상하로부터 끼우는 2개의 클래드층 중, 장벽높이 규정용의 p형 제 1 클래드층(6)을 AlGaInP에 의해 구성하고 있기 때문에, 활성층(4)과 p형 제 1 클래드층(6) 사이의 전도대에서의 포텐셜차 △Ec를 크게 할 수 있다. 그 결과, 활성층(4) 중의 전자(캐리어)의 p형 제 1 클래드층(6)으로의 오버플로를 억제하는 것이 가능하고, 캐리어의 오버플로에 기인하는, 고출력 발진상태에서의 열포화현상의 발생이 억제된다.
또한, n형 클래드층(2)이 비교적 열전도율이 높은 AlGaAs에 의해 구성되어 있기 때문에, 반도체 레이저장치의 고출력 발진상태에 있어서도 활성층의 온도상승이 작아지고, 공진기 단면에서의 온도상승이 억제됨으로써, 공진기 단면에서의 광흡수가 작아진다. 그 결과, 광학손상(Catastrophic Optical Damage) 이른바 COD의 발생이 억제된다.
또한, 본 실시예의 제조방법에 의하면 GaAs로 이루어진 활성층(4)을 결정성장한 후에, 활성층(4) 위에 포스핀을 이용하여 p형 (Al0.7Ga0.3)0.5In0.5 P 결정을 에피택셜성장시키고 있기 때문에, 포스핀이 분해되어 생기는 인이 활성층(4)에 혼입되는 일은 거의 없다고 할 수 있다. 따라서, 활성층(4)의 특성이 변화되어 반도체 레이저장치의 발광효율, 발광파장이 변화하는 특성열화가 생기는 일이 거의 없다. 그 결과, 반도체 레이저장치를 다량 생산하는 경우에도 반도체 레이저장치의 광학특성 편차를 작게 억제할 수 있어, 반도체 레이저장치의 제조수율을 향상시킬 수 있다.
-제 1 종래예와의 비교-
본 실시예의 반도체 발광장치의 효과를 확인하기 위해서 본 발명의 반도체 레이저장치에 대해서, 아래에 서술하는 바와 같은 검토 및 고찰을 행하였다.
도 2는 본 실시예 및 제 1 종래예의 반도체 레이저장치의 전류-광출력특성(이하 I-L 특성이라고 한다)을 비교하여 나타내는 도면이다. 도 2에서 실선 A1은 본 실시예의 반도체 레이저장치의 I-L 특성을, 파선 B1은 두께 3㎚의 단일 양자웰활성층을 갖는 제 1 종래예의 반도체 레이저장치의 I-L 특성을, 파선 B2는 두께 3㎚의 2개의 양자웰로 이루어진 이중 양자웰활성층을 갖는 제 1 종래예의 반도체 레이저의 I-L 특성을 각각 나타내고 있다. 도 2에 나타내는 본 실시예의 반도체 레이저장치에서는 활성층의 아래쪽에 형성되는 클래드층(n형 클래드층(2))은 n형 Al0.5Ga0.5As 결정에 의해 구성되고, 활성층의 위쪽에 형성되는 클래드층(p형 제 1 클래드층(6))은 p형 (Al0.7Ga0.3)0.5In0.5P에 의해 구성되어 있다. 그것에 대하여, 도 2에 나타내는 종래의 각 반도체 레이저장치에서는 활성층의 아래쪽에 형성되는 클래드층은 n형 Al0.5Ga0.5As 결정에 의해 구성되고, 활성층의 위쪽에 형성되는 클래드층은 p형 Al0.5Ga0.5As 결정에 의해 구성되어 있다.
도 2에서 알 수 있듯이, 제 1 종래예의 반도체 레이저장치 중 단일 양자웰형(파선 B1 참조)에 있어서는 COD는 생기지 않지만, 전류값 500㎃ 부근을 넘 어도 광출력이 220㎽ 이상으로 높아지지 않고, 반대로 광출력이 감소된다는 열포화현상이 생기고 있다. 한편, 이중 양자웰형(파선 B2 참조)에 있어서는 열포화현상이 생기기 전에, 전류값이 300㎃ 부근, 광출력이 200㎽ 부근에서 COD가 발생하고 있다. 즉, 활성층의 상하의 클래드층을 AlGaAs에 의해 구성한 종래의 반도체 레이저장치에서는 광출력 200㎽ 이상에서 안정된 레이저발진을 실현하는 것은 곤란하였다.
그것에 대하여, 본 발명의 반도체 레이저장치에서는 전류값이 380㎃ 부근, 광출력이 340㎽에 있어서 COD가 발생할 때까지 광출력의 포화가 생기지 않았다. 이것은, 활성층(4)의 위쪽의 클래드층인 p형 제 1 클래드층(6)을 (Al0.7Ga0.3)0.5 In0.5P에 의해 구성하고 있음으로써, 아래의 이유에 따라 생각할 수 있다.
도 3은 AlGaAs/GaAs/AlGaInP의 각 층의 밴드구조의 상위를, AlGaAs층 및 AlGaInP 층의 조성을 변화시켜 나타내는 도면이다. 도 3에 있어서 중앙에는 GaAs층의 밴드구조를 나타내고, 좌측에는 AlxGa1-xAs층에서의 Al 조성비 x를 0(우단)에서 1(좌단)까지 변화시킨 것의 밴드구조를 나타내며, 우측에는 (AlxGa1-x)0.5In 0.5P층에서의 Al조성비 x를 0(좌단)에서 1(우단)까지 변화시킨 것의 밴드구조를 나타내고 있다. 또, 반도체 레이저장치에서는 전도대의 전자의 분포가 포텐셜이 높은 영역까지 넓어지는데 대하여, 가전자대에서는 정공의 분포가 포텐셜이 낮은 영역에만 한정되어 있기 때문에 가전자대단의 포텐셜차는 전도대단의 포텔셜차에 비하여 레이저특성에는 영향이 적다. 그래서, 아래의 고찰에서는 각 층의 전도대단의 포텐셜에 대 해서만 설명한다.
도 3에 나타내는 바와 같이, AlxGa1-xAs층에서의 Al 조성비 x를 1에서 0까지 변화시키면, Al 조성비 x가 0.4 부근일 때에 전도대단의 포텐셜이 가장 높아지고 있고, 이 때의 GaAs층의 전도대단과의 포텐셜차 △Ecmax는 약 0.34eV(340meV)이다. 종래의 반도체 레이저장치에서의 2개의 클래드층(조성 Al0.5Ga0.5As)에서도 GaAs층과의 포텐셜차는 약 340meV이다. 그것에 대해, (AlxGa1-x)0.5In0.5P층에서의 Al 조성비 x를 0에서 1까지 변화시키면, Al 조성비 x가 0.7 부근일 때에 전도대단의 포텐셜이 가장 높아지고 있고, 이 때의 GaAs층의 전도대단과의 포텐셜차 △Ecmax는 약 0.39eV(390meV)이다. 따라서, 본 실시예의 p형 제 1 클래드층(6) (조성 (Al0.7Ga0.3)0.5In0.5P)의 전도대단과, GaAs층인 활성층(4)의 전도대단의 포텐셜차는 약 390meV이다.
도 5는 본 실시예의 반도체 레이저장치에서의 전압인가시의 밴드상태를 모식적으로 나타내는 도면이다. 도 5에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치에 있어서 n형 클래드층(2)의 전도대단과 활성층(4)의 전도대단의 포텐셜차는 약 340meV이지만, p형 제 1 클래드층(6)의 전도대단과 활성층(4)의 전도대단의 포텐셜차는 약 390meV이다.
그 결과, GaAs 기판(1)에서 n형 클래드층(2)을 지나 활성층(4)에 주입되는 전자는 높이 약 390meV의 장벽에 의해서 양자웰의 활성층(4)에 봉쇄된다. 한편, 도 5에서 파선으로 나타내는 종래의 반도체 레이저장치의 활성층의 위쪽에 있는 p형 클래드층의 전도대단은 GaAs층의 전도대단에 대하여 340meV의 포텐셜차밖에 없다.
이상의 실험데이터에서 얻은 사실을 종합하면, 본 실시예의 반도체 레이저장치의 경우, (Al0.7Ga0.3)0.5In0.5P로 이루어진 p형 제 1 클래드층(6)의 전도대단과, GaAs로 이루어진 활성층(4)의 전도대단과의 포텐셜차 △Ecmax가 390meV이고, 종래의 p형 클래드층의 전도대단과 활성층의 전도대단의 포텐셜차 340meV보다도 크기 때문에, 활성층으로의 전자의 봉쇄효율이 향상되고, 그 결과, 전도대단에서의 캐리어의 오버플로가 억제되어, 높은 광출력이 얻어지는 것으로 생각된다.
특히, 본 실시예의 반도체 레이저장치와 같이, 활성층(4)을 두께 3㎚의 단일 양자웰에 의해 구성함으로써, 이중 양자웰구조를 갖는 것보다도, 단면에서의 광흡수량을 저감할 수 있다. 그 결과, 본 실시예에서는 공진기 단면에서의 발열이 억제되어, 340㎽라는 높은 COD레벨이 얻어지게 된다.
-제 2 종래예와의 비교-
도 4는 본 실시예 및 제 2 종래예의 반도체 레이저장치의 I-L 특성을 비교하여 나타내는 도면이다. 도 4에서 실선 A1은 도 2에 나타내는 것과 마찬가지로 본 실시예의 반도체 레이저장치의 I-L 특성을 나타내고, 파선 B3은 두께 3㎚의 단일 양자웰활성층을 갖는 제 2 종래예의 반도체 레이저장치의 I-L 특성을 각각 나타내고 있다. 도 4에 나타내는 제 2 종래예의 각 반도체 레이저장치에서는 활성층의 아래쪽에 형성되는 클래드층은 n형 (Al0.7Ga0.3)0.5In0.5P에 의해 구성되고 활성층의 위쪽에 형성되는 클래드층은 p형 (Al0.7Ga0.3)0.5In0.5P에 의해 구성되어 있다. 즉, 제 2 종래예의 반도체 레이저장치에서는 상하 쌍방에 AlGaInP층으로 이루어진 클래드층이 형성되어 있다.
도 4에서 알 수 있는 바와 같이, 제 2 종래예의 반도체 레이저장치에서는 전류값이 340㎃ 부근, 광출력이 260㎽ 부근에서 COD가 발생하고 있다. 즉, 활성층의 상하의 클래드층을 AlGaInP에 의해 구성한 제 2 종래예의 반도체 레이저장치에서는 광출력 300㎽ 이상으로 안정된 레이저발진을 실현하는 것은 곤란하였다.
그것에 대하여, 본 실시예의 반도체 레이저장치에서는 전류값이 400㎃ 부근, 광출력이 340㎽에 있어서 COD가 발생할 때까지, 광출력의 포화가 생기지 않는다. 또한, 본 실시예의 반도체 레이저장치의 슬로프효율(특성선 A1의 경사)은 제 2 종래예의 슬로프효율(특성선 B3의 경사)보다도 크다.
이것은, 활성층(4)의 위쪽의 클래드층인 p형 제 1 클래드층(6)을 (Al0.7Ga0.3)0.5In0.5P에 의해 구성하는 한편, 활성층(4)의 아래쪽의 클래드층인 n형 클래드층(2)을 AlGaAs에 의해 구성하고 있기 때문이라고 생각된다.
제 2 종래예에서는 활성층의 상하에, AlGaAs보다도 밴드갭이 큰 AlGaInP로 이루어진 2개의 클래드층을 형성함으로써, GaAs로 이루어진 활성층과 클래드층 사이에서의 전도대단의 포텐셜차를 제 1 종래예보다도 확대하여, 제 1 종래예보다도 큰 광출력을 실현하고 있다.
그러나, 일반적으로 AlGaInP의 열전도율은 AlGaAs의 열전도율보다도 작다. 하기 표 1은 (Al0.7Ga0.3)0.5In0.5P와, Al0.5Ga 0.5As의 열전도율을 나타내는 표이다.
Figure 112001025377212-pat00048
상기 표 1에 나타내는 바와 같이, (Al0.7Ga0.3)0.5In0.5P의 열전도율은 Al0.5Ga0.5As의 열전도율에 비하여 2배 가까이 큰 것을 알 수 있다.
그 때문에, 제 2 종래예에서는 활성층에 있어서 발생한 열의 방열성이 좋지 않기 때문에, 제 1 종래예보다도 공진기 단면의 온도가 상승하기 쉬워져, COD가 생길 가능성이 있다.
그것에 대하여, 본 실시예의 반도체 레이저장치에 있어서는, 활성층을 끼우는 2개의 클래드층 중 한쪽의 클래드층(p형 제 1 클래드층(6))만을 열전도율이 작은 (Al0.7Ga0.3)0.5In0.5P층으로 하고, 다른 쪽의 클래드층(n형 클래드층(2))은 비교적 열전도율이 높은 Al0.5Ga0.5As층으로 하고 있기 때문에, 제 2 종래예에 비하여 방열성이 향상되고 있는 것이다. 그리고, 그 결과 본 실시예의 반도체 레이저장치의 광출력이 제 2 종래예보다도 향상되고 있는 것으로 생각된다.
또한, 도 5에 나타내는 바와 같이, 장벽높이 규정용의 p형 클래드층만을 큰 △Ec를 갖는 (Al0.7Ga0.3)0.5In0.5P으로 하면, GaAs 기판(1)으로부터 n형 클래드층(2)을 지나 활성층(4)에 주입되는 전자를, 높이 약 390meV의 장벽에 의해서 양자웰인 활 성층(4)에 봉쇄할 수 있기 때문에, 본 실시예의 반도체 레이저장치에서의 활성층으로의 전자의 봉쇄기능은 제 2 종래예에 비하여 거의 뒤떨어져 있지 않다고 생각된다.
또, p형 제 1 클래드층(6)에 (AlxGa1-x)yIn1-yP (0
Figure 112001025377212-pat00049
x
Figure 112001025377212-pat00050
1, 0
Figure 112001025377212-pat00051
y
Figure 112001025377212-pat00052
1)를 이용하는 경우, y가 약 0.5인 것, 특히 0.45
Figure 112001025377212-pat00053
y
Figure 112001025377212-pat00054
0.55인 것에 의해, p형 제 1 클래드층(6)과 하지의 Al0.3Ga0.7As 결정으로 이루어진 광도파로층(5)의 격자정수가 거의 일치하여, 양층이 격자정합상태가 된다.
그리고, y가 약 0.5인 경우에는 0.3<x
Figure 112001025377212-pat00055
0.7인 것이 바람직하다. 그 제 1 이유는 0.3<x일 때는 350meV<△Ec가 되어 제 1 종래예의 반도체 레이저장치보다도 전자의 오버플로가 일어나기 어려워지기 때문이다. 또한, 제 2 이유는 x
Figure 112001025377212-pat00056
0.7일 경우에는 Al(Al1-xGax)yIn1-yP가 직접천이형 반도체가 되지만, x>0.7일 경우에는 Al(Al1-xGax)yIn1-yP가 간접천이형 반도체가 되어, 전도대의 밑이「점에서 X점으로 옮겨져, △Ec가 감소하고, 활성층에 주입되는 전자에 대한 오버플로의 억제효과가 저화되기 때문이다. 게다가, Al(Al1-xGax)yIn1-yP가 직접천이형 반도체라는 조건하 (x
Figure 112001025377212-pat00057
0.7)에서는 Al 조성비가 증대할수록 △Ec가 증대하기 때문에, 특히 x = 0.7인 것이 바람직하다.
또한, 본 실시예에서는 p형 제 1 클래드층(6)의 두께를 50㎚으로 얇게 하였지만, 이것은 활성층(4)에서 p형 전극까지의 열저항을 낮게 억제하기 위한 것이다. 한편, 표 1에 나타내는 바와 같이, AlGaInP의 열전도율은 AlGaAs의 열전도율에 비하여 작기 때문에, p형 제 1 클래드층(6)의 두께는 캐리어의 봉쇄기능을 발휘할 수 있는 범위, 즉 전자의 드브로이(de Broglie)파장 정도(약 10㎚) 이상으로, 방열성을 방해하지 않는 두께인 300㎚ 이하로 하는 것이 바람직하다.
또, 활성층(4)의 두께는 광봉쇄계수를 될 수 있는 한 작게 하여 단면에서의 광흡수를 될 수 있는 한 억제하기 위해서는 될 수 있는 한 얇은 것이 바람직하고, 또한, 단일 양자웰형의 활성층인 것이 바람직하다. 게다가, 단일 양자웰의 막두께는 0.5㎚ 이상이고 5㎚ 이하인 것이 바람직하다. 그와 같이 하면, 반도체 레이저장치의 COD 레벨을 보다 향상시킬 수 있다. 또, 전류블록층으로서는 레이저광의 흡수가 거의 없고, 또한 열전도율이 높은 반도체재료를 이용하는 것이 바람직하고, 특히 AlGaAs가 바람직하다.
또, AlGaAs나 AlGaInP에 한하지 않고, 다른 반도체재료, 예를 들면 InxGa1-xAsyP1-y (0
Figure 112001025377212-pat00058
x
Figure 112001025377212-pat00059
1, 0
Figure 112001025377212-pat00060
y
Figure 112001025377212-pat00061
1, InGaAsP)나 BxAlyGa1-x-y-zInzN (0
Figure 112001025377212-pat00062
x
Figure 112001025377212-pat00063
1, 0
Figure 112001025377212-pat00064
y
Figure 112001025377212-pat00065
1, 0
Figure 112001025377212-pat00066
z
Figure 112001025377212-pat00067
1, BAlGaInN) 등의 4원 이상의 혼합결정은 3원 혼합결정보다도 열전도율이 작다. 일반적으로 혼합결정을 구성하는 원소수가 클수록 열전도율이 작다. 그래서, 활성층을 끼는 2개의 클래드층 중 한쪽을 n원 혼합결정(n은 3 이상의 정수)으로 하고, 다른 쪽을 (n-1)원 혼합결정으로 하여도, 상기 실시예에서 얻어진 것과 동일한 효과가 얻어진다. 그 때, 활성층으로서는 AlGaAs 이외의 재료를 이용하여도 되는 것은 물론이다.
또, 4원 이상의 혼합결정에서는 격자정수와 에너지·밴드갭을 독립적으로 제어할 수 있다는 것으로부터 격자부정합에 기인하는 결정결함의 발생을 억제하면서, 원하는 밴드갭을 얻을 수 있기 때문에, 4원 이상의 혼합결정을 한쪽의 클래드층에 이용하는 것이 바람직하다. 3원 혼합결정에 있어서도 막두께가 전위발생의 임계막두께 이하이면 클래드층에 이용할 수 있다. 또, p형 제 3 클래드층(10)으로서는 릿지형상이어도 된다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예에서의 반도체 레이저장치의 스트라이프방향으로 직교하는 방향의 단면도이다.
도 6에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치는 n형 GaAs 기판(11) 위에, n형 Al0.5Ga0.5As 결정으로 이루어진 두께 3㎛의 n형 클래드층(12)과, Al0.3Ga0.7As 결정으로 이루어진 두께 50㎚의 광도파로층(13)과, GaAs 결정으로 이루어진 두께 3㎚의 단일 양자웰형의 활성층(14)과, Al0.3Ga0.7As 결정으로 이루어진 두께 50㎚의 광도파로층(15)과, 제 1 스파이크 완화용의 p형 Al0.65Ga0.35As로 이루어진 두께 25㎚의 제 1 클래드층(16)과, 장벽높이 규정용의 p형(Al0.7Ga0.3)0.5In0.5P 결정으로 이루어진 두께 40㎚의 p형 제 2 클래드층(17)과, p형 Al0.75Ga0.25As 결정으로 이루어진 두께 40㎚의 p형 제 3 클래드층(18)과, p형 Al0.5Ga0.5As 결정으로 이루어진 두께 40㎚의 p형 제 4 클래드층(19)과, p형 Al0.2Ga0.8As 결정으로 이루어진 두께 10㎚의 에칭 정지층(20)과, n형 Al0.7Ga0.3As 결정으로 이루어지고 스트라이프형상의 창부(21a)를 갖는 두께 700㎚의 전류블록층(21)과, 전류블록층(21)의 창부(21a)를 메워 전류블록층(21) 위에 연장하는 p형 Al0.5Ga0.5As 결정으로 이루어진 최대두께 2.5㎛의 p형 제 5 클래드층(22)과, p형 Al0.25Ga0.75As 결정으로 이루어진 두께 40㎚의 p형 제 6 클래드층(23)과, p형 GaAs 결정으로 이루어진 두께 2.5㎛의 p형 콘택트층(24)을 순차 형성하여 구성되어 있다. 또한, 도시되어 있지 않지만, n형 GaAs 기판(11)의 이면에는 n형 전극이, p형 콘택트층(24)에는 p형 전극이 각각 형성된 구성으로 되어 있다.
도 7은 본 실시예의 반도체 레이저장치의 광도파로층(13)에서 p형 콘택트층(24)까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도이다. 단, 도 7에서는 밴드구조에 대해서만 이해를 쉽게 하기 위해서, 활성층 이외의 각 층의 두께를 거의 균일화하여 나타내고 있다. 도 7에 나타내는 바와 같이, 광도파로층(15)과, p형(Al0.7Ga0.3)0.5In0.5P 결정으로 이루어진 p형 제 2 클래드층(17) 사이에 밴드갭이 광도파로층(15)보다도 크고 p형 제 2 클래드층(17)보다도 작은 p형 Al0.65Ga0.35As로 이루어진 제 1 클래드층(16)이 형성되어 있다. 여기서는, 광도파로층(15)의 p형 캐리어의 밀도를 1 ×1016㎝-3, p형 제 1 클래드층(16)의 캐리어밀도를 7 ×1017㎝-3, p형 제 2 클래드층(17)의 캐리어밀도를 7 ×1017㎝-3로 하고 있다.
도 7에 나타내는 바와 같이, 광도파로층(15)과 p형 제 1 클래드층(16)의 경 계부, p형 제 1 클래드층(16)과 p형 제 2 클래드층(17)의 경계부에는 각각 장벽높이 VD16, VD17의 스파이크(기생 배리어)가 생기고 있다. 즉, 제 1 실시예에서도 도 5에는 나타나 있지 않지만, 광도파로층(5)과 p형 제 1 클래드층(6) 사이의 가전자대단에는 큰 스파이크가 생기고 있다. 본 실시예는 이 가전자대단의 큰 스파이크를 2개의 작은 스파이크에 의해 완화한 것이다.
상기 반도체 레이저장치를 구성하는 부재 중 화합물 반도체층의 결정성장은 유기금속 기상에피택셜(이하 MOVPE라고 한다) 장치를 이용하여, 기본적으로는 제 1 실시예와 동일한 방법에 의해 행해진다.
그리고, 에피택셜 기판은 벽개에 의해 공진기 방향 즉 스트라이프방향의 길이가 800㎛의 레이저칩으로 분할되어 있다. 레이저칩이 상대향하는 2개의 벽개면 이른바 단면에, 단면보호 코팅으로서 비결정 실리콘 SiO2와의 다층막이 코팅된다. 또한, 높은 광출력을 얻기 위해서 레이저칩의 후단면을 고반사율(90%)이 되도록, 레이저칩의 전단면을 저반사율(10%)이 되도록 비대칭 코팅이 실시되어 있다.
본 실시예의 반도체 레이저장치에 의하면, p형 제 2 클래드층(17)이 p형(Al0.7Ga0.3)0.5In0.5P에 의해 구성되어 있기 때문에, 제 1 실시예에서 설명한 바와 같이 활성층(14)과 p형 제 2 클래드층(17)의 전도대단에서의 포텐셜차 △Ec를 크게 취할 수 있다. 따라서, 본 실시예의 반도체 레이저장치는 제 1 실시예와 마찬가지로, 활성층(14)으로의 전자의 봉쇄효율이 향상되어, 광출력의 향상을 도모할 수 있다.
더불어, 본 실시예에서는 광도파로층(15)과 p형 제 2 클래드층(17) 사이에 양자의 밴드갭의 중간적인 밴드갭을 갖는 p형 Al0.65Ga0.35As로 이루어진 p형 제 1 클래드층(16)이 개재되어 있기 때문에, 가전자대단에 발생하는 스파이크(기생 배리어)에 의한 장벽높이를 낮게 억제할 수 있다. 즉, 본 실시예의 반도체 레이저장치에 있어서는, p형 제 1 클래드층(16)과 p형 제 2 클래드층(17) 사이에 인가해야 하는 바이어스전압을 저감할 수 있기 때문에, 반도체 레이저장치의 동작전압을 저감할 수 있다.
또한, 이와 같이 활성층(14)으로의 전자의 봉쇄효율의 향상작용과, 반도체 레이저장치의 동작전압의 저감작용이 어울려, 반도체 레이저장치의 발열을 억제할 수 있고, 반도체 레이저장치의 출력을 한층 더 높게 할 수 있다.
본 실시예의 반도체 레이저장치에 있어서, 광학손상(COD) 레벨은 350㎽ 이상이고, 광출력을 200㎽로 하였을 때의 동작전압은 2.1V이며, 광출력이 350㎽에 이르기까지 열포화현상은 관측되지 않았다.
다음에, 본 실시예의 반도체 레이저장치에 대해서 광도파로층(15)에서 p형 제 2 클래드층(17)까지의 각 층에 관하여, 전도대 및 가전자대에서의 포텐셜차를 검토하고, 그것이 반도체 레이저장치의 특성에 어떻게 영향을 주는가를 의론한다.
-전도대에서의 포텐셜차의 검토-
본 실시예의 반도체 레이저장치에 있어서도, 제 1 실시예와 마찬가지로, 활성층(14)과 장벽높이 규정용의 p형 제 2 클래드층(17)의 전도대단에서의 포텐셜차 △Ec는 390meV이다. 즉, 본 발명의 반도체 레이저장치는 종래의 AlxGa1-xAs계의 재료만으로 구성된 반도체 레이저장치와 비교하여 p형 클래드층(p형 제 2 클래드층(17))과 활성층의 포텐셜차 △Ec가 크고, 그것이 활성층(14)으로의 전자의 봉쇄효율을 종래의 반도체 레이저장치와 비교하여 크게 할 수 있는 것이라고 생각된다.
-가전자대에 발생하는 스파이크에 의한 장벽높이의 검토-
도 7에 나타내는 바와 같이, 광도파로층(15)과 장벽높이 규정용의 p형 제 2 클래드층(17) 사이에, p형 Al0.65Ga0.35As로 이루어진 제 1 스파이크 완화용의 p형 제 1 클래드층(16)이 개재되어 있는 경우, 가전자대에는 이하의 장벽높이를 갖는 스파이크가 발생한다. 광도파로층(15)과 p형 제 1 클래드층(16) 사이의 스파이크에 의한 장벽높이 VD16은 0.130eV이다. p형 제 1 클래드층(16)과 p형 제 2 클래드층(17) 사이의 스파이크에 의한 장벽높이 VD17은 0.123eV이다. 이들 값은 p형 제 1 클래드층(16)을 이용하지 않는 경우, 즉 제 1 실시예의 광도파로층(5)과 p형 제 1 클래드층(6) 사이의 스파이크에 의한 장벽높이 0.29e에 비하여 작다. 즉, 광도파로층(15)과 p형 제 2 클래드층(17) 사이에 p형 Al0.65Ga0.35As로 이루어진 p형 제 1 클래드층(16)이 개재되어 있음으로써, 가전자대에 발생하는 스파이크에 의한 장벽높이를 낮게 억제할 수 있음을 나타내고 있다.
또한, 도 7에 나타내는 바와 같이, p형 제 2 클래드층(17)과 p형 콘택트층(24) 사이에 배치된 각 층 사이에는 각각 스파이크에 의한 장벽높이 VD22 또는 밴드 불연속량 △Ev18, △Ev19, △Ev20, △Ev23, △Ev24가 생기고 있다.
또, 스파이크에 의한 장벽높이는 가전자대단의 밴드 불연속량 △Ev와 불순물농도에 따라서 변한다. 그러나, 실제로 레이저의 기능을 유지하기 위해서는 불순물농도는 거의 변경할 수 없기 때문에, 화합물 반도체의 조성에 의해서 정해지는 가전자대단의 밴드 불연속량 △Ev에 따라서 변화하게 된다.
또한, 제 1 스파이크 완화용 p형 클래드층은 단수일 필요는 없고 복수개 존재하여도 된다.
-p형 제 1 클래드층(16)의 적당한 Al 조성의 검토-
다음에, 광도파로층(15)과 p형 제 2 클래드층(17) 사이에 개재하는 p형 제 1 클래드층(16)의 Al 조성비 x의 설정에 대해서 고찰한다. 여기서는, p형 제 1 클래드층(16)으로서 p형 AlxGa1-xAs를 이용하고, Al 조성비 x를 파라미터로 하여, 가전자대에 발생하는 스파이크에 의한 장벽높이를 조사하였다. 그 경우, 광도파로층(15)의 p형 캐리어의 밀도를 1 ×1016㎝-3, p형 제 1 클래드층(16)의 캐리어밀도를 7 ×1017㎝-3, p형 제 2 클래드층(17)의 캐리어밀도를 7 ×1017㎝-3 로 고정하고 있다.
도 8은 p형 제 1 클래드층(16)의 Al 조성비 x와 가전자대에 발생하는 스파이크에 의한 장벽높이의 관계를 나타내는 도면이다. 도 8에서 실선곡선은 광도파로층(15)과 p형 제 1 클래드층(16) 사이의 스파이크에 의한 장벽높이 VD16을 나타내고, 파선곡선은 p형 제 1 클래드층(16)과 p형 제 2 클래드층(17) 사이의 스파이크에 의한 장벽높이 VD17를 나타내고 있다. p형 제 1 클래드층(16)의 Al 조성비 x가 비교적 작은 범위에서는 장벽높이 VD17이 장벽높이 VD16보다도 커진다. 반대로, p형 제 1 클래드층(16)의 Al 조성비 x가 비교적 큰 범위에서는 장벽높이 VD16이 장벽높이 VD17보다도 커진다. 동작전압(임계값전압)을 될 수 있는 한 작게 하기 위해서는 각 장벽높이 VD16, VD17의 최대값이 가장 작은 것이 바람직하다. 따라서, 각 장벽높이 VD16, VD17이 동일해지는 점, 즉 x = 0.65 부근에 p형 제 1 클래드층(16)의 Al 조성비 x를 설정하면 된다.
-p형 제 1 클래드층(16) 및 p형 제 2 클래드층(17)의 내부에 발생하는 공핍층 영향의 검토-
도 9는 p형 제 1 클래드층(16)의 Al 조성비 x와, p형 제 1 클래드층(16)에 형성되는 공핍층의 길이 L1(도 7 참조) 및 축적층의 길이 L2(도 7 참조)의 합(L1+L2)의 관계를 나타내는 도면이다. 도 9에서 알 수 있는 바와 같이, 동작전압(임계값전압) 저감을 위해 x = 0.65를 선택하면, L1+L2 = 21㎚가 된다. 활성층(14)으로의 전자의 봉쇄효율을 향상시키기 위해서는 전도대단에 형성되는 전자에 대한 장벽높이를 최대로 하는 것이 좋지만, p형 제 1 클래드층(16)의 두께를 (L1+L2)보다 작게 하면, 실제로는 공핍층 및 축적층의 내부전계의 영향에 의해서 전자에 대한 장벽높이를 최대로 할 수 없다. 그 때문에, p형 제 1 클래드층(16)의 두께를 (L1+L2)로 하는 것이 바람직하다. 그래서, 본 실시예의 반도체 레이저장치에서는, p형 제 1 클래드층(16)의 두께를 25㎚로 하고 있다.
마찬가지로, p형 제 2 클래드층(17)의 두께도 그 내부에 발생하는 공핍층의 길이 L3과 축적층의 길이 L4와의 합계(도 7 참조)를 고려하여 정하는 것이 바람직하다. 본 실시예의 조건하에서는, p형 제 2 클래드층(17) 중에 형성되는 공핍층 길이 L3과 축적층길이 L4의 합계는 L3+L4 = 36㎚이다. 그리고, 이 두께 (L3+L4) 이하의 두께를 갖는 p형 제 2 클래드층(17)을 형성한 경우, 내부전계의 영향으로부터 전자에 대한 장벽높이를 최대로 할 수 없다. 그래서, 본 실시예의 반도체 레이저장치에서는 p형 제 2 클래드층(17)의 두께를 40㎚로 하였다.
-p형 제 1 클래드층(16)의 Al 조성비 x와 반도체 레이저장치의 동작전압의 관계-
광도파로층(15)과 p형 제 2 클래드층(17) 사이에 p형 AlxGa1-xAs로 이루어진 p형 제 1 클래드층(16)이 개재되어 있는 경우에, 반도체 레이저장치의 임계값전압이 어떻게 변화하는가를 검토한 바, 이미 설명한 바와 같이 x = 0.65 부근이 가장 동작전압이 작고, 2.1V였다.
다음에, p형 제 2 클래드층(17)에서 p형 콘택트층(24)까지의 사이의 가전자대에서의 포텐셜차가 반도체 레이저장치의 특성에 어떻게 영향을 주는가를 아래에 의론한다.
p형 제 2 클래드층(17)에서 p형 콘택트층(24)까지의 사이에서는 가전자대에 서의 포텐셜차 △Ev가 0.5eV 정도 존재한다. 따라서, p형 제 2 클래드층(17)에 직접 접하는 p형 콘택트층(24)을 형성한 경우, p전극측으로부터 유입한 정공이 이 장벽을 넘기 위해서는 큰 바이어스전압이 필요하게 된다. 따라서, p형 제 2 클래드층(17)과 p형 콘택트층(24) 사이에 복수의 p형 층을 삽입하여, 전체로서의 △Ev를 작게 하는 것이 바람직하다. 그래서, 본 실시예의 반도체 레이저장치에서는, p형 제 2 클래드층(17)과 p형 콘택트층(24) 사이에 p형 제 3 클래드층(18), p형 제 4 클래드층(19), 에칭 정지층(20), p형 제 5 클래드층(22) 및 p형 제 6 클래드층(23)을 삽입하고 있다. 그 결과, 본 실시예의 반도체 레이저장치의 p형 제 2 클래드층(37)과 p형 콘택트층(42) 사이에 발생하는 각 스파이크에 의한 장벽높이 V 또는 밴드 불연속량 △Ev는 0.15eV 이하이다.
또, 제 2 스파이크 완화용 p형 클래드층을 반드시 3개 형성할 필요는 없고, 제 2 스파이크 완화용 p형 클래드층을 1개, 2개 또는 4개 이상 형성하여도 된다.
또, 본 실시예의 반도체 레이저장치에 있어서, 광도파로층(15)과 p형 제 2 클래드층(17) 사이에 p형 제 1 클래드층(16) 대신에, Al 조성비 x가 단계적으로 다른 p형 AlxGa1-xAs로 이루어진 2층 이상의 p형 클래드층이나, Al 조성비 x가 거의 연속적으로 변화하는 p형 AlxGa1-xAs로 이루어진 p형 클래드층을 이용하여도 가전자대에서의 스파이크 높이를 작게 할 수 있다.
(제 3 실시예)
도 10은 본 발명의 제 3 실시예에 관한 반도체 레이저장치의 스트라이프방향 에 대하여 직교하는 방향의 단면도이다. 도 10에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치는 n형 GaAs 기판(31) 위에, n형 Al0.5Ga0.5As 결정으로 이루어진 두께 3㎛의 n형 클래드층(32)과, Al0.3Ga0.7As 결정으로 이루어진 두께 50㎚의 광도파로층(33)과, GaAs 결정으로 이루어진 두께 3㎚의 단일 양자웰형의 활성층(34)과, Al0.3Ga0.7As 결정으로 이루어진 두께 50㎚의 광도파로층(35)과, p형 (Al0.2Ga0.8)0.5In0.5P 결정으로 이루어진 두께 25㎚의 제 1 스파이크 완화용의 p형 제 1 클래드층(36)과, p형 (Al0.7Ga0.3)0.5In0.5P 결정으로 이루어진 두께 40㎚의 장벽높이 규정용의 p형 제 2 클래드층(37)과, p형 (Al0.65Ga0.35)0.5In0.5P 결정으로 이루어진 두께 40㎚의 p형 제 3 클래드층(38)과, n형 Al0.7Ga0.3As 결정으로 이루어지고 스트라이프형상의 창부(39a)를 갖는 두께 700㎚의 전류블록층(39)과, 전류블록층(39)의 창부(39a)를 메우고 전류블록층(39) 위에 연장되는 p형 Al0.5Ga0.5As 결정으로 이루어진 최대두께 2.5㎛의 p형 제 5 클래드층(40)과, p형 Al0.25Ga0.75As 결정으로 이루어진 두께 40㎚의 p형 제 6 클래드층(41)과, p형 GaAs 결정으로 이루어진 두께 2.5㎛의 p형 콘택트층(42)을 순차 형성하여 구성되어 있다. 또, 도시하지 않지만, n형 GaAs 기판(31)의 이면에는 n전극이, p형 콘택트층(42)에는 p전극이 각각 형성되어 있다.
도 11은 본 실시예의 반도체 레이저장치의 광도파로층(35)에서 p형 콘택트층(42)까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도이다. 단, 도 11에서는 밴드구조에 대해서만 이해를 쉽게 하기 위해서, 활성층 이외의 각 층의 두께를 거의 균일화하여 나타내는 동시에, 활성층(34)이나 광도파로층(33)의 도시를 생략하고 있다. 도 11에 나타내는 바와 같이, 광도파로층(35)과, p형 (Al0.7Ga0.3)0.5In0.5P 결정으로 이루어진 p형 제 2 클래드층(37) 사이에, 밴드갭이 광도파로층(15)보다도 크고 p형 제 2 클래드층(37)보다도 작은 p형 (Al0.2Ga0.8)0.5In0.5P로 이루어진 제 1 클래드층(36)이 형성되어 있다. 여기서는, 광도파로층(35)의 p형 캐리어의 밀도를 1 ×1016㎝-3, p형 제 1 클래드층(36)의 캐리어밀도를 7 ×1017㎝-3, p형 제 2 클래드층(37)의 캐리어밀도를 7 ×1017㎝-3로 하고 있다.
도 11에 나타내는 바와 같이, 광도파로층(35)과 p형 제 1 클래드층(36)의 경계부, p형 제 1 클래드층(36)과 p형 제 2 클래드층(37)의 경계부에는 각각 장벽높이 VD36, VD37의 스파이크(기생 배리어)가 생기고 있다. 즉, 제 1 실시예에서도 도 5에는 도시되어 있지 않지만, 광도파로층(5)과 p형 제 1 클래드층(6) 사이의 가전자대단에는 큰 스파이크가 생기고 있다. 본 실시예는 이 가전자대단의 큰 스파이크를 2개의 작은 스파이크에 의해 완화한 것이다.
또한, 도 11에 나타내는 바와 같이, p형 제 2 클래드층(37)과 p형 콘택트층(42) 사이에 배치된 각 층 사이에는 각각 스파이크에 의한 밴드 불연속량 △Ev38, △Ev40, △Ev41, △Ev42가 생기고 있다.
또, 스파이크에 의한 장벽높이는 가전자대단의 밴드 불연속량 △Ev와 불순물농도에 따라서 변한다. 그러나, 실제로 레이저의 기능을 유지하기 위해서는 불순물농도는 거의 변경할 수 없기 때문에, 화합물 반도체의 조성에 의해서 정해지는 가전자대단의 밴드 불연속량 △Ev에 따라서 변화하게 된다.
또한, 제 1 스파이크 완화용 p형 클래드층은 단수일 필요는 없고 복수개 존재하고 있어도 된다.
상기 반도체 레이저장치를 구성하는 부재 중 화합물 반도체층의 결정성장은 유기금속 기상에피택셜(이하 MOVPE라고 한다) 장치를 이용하여 기본적으로는 제 1 실시예와 동일한 방법에 의해 행해진다.
그리고, 에피택셜 기판은 벽개에 의해 공진기 방향, 즉 스트라이프방향의 길이가 800㎛의 레이저칩으로 분할되어 있다. 레이저칩이 상대향하는 2개의 벽개면, 이른바 단면에 단면보호 코팅으로서 비결정 실리콘과 SiO2의 다층막이 코팅된다. 또한, 높은 광출력을 얻기 위해서 레이저칩의 후단면을 고반사율(90%)이 되도록, 레이저칩의 전단면을 저반사율(10%)이 되도록 비대칭 코팅이 실시되고 있다.
본 실시예의 반도체 레이저장치에 의하면, 제 1, 제 2 실시예와 마찬가지로, p형 제 2 클래드층(37)이 p형 (Al0.7Ga0.3)0.5In0.5P에 의해 구성되어 있기 때문에, 제 1 실시예에서 설명한 바와 같이, 활성층(34)과 p형 제 2 클래드층(37)의 전도대단에서의 포텐셜차 △Ec를 크게 취할 수 있다. 따라서, 본 실시예의 반도체 레이저장치는 제 1, 제 2 실시예와 마찬가지로, 활성층(34)으로의 전자의 봉쇄효율이 향 상되어, 광출력의 향상을 도모할 수 있다.
또한, 광도파로층(35)과 p형 제 2 클래드층(37) 사이에 양자의 밴드갭의 중간적인 밴드갭을 갖는 p형 (Al0.2Ga0.8)0.5In0.5P로 이루어진 p형 제 1 클래드층(36)을 이용하고 있기 때문에, 제 2 실시예와 마찬가지로, 가전자대에 발생하는 스파이크에 의한 장벽높이를 낮게 억제할 수 있다. 즉, 본 실시예의 반도체 레이저장치에서는, p형 제 1 클래드층(36)과 p형 제 2 클래드층(37) 사이에 인가해야 하는 바이어스전압을 저감할 수 있기 때문에, 반도체 레이저장치의 동작전압을 저감할 수 있다.
또한, 이와 같이 활성층(34)으로의 전자의 봉쇄효율의 향상작용과, 반도체 레이저장치의 동작전압의 저감작용이 어울려, 반도체 레이저장치의 발열을 억제할 수 있고, 반도체 레이저장치의 출력을 한층 더 높게 할 수 있다.
또한, 제 2 실시예에서는 전류블록층(21)의 창부(21a)를 형성하기 위한 에칭시에 Al0.7Ga0.3As로 이루어진 전류블록층(21)과의 선택적 에칭이 가능한 막으로서, 동일한 AlGaAs (Al 조성비 x가 작은 Al0.2Ga0.8As)로 이루어진 에칭 정지층(20)을 형성할 필요가 있었다. 그것에 대하여, 본 실시예에서는 (Al0.65Ga0.35)0.5In0.5P 결정으로 이루어진 p형 제 3 클래드층(38)을 형성하고 있기 때문에, AlGaAs로 이루어진 전류블록층(39)과의 선택 에칭은 용이하다. 제 2 실시예에서는 나중에 자세하게 설명하는 바와 같이, 에칭 정지층(20)이 에칭되어 막두께에 편차가 생김으로써, 빔확산각의 큰 변화량이 생기고 있지만, 본 실시예에서는 이러한 빔확산각의 변화를 작게 억제할 수 있다.
본 실시예의 반도체 레이저장치에서는 광학손상(COD) 레벨은 350㎽ 이상이고, 광출력을 200㎽로 하였을 때의 동작전압은 2.1V이며, 광출력이 350㎽에 도달하기까지 열포화현상은 관측되지 않았다.
다음에, 본 실시예의 반도체 레이저장치에 대해서 광도파로층(35)에서 p형 제 2 클래드층(37)까지의 각 층에 관하여, 전도대 및 가전자대에서의 포텐셜차를 검토하고, 그것이 반도체 레이저장치의 특성에 어떻게 영향을 주는가를 의론한다.
-가전자대에 발생하는 스파이크에 의한 장벽높이의 검토-
도 11에 나타내는 바와 같이, 광도파로층(35)과 p형 제 2 클래드층(37) 사이에 p형 (Al0.2Ga0.8)0.5In0.5P로 이루어진 p형 제 1 클래드층(36)이 개재되어 있는 경우, 가전자대에는 이하의 장벽높이를 갖는 스파이크가 발생한다. 광도파로층(35)과 p형 제 1 클래드층(36) 사이의 스파이크에 의한 장벽높이 VD36은 0.132eV이다. p형 제 1 클래드층(36)과 p형 제 2 클래드층(37) 사이의 스파이크에 의한 장벽높이 VD37은 0.121eV이다. 이들 값은 p형 제 1 클래드층(16)을 이용하지 않는 경우, 즉 제 1 실시예의 광도파로층(5)과 p형 제 1 클래드층(6) 사이의 스파이크에 의한 장벽높이 0.29e에 비하여 작다. 즉, 광도파로층(35)과 p형 제 2 클래드층(37) 사이에 p형 Al0.65Ga0.35As로 이루어진 p형 제 1 클래드층(36)이 개재되어 있음으로써, 가전자대에 발생하는 스파이크에 의한 장벽높이를 낮게 억제할 수 있는 것을 나타내고 있다.
-p형 제 1 클래드층(36)의 적당한 Al 조성의 검토-
광도파로층(35)과 p형 제 2 클래드층(37) 사이에 개재되는 p형 제 1 클래드층(36)의 Al 조성비 y의 설정에 대해서 고찰한다. 여기서는, p형 제 1 클래드층(36)으로서 p형 AlxGa1-xAs를 이용하고, Al 조성비 x를 파라미터로 하여, 가전자대에 발생하는 스파이크에 의한 장벽높이를 조사하였다. 그 경우, 광도파로층(35)의 p형 캐리어의 밀도를 1 ×1016㎝-3, p형 제 1 클래드층(36)의 캐리어밀도를 7 ×1017㎝-3, p형 제 2 클래드층(37)의 캐리어밀도를 7 ×1017㎝ -3로 고정하고 있다.
도 12는 p형 제 1 클래드층(36)의 Al 조성비 x와 가전자대에 발생하는 스파이크에 의한 장벽높이의 관계를 나타내는 도면이다. 도 12에서, 실선곡선은 광도파로층(35)과 p형 제 1 클래드층(36) 사이의 스파이크에 의한 장벽높이 VD36을 나타내고, 파선곡선은 p형 제 1 클래드층(36)과 p형 제 2 클래드층(37) 사이의 스파이크에 의한 장벽높이 VD37을 나타내고 있다. p형 제 1 클래드층(36)의 Al 조성비 x가 매우 작은 범위에서는 스파이크에 의한 장벽높이 VD37이 스파이크에 의한 장벽높이 VD36보다도 커진다. 반대로, 그 이외의 범위에서는 스파이크에 의한 장벽높이 VD36이 스파이크에 의한 장벽높이 VD37보다도 커진다. 동작전압(임계값전압)을 될 수 있는 한 작게 하기 위해서는 각 스파이크에 의한 장벽높이 VD36, VD37의 최대값이 가장 작은 것이 바람직하다. 따라서, 각 스파이크에 의한 장벽높이 VD36, VD37이 동일해지는 점, 즉 x = 0.2 부근에 p형 제 1 클래드층(36)의 Al 조성비 x를 설정하면 된다.
-p형 제 1 클래드층(16) 및 p형 제 2 클래드층(17)의 내부에 발생하는 공핍층의 영향의 검토-
도 13은 p형 제 1 클래드층(36)의 Al 조성비 x와, p형 제 1 클래드층(36)에 형성되는 공핍층의 길이 L11(도 11 참조) 및 축적층의 길이 L12(도 11 참조)의 합(L11+ L12)의 관계를 나타내는 도면이다. 도 13에서 알 수 있는 바와 같이, 동작전압(임계값전압) 저감을 위해 x = 0.2를 선택하면, L11+L12 = 21㎚이 된다. 활성층(34)으로의 전자의 봉쇄효율을 향상시키기 위해서는 전도대단에 형성되는 전자에 대한 장벽높이를 최대로 하는 것이 좋지만, p형 제 1 클래드층(36)의 두께를 (L11+L12)보다 작게 하면, 실제로는 공핍층 및 축적층의 내부전계의 영향에 의해서 전자에 대한 장벽높이를 최대로 할 수 없다. 그 때문에, p형 제 1 클래드층(36)의 두께를 (L11+L12)로 하는 것이 바람직하다. 그래서, 본 실시예의 반도체 레이저장치에서는 p형 제 1 클래드층(36)의 두께를 25㎚로 하고 있다.
마찬가지로, p형 제 2 클래드층(37)의 두께도 그 내부에 발생하는 공핍층의 길이 L13과 축적층의 길이 L14와의 합계(도 11 참조)를 고려하여 정하는 것이 바람직하다. 본 실시예의 조건하에서는, p형 제 2 클래드층(37) 중에 형성되는 공핍층 길이 L13과 축적층 길이 L14의 합계는 L13+L14 = 36㎚이다. 그리고, 이 두께 (L13+L14) 이하의 두께를 갖는 p형 제 2 클래드층(37)을 형성한 경우, 내부전계의 영향으로부터 전자에 대한 장벽높이를 최대로 할 수 없다. 그래서, 본 실시예의 반도체 레이저장치에서는 p형 제 2 클래드층(37)의 두께를 40㎚로 하였다.
-p형 제 1 클래드층(36)의 Al 조성비 x와 반도체 레이저장치의 동작전압의 관계-
광도파로층(35)과 p형 제 2 클래드층(37) 사이에 p형 (AlxGa1-x)0.5In0.5 P로 이루어진 p형 제 1 클래드층(36)이 개재되어 있는 경우, 반도체 레이저장치의 동작전압이 어떻게 변화하는가를 검토한 바, y = 0.20 부근이 가장 동작전압이 작고, 2.1V였다.
다음에, p형 제 2 클래드층(37)에서 p형 콘택트층(42)까지의 사이의 가전자대에서의 포텐셜차가 반도체 레이저장치의 특성에 어떻게 영향을 주는가를 아래에 의론한다.
p형 제 2 클래드층(37)에서 p형 콘택트층(42)까지의 사이에서는 가전자대에서의 포텐셜차 △Ev가 0.5eV 정도 존재한다. 따라서, p형 제 2 클래드층(37)에 직접 접하는 p형 콘택트층(42)을 형성한 경우, p전극측으로부터 유입한 정공이 이 장벽을 넘기 위해서는 큰 바이어스전압이 필요하게 된다. 따라서, p형 제 2 클래드층(37)과 p형 콘택트층(42) 사이에 복수의 p형 층을 삽입하여, 전체로서의 △Ev를 작게 하는 것이 바람직하다. 그래서, 본 실시예의 반도체 레이저장치에서는, p형 제 2 클래드층(37)과 p형 콘택트층(42) 사이에 각각 제 2 스파이크 완화용 p형 콘택트층으로서 기능하는 p형 제 3 클래드층(38), p형 제 5 클래드층(40) 및 p 형 제 6 클래드층(41)을 삽입하고 있다. 그 결과, 도 11에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치의 p형 제 2 클래드층(37)과 p형 콘택트층(42) 사이에 발생하는 각 스파이크에 의한 장벽높이 V 또는 밴드 불연속량 △Ev는 0.15eV 이하이다.
또, 제 2 스파이크 완화용 p형 클래드층을 반드시 3개 형성할 필요는 없고, 제 2 스파이크 완화용 p형 클래드층을 1개, 2개 또는 4개 이상 형성하여도 된다.
또, 본 실시예에 나타낸 반도체 레이저장치의 구조에서는 제 2 실시예의 반도체 레이저장치에 나타내는 바와 같은 에칭 정지층을 형성할 필요가 없다. p형 제 3 클래드층(38)이 에칭 정지층의 기능을 갖기 때문이다. 제 2 실시예의 반도체 레이저장치에서는 AlGaAs로 이루어진 전류블록층(21) 아래에 Al 조성비 x가 작은 AlGaAs (Al0.2Ga0.8As)로 이루어진 에칭 정지층(20)을 형성하고, 전류블록층(21)과 에칭 정지층(20)의 Al 조성의 차이에 기인하는 에칭속도의 차이, 즉 에칭 선택비를 이용하여 전류블록층(21)의 선택적 에칭을 행하고 있다. 그러나, 제 1 실시예에서는 전류블록층(21)과 에칭 정지층(20)이 동일한 AlGaAs계의 재료로 이루어지기 때문에, 에칭 선택비를 크게 확보할 수 없어, 선택적 에칭종료 후의 에칭 정지층(20) 중 전류블록층의 창부에 위치하는 부분의 두께가 약간 얇아진다. 이것에 기인하여, 반도체 레이저장치에 있어서 레이저 빔의 확산각에 편차가 발생하고, 수율이 저하되는 경우가 있었다. 이것에 대하여, 본 실시예에서는 p형 제 3 클래드층(38)과 전류블록층(39)은 서로 다른 재료인 AlGaInP와 AlGaAs에 의해 구성되어 있기 때문에, p형 제 3 클래드층(38)과 전류블록층(39) 사이의 에칭 선택비를 크게 확보할 수 있어, p형 제 3 클래드층(38)의 두께의 편차를 억제할 수 있다. 그것에 의하여, p형 제 3 클래드층(38)의 막두께 변화에 기인하는 빔확산각의 변화량도 작아져, 반도체 레이저장치의 제품수율이 향상된다. 예를 들면, 제 2 실시예에 관한 본 발명의 반도체 레이저장치에서는 수평확산각의 편차폭, 수직확산각의 편차폭은 모두 1°정도인 것에 대하여, 본 실시예에 관한 본 발명의 반도체 레이저장치에서는 수평확산각의 편차폭, 수직확산각의 편차폭은 모두 0.5°이하로 억제된다.
또, 본 실시예의 반도체 레이저장치에 있어서 광도파로층(35)과 p형 제 2 클래드층(37) 사이에 p형 제 1 클래드층(36) 대신에, Al 조성비 x가 단계적으로 다른 p형 (AlxGa1-x)0.5In0.5P로 이루어진 2층 이상의 p형 클래드층이나, Al 조성비 x가 거의 연속적으로 변화하는 p형 (AlxGa1-x)0.5In0.5P로 이루어진 p형 클래드층을 이용하여도 가전자대에서의 스파이크에 의한 장벽높이를 작게 할 수 있다.
(제 4 실시예)
도 14는 본 발명의 제 4 실시예에 관한 반도체 레이저장치의 스트라이프방향에 대하여 직교하는 방향의 단면도이다. 도 14에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치는 제 2 실시예의 반도체 레이저장치에 있어서 제 1 스파이크 완화용의 p형 제 1 클래드층(16) 대신에, Al 조성비 z1이 연속적으로 변화하는 두께 30㎚의 Alz1Ga1-z1As로 이루어진 p형 제 1 클래드층(51)을 이용하고, 제 2 스파이크 완화용의 p형 제 3 클래드층(18) 및 p형 제 4 클래드층(19) 대신에, Al 조성비 z2 가 연속적으로 변화하는 두께 40㎚의 Alz2Ga1-z2As로 이루어진 p형 제 3 클래드층(52)을 이용하며, 또한 에칭 정지층(20) 대신에, P형 Al0.2Ga0.8As로 이루어진 두께 10㎚의 에칭 정지층(53)을 이용하고, p형 제 6 클래드층(23) 대신에, 조성비 z3이 연속적으로 변화하는 두께 40㎚의 Alz3Ga1-z3As로 이루어진 p형 제 6 클래드층(54)을 이용하여 구성되어 있다. 본 실시예의 반도체 레이저장치의 그 밖의 구성은 제 2 실시예의 반도체 레이저장치에서 설명한 바와 같고, 도 6과 동일한 부호를 부여하여 설명을 생략한다.
또, p형 제 1 클래드층(51)에서의 Al 조성비 z1은 광도파로층(15)에서 p형 제 2 클래드층(17)에 이르기까지, p형 제 1 클래드층(51)의 두께위치에 거의 비례시켜 0.3에서 1까지 변화시켰다. 또한, p형 제 3 클래드층(52)에서의 Al 조성비 z2는 p형 제 2 클래드층(17)에서 에칭 정지층(53)에 이르기까지, p형 제 3 클래드층(52)의 두께위치에 거의 비례시켜 1에서 0.2까지 변화시켰다. 게다가, p형 제 6 클래드층(54)에서의 Al 조성비 z3은 p형 제 5 클래드층(22)에서 p형 콘택트층(24)에 이르기까지, p형 제 6 클래드층(54)의 두께위치에 거의 비례시켜 0.5에서 0까지 변화시켰다.
본 실시예의 반도체 레이저장치에 의하면, Al 조성비 z1이 연속적으로 변화하는 Alz1Ga1-z1As로 이루어진 p형 제 1 클래드층(51)을 이용하고 있기 때문에, 가전자대단에 발생하는 스파이크에 의한 장벽높이 또는 밴드 불연속량을 낮게 억제할 수 있다. 따라서, p형 제 1 클래드층(51)과 p형 제 2 클래드층(17) 사이에 인가해 야 하는 바이어스전압을 저감할 수 있고, 그것에 의하여 반도체 레이저장치의 동작전압을 저감할 수 있다.
또한, 본 실시예의 반도체 레이저장치에 의하면, 조성비 z2가 연속적으로 변화하는 Alz2Ga1-z2As로 이루어진 p형 제 3 클래드층(52)을 이용하고, 조성비 z3이 연속적으로 변화하는 Alz3Ga1-z3As로 이루어진 p형 제 6 클래드층(54)을 이용하고 있기 때문에, p형 제 2 클래드층(17)에서 p형 콘택트층(24)까지의 사이에 있어서, p형 제 3 클래드층(52)과 p형 제 2 클래드층(17)의 경계부, p형 제 3 클래드층(52)과 에칭 정지층(53)의 경계부, p형 제 6 클래드층(54)과 p형 제 5 클래드층(22)의 경계부 및 p형 제 6 클래드층(54)과 p형 콘택트층(24)의 경계부에서의 가전자대의 스파이크에 의한 장벽높이를 거의 0으로 할 수 있다.
도 15는 본 실시예의 반도체 레이저장치의 광도파로층(15)에서 p형 콘택트층(24)까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도이다. 도 15에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치에서는 에칭 정지층(53)과 p형 제 5 클래드층(22) 사이의 가전자대단에 높이 VD22 = 0.150eV의 스파이크가 존재하는 것 이외에는, 가전자대단에서의 스파이크가 거의 발생하고 있지 않다고 할 수 있다.
본 실시예의 반도체 레이저장치에서 광학손상(COD) 레벨은 350㎽ 이상이고, 광출력이 350㎽의 출력에 이르기까지 열포화현상은 관측되지 않았다. 또한, 본 실시예의 반도체 레이저장치에서, 광출력을 200㎽로 하였을 때의 동작전압은 2.0V이 고, 제 2 실시예의 반도체 레이저장치와 비교하여 동작전압을 0.1V만큼 저감시킬 수 있었다. 본 실시예에서 제 2 실시예의 반도체 레이저장치와 비교하여 동작전압을 0.1V만큼 저감시킬 수 있었던 이유는 p형 제 1 클래드층(51), p형 제 3 클래드층(52) 및 p형 제 6 클래드층(54)을 이용함으로써, 가전자대의 스파이크에 의한 장벽높이 V 또는 밴드 불연속량 △Ev를 거의 0으로 할 수 있었기 때문이라고 생각된다. 특히, 가전자대의 스파이크에 의한 장벽높이 △Ev를 가장 저감시킬 수 있는 p형 제 1 클래드층(51)이 동작전압 저감에 크게 기여한 것으로 생각된다.
(제 5 실시예)
도 16은 본 발명의 제 5 실시예에 관한 반도체 레이저장치의 스트라이프방향에 대하여 직교하는 방향의 단면도이다. 도 16에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치는 제 3 실시예의 반도체 레이저장치에 있어서 제 1 스파이크 완화용의 p형 제 1 클래드층(36) 대신에, Al 조성비 t1이 연속적으로 변화하는 두께 30㎚의 p형 (Alt1Ga1-t1)0.5In0.5P로 이루어진 p형 제 1 클래드층(61)을 이용하고, 제 2 스파이크 완화용의 p형 제 3 클래드층(38) 대신에, Al 조성비 t2가 연속적으로 변화하는 두께 40㎚의 p형 (Alt2Ga1-t2)0.5In0.5P로 이루어진 p형 제 3 클래드층(62)을 이용하며, 또한 제 2 스파이크 완화용의 p형 제 6 클래드층(41) 대신에, Al 조성비 t3이 연속적으로 변화하는 두께 40㎚의 Alt3Ga1-t3As로 이루어진 p형 제 6 클래드층(63)을 이용하여 구성되어 있다. 본 실시예의 반도체 레이저장치의 그 밖의 구성은 제 3 실시예의 반도체 레이저장치에서 설명한 바와 같고, 도 6과 동일한 부호를 부여하여 설명을 생략한다.
또, p형 제 1 클래드층(61)에서의 Al 조성비 t1은 광도파로층(35)에서 p형 제 2 클래드층(37)에 이르기까지, p형 제 1 클래드층(61)의 두께위치에 거의 비례시켜 0.15에서 0.7까지 변화시켰다. 또한, p형 제 3 클래드층(62)에서의 Al 조성비 t2는 p형 제 2 클래드층(37)에서 p형 제 5 클래드층(40)에 이르기까지, p형 제 3 클래드층(62)의 두께위치에 거의 비례시켜 0.7에서 0까지 변화시켰다. 게다가, p형 제 6 클래드층(63)에서의 Al 조성비 t3은 p형 제 5 클래드층(40)에서 p형 콘택트층(42)에 이르기까지, p형 제 6 클래드층(63)의 두께위치에 거의 비례시켜 0.5에서 0까지 변화시켰다.
본 실시예의 반도체 레이저장치에 의하면, 조성비 t1이 연속적으로 변화하는 p형 (Alt1Ga1-t1)0.5In0.5P로 이루어진 p형 제 1 클래드층(61)을 이용하고 있기 때문에, 가전자대에 발생하는 스파이크에 의한 장벽높이 V 또는 밴드 불연속량 △Ev를 낮게 억제할 수 있다. 그 결과, p형 제 1 클래드층(61)과 p형 제 2 클래드층(37) 사이에 인가해야 하는 바이어스전압을 저감할 수 있고, 그것에 의하여 반도체 레이저장치의 동작전압을 저감할 수 있다.
또한, 본 실시예의 반도체 레이저장치에 의하면, 조성비 t2가 연속적으로 변화하는 p형 (Alt2Ga1-t2)0.5In0.5P로 이루어진 p형 제 3 클래드층(62)을 이용하고, 조성비 t3이 연속적으로 변화하는 Alt3Ga1-t3으로 이루어진 p형 제 6 클래드층(63)을 이용하고 있기 때문에, p형 제 2 클래드층(37)에서 p형 콘택트층(42)까지의 사이에 있 어서, p형 제 3 클래드층(62)과 p형 제 2 클래드층(37)의 경계부, p형 제 3 클래드층(62)과 p형 제 5 클래드층(40)의 경계부, p형 제 6 클래드층(63)과 p형 제 5 클래드층(40)의 경계부 및 p형 제 6 클래드층(63)과 p형 콘택트층(42)의 경계부에서의 가전자대의 스파이크에 의한 장벽높이 V 또는 밴드 불연속량 △Ev를 거의 0으로 할 수 있다.
도 17은 본 실시예의 반도체 레이저장치의 광도파로층(35)에서 p형 콘택트층(42)까지의 전도대와 가전자대의 밴드 다이어그램을 나타내는 에너지밴드도이다. 도 17에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치에서는 광도파로층(35)과 p형 제 1 클래드층(61) 사이의 가전자대단에 장벽높이 VD61 = 0.1eV의 스파이크가 존재하는 것 이외에는, 가전자대단에서의 스파이크가 거의 발생하고 있지 않다고 할 수 있다.
본 실시예의 반도체 레이저장치에 있어서, 광학손상(COD) 레벨은 350㎽ 이상이고, 광출력이 350㎽의 출력에 이르기까지 열포화현상은 관측되지 않았다. 또한, 본 실시예의 반도체 레이저장치에 있어서, 광출력을 200㎽로 하였을 때의 동작전압은 2.0V이고, 제 3 실시예의 반도체 레이저장치와 비교하여 동작전압을 0.1V만큼 저감할 수 있었다. 본 실시예에 있어서, 제 3 실시예의 반도체 레이저장치와 비교하여 동작전압을 0.1V만큼 저감시킬 수 있었던 이유는 p형 제 1 클래드층(61), p형 제 3 클래드층(62) 및 p형 제 6 클래드층(63)을 이용함으로써, 가전자대의 스파이크에 의한 장벽높이 V 또는 밴드 불연속량 △Ev를 거의 0으로 할 수 있었기 때문이 라고 생각된다. 특히, 가전자대의 스파이크에 의한 장벽높이를 가장 저감시킬 수 있는 p형 제 1 클래드층(61)이 동작전압 저감에 크게 기여한 것으로 생각된다.
(제 6 실시예)
상기 제 1∼제 5 실시예에서는, 본 발명을 페브리-페로(FP) 공진기를 구비한 반도체 레이저장치에 적용한 예에 대해서 설명하였다. 그러나, 본 발명은 FP 공진기형 반도체 레이저장치 이외의 레이저장치에도 적용할 수 있다. 그 예로서, 이하 본 발명을 분포 브래그 반사(DBR : Distributed Bragg Reflector)형 반도체 레이저장치에 적용한 예인 제 6 실시예에 대해서 설명한다.
도 18은 본 발명의 제 6 실시예의 반도체 레이저장치의 구성을 개략적으로 나타내는 파단사시도이다. 도 18에 나타내는 바와 같이, 본 실시예의 반도체 레이저장치는 공진기의 길이방향으로 이득영역(70)과, 위상제어영역(71)과, DBR 영역(72)을 구비하고 있다. 즉, 이득영역(70)의 단면을 구성하는 벽개면(전면)과 DBR 영역(72)의 단면(후면)을 반사면으로 하는 공진기가 구성되어 있다. 이득제어영역(70)의 공진기 길이방향 길이는 500㎛이고, 위상제어영역(71)의 공진기 길이방향 길이는 300㎛이며, DBR 영역(72)의 공진기 길이방향 길이는 500㎛이다.
그리고, 본 실시예의 반도체 레이저장치는 이득영역(70)과, 위상제어영역(71)과, DBR 영역(72)에 걸쳐, n형 GaAs 기판(73) 위에, n형 Al0.5Ga0.5As 결정으로 이루어진 n형 클래드층(74)과, Al0.3Ga0.7 As 결정으로 이루어진 2개의 광도파로층에 의해 GaAs 결정으로 이루어진 단일 양자웰을 낀 구조의 활성층(75)과, p형 (Al0.7Ga0.3)0.5In0.5P 결정으로 이루어진 p형 제 1 클래드층(76)과, p형 Al0.2Ga0.8As 결정으로 이루어진 p형 제 2 클래드층(77)과, p형 Al0.5Ga 0.5As 결정으로 이루어진 p형 제 3 클래드층(78)과, p형 Al0.2Ga0.8As 결정으로 이루어진 에칭 정지층(79)과, n형 Al0.6Ga0.4As 결정으로 이루어지고 스트라이프형상의 창부를 갖는 전류블록층(80)과, p형 Al0.5Ga0.5As 결정으로 이루어진 p형 제 4 클래드층(81)과, p형 GaAs 결정으로 이루어진 p형 콘택트층(82)을 순차 형성하여 구성되어 있다.
여기서, 활성층(75) 중 위상제어영역(71) 및 DBR 영역(72)에 위치하는 부분은 불순물인 Zn의 도프에 의한 양자웰구조의 무질서화 처리가 실시되고 있고, 발진파장의 레이저에 대하여 거의 투명하게 되어 있다. 또한, 제 2 클래드층(77) 중 DBR 영역(72)에 위치하는 부분은 회절격자(77a)로 되어 있다.
또한, p형 콘택트층(82) 중 이득영역(70), 위상제어영역(71) 및 DBR 영역(72)의 각 경계부에 위치하는 부분은 에칭에 의해 제거되어 있고, p형 콘택트층(82)은 3개의 부분 82a, 82b, 82c로 전기적으로 분리되어 있다. 그리고, p형 콘택트층(82) 중 이득영역(70), 위상제어영역(71) 및 DBR 영역(72)에 위치하는 각 부분 82a, 82b, 82c 위에, 각각 이득제어영역전극(83), 위상제어영역전극(84) 및 DBR 영역전극(85)이 형성되어 있다. 또한, 도시하고 있지 않지만, n형 GaAs 기판(73)의 이면에는 n형 전극이 형성되어 있다.
즉, 이득영역(70), 위상제어영역(71) 및 DBR 영역(72)에 각각 개별적으로 전 류의 주입을 행하는 것이 가능하게 구성되어 있다. 따라서, 위상제어영역(71)과 DBR 영역(72)으로의 주입전류량을 개별적으로 제어함으로써, 레이저의 발진파장을 연속적으로 변화시킬 수 있다.
본 실시예와 같은 DBR형 반도체 레이저장치에 있어서는, DBR 영역(72)에 형성된 회절격자의 주기와 실효 굴절율에 의해서, 레이저의 발진파장을 제어할 수 있다. 그러나, DBR 영역(72) 및 위상제어영역(71)은 이득영역이 아니기 때문에, 도파손실이 발생한다. 그 때문에, 통상의 FP 공진기형 반도체 레이저장치에 비하여, 레이저발진에 필요한 주입 캐리어밀도는 커진다. 동작 캐리어밀도가 커지면, 활성층에서 클래드층으로의 캐리어의 오버플로가 많아지기 때문에, 온도특성이 저하되어, 고출력 동작이 곤란하게 된다. 그래서, 제 1∼제 5 실시예에서 설명한 바와 같이 장벽높이 규정용의 p형 클래드층을 AlGaInP에 의해 구성함으로써, 캐리어의 오버플로를 억제하여, 고출력동작을 실현할 수 있다.
-반도체 레이저장치의 평가-
본 실시예의 구조를 갖는 반도체 레이저장치와, 본 실시예의 반도체 레이저에서의 p형 제 1 클래드층(76) 대신에, 종래형의 p형 Al0.5Ga0.5As로 이루어진 p형 제 1 클래드층을 형성한 비교예의 반도체 레이저장치와의 특성을 평가하였다. 이 때, 측정을 간략화하기 위해서, 파장제어는 행하고 있지 않다. 즉, 위상제어영역(71) 및 DBR 영역(72)으로의 전류주입은 행하지 않고, 이득영역(70)에만 통전하였다.
그 결과, p형 제 1 클래드층(76)을 (Al0.7Ga0.3)0.5In0.5P에 의해 구성한 본 실 시예의 반도체 레이저장치에서는 발진파장 850㎚의 레이저의 광출력이 200㎽ 이상이 되는, 고출력동작이 실현되었다. COD 레벨은 220㎽였다. 한편, p형 제 1 클래드층을 Al0.5Ga0.5As에 의해 구성한 비교예의 반도체 레이저장치에서는 COD가 생기기까지의 광출력을 얻지 못하고, 120㎽ 부근에서 광출력이 포화되었다.
즉, 제 1 실시예에서 설명한 바와 같이, 이것은 활성층(74)의 위쪽의 클래드층인 p형 제 1 클래드층(76)을 (Al0.7Ga0.3)0.5In0.5P에 의해 구성하고 있음으로써, 전도대단에서의 캐리어의 오버플로가 억제되고, 높은 광출력이 얻어지는 것으로 생각된다. 또한, 활성층(74)의 위쪽의 클래드층인 p형 제 1 클래드층(76)을 (Al0.7Ga0.3)0.5In0.5P에 의해 구성하는 한편, 활성층(74)의 아래쪽의 클래드층인 n형 클래드층(74)을 AlGaAs에 의해 구성하고 있기 때문이라고 생각된다. 그 결과, 본 실시예의 반도체 레이저장치에서는 발열 중의 레이저칩의 발열을 억제할 수 있어, 고출력동작이 가능하게 되었다.
본 실시예에서는, 제 1 실시예를 DBR형 반도체 레이저장치에 적용한 예에 대해서 설명하였지만, 제 2∼제 5 실시예를 DBR형 반도체 레이저장치에 적용하여도, 각 실시예와 거의 동일한 효과를 발휘할 수 있다.
(그 밖의 실시예)
상기 각 실시예에서는 p형 클래드층을 활성층의 위쪽에, n형 클래드층을 활성층의 아래쪽에 각각 배치하였지만, p형 클래드층을 활성층의 아래쪽에, n형 클래드층을 활성층의 위쪽에 각각 배치하여도 된다.
본 발명의 제 1 반도체 레이저장치에 의하면, 활성층과 장벽규정용 p형 클래드층 사이의 전도대단의 포텐셜차의 확대에 의해 장벽규정용 클래드층으로의 전자의 오버플로를 저감할 수 있기 때문에, 활성층으로의 전자의 봉쇄효율을 향상할 수 있는 동시에, 활성층의 온도상승을 작게 할 수 있기 때문에, 공진기 단면의 온도상승을 방지할 수 있고, 공진기 단면에서의 광흡수를 작게 할 수 있어, COD를 일어나기 어렵게 할 수 있다.
본 발명의 제 2 반도체 레이저장치에 의하면, 활성층과 장벽규정용 p형 클래드층 사이의 전도대단의 포텐셜차에 따라서 발생하는 스파이크의 완화에 의해 동작전압의 저감을 도모할 수 있다.

Claims (30)

  1. 기판상에 형성된 레이저 발생영역인 활성층을 갖는 반도체 레이저장치에 있어서,
    상기 활성층의 위쪽 또는 아래쪽에 형성되고, 2 이상의 구성원소를 포함하는 제 1 반도체로 이루어진 n형 클래드층과,
    상기 활성층을 끼고 상기 n형 클래드층에 대향하는 측에 형성되고, 2 이상의 구성원소를 포함하는 제 2 반도체로 이루어진 장벽높이 규정용 p형 클래드층을 구비하며,
    상기 제 2 반도체는 상기 제 1 반도체보다도 많은 구성원소를 포함하고 있는 것을 특징으로 하는 반도체 레이저장치.
  2. 제 1항에 있어서,
    상기 장벽높이 규정용 p형 클래드층과 상기 활성층의 전도대단의 포텐셜차는 상기 n형 클래드층과 상기 활성층의 전도대단의 포텐셜차보다도 큰 것을 특징으로 하는 반도체 레이저장치.
  3. 제 1항에 있어서,
    상기 활성층은 AlGaAs 또는 GaAs에 의해 구성되어 있고,
    상기 장벽높이 규정용 p형 클래드층을 구성하는 제 2 반도체는 (AlxGa1-x)yIn1-yP (0
    Figure 112001025377212-pat00068
    x
    Figure 112001025377212-pat00069
    1, 0
    Figure 112001025377212-pat00070
    y
    Figure 112001025377212-pat00071
    1)로 나타나는 조성을 갖는 것을 특징으로 하는 반도체 레이저장치.
  4. 제 3항에 있어서,
    상기 장벽높이 규정용 p형 클래드층의 층두께가 10㎚ 이상 또한 300㎚ 이하인 것을 특징으로 하는 반도체 레이저장치.
  5. 제 3항에 있어서,
    상기 제 2 반도체의 Al 조성비 x는 0.3<x
    Figure 112001025377212-pat00072
    0.7의 범위 내에 있는 것을 특징으로 하는 반도체 레이저장치.
  6. 제 3항에 있어서,
    상기 제 2 반도체의 In 조성비 y는 0.45
    Figure 112001025377212-pat00073
    y
    Figure 112001025377212-pat00074
    0.55의 범위 내에 있는 것을 특징으로 하는 반도체 레이저장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 n형 클래드층을 구성하는 제 1 반도체는 Alx1Ga1-x1As (0
    Figure 112001025377212-pat00075
    x1
    Figure 112001025377212-pat00076
    1)로 나타나는 조성을 갖는 것을 특징으로 하는 반도체 레이저장치.
  8. 제 7항에 있어서,
    상기 제 1 반도체의 Al 조성비 x1은 0.2
    Figure 112001025377212-pat00077
    x1
    Figure 112001025377212-pat00078
    0.7의 범위 내에 있는 것을 특징으로 하는 반도체 레이저장치.
  9. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 활성층의 층두께는 0.5㎚ 이상 5㎚ 이하인 것을 특징으로 하는 반도체 레이저장치.
  10. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 장벽높이 규정용 p형 층을 끼고 상기 활성층에 대향하는 측에 형성되고, Alx2Ga1-x2As (0
    Figure 112006035937861-pat00079
    x2
    Figure 112006035937861-pat00080
    1)로 이루어진 반도체층을 추가로 구비하고 있는 것을 특징으로 하는 반도체 레이저장치.
  11. 제 1항에 있어서,
    상기 장벽높이 규정용 p형 클래드층은 상기 활성층의 위쪽에 형성되고, 구성원소로서의 인을 포함하고 있고,
    상기 활성층은 인을 포함하지 않는 반도체에 의해 구성되어 있는 것을 특징으로 하는 반도체 레이저장치.
  12. 제 11항에 있어서,
    상기 n형 클래드층은 상기 활성층의 아래쪽에 형성되고, 인을 포함하지 않는 반도체에 의해 구성되어 있는 것을 특징으로 하는 반도체 레이저장치.
  13. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    페브리-페로(FP) 공진기를 갖는 것을 특징으로 하는 반도체 레이저장치.
  14. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    분포 브래그 반사형(DBR) 구조를 갖는 것을 특징으로 하는 반도체 레이저장치.
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  28. 제 2항에 있어서,
    상기 장벽높이 규정용 p형 클래드층은 4 이상의 구성원소를 포함하는 것을 특징으로 하는 반도체 레이저장치.
  29. 제 28항에 있어서,
    상기 장벽높이 규정용 p형 클래드층은 상기 활성층의 상부에 형성되고,
    상기 n형 클래드층은 상기 활성층의 하부에 설치되며, 인을 포함하지 않는 반도체에 의해 구성되어 있는 것을 특징으로 하는 반도체 레이저장치.
  30. 제 2항에 있어서,
    상기 n형 클래드층의 열전도율이 상기 장벽높이 규정용 p형 클래드층의 열전도율보다 큰 것을 특징으로 하는 반도체 레이저장치.
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