KR100734457B1 - 반도체 레이저 소자 - Google Patents

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다께우찌구니오
노무라요스히꼬
하따마사유끼
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Abstract

릿지부를 갖는 p-클래드층 상에, 릿지부의 상면에 스트라이프형 개구부를 갖는 캐리어 축적 방지층, 저캐리어 농도층 및 n- 전류 블록층이 순서적으로 형성되어 있다. 저캐리어 농도층은 n-전류 블록층보다도 낮은 캐리어 농도를 갖는다. 캐리어 축적 방지층의 밴드갭은 p-클래드층의 밴드갭과 저캐리어 농도층의 밴드갭의 중간으로 설정된다. 혹은, n-캐리어 축적 방지층 상에 저캐리어 농도의 제1 전류 블록층 및 역도전형의 제2 전류 블록층이 형성되고, 역도전형의 제2 전류 블록층 상 및 p-콘택트층 상에 p-콘택트층이 형성되어 있다.
반도체 레이저, 전류 블록층, 릿지부, 클래드층, 캐리어 축적 방지층

Description

반도체 레이저 소자{SEMICONDUCTOR LASER DEVICE}
도 1은 본 발명의 제1 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도.
도 2는 도 1의 반도체 레이저 소자에 있어서의 p-클래드층, 캐리어 축적 방지층 및 저캐리어 농도층의 가전자대의 에너지 밴드도.
도 3은 도 1의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 4는 도 1의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 5는 도 1의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 6은 제1 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 7은 제1 실시예의 반도체 레이저 소자의 캐리어 축적 방지층에 도핑을 행한 경우의 차단 주파수의 개선 효과를 나타내는 도면.
도 8은 제2 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 9는 제3 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 10은 본 발명의 제4 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도.
도 11은 도 10의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 12는 도 10의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 13은 도 10의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 14는 제4 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 15는 제5 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 16은 제6 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 17은 본 발명의 제7 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도.
도 18은 도 17의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 19는 도 17의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 20은 제7 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 21은 제8 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 22는 제9 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 23은 본 발명의 제10∼제12 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도.
도 24는 도 23의 반도체 레이저 소자에 있어서의 p-클래드층, n-캐리어 축적 방지층 및 저캐리어 농도의 제1 전류 블록층의 에너지 밴드도.
도 25는 도 23의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 26은 도 23의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 27은 도 23의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 28은 본 발명의 제13 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도.
도 29는 본 발명의 제14 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도.
도 30은 도 29의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 31은 도 29의 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도.
도 32는 제14 실시예의 반도체 레이저 소자의 차단 주파수와 캐리어 축적 방지층의 두께와의 관계의 측정 결과를 나타내는 도면.
도 33은 본 발명의 원리 및 작용을 설명하기 위한 도면.
도 34는 종래의 반도체 레이저 소자의 구성을 나타내는 모식적 단면도.
도 35는 도 34의 반도체 레이저 소자에 있어서의 p형 클래드층 및 저캐리어 농도의 전류 블록층의 가전자대의 에너지 밴드도.
<도면의 주요 부분에 대한 부호의 설명>
1: n-GaAs 기판
2: n-클래드층
3: 가이드층
4: 양자 웰 활성층
5: 가이드층
6: p-클래드층
7: p-콘택트층
8: 캐리어 축적 방지층
9:저캐리어 농도층
10: n-전류 블록층
11: p-콘택트층
12: p측 전극
13: n측 전극
14: 발광층
15: 양자 웰층
16: 장벽층
본 발명은 전류 블록층을 갖는 반도체 레이저 소자에 관한 것이다.
종래부터 광 도파로를 형성하기 위해서 활성층에 평행한 방향으로 굴절율 차가 주어진 굴절율 도파 구조의 반도체 레이저 소자가 개발되고 있다. 도 34는 특개평8-222801호 공보에 기재된 종래의 반도체 레이저 소자의 모식적 단면도이다.
도 34의 반도체 레이저 소자(120)에 있어서는 n형 기판(121) 상에 n형 클래드층(122), 활성층(123), p형 클래드층(124) 및 p형 콘택트층(127)이 순서적으로 형성되고, p형 콘택트층(127) 및 p형 클래드층(124)이 에칭되고 릿지부 및 그 릿지부 양측에 평탄부가 형성되어 있다.
또한, p형 클래드층(124)의 릿지부의 양측의 평탄부 상에 저캐리어 농도의 제1 전류 블록층(125)이 형성되고, 저캐리어 농도의 제1 전류 블록층(125) 상에 n형 전류 블록층(126)이 형성되어 있다. p형 콘택트층(127) 상 및 n형 전류 블록층(126) 상에 p형 콘택트층(128)이 형성되어 있다.
반도체 레이저 소자(120)의 구동시에, n형 전류 블록층(126)과 p형 클래드층(124)간에 있어서의 pn 접합부에 역바이어스가 인가된다. 그것에 따라, n형 전류 블록층(126)에 의해 전류가 차단되고, 릿지부에 전류가 협착되어 주입된다.
일반적으로, n형 전류 블록층과 p형 클래드층간에 형성되는 pn 접합부는 큰 전기 용량을 갖기 때문에, 반도체 레이저 소자의 고속 동작을 저해하는 요인이 되고 있다. pn 접합부의 전기 용량은 그 pn 접합부에 있어서의 캐리어 농도가 높은만큼 커진다.
그래서, 도 34의 반도체 레이저 소자(120)에 있어서는 n형 전류 블록층(126)과 p형 클래드층(124)간의 pn 접합부에 있어서의 전기 용량을 저감하기 위해서, 저캐리어 농도의 전류 블록층(125)이 설치되어 있다.
이 저캐리어 농도의 전류 블록층(125)은 n형 전류 블록층(126)보다 낮은 캐리어 농도를 갖는다. 그 때문에, 이 저캐리어 농도의 전류 블록층(125)에 의해 n형 전류 블록층(126)과 p형 클래드층(124)간의 pn 접합부에 공핍 영역이 형성되고 전기 용량이 저감한다. 그것에 따라, 반도체 레이저 소자(120)의 고속 동작이 가능해진다.
그러나, p형 클래드층(124)의 밴드갭보다도 작은 밴드갭을 갖는 저캐리어 농도의 전류 블록층(125)을 갖는 반도체 레이저 소자(120)에서는 p형 클래드층(124) 및 저캐리어 농도의 전류 블록층(125)의 가전자대의 에너지 밴드 구조가 도 35에 도시한 바와 같은 구조로 된다.
도 35는 p형 클래드층 및 저캐리어 농도의 전류 블록층의 가전자대의 에너지 밴드 구조를 나타내는 모식도이다. 도 35에 도시한 바와 같이, 저캐리어 농도의 전류 블록층(125)의 밴드갭이 p형 클래드층(124)의 밴드갭보다도 충분히 작기 때문에, p형 클래드층(124)으로부터 저캐리어 농도의 전류 블록층(125)에 캐리어가 주입되어 축적되기 쉬워진다. 그 결과, n형 전류 블록층(126)과 p형 클래드층(124)간의 pn 접합의 공핍화가 저지되기 때문에, 저캐리어 농도의 전류 블록층(125)과 p형 클래드층(124)간 전기 용량이 증가한다. 이 때문에, 반도체 레이저 소자(120)에 있어서 고속 동작화를 충분히 도모할 수 없다.
본 발명의 목적은 고속 동작화가 충분히 도모된 반도체 레이저 소자를 제공하는 것이다.
본 발명의 일국면에 따른 반도체 레이저 소자는 활성층과, 활성층 상에 설치된 제1 도전형의 제1 클래드층과, 전류 주입 영역을 제외하고 제1 클래드층 상에 설치된 제2 도전형의 전류 블록층과, 제1 클래드층과 전류 블록층간에 있어서의 전류 블록층측에 설치되어 전류 블록층보다도 낮은 캐리어 농도를 갖는 저캐리어 농도층과, 제1 클래드층과 전류 블록층간에 있어서의 제1 클래드층측에 설치되고 저 캐리어 농도층으로의 캐리어의 축적을 저지하는 캐리어 축적 방지층을 구비한다.
그 반도체 레이저 소자에 있어서는, 캐리어 축적 방지층에 의해 제1 클래드층으로부터 저캐리어 농도층으로의 캐리어의 축적이 저지된다. 그것에 따라, 저캐리어 농도층의 공핍 상태가 유지된다. 따라서, 전류 블록층과 제1 클래드층간의 전기 용량이 작게 유지되고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다.
제1 클래드층, 캐리어 축적 방지층 및 저캐리어 농도층의 밴드갭이 이 순으로 작아져도 좋다.
그것에 따라, 큰 밴드갭을 갖는 제1 클래드층과 작은 밴드갭을 갖는 저캐리어 농도층간에 중간의 밴드갭을 갖는 캐리어 축적 방지층이 설치된다.
이 경우, 제1 클래드층과 캐리어 축적 방지층과의 에너지 차가 제1 클래드층과 저캐리어 농도층과의 에너지 차에 비해 작아지기 때문에, 제1 클래드층으로부터 캐리어 축적 방지층으로 캐리어가 주입되기 어려워지고, 또한 저캐리어 농도층으로는 캐리어가 주입되기 어려워진다. 또한, 제1 클래드층으로부터 저캐리어 농도층과 캐리어 축적 방지층의 양방으로 캐리어가 나누어져 주입되기 때문에, 저캐리어 농도층으로 축적되는 캐리어의 양이 적어진다. 이와 같이 하여, 캐리어 축적 방지층의 밴드갭을 저캐리어 농도층과 제1 클래드층과의 중간 값으로 설정한다고 하는 간단한 구성으로 저캐리어 농도층으로의 캐리어의 축적을 저지할 수 있다.
제1 클래드층은 활성층 상에 형성된 평탄부와, 전류 주입 영역에 있어서의 평탄부 상에 형성된 릿지부를 갖고, 캐리어 축적 방지층은 릿지부의 양측에 있어서 의 평탄부 상 및 릿지부의 측면 상에 형성되고, 저캐리어 농도층 및 전류 블록층은 캐리어 축적 방지층 상에 순서적으로 형성되어도 좋다.
이 경우, 캐리어 축적 방지층에 의해 제1 클래드층의 평탄부으로부터 저캐리어 농도층으로의 캐리어의 축적이 저지된다. 그것에 따라, 저캐리어 농도층의 공핍 상태가 유지되고, 제1 클래드층의 평탄부와 전류 블록층간의 전기 용량이 작게 유지된다.
캐리어 축적 방지층의 두께가 10㎚ 이상인 것이 바람직하다. 그것에 따라, 반도체 레이저 소자의 고주파 특성이 보다 향상된다.
캐리어 축적 방지층의 두께는 15㎚ 이상인 것이 바람직하다. 그것에 따라, 반도체 레이저 소자의 고주파 특성이 더욱 향상된다.
반도체 레이저 소자는 전류 주입 영역에 있어서의 캐리어 축적 방지층 상에 설치된 릿지형의 제1 도전형의 제2 클래드층을 더욱 구비하고, 캐리어 축적 방지층은 제1 클래드층 상에 형성되고, 저캐리어 농도층 및 전류 블록층은 제2 클래드층의 양측에 있어서의 캐리어 축적 방지층 상 및 제2 클래드층의 측면 상에 순서적으로 형성되어도 좋다.
이 경우, 캐리어 축적 방지층에 의해 제1 클래드층으로부터 저캐리어 농도층으로의 캐리어의 축적이 저지된다. 그것에 따라, 저캐리어 농도층의 공핍 상태가 유지되고, 제1 클래드층과 전류 블록층간의 전기 용량이 작게 유지된다.
캐리어 축적 방지층의 두께가 15㎚ 이상인 것이 바람직하다. 그것에 따라, 반도체 레이저 소자의 고주파 특성이 보다 향상된다.
캐리어 축적 방지층의 두께가 20㎚ 이상인 것이 바람직하다. 그것에 따라, 반도체 레이저 소자의 고주파 특성이 더욱 향상된다.
캐리어 축적 방지층, 저캐리어 농도층 및 전류 블록층은 전류 주입 영역을 제외하고 제1 클래드층 상에 순서적으로 형성되고, 반도체 레이저 소자는 전류 주입 영역에 있어서 캐리어 축적 방지층, 저캐리어 농도층 및 전류 블록층의 측면과 제1 클래드층의 상면으로 둘러싸인 공간을 매립하도록 설치된 제1 도전형의 제2 클래드층을 더욱 구비하여도 좋다.
이 경우, 캐리어 축적 방지층에 의해 제1 클래드층으로부터 저캐리어 농도층으로의 캐리어의 축적이 저지된다. 그것에 따라, 저캐리어 농도층의 공핍 상태가 유지되고, 제1 클래드층과 전류 블록층간의 전기 용량이 작게 유지된다.
캐리어 축적 방지층의 두께가 15㎚ 이상인 것이 바람직하다. 그것에 따라, 반도체 레이저 소자의 고주파 특성이 보다 향상된다.
캐리어 축적 방지층의 두께가 20㎚ 이상인 것이 바람직하다. 그것에 따라, 반도체 레이저 소자의 고주파 특성이 더욱 향상된다.
캐리어 축적 방지층은 단층 구조 또는 초격자 구조를 갖더라도 좋다.
활성층은 (Alx1Ga1-x1)y1In1-y1P로 이루어지는 층을 포함하고, 캐리어 축적 방지층은 (Alx2Ga1-x2)y2In1-y2P 또는 Alx2Ga1-x2As로 이루어지고, 저캐리어 농도층은 (Alx3 Ga1-x3)y3In1-y3P 또는 Alx3Ga1-x3As로 이루어지고, 전류 블록층은 (Alx4Ga1-x4)y4In1-y4P 또는 Alx4Ga1-x4As로 이루어지고, x1, x2, x3, x4, y1, y2, y3 및 y4는 각각 0 이상 1 이하라도 좋다.
활성층은 Alx1Ga1-x1As로 이루어지는 층을 포함하고, 캐리어 축적 방지층은 Alx2Ga1-x2As로 이루어지고, 저캐리어 농도층은 Alx3Ga1-x3As로 이루어지고, 전류 블록층은 Alx4Ga1-x4As로 이루어지고, x1, x2, x3 및 x4는 각각 0 이상 1 이하라도 좋다.
활성층은 Inx1Ga1-x1N으로 이루어지고, 캐리어 축적 방지층은 Alx2Ga1-x2 N으로 이루어지고, 저캐리어 농도층은 Alx3Ga1-x3N으로 이루어지고 전류 블록층은 Alx4 Ga1-x4N으로 이루어지고, x1, x2, x3 및 x4는 각각 0 이상 1 이하라도 좋다.
활성층은 (Alx1Ga1-x1)y1In1-y1P로 이루어지는 층을 포함하고, 캐리어 축적 방지층은 (Alx2Ga1-x2)y2In1-y2P로 이루어지고, 저캐리어 농도층은 Alx3Ga1-x3As로 이루어지고, 전류 블록층은 Alx4Ga1-x4As로 이루어지고, x1, x2, x3, x4, y1 및 y2는 각각 0 이상 1 이하이고, 제1 도전형이 p형이고, 제2 도전형이 n형인 것이 바람직하다.
이 경우에는 캐리어 축적 방지층에 의해 제1 클래드층으로부터 저캐리어 농도층으로의 캐리어의 축적이 저지됨으로써 고주파 특성의 개선이 특히 현저해진다.
본 발명의 다른 국면에 따른 반도체 레이저 소자는 활성층과, 활성층 상에 설치된 제1 도전형의 제1 클래드층과, 전류 주입 영역을 제외하고 제1 클래드층 상에 설치된 저캐리어 농도의 제1 전류 블록층과, 제1 클래드층과 제1 전류 블록층간에 형성되어 제1 전류 블록층으로의 캐리어의 축적을 저지하는 캐리어 축적 방지층을 구비하고, 캐리어 축적 방지층은 변조 도핑 효과에 의해 제1 클래드층으로부터 공급되는 제1 도전형의 캐리어를 보상하도록 제2 도전형의 캐리어를 공급하는 밴드간 준위를 갖는다.
또, 저캐리어 농도의 제1 전류 블록층은 도핑되지 않은 층 혹은 전류를 저지하는 것이 가능한 범위에서 소량으로 불순물이 도핑된 층이다.
그 반도체 레이저 소자에 있어서는, 제1 클래드층과 제1 전류 블록층간에 제2 도전형의 캐리어를 공급하는 밴드간 준위가 형성된 캐리어 축적 방지층이 형성되어 있다.
이 경우, 제1 클래드층으로부터 공급된 제1 도전형의 캐리어는 캐리어 축적 방지층의 밴드간 준위로부터 공급되는 제2 도전형의 캐리어에 의해 보상된다. 이 때문에, 저캐리어 농도의 제1 전류 블록층에 있어서의 캐리어의 축적을 저지할 수 있다. 그것에 따라, 제1 전류 블록층의 공핍 상태가 유지된다. 따라서, 제1 전류 블록층과 제1 클래드층간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다.
여기서, 제1 전류 블록층은 제1 클래드층보다도 밴드갭이 작다. 제1 전류 블록층이 제1 클래드층보다도 작은 밴드갭을 갖으면, 제1 클래드층으로부터 제1 전류 블록층에 캐리어가 주입되어 축적되기 쉬워진다. 그러나, 이 경우에 있어서는 제1 클래드층과 제1 전류 블록층간에 캐리어 축적 방지층이 형성되어 있기 때문에, 제1 전류 블록층에 있어서의 캐리어의 축적을 저지할 수 있다.
밴드간 준위는 바이어스를 인가하지 않은 조건에서 실질적으로 모든 밴드간 준위가 이온화하는 밀도를 갖는 것이 바람직하다. 이 경우, 제1 클래드층으로부터 공급된 제1 도전형의 캐리어를 효과적으로 보상하는 것이 가능해진다. 따라서, 저캐리어 농도의 제1 전류 블록층에 있어서의 캐리어의 축적을 보다 효과적으로 저지하는 것이 가능해진다.
밴드간 준위는 제2 도전형의 불순물의 도핑에 의해 형성되어도 좋다. 이 경우, 밴드간 준위가 형성된 캐리어 축적 방지층을 용이하게 형성하는 것이 가능해진다.
캐리어 축적 방지층의 조성은 제1 전류 블록층의 조성과 동일하여도 좋다. 이 경우, 캐리어 축적 방지층의 밴드갭과 제1 전류 블록층의 밴드갭이 동일 크기로 된다.
또한, 제1 클래드층은 캐리어 축적 방지층보다도 큰 밴드갭을 갖고, 반도체 레이저 소자는 제1 클래드층과 캐리어 축적 방지층간에 설치되어 제1 클래드층의 밴드갭보다도 작고 또한 캐리어 축적 방지층의 밴드갭보다도 큰 밴드갭을 갖는 중간 밴드갭층을 더욱 구비하여도 좋다.
이 경우, 제1 클래드층과 캐리어 축적 방지층간에 중간 밴드갭층이 설치되어 있기 때문에, 제1 클래드층으로부터 n-캐리어 축적 방지층으로 캐리어가 주입되기 어려워지고, 또한 저캐리어 농도의 제1 전류 블록층으로도 주입되기 어려워진다. 또한, 이 경우에 있어서는 캐리어가 캐리어 축적 방지층과 중간 밴드갭층의 양방으로 나누어져 주입되기 때문에, 캐리어가 제1 전류 블록층에 주입되기 어려워진다.
이상의 점으로부터, 제1 전류 블록층에 있어서의 캐리어의 축적이 더욱 저지 된다.
또한, 이와 같이 중간 밴드갭층을 설치함으로써, 반도체 레이저 소자의 고속 동작화를 도모하는 것이 가능한 캐리어 축적 방지층의 막 두께 및 캐리어 농도의 범위가 넓어진다. 이 때문에, 캐리어 축적 방지층의 막 두께 및 캐리어 농도의 설정이 용이해지고, 캐리어 축적 방지층의 제작이 용이해진다.
또한, 캐리어 축적 방지층은 제1 클래드층의 밴드갭보다도 작고 또한 제1 전류 블록층의 밴드갭보다도 큰 밴드갭을 갖더라도 좋다. 이 경우에 있어서는 캐리어 축적 방지층이 상기한 중간 밴드갭층으로서의 기능을 갖기 때문에, 제1 전류 블록층에 있어서의 캐리어의 축적이 더욱 저지된다.
또한, 이 경우에 있어서도, 반도체 레이저 소자의 고속 동작화를 도모하는 것이 가능한 캐리어 축적 방지층의 막 두께 및 캐리어 농도의 범위가 넓어진다. 그것에 따라, 캐리어 축적 방지층의 막 두께 및 캐리어 농도의 설정이 용이해지고, 캐리어 축적 방지층의 제작이 용이해진다.
제1 클래드층은 활성층 상에 형성된 평탄부와, 전류 주입 영역에 있어서의 평탄부 상에 형성된 릿지부를 갖고, 캐리어 축적 방지층은 릿지부의 양측에 있어서서의 평탄부 상 및 릿지부의 측면 상에 형성되고, 제1 전류 블록층은 캐리어 축적 방지층 상에 형성되어도 좋다. 이 경우에 있어서는 고속 동작화가 도모된 릿지 도파형 구조의 반도체 레이저 소자가 실현된다.
또한, 캐리어 축적 방지층 및 제1 전류 블록층은 전류 주입 영역을 제외하고 제1 클래드층 상에 순서적으로 형성되고, 반도체 레이저 소자는 전류 주입 영역에 있어서 캐리어 축적 방지층 및 제1 전류 블록층의 측면과 제1 클래드층의 상면으로 둘러싸인 공간을 매립하도록 설치된 제1 도전형의 제2 클래드층을 더욱 구비하여도 좋다. 이 경우에 있어서는 고속 동작화가 도모된 자기 정합형 구조의 반도체 레이저 소자가 실현된다.
캐리어 축적 방지층은 전류 주입 영역을 제외한 영역에 형성되어도 좋다. 이 경우에 있어서는 전류 주입 영역에 역도전형의 캐리어 축적 방지층이 형성되어 있지 않기 때문에, 전류가 빠르게 전류 주입 영역에 주입된다.
또한, 반도체 레이저 소자는 제1 전류 블록층 상에 설치된 제2 도전형의 제2 전류 블록층을 더욱 구비하여도 좋다.
(1) 제1 실시예
도 1은 본 발명의 제1 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도이다.
도 1에 도시한 반도체 레이저 소자에 있어서는, n-GaAs 기판(1) 상에 n- (Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 1500㎚의 n-클래드층(2) 및 후술하는 발광층(14)이 순서적으로 형성되어 있다. 발광층(14) 상에 p-(Al0.7Ga0.3)0.5 In0.5P로 이루어지는 두께 1500㎚의 p-클래드층(6) 및 p-Ga0.5In0.5P로 이루어지는 두께 200㎚의 p-콘택트층(7)이 순서적으로 형성되어 있다. 이들의 p-클래드층(6) 및 p-콘택트층(7)이 에칭되어 릿지부가 형성되어 있다.
n-GaAs 기판(1)의 캐리어 농도는 1×1018㎝-3, n-클래드층(2)의 캐리어 농도는 3×1017㎝-3, p-클래드층(6)의 캐리어 농도는 3×1017㎝-3, p-콘택트층(7)의 캐리어 농도는 2×1018㎝-3이다.
또한, 릿지부의 상면에 스트라이프형 개구부를 갖는 두께 t의 캐리어 축적 방지층(8)이 p-클래드층(6) 상에 형성되어 있다. 릿지부의 상면에 스트라이프형 개구부를 갖는 GaAs로 이루어지는 두께 1000㎚의 저캐리어 농도층(9)이 캐리어 축적 방지층(8) 상에 형성되어 있다. 릿지부의 상면에 스트라이프형 개구부를 갖는 n-GaAs로 이루어지는 두께 500㎚의 n-전류 블록층(10)이 저캐리어 농도층(9) 상에 형성되어 있다. n-전류 블록층(10)의 캐리어 농도는 8×1017㎝-3이다. 저캐리어 농도층(9)의 캐리어 농도는 n-전류 블록층(10)의 캐리어 농도보다도 낮다.
n-전류 블록층(10)의 스트라이프형 개구부 내의 p-콘택트층(7) 상 및 n- 전류 블록층(10) 상에, p-GaAs로 이루어지는 두께 3000㎚의 p-콘택트층(11)이 형성되어 있다. p-콘택트층(11)의 캐리어 농도는 3×1019㎝-3이다. p-콘택트층(11) 상에 두께 300㎚의 p측 전극(12)이 형성된다. n-GaAs 기판(1)의 이면에 두께 300㎚의 n측 전극(13)이 형성되어 있다.
발광층(14)은 n-클래드층(2) 상에 형성된 (Al0.5Ga0.5)0.5In0.5P로 이루어지는 두께 30㎚의 가이드층(3), 이 가이드층(3) 상에 형성된 양자 웰 활성층(4) 및 이 양자 웰 활성층(4) 상에 형성된 (Al0.5Ga0.5)0.5In0.5P로 이루어지는 두께 30㎚의 가이드층(5)을 포함한다.
양자 웰 활성층(4)은 Ga0.5In0.5P로 이루어지는 두께 5㎚의 복수의 양자 웰층(15)과 (Al0.5Ga0.5)0.5In0.5P로 이루어지는 두께 5㎚의 복수의 장벽층(16)이 교대로 적층되어 이루어지는 초격자 구조를 갖는다. 예를 들면, 장벽층(16)의 수는 2이고, 양자 웰층(15)의 수는 3이다.
상기한 구성을 통합하여 표 1에 도시한다.
Figure 112000028044394-pat00001
도 2는 도 1의 반도체 레이저 소자에 있어서의 p-클래드층(6), 캐리어 축적 방지층(8) 및 저캐리어 농도층(9)의 가전자대의 에너지 밴드도를 모식적으로 나타낸 것이다.
도 2에 도시한 바와 같이, p-클래드층(6), 캐리어 축적 방지층(8) 및 저캐리어 농도층(9)의 밴드갭은 이 순으로 작아진다. 그 때문에, p-클래드층(6)과 그것에 접하는 캐리어 축적 방지층(8)과의 에너지 차가 p-클래드층(6)과 저캐리어 농도층(9)과의 에너지 차에 비해 작아지고, 캐리어가 p-클래드층(6)으로부터 캐리어 축적 방지층(8)으로 주입되기 어려워지고, 또한 저캐리어 농도층(9)으로도 주입되기 어려워진다. 그 결과, 저캐리어 농도층(9)에 축적되는 캐리어의 양이 적어진다. 또한, 저캐리어 농도층(9)과 캐리어 축적 방지층(8)의 양방으로 캐리어가 나누어져 주입되기 때문에, 저캐리어 농도층(9)에 축적되는 캐리어의 양이 적어진다.
저캐리어 농도층(9)으로 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도층(9)의 공핍 상태가 유지되기 때문에, n-전류 블록층(10)과 p-클래드층(6)간의 전기 용량이 작게 유지되고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다.
이와 같이, 캐리어 축적 방지층(8)의 밴드갭을 저캐리어 농도층(9)과 p-클래드층(6)과의 중간 값으로 설정하는 간단한 구성에 의해, 도 1의 반도체 레이저 소자의 고주파 특성이 개선된다.
도 3, 도 4 및 도 5는 도 1에 도시한 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도이다.
도 3에 도시한 바와 같이, MOCVD(유기 금속 화학적 기상 성장)법에 의해, n-GaAs 기판(1) 상에 n-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 n-클래드층(2), (Al0.5Ga0.5) 0.5In0.5P로 이루어지는 가이드층(3), 양자 웰 활성층(4), (Al0.5Ga0.5 )0.5In0.5P로 이루어지는 가이드층(5), (Al0.7Ga0.3)0.5In0.5P로 이루어지는 p-클래드층(6) 및 p-Ga0.5In0.5P로 이루어지는 p-콘택트층(7)을 순서적으로 성장시킨다.
도 4에 도시한 바와 같이, p-콘택트층(7) 상에 SiO2막을 형성하여 패터닝하고 스트라이프형의 SiO2막(17)을 형성한다. 그 후, SiO2막(17)을 마스크로 하여 p-콘택트층(7) 및 p-클래드층(6)의 일부를 에칭에 의해 제거하고, 릿지부를 형성한다.
또한, 도 5에 도시한 바와 같이, SiO2막(17)을 선택 성장 마스크로 하여 MOCVD법에 의해 p-클래드층(6) 상에 Ga0.5In0.5P로 이루어지는 캐리어 축적 방지층(8), GaAs로 이루어지는 저캐리어 농도층(9) 및 n-GaAs로 이루어지는 n-전류 블록층(10)을 순서적으로 성장시킨다.
SiO2막(17)을 제거한 후, 도 1에 도시한 바와 같이, n-전류 블록층(10) 상 및 p-콘택트층(7) 상에 p-GaAs로 이루어지는 p-콘택트층(11)을 MOCVD법에 의해 형성하고, p-콘택트층(11)의 표면에 Cr/Au로 이루어지는 p측 전극(12)을 형성하고, n-GaAs 기판(1)의 이면에 AuGe/Ni/Au로 이루어지는 n측 전극(13)을 형성한다.
도 6은 캐리어 축적 방지층(8)의 막 두께 t를 변화시켰을 때의 표 1의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 여기서 차단 주파수는 측정 대상의 반도체 레이저 소자로부터 출력된 정현파를 중첩한 레이저광의 진폭이 저주파 중첩시(본 예에서는 중첩 주파수가 10㎒ 이하일 때)에 비해 3㏈ 저하하는 주파수이다. 도 6에 있어서, ○는 Ga0.5In0.5P로 이루어지는 단층 구조의 캐리어 축적 방지층(8), □는 (Al0.7Ga0.3)0.5In0.5P 장벽층과 Ga0.5In0.5P 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(8)(막 두께 t는 웰층의 막 두께의 합계치), △는 Al0.45Ga0.55As로 이루어지는 단층 구조의 캐리어 축적 방지층(8)을 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(8)을 형성하지 않은 경우에는 차단 주파수가 200㎒이던 것이 캐리어 축적 방지층(8)을 두껍게 함으로써 차단 주파수가 향상되고, 캐리어 축적 방지층(8)의 두께 t가 10㎚을 넘으면 차단 주파수가 현저하게 향상되고 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(8)의 두께 t는 10㎚ 이상이 바람직하고, 차단 주파수의 상승이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(8)의 두께 t가 10㎚과 20㎚의 중간인 15㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
도 7은 도 1의 반도체 레이저 소자의 캐리어 축적 방지층(8)에 도핑을 행한 경우의 차단 주파수의 개선 효과를 나타내는 도면이다. 횡축은 p-클래드층(6)의 캐리어 농도에 대한 캐리어 축적 방지층(8)의 캐리어 농도의 비를 나타내고, 종축은 차단 주파수를 나타낸다. 이 반도체 레이저 소자의 캐리어 축적 방지층(8)은 p형 GaInP로 이루어지고, 두께 t가 25㎚이다.
도 7에 도시한 바와 같이, 캐리어 축적 방지층(8)의 캐리어 농도가 p-클래드층(6)의 캐리어 농도보다도 높은 경우에는 차단 주파수의 개선 효과가 작지만, 캐리어 축적 방지층(8)의 캐리어 농도가 p-클래드층(6)의 캐리어 농도보다도 낮은 경우에는 차단 주파수의 개선 효과가 크다. 따라서, 캐리어 축적 방지층(8)의 캐리 어 농도는 p-클래드층(6)보다도 낮은 것이 바람직하다.
(2) 제2 실시예
다음에, 본 발명의 제2 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제2 실시예의 반도체 레이저 소자의 구성은 도 1에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 2에 도시한다.
Figure 112000028044394-pat00002
도 8은 캐리어 축적 방지층(8)의 막 두께 t를 변화시켰을 때의 표 2의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 8에 있어서, ○는 Al0.25Ga0.75As로 이루어지는 단층 구조의 캐리어 축적 방지층(8), □는 Al0.45Ga0.55As 장벽층과 Al0.25Ga0.75As 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(8)(막 두께 t는 웰층의 막 두께의 합계치)을 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(8)을 형성하지 않은 경우에는 차단 주파수가 400㎒이던 것이 캐리어 축적 방지층(8)을 두껍게 함으로써 차단 주파수가 향상되고, 캐리어 축적 방지층(8)의 두께 t가 10㎚을 넘으면 차단 주파수가 현저하게 향상하고, 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(8)의 두께 t는 10㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(8)의 두께 t가 10㎚과 20㎚의 중간의 15㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(3) 제3 실시예
다음에, 본 발명의 제3 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제3 실시예의 반도체 레이저 소자의 구성은 도 1에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 3에 도시한다.
Figure 112005056834577-pat00052
도 9는 캐리어 축적 방지층(8)의 막 두께 t를 변화시켰을 때의 표 3의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 9에 있어서, ○는 Al0.07Ga0.93N으로 이루어지는 단층 구조의 캐리어 축적 방지층(8), □는 Al0.15Ga0.85N 장벽층과 Al0.07Ga0.93N 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(8)(막 두께 t는 웰층의 막 두께의 합계치)을 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(8)을 형성하지 않은 경우에는 차단 주파수가 320㎒이던 것이 캐리어 축적 방지층(8)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(8)의 두께 t가 10㎚을 넘으면 차단 주파수가 현저하게 향상되고 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(8)의 두께 t는 10 ㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(8)의 두께 t가 10㎚과 20㎚의 중간인 15㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(4) 제4 실시예
도 10은 본 발명의 제4 실시예에 있어서의 반도체 레이저 소자를 나타내는 모식적 단면도이다.
도 10에 도시한 반도체 레이저 소자에 있어서는 도 1에 도시한 반도체 레이저 소자와 마찬가지로, n-GaAs 기판(1) 상에 각 층(2∼5)이 형성되어 있다.
가이드층(5) 상에 p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 200㎚의 p-클래드층(61) 및 Ga0.5In0.5P로 이루어지는 캐리어 축적 방지층(62)이 순서적으로 형성되어 있다. p-클래드층(61)의 캐리어 농도는 3×1017㎝-3이다.
p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 릿지 형상의 두께 1300㎚의 p-클래드층(63)이 캐리어 축적 방지층(62) 상에 형성되어 있다. p-클래드층(63)의 캐리어 농도는 3×1017㎝-3이다. p-클래드층(63)의 상면에 p-Ga0.5In0.5 P로 이루어지는 p-콘택트층(7)이 형성되어 있다.
p-콘택트층(7)의 상면에 스트라이프형 개구부를 갖는 GaAs로 이루어지는 두 께 1000㎚의 저캐리어 농도층(9)이 p-클래드층(63)의 양측의 캐리어 축적 방지층(62) 상 및 p-클래드층(63)의 측면에 형성되어 있다.
또한 , 릿지부의 상면에 스트라이프형 개구부를 갖는 n-GaAs로 이루어지는 두께 500㎚의 n-전류 블록층(10)이 저캐리어 농도층(9) 상에 형성되어 있다. p-콘택트층(7) 상 및 n- 전류 블록층(10) 상에 p-콘택트층(11)이 형성되어 있다.
상기한 구성을 통합하여 표 4에 도시한다.
Figure 112000028044394-pat00004
도 11, 도 12 및 도 13은 도 10에 도시한 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도이다.
도 11에 도시한 바와 같이, MOCVD법에 의해, n-GaAs 기판(1) 상에 n- (Al0.7Ga0.3)0.5In0.5P로 이루어지는 n-클래드층(2), (Al0.5 Ga0.5)0.5In0.5P로 이루어지는 가이드층(3), 양자 웰 활성층(4), (Al0.5Ga0.5)0.5In0.5P로 이루어지는 가이드층(5), (Al0.7Ga0.3)0.5In0.5P로 이루어지는 p-클래드층(61), Ga0.5 In0.5P로 이루어지는 캐리어 축적 방지층(62), p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 p-클래드층(63) 및 p-Ga0.5In0.5P로 이루어지는 p-콘택트층(7)을 순서적으로 성장시킨다.
12에 도시한 바와 같이, p-콘택트층(7) 상에 SiO2 막을 형성하여 패터닝하고, 스트라이프형의 SiO2막(64)을 형성한다. 그 후, SiO2막(64)을 마스크로 하여 p-콘택트층(7) 및 p-클래드층(63)을 에칭에 의해 제거하고 릿지부를 형성한다.
또한, 도 13에 도시한 바와 같이, SiO2막(64)을 선택 성장 마스크로 하여 MOCVD법에 의해 릿지부 양측의 캐리어 축적 방지층(62) 상 및 p-클래드층(63)의 측면에 GaAs로 이루어지는 저캐리어 농도층(9) 및 n-GaAs로 이루어지는 n-전류 블록층(10)을 순서적으로 성장시킨다.
SiO2막(64)을 제거한 후, 도 10에 도시한 바와 같이, n-전류 블록층(10) 상 및 p-콘택트층(7) 상에 p-GaAs로 이루어지는 p-콘택트층(11)을 MOCVD법에 의해 형성하고, p-콘택트층(11)의 표면에 Cr/Au로 이루어지는 p측 전극(12)을 형성하고, n-GaAs 기판(1)의 이면에 AuGe/Ni/Au로 이루어지는 n측 전극(13)을 형성한다.
도 14는 캐리어 축적 방지층(62)의 막 두께 t를 변화시켰을 때의 표 4의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 14에 있어서, ○는 Ga0.5In0.5P로 이루어지는 단층 구조의 캐리어 축적 방지층(62), □는 (Al0.7Ga0.3) 0.5In0.5P 장벽층과 Ga0.5In0.5 P 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(62)(막 두께 t는 웰층의 막 두께의 합계치), △는 Al0.45Ga0.55As로 이루어지는 단층 구조의 캐리어 축적 방지층(62)을 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(62)을 형성하지 않은 경우에는 차단 주파수가 200㎒이던 것이 캐리어 축적 방지층(62)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(62)의 두께 t가 15㎚을 넘으면 차단 주파수가 현저하게 향상되고, 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(62)의 두께 t는 15㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(62)의 두께 t가 15㎚과 20㎚의 중간인 18㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(5) 제5 실시예
다음에, 본 발명의 제5 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제5 실시예의 반도체 레이저 소자의 구성은 도 10에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이 저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 5에 도시한다.
Figure 112000028044394-pat00005
도 15는 캐리어 축적 방지층(62)의 막 두께 t를 변화시켰을 때의 표 5의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 15에 있어서, ○는 Al0.25Ga0.75As로 이루어지는 단층 구조의 캐리어 축적 방지층(62), □는 Al0.45Ga0.55As 장벽층과 Al0.25Ga0.75As 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(62)(막 두께 t는 웰층의 막 두께의 합계치)를 이용한 경우를 나타내고 있 다.
캐리어 축적 방지층(62)을 형성하지 않은 경우에는 차단 주파수가 400㎒이던 것이 캐리어 축적 방지층(62)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(62)의 두께 t가 15㎚을 넘으면 차단 주파수가 현저하게 향상되고, 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(62)의 두께 t는 15㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(62)의 두께 t가 15㎚과 20㎚의 중간인 18㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(6) 제6 실시예
다음에, 본 발명의 제6 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제6 실시예의 반도체 레이저 소자의 구성은 도 10에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 6에 도시한다.
Figure 112005056834577-pat00053
도 16은 캐리어 축적 방지층(62)의 막 두께 t를 변화시켰을 때의 표 6의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 16에 있어서, ○는 Al0.07Ga0.93N으로 이루어지는 단층 구조의 캐리어 축적 방지층(62), □는 Al0.15Ga0.85N 장벽층과 Al0.07Ga0.93N 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(62)(막 두께 t는 웰층의 막 두께의 합계치)를 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(62)을 형성하지 않은 경우에는 차단 주파수가 320㎒이던 것이 캐리어 축적 방지층(62)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(62)의 두께 t가 15㎚을 넘으면 차단 주파수가 현저하게 향상되고 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(62)의 두께 t는 15㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(62)의 두께 t가 15㎚과 20㎚의 중간인 18㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(7) 제7 실시예
도 17은 본 발명의 제7 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도이다.
도 17에 도시한 반도체 레이저 소자에 있어서는 도 1에 도시한 반도체 레이저 소자와 마찬가지로, n-GaAs 기판(1) 상에 각층(2∼5)이 형성되어 있다.
가이드층(5) 상에, p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 200㎚의 p-클래드층(91)이 형성되어 있다. p-클래드층(91)의 캐리어 농도는 3×1017㎝-3이다.
p-클래드층(91) 상에, Ga0.5In0.5P로 이루어지는 캐리어 축적 방지층(92), GaAs로 이루어지는 두께 1000㎚의 저캐리어 농도층(93) 및 n-GaAs로 이루어지는 두께 500㎚의 n-전류 블록층(94)이 순서적으로 형성되어 있다.
캐리어 축적 방지층(92), 저캐리어 농도층(93) 및 n-전류 블록층(94)의 중앙부의 영역이 제거되어 스트라이프형 개구부가 형성되어 있다. n-전류 블록층(9)의 캐리어 농도는 8×1017㎝-3이다. 저캐리어 농도층(93)의 캐리어 농도는 n-전류 블록층(94)의 캐리어 농도보다도 낮다.
스트라이프형 개구부를 매립하도록 p-클래드층(91) 상 및 n-전류 블록층(94) 상에 p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 1300㎚의 p-클래드층(95)이 형성되어 있다. p-클래드층(95)의 캐리어 농도는 3×1017㎝-3이다.
p-Ga0.5In0.5P로 이루어지는 두께 200㎚의 p-콘택트층(96)이 p-클래드층(95) 상에 형성되어 있다. p-GaAs로 이루어지는 두께 3000㎚의 p-콘택트층(97)이 p-콘택트층(96) 상에 형성되어 있다. p-콘택트층(96)의 캐리어 농도는 2×1018㎝-3이다. p-콘택트층(97)의 캐리어 농도는 3×1019㎝-3이다. 상기한 구성을 통합하여 표 7에 도시한다.
Figure 112000028044394-pat00007
도 18 및 도 19는 도 17에 도시한 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도이다.
도 18에 도시한 바와 같이, MOCVD법에 의해 n-GaAs 기판(1) 상에 n- (Al0.7Ga0.3)0.5In0.5P로 이루어지는 n-클래드층(2), (Al0.5 Ga0.5)0.5In0.5P로 이루어지는 두께30㎚의 가이드층(3), 양자 웰 활성층(4), (Al0.5Ga0.5)0.5In0.5 P로 이루어지는 두께 30㎚의 가이드층(5), p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 p-클래드층(91), Ga0.5In0.5P 로 이루어지는 캐리어 축적 방지층(92), GaAs로 이루어지는 저캐리어 농도층(93) 및 n-GaAs로 이루어지는 n-전류 블록층(94)을 순서적으로 성장시킨다.
n-전류 블록층(94) 상에 마스크(도시하지 않음)를 형성하고, 스트라이프형 개구부를 갖도록 패터닝한다. 그 후, 도 19에 도시한 바와 같이, n- 전류 블록층(94), 저캐리어 농도층(93) 및 캐리어 축적 방지층(92)의 중앙부를 에칭에 의해 제거하고 스트라이프형 개구부를 형성한다.
또한, 도 17에 도시한 바와 같이, MOCVD법에 의해 n-전류 블록층(94) 상 및 스트라이프형 개구부 내의 p-클래드층(91) 상에 p-(Al0.7Ga0.3)0.5In0.5 P로 이루어지는 p-클래드층(95), p-Ga0.5In0.5P로 이루어지는 p-콘택트층(96) 및 p-GaAs로 이루어지는 p-콘택트층(97)을 순서적으로 형성한다. p-콘택트층(97)의 표면에 Cr/Au로 이루어지는 p측 전극(12)을 형성하고, n-GaAs 기판(1)의 이면에 AuGe/Ni/Au로 이루어지는 n측 전극(13)을 형성한다.
도 20은 캐리어 축적 방지층(92)의 막 두께 t를 변화시켰을 때의 표 7의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 20에 있어서, ○는 Ga0.5In0.5P로 이루어지는 단층 구조의 캐리어 축적 방지층(92), □는 (Al 0.7 Ga0.3)0.5In0.5P 장벽층과 Ga0.5In0.5P 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(92)(막 두께 t는 웰층의 막 두께의 합계치), △는 Al0.45Ga0.55As로 이루어지는 단층 구조의 캐리어 축적 방지층(92)을 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(92)을 형성하지 않은 경우에는 차단 주파수가 200㎒이던 것이 캐리어 축적 방지층(92)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(92)의 두께 t가 10㎚을 넘으면 차단 주파수가 현저하게 향상되고 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(92)의 두께 t는 15㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(92)의 두께 t가 15㎚과 20㎚의 중간인 18㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(8) 제8 실시예
다음에, 본 발명의 제8 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제8 실시예의 반도체 레이저 소자의 구성은 도 17에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 8에 도시한다.
Figure 112000028044394-pat00008
도 21은 캐리어 축적 방지층(92)의 막 두께 t를 변화시켰을 때의 표 8의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 21에 있어서, ○는 Al0.25Ga0.75As로 이루어지는 단층 구조의 캐리어 축적 방지층(92), □는 Al0.45Ga0.55As 장벽층과 Al0.25Ga0.75As 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(92)(막 두께 t는 웰층의 막 두께의 합계치)을 이용한 경우를 나타내고 있다.
캐리어 축적 방지층을 형성하지 않은 경우에는 차단 주파수가 400㎒이던 것이 캐리어 축적 방지층(92)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(92)의 두께 t가 15㎚을 넘으면 차단 주파수가 현저하게 향상되고, 두께 t가 20㎚ 이상의 곳에서 거의 포화한다. 따라서, 캐리어 축적 방지층(92)의 두께 t는 15㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 약 20㎚이 보다 바람직하다. 캐리어 축적 방지층(92)의 두께 t가 15㎚과 20㎚의 중간인 18㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
(9) 제9 실시예
다음에, 본 발명의 제9 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제9 실시예의 반도체 레이저 소자의 구성은 도 17에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 9에 도시한다.
Figure 112005056834577-pat00054
도 22는 캐리어 축적 방지층(92)의 막 두께 t를 변화시켰을 때의 표 9의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 도 22에 있어서, ○는 Al0.07Ga0.93N으로 이루어지는 단층 구조의 캐리어 축적 방지층(92), □는 Al0.15Ga0.85N 장벽층과 Al0.07Ga0.93N 웰층을 교대로 갖는 초격자 구조의 캐리어 축적 방지층(92)(막 두께 t는 웰층의 막 두께의 합계치)를 이용한 경우를 나타내고 있다.
캐리어 축적 방지층(92)을 형성하지 않은 경우에는 차단 주파수가 320㎒이던 것이 캐리어 축적 방지층(92)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, 캐리어 축적 방지층(92)의 두께 t가 15㎚을 넘으면 차단 주파수가 현저하게 향상되고 두께 t가 약 20㎚에서 거의 포화한다. 따라서, 캐리어 축적 방지층(92)의 두께 t는 15㎚ 이상이 바람직하고, 차단 주파수의 향상이 포화하는 20㎚ 이상이 보다 바람직하다. 캐리어 축적 방지층(92)의 두께 t가 15㎚과 20㎚의 중간인 18㎚ 이상이면 충분한 고주파 특성의 개선 효과가 있다.
또, 활성층, 캐리어 축적 방지층, 저캐리어 농도층 및 전류 블록층의 재료는 상기 실시예에 한정되지 않는다. 예를 들면, (Alx1Ga1-x1)y1In1-y1P로 이루어지는 활성층, (Alx2Ga1-x2)y2In1-y2P 또는 Alx2Ga1-x2As로 이루어지는 캐리어 축적 방지층, (Alx3Ga1-x3)y3In1-y3P 또는 Alx3Ga1-x3As로 이루어지는 저캐리어 농도층 및(Alx4Ga1-x4)y4In1-y4P 또는 Alx4Ga1-x4As로 이루어지는 전류 블록층의 임의의 조합을 이용할 수 있다. 여기서, x1, x2, x3, x4, y1, y2, y3및 y4는 각각 0 이상 1 이하이다.
(10) 제10 실시예
도 23은 본 발명의 제10 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도이다.
도 23에 도시한 반도체 레이저 소자에 있어서는, n-GaAs 기판(1) 상에 n- (Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 1500㎚의 n-클래드층(2) 및 후술하는 발광층(14)이 순서적으로 형성되어 있다. 발광층(14) 상에 p-(Al0.7Ga0.3)0.5 In0.5P로 이루어지는 두께 1500㎚의 p-클래드층(6) 및 p-Ga0.5In0.5P로 이루어지는 두께 200㎚의 p-콘택트층(7)이 순서적으로 형성되어 있다. 이들의 p-클래드층(6) 및 p-콘택트층(7)이 에칭되어 릿지부가 형성되어 있다.
n-GaAs 기판(1)의 캐리어 농도는 1×1018㎝-3, n-클래드층(2)의 캐리어 농도는 3×1017㎝-3, p-클래드층(6)의 캐리어 농도는 3×1017㎝-3, p-콘택트층(7)의 캐리어 농도는 2×1018㎝-3이다.
또한, 릿지부의 상면에 스트라이프형 개구부를 갖는 두께 t의 n-GaAs로 이루어지는 n-캐리어 축적 방지층(8n)이 p-클래드층(6) 상에 형성되어 있다. 또한, 릿지부의 상면에 스트라이프형 개구부를 갖는 도핑되지 않은 GaAs로 이루어지는 두께1000㎚의 저캐리어 농도의 제1 전류 블록층(9)이 n-캐리어 축적 방지층(8n) 상에 형성되어 있다. 릿지부의 상면에 스트라이프형 개구부를 갖는 n-GaAs로 이루어지는 두께 500㎚의 역도전형의 제2 전류 블록층(10)이 저캐리어 농도의 제1 전류 블록층(9) 상에 형성되어 있다. n-캐리어 축적 방지층(8n)의 캐리어 농도는 5×1017㎝-3이다. 역도전형의 제2 전류 블록층(10)의 캐리어 농도는 8×1017 ㎝-3이다.
역도전형의 제2 전류 블록층(10)의 스트라이프형 개구부 내의 p-콘택트층(7) 상 및 역도전형의 제2 전류 블록층(10) 상에 p-GaAs로 이루어지는 두께 3000㎚의 p-콘택트층(11)이 형성되어 있다. p-콘택트층(11)의 캐리어 농도는 3×1019㎝-3이다. p-콘택트층(11) 상에 두께 300㎚의 p측 전극(12)이 형성된다. n-GaAs 기판(1)의 이면에 두께 300㎚의 n측 전극(13)이 형성되어 있다. 이와 같이, 도 23의 반도체 레이저 소자는 릿지 도파형 구조를 갖는다.
발광층(14)은 n-클래드층(2) 상에 형성된 (Al0.5Ga0.5)0.5In0.5P로 이루어지는 두께 30㎚의 가이드층(3), 이 가이드층(3) 상에 형성된 양자 웰 활성층(4) 및 이 양자 웰 활성층(4) 상에 형성된 (Al0.5Ga0.5)0.5In0.5P로 이루어지는 두께 30㎚의 가이드층(5)을 포함한다.
양자 웰 활성층(4)은 Ga0.5In0.5P로 이루어지는 두께 5㎚의 복수의 양자 웰층(15)과 (Al0.5Ga0.5)0.5In0.5P로 이루어지는 두께 5㎚의 복수의 장벽층(16)이 교대로 적층되어 이루어지는 초격자 구조를 갖는다. 예를 들면, 장벽층(16)의 수는 2이고, 양자 웰층(15)의 수는 3이다.
상기한 구성을 통합하여 표 10에 도시한다.
Figure 112000028044394-pat00010
도 24는 도 23의 반도체 레이저 소자에 있어서의 p-클래드층(6), n-캐리어 축적 방지층(8) 및 저캐리어 농도의 제1 전류 블록층(9)의 에너지 밴드도를 모식적으로 나타낸 것이다.
도 24의 (a)에 도시한 바와 같이, 도 23의 반도체 레이저 소자에 있어서는 p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)간에 p-클래드층(6)과 역도전형의 불순물 준위, 즉 도너 준위가 형성된 n-캐리어 축적 방지층(8n)이 형성되어 있다.
또, 이 경우에 있어서는, n-캐리어 축적 방지층(8n)의 밴드갭과 저캐리어 농도의 제1 전류 블록층(9)과의 밴드갭은 같고, 이들 층(8n, 9)의 밴드갭은 p-클래드층(6)의 밴드갭보다도 작다.
도 24의 (b)에 도시한 바와 같이, n-캐리어 축적 방지층(8n)에 형성된 도너 준위로부터 공급되는 캐리어가 p-클래드층(6)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(9)으로 축적되는 캐리어의 양이 적어진다.
저캐리어 농도의 제1 전류 블록층(9)으로 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도의 제1 전류 블록층(9)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(9)과 p-클래드층(6)간에 발생하는 전기 용량을 작게 할수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 이와 같이, p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)간에 p-클래드층(6)과 역도전형의 불순물 준위가 형성된 n-캐리어 축적 방지층(8n)을 형성함으로써, 용이하게 도 23의 반도체 레이저 소자의 고주파 특성이 개선된다.
도 25, 도 26 및 도 27은 도 23에 도시한 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도이다.
도 25에 도시한 바와 같이, MOCVD(유기 금속 화학적 기상 성장)법에 의해 n-GaAs 기판(1) 상에 n-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 n-클래드층(2), (Al0.5Ga0.5) 0.5In0.5P로 이루어지는 가이드층(3), 양자 웰 활성층(4), (Al0.5Ga0.5 )0.5In0.5P로 이루 어지는 가이드층(5), (Al0.7Ga0.3)0.5In0.5P로 이루어지는 p-클래드층(6) 및 p-Ga0.5In0.5P로 이루어지는 p-콘택트층(7)을 순서적으로 성장시킨다.
도 26에 도시한 바와 같이, p-콘택트층(7) 상에 SiO2막을 형성하여 패터닝하고 스트라이프형의 SiO2막(17)을 형성한다. 그 후, SiO2막(17)을 마스크로 하여 p-콘택트층(7) 및 p-클래드층(6)의 일부를 에칭에 의해 제거하고 릿지부를 형성한다.
또한, 도 27에 도시한 바와 같이, SiO2막(17)을 선택 성장 마스크로 하여 MOCVD법에 의해 p-클래드층(6) 상에 n-GaAs로 이루어지는 역도전형의 p-캐리어 축적 방지층(8n), 도핑되지 않은 GaAs로 이루어지는 저캐리어 농도의 제1 전류 블록층(9) 및 n-GaAs로 이루어지는 역도전형의 제2 전류 블록층(10)을 순서적으로 성장시킨다.
SiO2막(17)을 제거한 후, 도 23에 도시한 바와 같이, 역도전형의 제2 전류 블록층(10) 상 및 p-콘택트층(7) 상에 p-GaAs로 이루어지는 p-콘택트층(11)을 MO CVD법에 의해 형성하고, p-콘택트층(11)의 표면에 Cr/Au로 이루어지는 p측 전극(12)을 형성하고, n-GaAs 기판(1)의 이면에 AuGe/Ni/Au로 이루어지는 n측 전극(13)을 형성한다.
여기서, 도 23의 반도체 레이저 소자에 있어서 캐리어 농도가 5×1017㎝-3의 n-캐리어 축적 방지층(8n)의 막 두께 t를 변화시켜 각 막 두께 t에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n) 의 막 두께 t가 20∼35㎚인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
또한, n-캐리어 축적 방지층(8n)의 막 두께를 30㎚으로서 n-캐리어 축적 방지층(8n)의 캐리어 농도를 변화시켜 각 캐리어 농도에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n)의 캐리어 농도가 3×1017∼6×1017㎝-3인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
(11) 제11 실시예
다음에, 본 발명의 제11 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제11 실시예의 반도체 레이저 소자의 구성은 도 23에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 11에 도시한다.
Figure 112000028044394-pat00011
표 11에 도시한 바와 같이, 본 실시예의 반도체 레이저 소자에 있어서는 p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)간에 p-클래드층(6)과 역도전형의 불순물 준위(도너 준위)가 형성된 n-캐리어 축적 방지층(8n)이 형성되어 있다. 이 때문에, 본 실시예에 있어서는 제1 실시예와 마찬가지로, n-캐리어 축적 방지층(8n)에 형성된 도너 준위로부터 공급되는 캐리어가 p-클래드층(6)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(9)으로 축적되는 캐리어의 양이 적어진다.
저캐리어 농도의 제1 전류 블록층(9)에 축적되는 캐리어의 양이 적어짐으로써, 저캐리어 농도의 제1 전류 블록층(9)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(9)과 p-클래드층(6)간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 따라서, 본 실시예에 있어서는 반도체 레이저 소자의 고주파 특성이 개선된다.
여기서, 본 실시예에 있어서는 n-캐리어 축적 방지층(8n)의 밴드갭이 p-클래드층(6)의 밴드갭보다도 작고, 또한 저캐리어 농도의 제1 전류 블록층(9)의 밴드갭보다도 커지도록 설정되어 있다. 이러한 본 실시예의 n-캐리어 축적 방지층(8n)은 제13 실시예에 있어서 후술하는 중간 밴드갭층으로서의 기능도 갖는다.
즉, 이 경우에 있어서는 p-클래드층(6), n-캐리어 축적 방지층(8n) 및 저캐리어 농도의 제1 전류 블록층(9)의 밴드갭이 이 순으로 작아진다. 이 때문에, p-클래드층(6)과 n-캐리어 축적 방지층(8n)과의 에너지 차가 p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)과의 에너지 차에 비해 작아진다. 그것에 따라, 캐리어 p-클래드층(6)으로부터 n-캐리어 축적 방지층(8n)에 주입되기 어려워지고, 또한 저캐리어 농도의 제1 전류 블록층(9)으로도 주입되기 어려워진다. 또한, 이 경우에 있어서는 캐리어가 n-캐리어 축적 방지층(8n)과 저캐리어 농도의 제1 전류 블록층(9)의 양방으로 나누어져 주입되기 때문에, 저캐리어 농도의 제1 전류 블록층(9)에 주입되는 캐리어가 적어진다.
이상과 같이, p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)과의 중간 크기의 밴드갭을 갖는 n-캐리어 축적 방지층(8n)을 형성함으로써, 저캐리어 농도의 제1 전류 블록층(9)에 축적되는 캐리어의 양을 보다 적게 하는 것이 가능해진다.
이상의 점으로부터, p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)과의 중간의 크기의 밴드갭을 갖는 n-캐리어 축적 방지층(8n)이 형성된 본 실시예에 있어서는 저캐리어 농도의 제1 전류 블록층(9)과 p-클래드층(6)간에 발생하는 전기 용량을 보다 작게 할 수 있기 때문에, 반도체 레이저 소자의 고속 동작화가 보다 도모된다.
본 실시예의 반도체 레이저 소자에 있어서, 캐리어 농도가 5×1017㎝-3의 n-캐리어 축적 방지층(8n)의 막 두께 t를 변화시켜 각 막 두께 t에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n)의 막 두께 t가 10∼40㎚인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
또한, n-캐리어 축적 방지층(8n)의 막 두께를 25㎚으로서 n-캐리어 축적 방지층(8n)의 캐리어 농도를 변화시켜 각 캐리어 농도에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n)의 캐리어 농도가 2.5×1017∼8.5×1017㎝-3인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
상기한 결과에 도시한 바와 같이, 본 실시예에 있어서는 n-캐리어 축적 방지층(8n)이 p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)과의 중간 크기의 밴드갭을 갖기 때문에, n-캐리어 축적 방지층(8n) 및 저캐리어 농도의 제1 전류 블록층(9)의 밴드갭의 크기가 같은 제1 실시예에 비해 반도체 레이저 소자의 차단 주파수를 현저하게 향상시키는 것이 가능한 n-캐리어 축적 방지층(8n)의 막 두께 및 캐리어 농도의 범위가 넓어진다. 따라서, n-캐리어 축적 방지층(8n)의 막 두께 및 캐리어 농도의 설정을 용이하게 행하는 것이 가능해지고, n-캐리어 축적 방지층(8n)의 제작이 용이해진다.
또, 본 실시예의 반도체 레이저 소자에 있어서 n-캐리어 축적 방지층(8n)과 p-클래드층(6)간에 도핑되지 않은 층을 형성하여도 좋다. 혹은, n-캐리어 축적 방지층(8n)과 저캐리어 농도의 제1 전류 블록층(9)간에 도핑되지 않은 층을 형성하여도 좋다. 이 경우, 저캐리어 농도의 제1 전류 블록층(9)보다도 밴드갭이 큰 재료로 이루어지는 밴드갭층을 형성하는 것이 바람직하다. 덧붙여, 도핑되지 않은 층의 재료는 p-클래드층(6)보다도 작고 또한 저캐리어 농도의 제1 전류 블록층(9)보다도 큰 밴드갭을 갖는 재료인 것이 바람직하다.
(12) 제12 실시예
다음에, 본 발명의 제12 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제12 실시예의 반도체 레이저 소자의 구성은 도 23에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표12에 도시한다.
Figure 112005056834577-pat00055
표 12에 도시한 바와 같이, 본 실시예의 반도체 레이저 소자에 있어서는 p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)간에 p-클래드층(6)과 역도전형의 불순물 준위(도너 준위)가 형성된 n-캐리어 축적 방지층(8n)이 형성되어 있다. 이 때문에, 본 실시예에 있어서는 제1 실시예와 마찬가지로, n-캐리어 축적 방지층(8n)에 형성된 도너 준위로부터 공급되는 캐리어가 p-클래드층(6)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(9)으로 축적되는 캐리어의 양이 적어진다.
또, 이 경우에 있어서는, n-캐리어 축적 방지층(8n)의 밴드갭과 저캐리어 농도의 제1 전류 블록층(9)과의 밴드갭은 같고, 이들 층(8n, 9)의 밴드갭은 p-클래드층(6)의 밴드갭보다도 작다.
저캐리어 농도의 제1 전류 블록층(9)으로 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도의 제1 전류 블록층(9)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(9)과 p-클래드층(6)간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 따라서, 본 실시예에 있어서는 반도체 레이저 소자의 고주파 특성이 개선된다.
본 실시예의 반도체 레이저 소자에 있어서, n캐리어 농도가 5×1017㎝-3의 n-캐리어 축적 방지층(8n)의 막 두께 t를 변화시켜 각 막 두께 t에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n)의 막 두께 t가 35㎚인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해진다.
(13) 제13 실시예
도 28은 본 발명의 제13 실시예에 있어서의 반도체 레이저 소자를 나타내는 모식적 단면도이다.
도 28에 도시한 반도체 레이저 소자의 구성은 이하의 점을 제외하고, 도 23에 도시한 반도체 레이저 소자의 구성과 마찬가지이다.
도 28에 도시한 반도체 레이저 소자에 있어서는 p-클래드층(6)과 n-캐리어 축적 방지층(8n)간에 p-클래드층(6)보다도 밴드갭이 작고 또한 n-캐리어 축적 방지층(8n)보다도 밴드갭이 큰 중간 밴드갭층(80)이 형성되어 있다. 이러한 도 28의 반도체 레이저 소자의 구성을 통합하여 표 13에 도시한다.
Figure 112000028044394-pat00013
표 13에 도시한 바와 같이, 본 실시예의 반도체 레이저 소자에 있어서는 p-클래드층(6)과 저캐리어 농도의 제1 전류 블록층(9)간에 p-클래드층(6)과 역도전형의 불순물 단위(도너 준위)가 형성된 n-캐리어 축적 방지층(8n)이 형성되어 있다. 이 때문에, 본 실시예에 있어서는 제10 실시예와 마찬가지로, n-캐리어 축적 방지 층(8n)에 형성된 도너 단위로부터 공급되는 캐리어가 p-클래드층(6)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(9)에 축적되는 캐리어의 양이 적어진다.
저캐리어 농도의 제1 전류 블록층(9)으로 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도의 제1 전류 블록층(9)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(9)과 p-클래드층(6)간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 따라서, 본 실시예에 있어서는 반도체 레이저 소자의 고주파 특성이 개선된다.
여기서, 본 실시예에 있어서 n-캐리어 축적 방지층(8n)의 밴드갭과 저캐리어 농도의 제1 전류 블록층(9)의 밴드갭이 같고, 이들 층(8, 9)의 밴드갭은 p-클래드층(6)의 밴드갭보다도 작다. 또한, p-클래드층(6)과 n-캐리어 축적 방지층(8n)간에는 p-클래드층(6) 및 n-캐리어 축적 방지층(8n)의 중간 크기의 밴드갭을 갖는 중간 밴드갭층(80)이 형성되어 있다. 이러한 중간 밴드갭(80)이 형성된 본 실시예에 있어서는 이하와 같은 효과가 얻어진다.
즉, 이 경우에 있어서는 p-클래드층(6), 중간 밴드갭층(80) 및 n-캐리어 축적 방지층(8n)의 밴드갭이 이 순으로 작아지기 때문에, p-클래드층(6)과 중간 밴드갭층(80)과의 에너지 차가 p-클래드층(6)과 n-캐리어 축적 방지층(8n)과의 에너지 차에 비해 작아진다. 이 때문에, 캐리어가 p-클래드층(6)으로부터 중간 밴드갭층(80)으로 주입되기 어려워지고, 또한 n-캐리어 축적 방지층(8n)으로도 주입되기 어려워진다. 또한, 이 경우에 있어서는 캐리어가 중간 밴드갭층(80)과 n-캐리어 축적 방지층(8n)의 양방으로 나누어져 주입되기 때문에, n-캐리어 축적 방지층(8n)에 주입되는 캐리어가 적어진다.
이상의 점으로부터, 중간 밴드갭층(80)을 형성함으로써, n-캐리어 축적 방지층(8n)으로 주입되는 캐리어를 적게 하고, 또한 저캐리어 농도의 제1 전류 블록층(9)으로 주입되는 캐리어를 적게 하는 것이 가능해진다. 그것에 따라, 저캐리어 농도의 제1 전류 블록층(9)에 축적되는 캐리어의 양을 보다 적게 하는 것이 가능해진다.
이상의 점으로부터, 중간 밴드갭층(80)이 형성된 본 실시예에 있어서는 저캐리어 농도의 제1 전류 블록층(9)과 p-클래드층(6)간에 발생하는 전기 용량을 보다 작게 할 수 있기 때문에, 반도체 레이저 소자의 고속 동작화가 보다 도모된다.
본 실시예의 반도체 레이저 소자에 있어서, 캐리어 농도가 5×1017㎝-3의 n-캐리어 축적 방지층(8n)의 막 두께 t를 변화시켜 각 막 두께 t에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n)의 막 두께 t가 15∼35㎚인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
또한, n-캐리어 축적 방지층(8n)의 막 두께를 30㎚으로서 n-캐리어 축적 방지층(8n)의 캐리어 농도를 변화시켜 각 캐리어 농도에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(8n)의 캐리어 농도가 2.5×1017∼6×1017㎝-3인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해 졌다.
상기한 결과로 나타낸 바와 같이, 중간 밴드갭층(80)이 형성된 본 실시예에 있어서는, 중간 밴드갭층이 형성되어 있지 않은 제1 실시예에 비해 반도체 레이저 소자의 차단 주파수를 현저하게 향상시키는 것이 가능한 n-캐리어 축적 방지층(8n)의 막 두께 및 캐리어 농도의 범위가 넓어진다. 따라서, n-캐리어 축적 방지층(8n)의 막 두께 및 캐리어 농도의 설정을 용이하게 행하는 것이 가능해지고, n- 캐리어 축적 방지층(8n)의 제작이 용이해진다.
(14) 제14 실시예
도 29는 본 발명의 제14 실시예에 있어서의 반도체 레이저 소자의 모식적 단면도이다.
도 29에 도시한 반도체 레이저 소자에 있어서는 도 23에 도시한 반도체 레이저 소자와 마찬가지로, n-GaAs 기판(1) 상에 각 층(2∼5)이 형성되어 있다.
가이드층(5) 상에 p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 200㎚의 p-클래드층(91)이 형성되어 있다. p-클래드층(91)의 캐리어 농도는 3×1017㎝-3이다.
p-클래드층(91) 상에 n-Ga0.5In0.5P로 이루어지는 n-캐리어 축적 방지층(92n), 도핑되지 않은 GaAs로 이루어지는 두께 1000㎚의 저캐리어 농도의 제1 전류 블록층(93) 및 n-GaAs로 이루어지는 두께 500㎚의 역도전형의 제2 전류 블록층(94)이 순서적으로 형성되어 있다.
n-캐리어 축적 방지층(92n), 저캐리어 농도의 제1 전류 블록층(93) 및 역도 전형의 제2 전류 블록층(94)의 중앙부의 영역이 제거되어 스트라이프형 개구부가 형성되어 있다. n-캐리어 축적 방지층(92n)의 캐리어 농도는 5×1017㎝-3이다. 역도전형의 제2 전류 블록층(94)의 캐리어 농도는 8×1017㎝-3이다.
스트라이프형 개구부를 매립하도록 p-클래드층(91) 상 및 역도전형의 제2 전류 블록층(94) 상에 p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 두께 1300㎚의 p-클래드층(95)이 형성되어 있다. p-클래드층(95)의 캐리어 농도는 3×1017㎝-3이다. 이와 같이, 도 29의 반도체 레이저 소자는 자기 정합형 구조를 갖는다.
p-Ga0.5In0.5P로 이루어지는 두께 200㎚의 p-콘택트층(96)이 p-클래드층(95) 상에 형성되어 있다. p-GaAs로 이루어지는 두께 3000㎚의 p-콘택트층(97)이 p-콘택트층(96) 상에 형성되어 있다. p-콘택트층(96)의 캐리어 농도는 2×1018㎝-3이다. p-콘택트층(97)의 캐리어 농도는 3×1019㎝-3이다. ,
상기한 구성을 통합하여 표 14에 도시한다.
Figure 112000028044394-pat00014
도 30 및 도 31은 도 29에 도시한 반도체 레이저 소자의 제조 방법을 나타내는 모식적 공정 단면도이다.
도 30에 도시한 바와 같이, MOCVD법에 의해 n-GaAs 기판(1) 상에 n- (Al0.7Ga0.3)0.5In0.5P로 이루어지는 n-클래드층(2), (Al0.5 Ga0.5)0.5In0.5P로 이루어지는 두께30㎚의 가이드층(3), 양자 웰 활성층(4), (Al0.5Ga0.5)0.5In0.5 P로 이루어지는 두께 30㎚의 가이드층(5), p-(Al0.7Ga0.3)0.5In0.5P로 이루어지는 p-클래드층(91), n- Ga0.5In0.5P로 이루어지는 n-캐리어 축적 방지층(92n), 도핑되지 않은 GaAs로 이루어지는 저캐리어 농도의 제1 전류 블록층(93) 및 n-GaAs로 이루어지는 역도전형의 제2 전류 블록층(94)을 순서적으로 성장시킨다.
역도전형의 제2 전류 블록층(94) 상에 마스크(도시하지 않음)를 형성하고 스트라이프형 개구부를 갖도록 패터닝한다. 그 후, 도 31에 도시한 바와 같이, 역도전형의 제2 전류 블록층(94), 저캐리어 농도의 제1 전류 블록층(93) 및 캐리어 축적 방지층(92n)의 중앙부를 에칭에 의해 제거하고 스트라이프형 개구부를 형성한다.
또한, 도 29에 도시한 바와 같이, MOCVD법에 의해 역도전형의 제2 전류 블록층(94) 상 및 스트라이프형 개구부 내의 p-클래드층(91) 상에 p-(Al0.7Ga0.3)0.5 In0.5P로 이루어지는 p-클래드층(95), p-Ga0.5In0.5P로 이루어지는 p-콘택트층(96) 및 p-GaAs로 이루어지는 p-콘택트층(97)을 순서적으로 형성한다. p-콘택트층(97)의 표면에 Cr/Au로 이루어지는 p측 전극(12)을 형성하고, n-GaAs 기판(1)의 이면에 AuGe/Ni/Au로 이루어지는 n측 전극(13)을 형성한다.
도 31의 반도체 레이저 소자에 있어서는, p-클래드층(91)과 저캐리어 농도의 제1 전류 블록층(93)간에 p-클래드층(91)과 역도전형의 불순물 단위(도너 단위)가 형성된 n-캐리어 축적 방지층(92n)이 형성되어 있다. 이 때문에, 본 실시예에 있어서는 제10 실시예와 마찬가지로, n-캐리어 축적 방지층(92n)에 형성된 도너 준위로부터 공급되는 캐리어가 p-클래드층(91)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(93)에 축적되는 캐리어의 양이 적어진다.
저캐리어 농도의 제1 전류 블록층(93)에 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도의 제1 전류 블록층(93)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(93)과 p-클래드층(91)간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 따라서, 본 실시예에 있어서는 반도체 레이저 소자의 고주파 특성이 개선된다.
도 29의 반도체 레이저 소자에 있어서, 캐리어 농도가 5×1017㎝-3의 n-캐리어 축적 방지층(92n)의 막 두께 t를 변화시켜 각 막 두께 t에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(92n)의 막 두께 t가 20∼35㎚인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
또한, n-캐리어 축적 방지층(92n)의 막 두께를 30㎚으로서 n-캐리어 축적 방지층(92n)의 캐리어 농도를 변화시켜 각 캐리어 농도에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층의 캐리어 농도가 3×1017∼6×1017㎝-3인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
(15) 제15 실시예
다음에, 본 발명의 제15 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제15 실시예의 반도체 레이저 소자의 구성은 도 29에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 15에 도시한다.
Figure 112000028044394-pat00015
표 15에 도시한 바와 같이, 본 실시예의 반도체 레이저 소자에 있어서는 p-클래드층(91)과 저캐리어 농도의 제1 전류 블록층(93)간에 p-클래드층(91)과 역도전형의 불순물 준위(도너 단위)가 형성된 n-캐리어 축적 방지층(92n)이 형성되어 있다. 이 때문에, 본 실시예에 있어서는 제10 실시예와 마찬가지로, n-캐리어 축적 방지층(92n)에 형성된 도너 준위로부터 공급되는 캐리어가 p-클래드층(91)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(93)에 축적되는 캐리어의 양이 적어진다.
저캐리어 농도의 제1 전류 블록층(93)으로 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도의 제1 전류 블록층(93)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(93)과 p-클래드층(91)간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 따라서, 본 실시예에 있어서는 반도체 레이저 소자의 고주파 특성이 개선된다.
도 32는 n-캐리어 축적 방지층(92n)의 막 두께 t를 변화시켰을 때의 표 15의 반도체 레이저 소자의 차단 주파수의 측정 결과를 나타내는 도면이다. 또, 이 경우의 n-캐리어 축적 방지층(92n)의 캐리어 농도는 5×1017㎝-3이다.
도 32에 도시한 바와 같이, n-캐리어 축적 방지층(92n)을 형성하지 않은 경우에는 차단 주파수가 200㎒이던 것이 n-캐리어 축적 방지층(92n)을 두껍게 함으로써 차단 주파수가 서서히 향상되고, n-캐리어 축적 방지층(92n)의 두께 t가 15∼35㎚의 경우에 있어서 차단 주파수가 현저하게 향상된다.
한편, n-캐리어 축적 방지층(92n)의 막 두께를 25㎚으로서 n-캐리어 축적 방지층(92n)의 캐리어 농도를 변화시켜 각 캐리어 농도에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(92n)의 캐리어 농도가 3.5×1017∼8×1017㎝-3인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
(16) 제16 실시예
다음에, 본 발명의 제16 실시예에 있어서의 반도체 레이저 소자에 관해서 설명한다.
제16 실시예의 반도체 레이저 소자의 구성은 도 29에 도시한 구성과 마찬가지이고, 각 층의 재료, 막 두께 및 캐리어 농도가 다르다. 본 실시예의 반도체 레이저 소자의 각 층의 재료, 막 두께 및 캐리어 농도를 표 16에 도시한다.
Figure 112005056834577-pat00056
표 16에 도시한 바와 같이, 본 실시예의 반도체 레이저 소자에 있어서는 p-클래드층(91)과 저캐리어 농도의 제1 전류 블록층(93)간에 p-클래드층(6)과 역도전형의 불순물 단위(도너 준위)가 형성된 n-캐리어 축적 방지층(92n)이 형성되어 있다. 이 때문에, 본 실시예에 있어서는 제1 실시예와 마찬가지로, n-캐리어 축적 방지층(92n)에 형성된 도너 준위로부터 공급되는 캐리어가 p-클래드층(91)으로부터 공급되는 캐리어를 보상한다. 이 때문에, 저캐리어 농도의 제1 전류 블록층(93)에 축적되는 캐리어의 양이 적어진다.
저캐리어 농도의 제1 전류 블록층(93)에 축적되는 캐리어의 양이 적어짐으로써 저캐리어 농도의 제1 전류 블록층(93)의 공핍 상태가 유지되기 때문에, 저캐리어 농도의 제1 전류 블록층(93)과 p-클래드층(91)간에 발생하는 전기 용량을 작게 할 수있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다. 따라서, 본 실시예에 있어서는 반도체 레이저 소자의 고주파 특성이 개선된다.
여기서, 본 실시예에 있어서는 제11 실시예와 마찬가지로, n-캐리어 축적 방지층(92n)의 밴드갭이 p-클래드층(6)의 밴드갭보다도 작고, 또한 저캐리어 농도의 제1 전류 블록층(93)의 밴드갭보다도 커지도록 설정되어 있다. 이러한 본 실시예의 n-캐리어 축적 방지층(92n)은 제13 실시예의 중간 밴드갭층(80)으로서의 기능도 갖는다.
즉, 이 경우에 있어서는 p-클래드층(91), n-캐리어 축적 방지층(92n) 및 저캐리어 농도의 제1 전류 블록층(93)의 밴드갭이 이 순으로 작아진다. 이 때문에, p-클래드층(91)과 n-캐리어 축적 방지층(92n)과의 에너지 차가 p-클래드층(91)과 저캐리어 농도의 제1 전류 블록층(93)과의 에너지 차에 비해 작아진다. 이 때문에, 캐리어가 p-클래드층(91)으로부터 n-캐리어 축적 방지층(92n)으로 주입되기 어려워지고, 또한 저캐리어 농도의 제1 전류 블록층(93)으로도 주입되기 어려워진다. 또한, 이 경우에 있어서는 캐리어가 n-캐리어 축적 방지층(92n)과 저캐리어 농도의 제1 전류 블록층(93)의 양방으로 나누어져 주입되기 때문에, 저캐리어 농도의 제1 전류 블록층(93)에 주입되는 캐리어가 적어진다.
이상의 점으로부터, 중간 밴드갭층으로서도 작용하는 n-캐리어 축적 방지층(92n)을 형성함으로써, 저캐리어 농도의 제1 전류 블록층(93)에 축적되는 캐리어의 양을 보다 적게 하는 것이 가능해진다.
이상과 같이, 중간 밴드갭층으로서의 기능도 갖는 n-캐리어 축적 방지층(92n)이 형성된 본 실시예에 있어서는, 저캐리어 농도의 제1 전류 블록층(93)과 p-클래드층(6)간에 발생하는 전기 용량을 보다 작게 할 수 있기 때문에, 반도체 레이저 소자의 고속 동작화가 보다 도모된다.
본 실시예의 반도체 레이저 소자에 있어서, 캐리어 농도가 5×1017㎝-3의 n-캐리어 축적 방지층(92n)의 막 두께 t를 변화시켜 각 막 두께 t에 있어서의 반도체 레이저 소자의 차단 주파수를 측정하였다. 그 결과, n-캐리어 축적 방지층(92n)의 막 두께 t가 40㎚인 경우에 차단 주파수가 현저하게 향상되는 것이 분명해졌다.
또, 본 실시예의 반도체 레이저 소자에 있어서, n-캐리어 축적 방지층(92n)과 p-클래드층(91)간에 도핑되지 않은 층을 형성하여도 좋다. 혹은, n-캐리어 축적 방지층(92n)과 저캐리어 농도의 제1 전류 블록층(93)간에 도핑되지 않은 층을 형성하여도 좋다. 이 경우, 저캐리어 농도의 제1 전류 블록층(93)보다도 밴드갭이 큰 재료로 이루어지는 도핑되지 않은 층을 형성하는 것이 바람직하다. 덧붙여, 도핑되지 않은 층의 재료는 p-클래드층(91)보다도 작고 또한 저캐리어 농도의 제1 전류 블록층(93)보다도 큰 밴드갭을 갖는 재료인 것이 바람직하다.
상기한 제10∼ 제16 실시예에 있어서는 n형의 불순물을 도핑함으로써, 캐리 어 축적 방지층에 도너 준위를 형성하고 있다. 이 경우, 캐리어 축적 방지층에 형성하는 도너 준위의 밀도는 바이어스를 인가하지 않은 상태에서 도너 준위가 거의 이온화하는 밀도로 하는 것이 바람직하다.
또한, 상기한 제10∼ 제16 실시예에 있어서는 p형의 클래드층의 전류 주입 영역을 제외한 영역 상에 역도전형의 n-캐리어 축적 방지층을 형성하는 경우 에 관해서 설명하였지만, p형의 클래드층의 전류 주입 영역 상에 n-캐리어 축적 방지층이 형성되어도 좋다. 단, 이 경우에 있어서는 n-캐리어 축적 방지층이 전류를 저해하지 않도록 하기 위해서, n=캐리어 축적 방지층의 막 두께를 작게 한다.
또한, 상기한 제10∼제16 실시예에 있어서는 저캐리어 농도의 제1 전류 블록층 상에 역도전형의 제2 전류 블록층을 갖는 구조에 관해서 설명하였지만, 역도전형의 제2 전류 블록층은 본 발명에 있어서 반드시 필요한 층이 아니고, 전류 블록층으로서 저캐리어 농도의 제1 전류 블록층만을 형성하여도 좋다.
덧붙여, 상기한 제10∼ 제16 실시예에 있어서는, 반도체로서, III족 질화물 반도체, AlGaInP계 반도체, AlGaAs계 반도체를 이용하는 반도체 레이저 소자에 관해서 설명하였지만, GaInAs를 비롯한 다른 III-V족 반도체, II-VI족 반도체, IV 족 반도체, IV-IV족 반도체에도 본 발명은 적용할 수 있다. 특히, 에피택셜 성장 중에 반절연성 반도체를 형성하는 것이 곤란한 반도체, 예를 들면 III족 질화물 반도체, AlGaInP계 반도체, AlGaAs계 반도체를 이용하는 반도체 레이저 소자에 관해서는 효과가 크다.
다음에, 본 발명의 원리 및 작용을 상세하게 설명한다.
이하에 있어서는, e를 소전하로 하여, εc를 클래드층의 유전률로 하고, ε를 캐리어 축적 방지층의 유전률로 하고, Nc를 클래드층의 캐리어 농도로 하고, N을 캐리어 축적 방지층의 캐리어 농도로 하고, Egc를 클래드층의 밴드갭으로 하고, ΔEv를 클래드층 및 캐리어 축적 방지 층간의 가전자대의 밴드 불연속량으로 하고, ΔEc를 클래드층 및 캐리어 축적 방지 층간의 전도대의 밴드 불연속량으로 한다.
여기서는, 도 33에 도시한 바와 같이 클래드층이 n형이고, 캐리어 축적 방지층에 억셉터 준위가 형성되어 있는 경우에 관해서 생각한다. 캐리어 축적 방지층 상에는 저캐리어 농도의 전류 블록층이 형성되어 있다.
또한, 이 경우에 있어서는, εcNcΔEc/(εN)<Egc-ΔEc -ΔEv의 관계가 성립함과 함께 다음의 조건 (1) 또는 (2) 중 어느 하나를 만족시키는 경우에 관해서 생각한다.
(1) 클래드층 및 캐리어 축적 방지층이 왜곡을 갖고 있지 않은 경우
(2) 각층이 섬아연광 구조의 반도체로 이루어지고, 각 층의 적층 방향이 일반 식[0MN] 방향(M, N은 M=N=0을 제외하는 임의의 수, 예를 들면 [001] 방향과 [001] 방향)으로 나타내는 경우, 혹은, 각 층이 우르짜이트(wurtzite) 구조의 반도체로 이루어지고, 각층의 적층 방향이 일반식 [HKL0] 방향(H, K, L은 H+K+L=0이고, 또한 H=K=L=0을 제외하는 임의의 수, 예를 들면 [1-100] 방향과 [11-20] 방향)으로 나타내는 경우
우선 캐리어 축적 방지층의 두께 t가 대개 tA=(2εcNcΔEc)1/2/(eN)일 때에는 클래드층 및 캐리어 축적 방지층의 밴드 구조는 도 33의 (a)와 같다.
즉, 도 33의 (a)에 도시한 바와 같이, 캐리어 축적 방지층의 전도대의 가장 낮은 곳(클래드층과의 계면)의 에너지가 클래드층의 전도대의 에너지의 가장 낮은 곳의 에너지와 같아진다. 따라서, 캐리어 축적 방지층의 전도대의 클래드층과의 계면에는 캐리어가 저장되지 않는다.
한편, 캐리어 축적 방지층의 두께 t가 대개 tB=[2εcεNc(Egc-ΔEv)/[N(εcNc+εN)]]1/2/e일 때에는 클래드층 및 캐리어 축적 방지층의 밴드 구조는 도 33의 (b)와 같아진다.
즉, 도 33의 (b)에 도시한 바와 같이, 캐리어 축적 방지층의 가전자대의 가장 높은 곳(저캐리어 농도의 제1 전류 블록층과의 계면)의 에너지가 클래드층의 전도대의 에너지의 가장 낮은 곳의 에너지와 같아진다. 따라서, 캐리어 축적 방지층의 억셉터 준위는 전부 이온화하고 있고, 저캐리어 농도의 전류 블록층에 캐리어가 공급되지 않는다.
그런데, 캐리어 축적 방지층의 두께 t가 tA≤t≤tB의 범위에서는 클래드층과 캐리어 축적 방지층과의 계면에 관한 전계의 아주 작은 변화에 대하여 계면에 축적되는 전계의 양은 변화하지 않는다. 즉, 클래드층과 캐리어 축적 방지층의 계면의 과도적인 전기 용량을 0에 가깝게 할 수 있다. 이것으로부터 캐리어 축적 방지층의 두께 t를 상기한 범위로 설정하는 것이 특히 바람직하다.
여기서, εcNcΔEc/(εN)=Egc-ΔEc-ΔEv일 때에는 tA=tB로 된다. 이 때문에, 캐리어 축적 방지층의 두께 t와 캐리어 축적 방지층의 캐리어 농도 N을 조정하여 t=tA=tB로 설정하는 것이 곤란하게 된다. 즉, εcNcΔEc /(εN)보다 Egc-ΔEc-ΔEv의 값이 크면 클수록 캐리어 축적 방지층의 두께 t와 캐리어 축적 방지층의 캐리어 농도 N의 설정은 용이해진다.
통상 반도체 레이저 소자에 사용되는 클래드층 혹은 캐리어 축적 방지층의 재료의 조합에서는 거의 εc=ε이고, 캐리어 축적 방지층의 밴드갭 (Egc-ΔEc-ΔEv)보다 ΔEc쪽이 작다. Nc>>N의 경우에는 εcNcΔEc/(εN)>Egc-ΔEv-ΔEc로 되는 경우가 있지만, N>>Nc 혹은 거의 N=Nc로 하면, εcNcΔEc/(εN)<Egc-ΔEc-ΔEv의 관계를 만족시키는 것은 용이하다.
상기한 논의에서는 클래드층이 n형이고 캐리어 축적 방지층에 억셉터 준위가 형성되어 있는 경우에 관해서 생각하였지만, 상기한 실시예와 같이 클래드층이 p형이고 또한 캐리어 축적 방지층에 도너 단위가 형성되어 있는 경우에 있어서도 마찬가지의 효과가 있다.
즉, p형 클래드층 및 도너 준위가 형성된 캐리어 축적 방지층에 있어서 εcNcΔEc/(εN)<Egc-ΔEc-ΔEv의 관계가 성립하는 경우, 캐리어 축적 방지층의 두께 t가 tA≤t≤tB 범위에서는 클래드층과 캐리어 축적 방지층과의 계면에 관한 전계가 아주 작은 변화에 대하여 계면에 축적되는 전하의 양이 변화하지 않는다. 즉, 클래드층과 캐리어 축적 방지층과의 계면의 과도적인 전기 용량을 0에 가깝게 할 수 있다. 따라서, 도너 준위가 형성된 캐리어 축적 방지층의 두께 t를 상기한 범위로 설정하는 것이 특히 바람직하다. 또한, p형의 클래드층의 캐리어 농도 Nc 및 도너 준위가 형성된 캐리어 축적 방지층의 캐리어 농도 N은 Nc≤N인 것이 보다 바람직하다.
여기서, 제13 실시예와 같이 클래드층과 캐리어 축적 방지층간에 중간 밴드갭층을 형성한 경우에 있어서는 tA측의 조건이 넓어진다. 또한, 제11 및 제16 실시예와 같이 캐리어 축적 방지층이 중간 밴드갭으로서의 기능을 갖는 경우에 있어서는, tA측 및 tB측의 조건이 넓어진다. 이것은 제11, 제13 및 제16 실시예에 있어서 상술한 캐리어 축적 방지층(8n)의 최적인 막 두께의 범위로 나타나고 있다.
또, 제16 실시예 및 제16 실시예의 반도체 레이저 소자에 있어서는 상술한 조건 (1) 및 (2)의 어느 쪽도 적합하지 않고, 왜곡에 의해 클래드층에 피에조 전계에 의한 전위 경사가 발생한다. 이 때문에, 이들의 실시예에 있어서는 상기한 바와 같은 관계를 용이하게 유도할 수는 없다.
본 발명의 한 특징에 따르면, 캐리어 축적 방지층에 의해 제1 클래드층으로 부터 저캐리어 농도층으로의 캐리어의 축적이 저지된다. 이에 따라 저캐리어 농도층의 공핍 상태가 유지되어, 전류 블록층과 제1 클래드층간의 전기 용량이 작게 유지되고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다.
또한, 본 발명에 다른 특징에 따르면, 제1 클래드층으로부터 공급된 제1 도전형의 캐리어는 캐리어 축적 방지층의 밴드간 준위로부터 공급되는 제2 도전형의 캐리어에 의해 보상된다. 이에 따라, 저캐리어 농도의 제1 전류 블록층에 있어서의 캐리어의 축적을 저지할 수 있게 되고, 제1 전류 블록층의 공핍 상태가 유지되어, 제1 전류 블록층과 제1 클래드층간에 발생하는 전기 용량을 작게 할 수 있고, 반도체 레이저 소자의 고속 동작화가 충분히 도모된다.
또한, 본 발명의 또다른 특징에 따르면, 캐리어 축적 방지층 및 제1 전류 블록층은 전류 주입 영역을 제외하고 제1 클래드층 상에 순서적으로 형성되고, 반도체 레이저 소자는 전류 주입 영역에 있어서 캐리어 축적 방지층 및 제1 전류 블록층의 측면과 제1 클래드층의 상면으로 둘러싸인 공간을 매립하도록 설치된 제1 도전형의 제2 클래드층을 더욱 구비하여, 고속 동작화가 도모된 자기 정합형 구조의 반도체 레이저 소자가 실현된다.

Claims (31)

  1. 반도체 레이저 소자로서,
    활성층과,
    상기 활성층 상에 설치된 제1 도전형의 제1 클래드층과,
    전류 주입 영역을 제외하고 상기 제1 클래드층 상에 설치된 제2 도전형의 전류 블록층과,
    상기 제1 클래드층과 상기 전류 블록층간에 있어서의 상기 전류 블록층측에 설치되어 상기 전류 블록층보다도 낮은 캐리어 농도를 포함하는 저캐리어 농도층과,
    상기 제1 클래드층과 상기 저캐리어 농도층 사이에 설치되어 상기 제1 클래드층으로부터 상기 저캐리어 농도층으로의 캐리어의 축적을 저지하는 캐리어 축적 방지층을 포함하는 것을 특징으로 하는 반도제 레이저 소자.
  2. 제1항에 있어서,
    상기 제1 클래드층, 상기 캐리어 축적 방지층 및 상기 저캐리어 농도층의 밴드갭이 이 순서대로 작아지는 것을 특징으로 하는 반도체 레이저 소자.
  3. 제1항에 있어서,
    상기 제1 클래드층은 상기 활성층 상에 형성된 평탄부와, 상기 전류 주입 영역에 있어서의 상기 평탄부 상에 형성된 릿지부를 포함하고,
    상기 캐리어 축적 방지층은 상기 릿지부의 양측에 있어서의 상기 평탄부 상 및 상기 릿지부의 측면 상에 형성되고,
    상기 저캐리어 농도층 및 상기 전류 블록층은 상기 캐리어 축적 방지층 상에 순서대로 형성되는 것을 특징으로 하는 반도제 레이저 소자.
  4. 제3항에 있어서,
    상기 캐리어 축적 방지층의 두께가 10㎚ 이상인 것을 특징으로 하는 반도제 레이저 소자.
  5. 제4항에 있어서,
    상기 캐리어 축적 방지층의 두께가 15㎚ 이상인 것을 특징으로 하는 반도체 레이저 소자
  6. 제1항에 있어서,
    상기 전류 주입 영역에 있어서의 상기 캐리어 축적 방지층 상에 설치된 릿지형의 제1 도전형의 제2 클래드층을 더 포함하고,
    상기 캐리어 축적 방지층은 상기 제1 클래드층 상에 형성되고,
    상기 저캐리어 농도층 및 상기 전류 블록층은 상기 제2 클래드층의 양측에 있어서의 상기 캐리어 축적 방지층 상 및 상기 제2 클래드층의 측면 상에 순서대로 형성되는 것을 특징으로 하는 반도체 레이저 소자.
  7. 제1항에 있어서,
    상기 캐리어 축적 방지층, 상기 저캐리어 농도층 및 상기 전류 블록층은 상기 전류 주입 영역을 제외하고 상기 제1 클래드층 상에 순서대로 형성되고,
    상기 반도체 레이저 소자는 상기 전류 주입 영역에 있어서 상기 캐리어 축적 방지층, 상기 저캐리어 농도층 및 상기 전류 블록층의 측면과 상기 제1 클래드층의 상면으로 둘러싸인 공간을 매립하도록 설치된 제1 도전형의 제2 클래드층을 더 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  8. 제6항에 있어서,
    상기 캐리어 축적 방지층의 두께가 15㎚ 이상인 것을 특징으로 하는 반도체 레이저 소자.
  9. 제8항에 있어서,
    상기 캐리어 축적 방지층의 두께가 20㎚ 이상인 것을 특징으로 하는 반도체 레이저 소자.
  10. 제1항에 있어서,
    상기 캐리어 축적 방지층은 단층 구조 또는 초격자 구조를 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  11. 제1항에 있어서,
    상기 활성층은 (Alx1Ga1-x1)y1In1-y1P로 이루어지는 층을 포함하고,
    상기 캐리어 축적 방지층은 (Alx2Ga1-x2)y2In1-y2P 또는 Alx2Ga1-x2As로 이루어지고,
    상기 저캐리어 농도층은 (Alx3Ga1-x3)y3In1-y3P 또는 Alx3Ga1-x3As로 이루어지고,
    상기 전류 블록층은 (Alx4Ga1-x4)y4In1-y4P 또는 Alx4Ga1-x4As로 이루어지고,
    상기 x1, 상기 x2, 상기 x3, 상기 x4, 상기 y1, 상기 y2, 상기 y3 및 상기 y4는 각각 0 이상 1 이하인 것을 특징으로 하는 반도체 레이저 소자.
  12. 제1항에 있어서,
    상기 활성층은 Alx1Ga1-x1As로 이루어지는 층을 포함하고,
    상기 캐리어 축적 방지층은 Alx2Ga1-x2As로 이루어지고,
    상기 저캐리어 농도층은 Alx3Ga1-x3As로 이루어지고,
    상기 전류 블록층은 Alx4Ga1-x4As로 이루어지고,
    상기 x1, 상기 x2, 상기 x3 및 상기 x4는 각각 0 이상 1 이하인 것을 특징으로 하는 반도체 레이저 소자.
  13. 제1항에 있어서,
    상기 활성층은 Inx1Ga1-x1N으로 이루어지고,
    상기 캐리어 축적 방지층은 Alx2Ga1-x2N으로 이루어지고,
    상기 저캐리어 농도층은 Alx3Ga1-x3N으로 이루어지고,
    상기 전류 블록층은 Alx4Ga1-x4N으로 이루어지고,
    상기 x1, 상기 x2, 상기 x3 및 상기 x4는 각각 0 이상 1 이하인 것을 특징으로 하는 반도체 레이저 소자.
  14. 제1항에 있어서,
    상기 활성층은 (Alx1Ga1-x1)y1In1-y1P로 이루어지는 층을 포함하고,
    상기 캐리어 축적 방지층은 (Alx2Ga1-x2)y2In1-y2P로 이루어지고,
    상기 저캐리어 농도층은 Alx3Ga1-x3As로 이루어지고,
    상기 전류 블록층은 Alx4Ga1-x4As로 이루어지고,
    상기 x1, 상기 x2, 상기 x3, 상기 x4, 상기 y1 및 상기 y2는 각각 0 이상 1 이하이고,
    제1 도전형이 p형이고, 제2 도전형이 n형인 것을 특징으로 하는 반도체 레이저 소자.
  15. 반도체 레이저 소자로서,
    활성층과,
    상기 활성층 상에 설치된 제1 도전형의 제1 클래드층과,
    전류 주입 영역을 제외하고 상기 제1 클래드층 상에 설치된 저캐리어 농도의 제1 전류 블록층과,
    상기 제1 클래드층과 상기 제1 전류 블록층간에 형성되어 상기 제1 전류 블록층으로의 캐리어의 축적을 저지하는 캐리어 축적 방지층
    을 포함하고,
    상기 캐리어 축적 방지층은 변조 도핑 효과에 의해 상기 제1 클래드층으로부터 공급되는 제1 도전형의 캐리어를 보상하도록 제2 도전형의 캐리어를 공급하는 밴드간 준위를 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  16. 제15항에 있어서,
    상기 제1 전류 블록층은 상기 제1 클래드층보다도 밴드갭이 작은 것을 특징으로 하는 반도체 레이저 소자.
  17. 제15항에 있어서,
    상기 밴드간 준위는 바이어스를 인가하지 않은 조건에서 모든 상기 밴드간 준위가 이온화하는 밀도를 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  18. 제15항에 있어서,
    상기 밴드간 준위는 제2 도전형의 불순물의 도핑에 의해 형성되는 것을 특징으로 반도체 레이저 소자.
  19. 제15항에 있어서,
    상기 캐리어 축적 방지층의 조성은 상기 제1 전류 블록층의 조성과 동일한 것을 특징으로 하는 반도체 레이저 소자.
  20. 제15항에 있어서,
    상기 제1 클래드층은 상기 캐리어 축적 방지층보다도 큰 밴드갭을 포함하고,
    상기 반도체 레이저 소자는 상기 제1 클래드층과 상기 캐리어 축적 방지층간에 설치되어 상기 제1 클래드층의 밴드갭보다도 작고 또한 상기 캐리어 축적 방지층의 밴드갭보다도 큰 밴드갭을 포함하는 중간 밴드갭층을 더욱 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  21. 제15항에 있어서,
    상기 캐리어 축적 방지층은 상기 제1 클래드층의 밴드갭보다도 작고 또한 상기 제1 전류 블록층의 밴드갭보다도 큰 밴드갭을 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  22. 제15항에 있어서,
    상기 제1 클래드층은 상기 활성층 상에 형성된 평탄부와, 상기 전류 주입 영역에 있어서의 상기 평탄부 상에 형성된 릿지부를 포함하고,
    상기 캐리어 축적 방지층은 상기 릿지부의 양측에 있어서의 상기 평탄부 상 및 상기 릿지부의 측면 상에 형성되고,
    상기 제1 전류 블록층은 상기 캐리어 축적 방지층 상에 형성되는 것을 특징으로 하는 반도체 레이저 소자.
  23. 제15항에 있어서,
    상기 캐리어 축적 방지층 및 상기 제1 전류 블록층은 상기 전류 주입 영역을 제외하고 상기 제1 클래드층 상에 순서대로 형성되고,
    상기 반도체 레이저 소자는 상기 전류 주입 영역에 있어서 상기 캐리어 축적 방지층 및 상기 제1 전류 블록층의 측면과 상기 제1 클래드층의 상면으로 둘러싸인 공간을 매립하도록 설치된 제1 도전형의 제2 클래드층을 더 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  24. 제15항에 있어서,
    상기 캐리어 축적 방지층은 상기 전류 주입 영역을 제외한 영역에 형성되는 것을 특징으로 하는 반도제 레이저 소자.
  25. 제15항에 있어서,
    상기 제1 전류 블록층 상에 설치된 제2 도전형의 제2 전류 블록층을 더 포함하는 것을 특징으로 반도체 레이저 소자.
  26. 반도체 레이저 소자로서,
    활성층과,
    상기 활성층 상에 설치된 제1 도전형의 제1 클래드층과,
    전류 주입 영역을 제외하고 상기 제1 클래드층 상에 설치된 저캐리어 농도의 제1 전류 블록층과,
    상기 제1 클래드층과 상기 제1 전류 블록층간에 형성되어 상기 제1 전류 블록층으로의 캐리어의 축적을 저지하는 캐리어 축적 방지층
    을 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  27. 제26항에 있어서,
    상기 저캐리어 농도의 제1 전류 블록층은 상기 제1 클래드층보다도 밴드갭이 작은 것을 특징으로 하는 반도체 레이저 소자.
  28. 제26항에 있어서,
    상기 제1 클래드층, 상기 캐리어 축적 방지층 및 상기 저캐리어 농도의 제1 전류 블록층의 밴드갭이 이 순서대로 작아지는 것을 특징으로 하는 반도체 레이저 소자.
  29. 제26항에 있어서,
    상기 제1 클래드층은 상기 활성층 상에 형성된 평탄부와, 상기 전류 주입 영역에 있어서의 상기 평탄부 상에 형성된 릿지부를 포함하고,
    상기 캐리어 축적 방지층은 상기 릿지부의 양측에 있어서의 상기 평탄부 상 및 상기 릿지부의 측면 상에 형성되고,
    상기 저캐리어 농도의 제1 전류 블록층은 상기 캐리어 축적 방지층 상에 형성되는 것을 특징으로 하는 반도체 레이저 소자.
  30. 제26항에 있어서,
    상기 전류 주입 영역에 있어서의 상기 캐리어 축적 방지층 상에 설치된 릿지형의 제1 도전형의 제2 클래드층을 더 포함하고,
    상기 캐리어 축적 방지층은 상기 제1 클래드층 상에 형성되고,
    상기 저캐리어 농도의 제1 전류 블록층은 상기 제2 클래드층의 양측에 있어서의 상기 캐리어 축적 방지층 상 및 상기 제2 클래드층의 측면 상에 형성되는 것을 특징으로 하는 반도체 레이저 소자.
  31. 제26항에 있어서,
    상기 캐리어 축적 방지층 및 상기 저캐리어 농도의 제1 전류 블록층은 상기 전류 주입 영역을 제외하고 상기 제1 클래드층 상에 순서대로 형성되고,
    상기 반도체 레이저 소자는 상기 전류 주입 영역에 있어서 상기 캐리어 축적 방지층 및 상기 저캐리어 농도의 제1 전류 블록층의 측면과 상기 제1 클래드층의 상면으로 둘러싸인 공간을 매립하도록 설치된 제1 도전형의 제2 클래드층을 더 포함하는 것을 특징으로 하는 반도체 레이저 소자.
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