KR100792543B1 - 디바이스 제조 방법, 디바이스, 강유전성 캐패시터 디바이스 및 랜덤 액세스 메모리 디바이스 - Google Patents

디바이스 제조 방법, 디바이스, 강유전성 캐패시터 디바이스 및 랜덤 액세스 메모리 디바이스 Download PDF

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Abstract

강유전성 캐패시터 디바이스 및 그러한 디바이스를 제조하는 방법은, 기판을 형성하는 단계와, 기판을 통과하는 콘택트 플러그를 형성하는 단계를 포함한다. 전기적 절연 층은 기판 상에 형성되며, 제 1 전극은 전기적 절연 층 상에 형성된다. 제 1 전극은 전기적 절연 층을 통과하여 플러그에 전기적으로 접속된다.

Description

디바이스 제조 방법, 디바이스, 강유전성 캐패시터 디바이스 및 랜덤 액세스 메모리 디바이스{A DEVICE AND METHOD FOR INHIBITING OXIDATION OF CONTACT PLUGS IN FERROELECTRIC CAPACITOR DEVICES}
본 발명은, 예를 들어 강유전성 캐패시터 디바이스 내의 콘택트 플러그의 산화작용을 억제하기 위한 방법 및 시스템에 관한 것이다.
통상적인 캐패시터 온 플러그(capacitor on plug: COP) 디바이스에서, 콘택트 플러그는 흔히 다단계 상호접속 구성 내의 금속 라인들 사이의 수직 상호접속부로서 사용된다. 산화물 반응성 이온 에칭법(reactive ion etch: RIE)을 이용하여 콘택트 윈도우(contact window: CW) 홀 개구부의 프로세싱 동안, 캐패시터를 피복하는 테트라에틸 오르소실리케이트(Tetraethyl Orthosilicate: TEOS) 하드마스크에 산소가 생성된다. 이리듐(Ir)계 장벽은 흔히 바닥 전극(BE)과 TEOS 기판 사이에 배치되어, 산소가 플러그로 확산될 때 손상을 유발하지 못하게 한다. 그러나, 바닥 전극의 RIE 프로세싱 동안에 에칭 공정의 TEOS 잔류물("펜스(fence")이 형성될 수 있다. 이러한 펜스는 콘택트 윈도우 홀 RIE 프로세싱 동안에 산소가 TEOS 하드마스크로부터 플러그로 확산되게 한다. 이 산소는 플러그를 구성하는 물질, 예를 들면 폴리실리콘 또는 텅스텐과 반응하여, 플러그 구조에 기능적인 손상을 가져오는데, 특히 콘택트 열화를 유발한다.
이러한 플러그 산화 문제를 회피하기 위한 한 가지 방법은, 바닥 전극 RIE 공정이 산소-확산-용인 펜스를 형성하지 않게 하는 것이다. 그러나, 이것은 바닥 전극 RIE 프로세싱 동안에 바닥 전극을 피복하는 하드마스크가 급격한 테이퍼 각도(taper angle)를 가지는 일반적인 공정에서 달성하기가 곤란하다.
플러그 산화 문제를 회피하기 위한 다른 방법은, TEOS 펜스가 형성된 후에 그 TEOS 펜스를 제거하는 것이다. 그러나, 이것은 어렵고도 복잡한 공정이다.
통상적인 공정 및 디바이스에 따른 전술한 문제의 관점에서, 캐패시터 제조 동안에 플러그의 산화작용을 억제하기 위한 방법이 필요하다.
개괄적으로, 본 발명에서는 강유전성 커패시터와 같은 디바이스를 제조하되, 그 디바이스가 형성된 후에 플러그에 대한 콘택트를 형성하는 방법을 제안한다. 프로세싱 동안에 산화작용으로 인한 플러그의 손상이 회피되거나 감소할 수 있기 때문에 본 발명은 특히 유리한 것으로 생각된다. 또한, 이러한 관점에서, 기판과 바닥 전극 사이에 두꺼운 단일 층 산소 장벽 또는 다중 층 산소 장벽을 포함시킬 필요가 없다. 개괄적으로, 본 발명에서는 또한 기판과 바닥 전극 사이에 산소 확산을 충분히 방지하여 플러그를 보호하는 전기적 절연 층을 배치하는 것을 제안한다. 이러한 층은 전기적으로 절연성이기 때문에, 그 결과로서 그 층을 통과하는 홀이 개방되고, 바닥 전극과 플러그 사이의 홀을 통과하는 전기적 콘택트가 제조된다. 절연 층은 바닥 전극의 측면 주위의 산소 확산 경로 중 적어도 일부를 차단한다.
본 발명의 제 1 측면에 따르면,
기판을 형성하는 단계와,
상기 기판을 통과하는 콘택트 플러그를 형성하는 단계와,
상기 기판 상에 전기적 절연 층을 형성하는 단계와,
상기 전기적 절연 층 상에 제 1 전극을 형성하는 단계와,
상기 제 1 전극 상에 유전체 층을 형성하는 단계와,
상기 유전체 층 상에 제 2 전극을 형성하는 단계와,
상기 전기적 절연 층을 통해서 상기 제 1 전극을 상기 플러그에 전기적으로 접속시키는 단계를 포함하는
디바이스 제조 방법이 제공된다.
본 발명의 제 2 측면에 따르면, 상기 정의된 방법에 따라 형성된 디바이스가 제공된다.
본 발명의 제 3 측면에 따르면, 상기 정의된 방법에 따른 강유전성 캐패시터 디바이스가 제공된다.
본 발명의 제 4 측면에 따르면, 상기 정의된 방법에 따라 형성된 하나 이상의 디바이스를 포함하는 랜덤 액세스 메모리 디바이스가 제공된다.
본 발명의 제 5 측면에 따르면,
기판과,
상기 기판을 통과하는 콘택트 플러그와,
상기 기판 상에 형성되는 전기적 절연 층과,
상기 전기적 절연 층 상에 형성되는 제 1 전극 - 상기 제 1 전극은 상기 전기적 절연 층을 통해서 상기 플러그에 전기적으로 접속됨 - 과,
상기 제 1 전극 상에 형성되는 유전체 층과,
상기 유전체 층 상에 형성되는 제 2 전극을 포함하는
디바이스가 제공된다.
본 발명의 바람직한 실시예는, 단지 예시를 위하여, 다음의 도면을 참조하여 설명될 것이다.
도 1a는 본 발명의 실시예에 따른 제 1 형성 단계에서의 커패시터의 개략적인 단면도,
도 1b는 본 발명의 실시예에 따른 제 2 형성 단계에서의 커패시터의 개략적인 단면도,
도 1c는 본 발명의 실시예에 따른 제 3 형성 단계에서의 커패시터의 개략적인 단면도,
도 2a는 본 발명의 실시예에 따른 바닥 전극과의 콘택트를 형성하는 제 1 단 계에서의 캐패시터의 개략적인 단면도,
도 2b는 본 발명의 실시예에 따른 바닥 전극과의 콘택트를 형성하는 제 2 단계에서의 캐패시터의 개략적인 단면도,
도 3은 밀봉제 및 덮개를 보여주는 본 발명의 실시예에 따른 최종 제조 단계에서의 캐패시터의 개략적인 단면도이다.
통상적인 강유전성 캐패시터는 PZT와 같은 물질의 강유전성 층으로 구성되며, 이 층 위와 아래에 전극을 구비하고 있다. TEOS와 같은 다양한 하드마스크 층은 전극의 패터닝 동안에 사용된다. 밀봉 층 및 덮개 층이 추가되어 결과적인 커패시터를 보호한다.
도면은 본 발명의 바람직한 실시예에 따라 강유전성 캐패시터와 같은 디바이스의 프로세싱 단계로 도 3의 프로세싱된 디바이스를 생성하는 다양한 프로세싱 단계를 도시하고 있다.
도 1a는 플러그(4)의 산화작용을 억제하기 위한 디바이스(2)의 제조 공정 중 제 1 단계를 도시하고 있는데, 이 단계에서 플러그(4)는 기판(5)을 통과하도록 형성된다. 전기적 절연 물질 층(6)은 기판(5)의 표면 상에 증착되며, 이 절연 물질 층(6) 위에는 바닥 전극 물질(8)이 증착된다. 도포되는 다음 층은 강유전성 물질(예를 들면, PZT) 층과 같은 유전체 층(10)이며, 이 유전체 층(10) 위에는 상부 전극(12)이 증착된다. 절연 층(6)은 바람직하게는 산소 확산을 방지하여 산소가 기판(5) 내로 침투하지 못하게 한다.
도 1b는, 예를 들어 상부 전극(12)에 대한 층으로서 적용될 수 있는 하드마스크(도시하지 않음)에 따라 상부 전극(12) 및 강유전성 물질 층(10)의 RIE(반응성 이온 에칭)를 수반하는 제조 공정 중 다음 단계를 도시한다. RIE 공정은 또한 공통 바닥 전극(8)을 구비하는 개별적인 커패시터(14, 16)로 물질을 분할하도록 기능한다. 그 후, 다수의 밀봉 층(18), 예를 들어 2개의 층은 보호용으로 도포된다.
도 1c는 제조 공정 중 다음 단계로서 바닥 전극(8)까지 하드마스크(20)가 밀봉 층(18) 위에 도포되는 단계를 도시한다. 그 후, 바닥 전극(8)은 하드마스크(20)에 따라 에칭되며, 다수의 덮개 층(22)(예를 들면, 2개의 층)이 캐패시터(14, 16) 위에 증착된다.
도 2a는 바닥 전극(8)과 플러그(4) 사이에 콘택트를 형성하는 제 1 단계를 도시하고 있는데, 이 단계는 층간 유전체(24)를 증착하는 단계와, 층간 유전체(24)를 평탄화하는 단계와, 층간 유전체(24)의 최상부로부터 플러그(4)까지 연장된 콘택트 윈도우(26)를 개별적인 커패시터(14, 16) 사이에서 개방시키는 단계를 수반한다.
도 2b는 플러그(4)와 바닥 전극(8) 사이에 콘택트를 형성하는 최종 단계를 도시하고 있는데, 이 단계에서 콘택트 라이너(28)는 콘택트 윈도우(26) 내에 증착되어 콘택트 윈도우(26)를 규정하는 외벽을 코팅한다. 그 후, 콘택트 윈도우(26)는 콘택트 금속(30)으로 충진되어 바닥 전극(8)과 플러그(4) 사이에 콘택트를 형성한다. 이어서, 콘택트 윈도우(26) 및 라이너(28) 내에 삽입된 콘택트 금속(30)은 에칭되어, 바닥 전극(8)과 플러그(4) 사이의 금속 콘택트만을 남기게 된다.
도 3은 디바이스(2)의 최종 제조 단계를 도시한다. 제 1 단계는 기판(5)의 표면 상에 증착된 절연 층(6)으로부터 상부 전극(12)을 덮는 제 1 덮개 층(22)까지 연장된 개별적인 캐패시터(14, 16) 위에 추가의 덮개 층(32)을 증착하는 것이다. 그 후, 추가의 층간 유전체 층(34)이 추가의 덮개 층(32) 위에 증착된다. 이어서, 추가의 층간 유전체 층(34)은, 예를 들어 화학적 금속 연마법(chemical metal polishing: CMP)에 의해 평탄화된다. 각각의 캐패시터(14, 16)용 콘택트 윈도우(36)는 추가의 층간 유전체(34), 덮개 층(32, 22), 하드마스크(20), 밀봉 층(18)을 통과하여 상부 전극(12) 내로 형성된다.
전술한 설명으로부터, 바닥 전극(8)에 접속된 플러그(4)가 RIE 공정 동안에 보호됨을 알 수 있을 것이다. 상부 전극(12)으로 연장된 콘택트 윈도우(36)가 형성되면, 바닥 전극(8)으로부터 플러그(4)까지의 콘택트는 덮개 층(32) 및 층간 유전체(34)에 의해 보호되어, 산소가 플러그(4)를 손상시킬 수 없게 한다. 바닥 전극(8)이 에칭되면, 캐패시터(14, 16) 위에는 하나 이상의 밀봉 층(18)이 존재하여 산화로부터 플러그(4)를 더 보호하도록 기능한다. 또한, 상부 전극(12)에 대한 콘택트 윈도우(36)가 형성되면, 바닥 전극(8) 및 그 콘택트는 층간 유전체 층에 의해 피복되어, 플러그(4)를 산화(산화작용)로부터 더 보호한다.
본 발명에 따른 시스템 및 방법은, 예를 들어 강유전성 랜덤 액세스 메모리와 같은 용도의 디바이스를 제조할 때 특히 유용할 수 있다.
산화와 산화작용이라는 용어는 명세서 내에서 혼용되어 사용되고 있음에 유의한다.
전술한 본 발명의 실시예에 대해서 다양한 수정이 이루어질 수 있다. 예를 들면, 다른 물질 및 방법 단계가 전술한 물질 및 방법 단계에 추가되거나 대체될 수 있다. 따라서, 본 발명이 특정 실시예를 이용하여 전술되고 있지만, 당업자에게는 자명한 바와 같이, 본 발명의 사상 및 범주로부터 벗어나지 않고서 청구범위의 사상 내에서 다양한 변형이 가능하다.

Claims (30)

  1. 기판을 형성하는 단계와,
    상기 기판을 통과하는 콘택트 플러그를 형성하는 단계와,
    상기 기판 상에 전기적 절연 층을 형성하는 단계와,
    상기 전기적 절연 층 상에 제 1 전극을 형성하는 단계와,
    상기 제 1 전극 상에 유전체 층을 형성하는 단계와,
    상기 유전체 층 상에 제 2 전극을 형성하는 단계와,
    상기 전기적 절연 층을 통과하여 상기 제 1 전극을 상기 플러그에 전기적으로 접속시키는 단계를 포함하는
    디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 전기적 절연 층 형성 단계는 산소 확산을 방지하는 전기적 절연 층을 형성하는 단계를 포함하는
    디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 전극을 상기 플러그에 전기적으로 접속시키기 이전에 상기 디바이스를 공통의 제 1 전극을 구비한 다수의 디바이스로 분할하도록 상기 제 2 전극 및 상기 유전체 층을 에칭하는 단계를 더 포함하는
    디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 전극 및 상기 유전체 층 에칭 단계 이후에 상기 제 2 전극 및 유전체 층 상에 하나 이상의 밀봉 층을 형성하는 단계를 더 포함하는
    디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 하나 이상의 밀봉 층 위에 하드마스크를 형성하여 상기 제 1 전극을 규정하는 단계를 더 포함하는
    디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 하드마스크 형성 단계 이후에 상기 하드마스크에 따라 상기 제 1 전극 을 에칭하는 단계를 더 포함하는
    디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 전극 단계 이후에 상기 하드마스크 위에 하나 이상의 덮개 층 - 상기 하나 이상의 덮개 층은 상기 전기적 절연 층까지 연장됨 - 을 형성하는 단계를 더 포함하는
    디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 하나 이상의 덮개 층 상에 층간 유전체 층을 형성하는 단계를 더 포함하는
    디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 층간 유전체 층을 평탄화하는 단계를 더 포함하는
    디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간 유전체 층 평탄화 단계 이후에 상기 제 1 전극에 대한 콘택트 윈도를 형성하는 단계를 더 포함하는
    디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 콘택트 윈도우 내에 콘택트 라이너를 증착하는 단계를 더 포함하는
    디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 콘택트 윈도우 내의 상기 콘택트 라이너 증착 단계 이후에 상기 콘택트 윈도우 내에 금속 삽입물을 증착하여, 상기 제 1 전극과 상기 플러그 사이에 전기적 콘택트를 설정하는 단계를 더 포함하는
    디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 콘택트 라이너 및 상기 금속 삽입물을 상기 층간 유전체로부터 상기 제 1 전극까지 에칭하는 단계를 더 포함하는
    디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 콘택트 라이너 및 상기 금속 삽입물 에칭 단계 이후에 상기 콘택트 윈도우 및 상기 금속 삽입물의 표면을 정렬시키는 추가의 덮개 층을 증착하는 단계를 더 포함하는
    디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 추가의 덮개 층 증착 단계 이후에 상기 추가의 덮개 층 위에 추가의 층간 유전체 층을 적용하는 단계를 더 포함하는
    디바이스 제조 방법.
  16. 제 15 항에 있어서,
    상기 추가의 층간 유전체 층을 평탄화하는 단계를 더 포함하는
    디바이스 제조 방법.
  17. 제 16 항에 있어서,
    상기 추가의 층간 유전체 층 평탄화 단계 후에 제 2 전극에 대한 하나 이상의 콘택트 윈도우를 형성하는 단계를 더 포함하는
    디바이스 제조 방법.
  18. 제 1 항에 있어서,
    상기 제 1 전극 상의 유전체 층 형성 단계는 상기 제 1 전극 상에 강유전성 층을 형성하는 단계를 포함하는
    디바이스 제조 방법.
  19. 제 1 항의 디바이스 제조 방법에 따라 형성되는
    디바이스.
  20. 제 1 항의 디바이스 제조 방법에 따라 형성되는
    강유전성 캐패시터 디바이스.
  21. 제 1 항의 디바이스 제조 방법에 따라 형성된 하나 이상의 디바이스를 포함하는
    랜덤 액세스 메모리 디바이스.
  22. 기판과,
    상기 기판을 통과하는 콘택트 플러그와,
    상기 기판 상에 형성되는 전기적 절연 층과,
    상기 전기적 절연 층 상에 형성되는 제 1 전극 - 상기 제 1 전극은 상기 전기적 절연 층을 통과하여 상기 플러그에 전기적으로 접속됨 - 과,
    상기 제 1 전극 상에 형성되는 유전체 층과,
    상기 유전체 층 상에 형성되는 제 2 전극을 포함하는
    디바이스.
  23. 제 22 항에 있어서,
    상기 제 2 전극 상에 형성되는 하나 이상의 밀봉 층을 더 포함하는
    디바이스.
  24. 제 23 항에 있어서,
    상기 하나 이상의 밀봉 층 상에 형성되는 하드마스크를 더 포함하는
    디바이스.
  25. 제 24 항에 있어서,
    상기 하드마스크 상에 형성되는 하나 이상의 제 1 덮개 층을 더 포함하는
    디바이스.
  26. 제 25 항에 있어서,
    상기 하나 이상의 제 1 덮개 층 상에 형성되는 층간 유전체 층을 더 포함하는
    디바이스.
  27. 제 26 항에 있어서,
    상기 하나 이상의 제 1 덮개 층 상에 형성되는 하나 이상의 제 2 덮개 층 - 상기 하나 이상의 제 2 덮개 층은 상기 콘택트 플러그까지 연장됨 - 을 더 포함하는
    디바이스.
  28. 제 27 항에 있어서,
    상기 하나 이상의 제 2 덮개 층 상에 형성되는 제 2 층간 유전체 층을 더 포함하는
    디바이스.
  29. 제 28 항에 있어서,
    상기 제 2 층간 유전체 층으로부터 상기 제 2 전극까지 연장되는 하나 이상의 콘택트 윈도우를 더 포함하는
    디바이스.
  30. 제 22 항에 있어서,
    상기 유전체 층은 강유전성 물질로 형성되는
    디바이스.
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