KR100867376B1 - 디바이스, ＦｅＲＡＭ 디바이스, 강유전성 커패시터 디바이스 형성 방법 및 강유전성 커패시터 디바이스 - Google Patents

디바이스, ＦｅＲＡＭ 디바이스, 강유전성 커패시터 디바이스 형성 방법 및 강유전성 커패시터 디바이스 Download PDF

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Abstract

ReRAM 디바이스와 같은 강유전성 커패시터 디바이스는 하나 이상의 콘택트 플러그가 관통되는 기판과, 기판 상에 형성되는 제 1 층간 유전체 층으로 이루어진다. 스페이서 층은 제 1 층간 유전체 층 상에 형성되고, 제 1 산소 장벽 층은 스페이서 층 상에 형성되며, 버퍼 층은 제 1 산소 장벽 층 상에 형성된다. 라이너 물질 층은 버퍼 층과 콘택트 플러그 사이의 버퍼 층 상에 형성되며 유전체 층은 제 1 전극과 제 2 전극 사이에 개재된다. 제 2 장벽 층은 디바이스에 적용된다. 스페이서 층은 라이너 물질과 콘택트 플러그 사이의 계면이 제 1 산소 장벽 층 아래에 배치되어 이 계면에 산소가 도달하는 것을 방지해야 한다. 그 결과, 전기적 콘택트는 손상되지 않는다.

Description

디바이스, ＦｅＲＡＭ 디바이스, 강유전성 커패시터 디바이스 형성 방법 및 강유전성 커패시터 디바이스{A DEVICE AND METHOD FOR FORMING FERROELECTRIC CAPACITOR DEVICES AND FERAM DEVICES}
본 발명은 강유전성 커패시터 디바이스 및 FeRAM 디바이스를 형성하기 위한 디바이스 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은, 예를 들어 FeRAM 디바이스와 같은 강유전성 커패시터 디바이스에서의 콘택트 플러그의 산화를 억제하기 위한 디바이스 및 방법에 관한 것이다.
도 1에 도시한 FeRAM과 같은 통상적인 커패시터 온 플러그(capacitor on plug: COP) 디바이스(1)에서, 콘택트 플러그(2)는 흔히 다단계 상호접속 방식에서 금속 라인들 사이의 수직 상호접속부로서 사용된다. 일반적으로 텅스텐으로 이루어지는 콘택트 플러그(2)는 디바이스의 기판(4) 내의 개구부(apertures)를 통과한다. 디바이스(1)는 또한 PZT와 같은 강유전성 물질 층(6)을 포함하며, 이 강유전성 층(6) 위에는 상부 전극(7)을 구비하고, 강유전성 층(6)의 아래에는 바닥 전극(8)을 구비한다. 일반적으로 이리듐(Ir) 또는 티타늄(Ti)계인 장벽 층(9)은 흔 히 바닥 전극(BE)(8)과 기판(4) 사이에 배치된다. 장벽 층(9)은 콘택트 플러그(2)의 최상부에 증착되어, 산소가 플러그(2)로 확산되어 손상을 가져오는 것을 차단한다. 장벽 층(9)은 바닥 전극(8)과 콘택트 플러그(2) 사이의 콘택트 저항을 개선하며, 접착 층으로도 작용하여 바닥 전극(8)과 기판(4)과의 접착성을 향상시킨다. 콘택트 플러그(2)가 관통하는 기판(4) 내의 개구부는 접착 층(9)과 라이닝(lined)된다.
예를 들어 알루미늄 산화물의 산소 장벽 층(10)은 일반적으로 완성된 커패시터 주위에 증착되어, 접착 층(9)을 따라 커패시터 내로 침투하여 접착 층(9)을 산화시키는 산소의 양을 감소시킨다. 이것은, 산소 장벽 층(10)의 폴트(faults)에 산소가 침투하여 산소가 플러그(2)에 도달하는 경우에 바닥 전극(8)과 플러그(2) 사이의 콘택트를 손상시켜 디바이스의 고장을 야기할 수도 있을 때, 프로세싱 동안, 특히 산소 분위기(oxygen atmosphere)에서의 재생 어닐링 공정 동안에 발생하기 쉽다.
통상적인 공정 및 디바이스에 따른 전술한 문제점의 관점에 비추어, 커패시터의 제조 동안에 플러그의 산화를 억제하는 방법이 필요하다.
일반적인 용어로, 본 발명은 제 1 층간 유전체 층과 산소 장벽 층 사이에 추가적인 절연 층을 포함시켜서 산소 장벽이 콘택트 플러그와 바닥 전극 사이의 계면으로부터 더 멀리 이동하게 함으로써 프로세싱 동안에 계면이 매립되어 산소가 도달하지 않게 하는 것을 제안한다.
본 발명은 콘택트 플러그와 바닥 전극 사이의 계면에 효과적인 보호를 제공하여 디바이스 처리량을 향상시킨다.
바람직한 실시예에서, 디바이스 주위의 추가적인 산소 장벽 층의 적용은 디바이스를 산소 확산으로부터 더욱 보호하는 기능을 한다.
본 발명의 제 1 측면에 따르면,
디바이스로서,
콘택트 플러그가 관통하는 기판과,
상기 기판 상에 실장가능한 커패시터와,
상기 기판 상에 형성되는 제 1 층간 유전체 층과,
상기 제 1 층간 유전체 층 상에 형성되는 스페이서 층과,
상기 스페이서 층 상에 형성되는 제 1 장벽 층과,
상기 제 1 장벽 층 상에 형성되는 버퍼 층과,
상기 버퍼 층과 상기 콘택트 플러그 사이의 상기 버퍼 층 상에 형성되는 라이너 물질 층과,
제 1 전극과 제 2 전극 사이의 유전체 층과,
상기 디바이스 전면에 연장되는 제 2 장벽 층을 포함하는 디바이스가 제공된다.
본 발명의 제 2 측면에 따르면, 전술한 디바이스 중 하나 이상을 포함하는 FeRAM 디바이스가 제공된다.
본 발명의 제 3 측면에 따르면,
강유전성 커패시터 디바이스를 형성하는 방법으로서,
기판을 형성하는 단계와,
상기 기판 상에 제 1 층간 유전체 층을 형성하는 단계와,
상기 기판을 관통하는 하나 이상의 콘택트 플러그를 형성하는 단계와,
상기 제 1 층간 유전체 층 상에 스페이서 층을 형성하는 단계와,
상기 스페이서 층 상에 제 1 장벽 층을 형성하는 단계와,
상기 제 1 장벽 층 상에 버퍼 층을 형성하는 단계와,
상기 버퍼 층과 상기 하나 이상의 콘택트 플러그 사이의 상기 버퍼 층 상에 라이너 물질 층을 증착하여 제 1 전극을 형성하는 단계와,
상기 제 1 전극 상에 유전체 층을 형성하는 단계와,
상기 유전체 층 상에 제 2 전극을 형성하는 단계와,
상기 디바이스 전면에 연장되는 제 2 장벽 층을 형성하는 단계를 포함하는 방법이 제공된다.
본 발명의 제 4 측면에 따르면, 전술한 방법에 따라 형성된 강유전성 커패시터 디바이스가 제공된다.
본 발명의 제 5 측면에 따르면, 전술한 방법에 따라 형성된 FeRAM 디바이스가 제공된다.
본 발명의 바람직한 특징은 단지 예시를 위해서 다음의 도면을 참조하여 설명될 것이다.
도 1은 종래기술의 강유전성 커패시터의 개략적인 단면도,
도 2는 제 1 제조 단계에서의 실시예에 따른 강유전성 커패시터의 개략적인 단면도,
도 3은 제 2 제조 단계에서의 실시예에 따른 강유전성 커패시터의 개략적인 단면도,
도 4는 제 3 제조 단계에서의 실시예에 따른 강유전성 커패시터의 개략적인 단면도,
도 5는 제 4 제조 단계에서의 실시예에 따른 강유전성 커패시터의 개략적인 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따라 강유전성 커패시터와 같은 디바이스의 다양한 프로세싱 단계를 도시하고 있다.
도 2는 디바이스(20)의 제조 공정에서 제 1 단계를 나타낸다. 디바이스(20)는 트랜지스터와 같은 디바이스(20)용 능동 제어 회로(도시하지 않음)가 분포되어 있는 하면 상에 기판(21)을 포함한다. 기판(21)의 상부 표면 상에는, 제 1 층간 유전체 층(24)이 증착되고 화학적 기계적 연마 공정이 이 층간 유전체 층(24)에 적 용된다. 층간 유전체 층(24)은, 예를 들어 보론-도핑 인화 규산염 유리(boron-doped phosphosilicate glass: BPSG)로 이루어질 수 있다.
능동 제어 회로에 대한 콘택트는, 층간 유전체 층(24)을 통과하도록 개구부를 적절하게 에칭하고 이리듐과 같은 라이닝 물질로 개구부를 라이닝함으로써 제조된다. 그 후, 개구부는 텅스텐과 같은 금속으로 충진되어, 능동 제어 회로를 형성될 강유전성 커패시터에 접속시키는 콘택트 플러그(26)를 형성한다.
실리콘 이산화물 또는 TEOS와 같은 전기적 절연 물질의 수직 스페이서 층(28)은 제 1 층간 유전체 층(24)의 표면 상에 증착된다. 그 다음, 산소 확산에 대해 저항성이 있는 물질(예를 들어 실리콘 질화물)의 산소 장벽 층(30)이 수직 스페이서 층(28) 전면에 증착되어, 산소가 기판(21) 내로 침투하는 것을 억제한다. 예를 들어, 실리콘 이산화물의 버퍼 층(32)은 산소 장벽 층(30) 전면에 적용된다.
도 3은 제공 공정에서 RIE(반응성 이온 에칭)를 수반하여 수직 스페이서 층(28), 산소 장벽 층(30) 및 버퍼 층(32)을 관통하여 콘택트 플러그(26)(단 하나의 플러그만이 도 3, 도 4 및 도 5에 도시되어 있음)의 최상부 내로 연장되는 개구부를 생성하는 다음 단계를 나타낸다. 예를 들어 이리듐 또는 이리듐 산화물의 라이너(33)는 에칭 표면 전면과, 콘택트 플러그(26)까지 에칭된 개구부 내에 증착된다. 예를 들어, 텅스텐의 전도성 물질 층은 라이너 물질(33) 전면에 증착되어, 바닥 전극(34)을 형성하도록 개구부를 충진한다. 라이너(33)는 접착 층으로서 작용하여 바닥 전극(34)과 버퍼 층(32)과의 접착성을 개선한다. 필요하다면, 화학적 기계적 연마(CMP)가 수행되어 전도성 물질 층이 재증착될 수도 있다. 그러나, 라이너 층(33)은 버퍼 층(32)의 표면 상에 접착 층으로서 유지되어 접착성을 유지해야 한다.
도 4는 제조 공정에서 다음 단계를 나타낸다. 예를 들어 PZT의 강유전성 층(36)이 바닥 전극(34)의 표면 상에 증착되고, 이어서 상부 전극(38)이 강유전성 층(36) 전면에 증착된다. 하드 마스크 물질(도시하지 않음)은 상부 전극(38) 전면에 증착되고, 리소그래픽 공정이 하드 마스크에 대해 수행되어 하드 마스크 물질을 형상화한다. 이어서, 하드 마스크는 버퍼 층(32)까지 에칭되어 커패시터를 규정한다. 추가적인 산소 장벽 층(40)이 전체 구조체의 전면에 증착된다.
도 5는 제조 공정에서 다음 단계를 나타낸다. 디바이스는 커패시터 복원을 위해서 산소 어닐링 공정 처리된다. 소정의 산소는 추가적인 산소 장벽(40)의 폴트를 관통할 수도 있으며, 라이너 물질(33) 중 일부는 도 5에서 참조번호(42)로 표시한 바와 같이 부분적으로 산화될 수 있다. 그러나, 수직 스페이서 층(28)은 라이너(33)와 콘택트 플러그(26) 사이의 계면이 산소 장벽 층(30) 아래에 배치되어 이 계면에 산소가 도달하는 것을 방지해야 한다. 따라서, 이 계면에는 커패시터 주위의 추가 산소 장벽 층(40) 내의 약한 스폿을 통해 확산되는 적은 양의 산소가 도달하지 않을 것이다. 그 결과, 전기 콘택트는 손상되지 않는다.
본 발명에 따른 시스템 및 방법은, 예를 들어 강유전성 랜덤 액세스 메모리로서 사용하기 위한 디바이스의 제조 시에 특히 유용할 수도 있다.
전술한 본 발명의 실시예에 대한 다양한 수정이 이루어질 수도 있다. 예를 들면, 다른 물질 및 방법 단계가 전술한 물질 및 방법 단계에 대해 추가되거나 치 환될 수 있다. 따라서, 본 발명이 특정 실시예를 이용하여 전술되고 있지만, 당업자에게는 자명한 바와 같이, 본 발명의 사상 및 범주로부터 벗어나지 않고서, 청구범위의 범주 내에서 많은 변화가 가능하다.

Claims (45)

  1. 디바이스로서,
    상부에 제 1 층간 유전체 층이 형성되는 기판과,
    상기 제 1 층간 유전체 층을 통과하여 연장되는 콘택트 플러그와,
    상기 제 1 층간 유전체 층 상에 직접 형성되는 스페이서 층과,
    상기 스페이서 층 상에 형성되는 제 1 장벽 층과,
    상기 제 1 장벽 층 상에 형성되는 버퍼 층과,
    상기 콘택트 플러그로부터 상기 스페이서 층, 상기 제 1 장벽 층 및 상기 버퍼 층을 관통하며 연장되는 개구부와,
    상기 개구부를 라이닝하는 전도성 라이너 물질의 층 - 상기 라이너 물질과 상기 콘택트 플러그 사이의 계면은 상기 제 1 장벽 층 아래에 있음 - 과,
    상기 라이너 물질 층 전면에 형성되어 상기 콘택트 플러그와 전기적으로 접촉하는 제 1 전극 층과,
    상기 제 1 전극 층과 제 2 전극 층 사이의 유전체 층 - 상기 제 1 전극 층, 유전체 층 및 상기 제 2 전극 층은 커패시터를 형성함 - 과,
    상기 디바이스 전면에 연장되는 제 2 장벽 층을 포함하는
    디바이스.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 유전체 층은 강유전성 물질로 이루어지는
    디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 층간 유전체 층은 보론-도핑 인화 규산염 유리(boron-doped phosphosilicate glass: BPSG)로 이루어지는
    디바이스.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 라이너 물질 층은 이리듐으로 이루어지는
    디바이스.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 라이너 물질 층은 이리듐 산화물로 이루어지는
    디바이스.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 전극은 텅스텐으로 이루어지는
    디바이스.
  7. 제 1 항에 있어서,
    상기 스페이서 층은 전기적 절연 물질로 이루어지는
    디바이스.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 스페이서 층은 실리콘 이산화물로 이루어지는
    디바이스.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 스페이서 층은 테트라에틸 오르소실리케이트(TEOS)로 이루어지는
    디바이스.
  10. 제 1 항에 있어서,
    상기 제 1 장벽 층은 산소 확산에 대해 실질적으로 저항성이 있는 물질로 이루어지는
    디바이스.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 제 1 장벽 층은 실리콘 질화물로 이루어지는
    디바이스.
  12. 제 1 항에 있어서,
    상기 제 2 장벽 층은 상기 커패시터 전면에 연장되는
    디바이스.
  13. 제 12 항에 있어서,
    상기 제 2 장벽 층은 산소 확산에 대해 실질적으로 저항성이 있는 물질로 이루어지는
    디바이스.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 2 장벽 층은 알루미늄 산화물(Al2O3)로 이루어지는
    디바이스.
  15. 제 1 항에 있어서,
    상기 버퍼 층은 유전체 물질로 이루어지는
    디바이스.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 버퍼 층은 실리콘 이산화물로 이루어지는
    디바이스.
  17. 제 1 항에 있어서,
    상기 라이너 물질 층은 접착 층을 형성하여 상기 제 1 전극과 상기 버퍼 층과의 접착을 돕는
    디바이스.
  18. 제 1 항에 있어서,
    상기 유전체 층은 PZT로 이루어지는
    디바이스.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    청구항 제 1 항에 따른 하나 이상의 디바이스를 포함하는 FeRAM 디바이스.
  20. 강유전성 커패시터 디바이스를 형성하는 방법으로서,
    기판을 제공하는 단계와,
    상기 기판 상에 제 1 층간 유전체 층을 형성하고 상기 제 1 층간 유전체 층을 관통하는 콘택트 플러그를 형성하는 단계와,
    상기 제 1 층간 유전체 층 상에 스페이서 층을 직접 형성하는 단계와,
    상기 스페이서 층 상에 제 1 장벽 층을 형성하는 단계와,
    상기 제 1 장벽 층 상에 버퍼 층을 형성하는 단계와,
    상기 버퍼 층, 상기 제 1 장벽 층 및 상기 스페이서 층을 관통하는 개구부를 에칭하여 상기 콘택트 플러그의 최상부 표면을 노출시키는 단계와,
    상기 에칭된 개구부 내에 전도성 라이너 물질의 층을 증착하되, 상기 라이너 물질과 상기 콘택트 플러그 사이의 계면은 상기 제 1 장벽 층 아래에 있는 단계와,
    상기 콘택트 플러그와 전기적으로 접촉하도록 상기 라이너 물질 전면에 제 1 전극 층을 형성하는 단계와,
    상기 제 1 전극 층 상에 유전체 층을 형성하는 단계와,
    상기 유전체 층 상에 제 2 전극 층을 형성하되, 상기 제 1 전극 층, 상기 유전체 층 및 상기 제 2 전극 층은 커패시터를 형성하는 단계와,
    상기 강유전성 커패시터 디바이스 전면에 연장되는 제 2 장벽 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  21. 제 20 항에 있어서,
    상기 스페이서 층 형성 단계 이전에 화학적 기계적 연마 공정을 상기 제 1 층간 유전체 층에 적용하는 단계를 더 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 제 1 층간 유전체 층을 에칭하여 상기 제 1 층간 유전체 층 내에 상기 콘택트 플러그를 수용하는 개구부를 형성하는 단계를 더 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  23. 제 22 항에 있어서,
    상기 콘택트 플러그 형성 단계는 상기 개구부를 충진하여 상기 콘택트 플러그를 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  24. 제 20 항에 있어서,
    화학적 기계적 연마 공정을 상기 라이너 물질 층에 적용하는 단계를 더 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  25. 제 24 항에 있어서,
    상기 연마된 라이너 물질 층 상에 추가적인 라이너 물질을 증착하는 단계를 더 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  26. 제 20 항에 있어서,
    산소 어닐링 공정을 상기 디바이스에 적용하는 단계를 더 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 유전체 층 형성 단계는 강유전성 물질의 상기 유전체 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  28. 제 20 항에 있어서,
    상기 제 1 층간 유전체 층 형성 단계는 보론-도핑 인화 규산염 유리(BPSG)의 상기 제 1 층간 유전체 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 라이너 물질 층 형성 단계는 이리듐의 상기 라이너 물질 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 라이너 물질 층 형성 단계는 이리듐 산화물의 상기 라이너 물질 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 제 1 전극 형성 단계는 텅스텐의 상기 제 1 전극을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  32. 제 20 항에 있어서,
    상기 스페이서 층 형성 단계는 전기적 절연 물질의 상기 스페이서 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제 32 항에 있어서,
    상기 스페이서 층 형성 단계는 실리콘 이산화물의 상기 스페이서 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제 32 항에 있어서,
    상기 스페이서 층 형성 단계는 테트라에틸 오르소실리케이트(TEOS)의 상기 스페이서 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  35. 제 20 항에 있어서,
    상기 제 1 장벽 층 형성 단계는 산소 확산에 대해 실질적으로 저항성이 있는 물질의 상기 제 1 장벽 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제 35 항에 있어서,
    상기 제 1 장벽 층 형성 단계는 실리콘 질화물의 상기 제 1 장벽 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  37. 제 20 항에 있어서,
    상기 제 2 장벽 층을 형성하는 단계는 제 2 장벽 층이 상기 커패시터 전면에 연장되도록 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  38. 제 37 항에 있어서,
    상기 제 2 장벽 층 형성 단계는 산소 확산에 대해 실질적으로 저항성이 있는 물질의 상기 제 2 장벽 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제 38 항에 있어서,
    상기 제 2 장벽 층 형성 단계는 알루미늄 산화물(Al2O3)의 상기 제 2 장벽 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  40. 제 20 항에 있어서,
    상기 버퍼 층 형성 단계는 유전체 물질의 상기 버퍼 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 버퍼 층 형성 단계는 실리콘 이산화물의 상기 버퍼 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  42. 제 20 항에 있어서,
    상기 라이너 물질 층 형성 단계는 상기 제 1 전극과 상기 버퍼 층과의 접착을 돕는 접착 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  43. 제 20 항에 있어서,
    상기 유전체 층 형성 단계는 PZT의 상기 유전체 층을 형성하는 단계를 포함하는
    강유전성 커패시터 디바이스 형성 방법.
  44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항의 방법에 따라 형성되는 강유전성 커패시터 디바이스.
  45. 청구항 45은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항의 방법에 따라 형성되는 FeRAM 디바이스.
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