KR100765157B1

KR100765157B1 - 저 전력 메모리를 위한 아키텍처, 방법(들) 및 회로

Info

Publication number: KR100765157B1
Application number: KR1020027003582A
Authority: KR
Inventors: 케이쓰 에이. 포드; 이유리안 씨. 그래디나리유; 보그단 아이. 조지슈; 씬 비. 멀홀랜드; 존 제이. 실버; 대니 엘. 로즈
Original assignee: 사이프레스 세미컨덕터 코포레이션
Priority date: 1999-09-17
Filing date: 2000-09-15
Publication date: 2007-10-15
Also published as: IL148680A; KR20020035142A; DE60035115D1; EP1214713A1; US6493283B1; IL148680A0; JP2003509802A; WO2001020610A1; AU7492100A; US6163495A; US6674682B2; DE60035115T2; CA2384862A1; US20020191470A1; EP1214713A4; EP1214713B1; JP5105680B2; ATE364228T1

Abstract

회로는 제 1 및 제 2 비트라인, 메모리 셀의 복수 그룹 및 제어 회로를 포함한다. 제 1 및 제 2 비트라인은 각각 메모리 셀의 1개 이상의 복수 그룹에 판독 및 기록하도록 구성된다. 각각의 복수 비트라인 쌍은 상호접속된다. 제어 회로는 1개 이상의 제어 신호에 응답하여 상기 복수의 그룹중 활성 그룹을 선택하도록 구성된다. 제어 회로는 메모리 셀의 그룹내에 구현된다.

Description

저 전력 메모리를 위한 아키텍처, 방법(들) 및 회로{ARCHITECTURE, METHOD(S) AND CIRCUITRY FOR LOW POWER MEMORIES}

본 발명은, 그 각각이 본문 전체에서 참고로 인용되는, 동시 계류중인 미국 출원 제09/222,578호 및 미국 출원 제09/200,219호; 미국 특허 출원 제5,872,464호 및 미국 특허 출원 제5,828,614호와 관련될 수 있다.

본 발명은 일반적으로 메모리 회로들에 관한 것으로, 보다 상세하게는 저 전력 메모리를 실현하기 위한 아키텍처, 방법 및/또는 회로에 관한 것이다.

통상적인 메모리 아키텍처들은, 이하 하나 이상의 (i)패시브 (무 이득) 정전 부하(static load), (ii)큰 서브-워드라인들, (iii)메모리 어레이에 포함되지 않은 서브-워드라인 회로들, (iv)메모리 어레이에 포함되지 않은 행(column), 열(row) 및 블록 어레이 구획부들, (v)더블 엔드(double ended) 버스들(어드레스 경로, 로컬 및 글로벌 데이터 출력 경로, 데이터 입력 경로), (vi)메모리 어레이의 일 단부에 위치된 등화(equalization) 회로, (vii)어드레스 프리디코더들, 및/또는 (viii)소스 전류에 여전히 연결된, 교체된 결함 블록들에 의하여 DC 및 AC 전류 소모를 낭비하는 특성을 포함하고 있다.

본 발명의 요약

본 발명은 제1 및 제2 비트라인, 다수의 메모리 셀들의 그룹들 및 제어 회로를 포함하는 회로에 관한 것이다. 제1 및 제2 비트라인들은 메모리 셀들의 다수의 그룹들 중 하나 이상을 각각 리드(read) 및 라이트(write)하도록 배열될 수 있다. 각각의 비트라인 쌍들은 서로 맞물릴(interdigitated) 수 있다. 제어회로는 하나 이상의 제어 신호들에 응답하여 상기 다수의 그룹들 중 활성 그룹을 선택하도록 구성될 수 있다.

본 발명의 목적들, 특징들 및 장점들은 (i)DC전류 소모를 감소 및/또는 제거하고, (ii)레일간(rail-to-rail) 스위칭 커패시턴스를 최소화시키며, (iii)레일간 스위칭의 량을 감소시키고, 및/또는 (iv) AC전류 소모를 감소시킬 수 있는 메모리를 제공하는 것을 포함하고 있다.

본 발명의 이런 그리고 다른 목적들, 특징들 및 장점들은 이하 상세한 설명과, 첨부된 청구항들 및 도면들로부터 명백해질 것이다.

도1은 본 발명의 바람직한 실시예의 블록도이다.

도2는 도1의 회로의 그룹에 대한 블록도이다.

도3은 도2의 회로의 블록 구성에 대한 블록도이다.

도4는 도3의 회로의 블록 구성에 대한 보다 상세한 블록도이다.

도5는 도1의 비트라인 등화 회로도이다.

도6은 본 발명에 사용될 수 있는 센스 증폭기(sense amplifier)의 도면이다.

도7은 도1의 어드레스 천이 검출 조합 회로(address transition detection combination circuit)의 상세한 블록도이다.

도8(a)-8(b)는 도7의 회로의 상세한 회로도들이다.

도9는 도7의 제어회로의 상세한 회로도이다.

도10은 도7의 다른 제어회로의 상세한 회로도이다.

본 발명은 DC전류 소모를 제거 또는 감소시키고 AC전류소모를 감소시킴으로써 메모리 장치내 전력 소모를 최소화할 수 있는 아키텍처이다. DC전력 소모를 제거하기 위해, 본 발명은 (i)그 전체가 본문에 참고로 인용되고 있는, 계류중인 출원 제09/222,578호에 기술된, 제로 스탠바이 전류 입력 버퍼들, (ii)교차-결합(cross-coupled)된 정전 비트라인 부하들(static bitline loads), (iii)레일간 익스커팅(excurting) 비트라인들에 의해 전력이 하강된 센스 증폭기, 및/또는 (iv)크로우배링(crowbarring) 상태를 회피할 수 있는 어드레스 비대칭(skew) 자기-타이밍 어드레스 천이 검출(ATD) 경로를 구현할 수 있다.

AC전류 소모를 감소시키기 위해, 본 발명은 (i)블록들 및 열들(예를 들면, 행 주소들(column addresses)은 사용되지 않음)로만 구성된 메모리 어레이, (ii)상기 메모리 어레이 주변의 싱글-엔드(single-ended) 버스들, 및/또는 (iii)메모리 어레이의 중간에서 구현된 등화 회로를 구동하는 싱글 ATD 등화 라인을 구현한다. 본 발명은 (i)어드레스 경로에서 프리디코더들을 제거하고, (ii)일 예로서, 메모리 어레이에 액세스중 활성화되는 블록당 16셀을 구현할 수 있고, (iii)싱글-엔드 로컬 Q-버스를 구동시키는 로컬 증폭기(예를 들면, 비트라인 쌍당 1개)를 구현할 수 있고 (iv)비액세스 블록에 대한 글로벌 대 로컬(global to local) 출력 궤환부를 구현할 수 있고, 및/또는 (v)결함시 단전(power down)되는 블록 및/또는 (vi)비사용시 단전되는 여분 블록을 구현한다.

도1을 참고하면, 회로(100)의 블록도가 본 발명의 바람직한 실시예에 따라 도시되어 있다. 회로(100)는 제1 다수의 그룹들(예를 들면, GROUP 0W-15W), 제2 다수의 그룹들(예를 들면, GROUP 0E-15E) 및 제어 회로(113)를 포함한다. 제어회로(113)는 일예를 들면, (도8(a)-8(b), 도9 및 도10과 연계하여 상세히 기술될)어드레스 비대칭 자기-타이밍 어드레스 천이 검출(ATD) 경로로서 구현된다. 회로(100)는 블록 디코더(112), 열 디코더(118), 열 디코더(120), I/O제어블록(또는 회로)(124) 및 I/O 제어 블록(또는 회로)(125)을 더 포함할 수 있다. ATD 경로(113)는 비트라인 등화 블록(또는 회로)(114), 비트라인 등화 블록(또는 회로)(116) 및 어드레스 천이 검출 조합 ATDMID 회로(122)를 더 포함할 수 있다. I/O 제어 회로(124,125)들은 인코더들, 입력 버퍼들, 어드레스 천이 검출 조합 회로 등과 같은, 다양한 회로들을 포함하여 특정 구현의 기준을 충족시킨다.

GROUP 7W와 GROUP 8W, 및 GROUP 8E와 GROUP 8E 각각의 사이에서 구현된 열 디코더(118) 및 열 디코더(120)가 도시되어 있다. (도7과 관련하여 보다 상세히 기술될)어드레스 천이 검출 조합 회로(122)가 열 디코더(118)와 열 디코더(120) 사이에서 구현됨이 도시되어 있다. 어드레스 천이 검출 회로 디코더(122)의 상부 및 하부에 구현된 비트라인 등화 회로(114,116)들이 도시되어 있다. 어드레스 천이 검출 회로 디코더(122)는 싱글 어드레스 천이 신호(예를 들면, 도10과 관련하여 상세히 기술될 ATDG)를 사용하여 비트라인 등화 회로(114,116)들을 제어한다. 비트라인 등화 회로(114,116)들의 특성은 회로(100)내에서 레일간 스위칭을 최소화시킬 수 있음이다.

회로(100)는 다수의 여분 열(redundant rows)(126a-126n)들, 제1의 다수의 여분 블록(128a-128n)들 및 제2의 다수의 여분 블록(130a-130n)들을 또한 포함할 수 있다. 여분 블록(128a-128n 및130a-130n)들은 회로(100)내에서 결함 블록을 교체하도록 구현될 수 있다. 결함 블록은 하나 이상의 퓨즈들(도시되지 않음) 또는 퓨즈가 아닌 다른 변형물(예를 들면, 그 전체가 본문에 참고로 인용되는 미국 특허 제08/741,953호)과 전기적으로 분리될 수 있다. 여분 블록(128a-128n 및130a-130n)들은 전력을 보존하기 위하여 액세스될 때만 활성화될 수 있다. 결함 블록의 블록 전원(예를 들면, V_ccx)은 스탠바이 모드에서 추가적인 전류 소모를 제거하기 위해 공급 전원 V_cc로부터 분리될 수 있다. 결함 블록의 교체는 회로(100)의 기능성을 보장할 수 있다.

도2를 참고하면, 예시 블록(예를 들면, GROUP0)의 블록도가 도시되어 있다. 제1 및 제2 다수의 그룹(GROUP0-15)들 각각은 유사한 요소들(components)을 가지며 도2와 관련하여 기술된 GROUP0으로서 기능한다. GROUP0은 출력 데이터 멀티플렉서(140), 출력 데이터 멀티플렉서(142), 로컬 버스(144) 및 로컬 버스(146)를 포함한다. GROUP0은 글로벌 버스(148) 및 글로벌 버스(150)를 통해 다른 디바이스들(도시되지 않음)과 통신한다. 버스(144) 및 버스(146)는 특정 구현의 기준을 만족시키기 위하여 싱글-엔드(single ended) 로컬 Q 버스(local Q bus)들 또는 다른 버스 형태들로서 구현될 수 있다. 추가적으로, 글로벌 버스(148,150)들은 특정 구현의 기준을 만족시키기 위하여 싱글-엔드 글로벌 Q 버스(global Q bus)들 또는 다른 버스 형태들로서 구현될 수 있다
이하 본원 발명의 상세한 설명에서 기술되고 있는 용어 "Q 버스"와 이의 변형예인 "싱글-엔드 로컬 Q 버스" 및 "싱글-엔드 글로벌 Q 버스"는 본원의 도면에 도시된 바와 같이 8 비트 버스를 나타내기 위해 사용된다.

다수의 블록들(예를 들면, BLOCK 0-BLOCK 7)을 구현하는 GROUP 0이 도시되어 있다. 8개의 블록들이 도시되지만, 특정 갯수의 블록들이 특정 구현의 설계 기준을 만족시키기 위해 조정될 수 있다. 출력 데이터 멀티플렉서(140,142)들은 싱글-엔드 로컬 Q 버스로부터 싱글-엔드 글로벌 Q 버스(148,150)들로 데이터를 다중화한다. 데이터는 일반적으로 싱글-엔드 글로벌 Q 버스(148,150)를 통해 액세스되지 않은 블록들(도시되지 않음)의 다른 로컬 버스들로 궤환된다. 데이터의 궤환(feedback)은 동시 계류중인 출원에 참고로 기술된 바와 같이, 새로운 GROUP을 선택하는 중에 데이터 출력 경로의 글리칭(glitching)을 회피하도록 한다.

도3을 참고하면, 도2의 BLOCK0 및 BLOCK1의 블록도가 도시되어 있다. BLOCK0 및 BLOCK1은 일반적으로 비트라인 등화 경로(150) 및 드라이버 블록(또는 회로)(152)을 포함하고 있다. BLOCK0 및 BLOCK1은 싱글-엔드 Q 논리 버스(144)를 통해 통신한다. Q논리 버스는, 일예로서, 8블록의 그룹에 공통일 수 있다. 추가적으로, BLOCK0 및 BLOCK1은 싱글 엔드 Q 논리 버스(146)를 통해 통신한다. 드라이버 회로(152)는 활성 블록을 선택한다.

비트라인 등화 경로(150)는 비트라인 등화 블록(또는 회로)(154), 비트라인 등화 블록(또는 회로)(156) 및 제어 블록(또는 회로)(158)를 포함하고 있다. BLOCK0 및 BLOCK1은 각각 버스(144) 및 버스(146)와 관련하여 상호 맞물린다(예를 들면, 두 측면으로부터 교번하여 액세스될 수 있음).

블록(BLOCK0 및 BLOCK1)들은 일반적으로 행(column) 회로(예를 들면, 행 디코더들 등)의 구현 없이, 열(row) 형태로 조직된다. 비트라인 등화 회로(154,156)들이 (주변에 구현되는 통상적인 등화 회로들과 비교하면) BLOCK0 및 BLOCK1 내에 각각 구현되기 때문에, 전력 감소가 달성된다.

도4를 참고하면, 도3의 블록들 BLOCK 0 및 BLOCK1의 회로도가 도시되어 있다. 블록(BLOCK0)은 일반적으로 제1 다수의 셀 행들(예를 들면, I/O1'-I/O16'), 비트라인 등화 회로(156), 리드/라이트 블록(또는 회로)(166), 리드/라이트 블록(또는 회로)(168), 및 드라이버(170)를 포함한다. 블록(BLOCK1)은 일반적으로 제2 다수의 셀 행들(예를 들면, I/O1 - I/O16), 리드/라이트 블록(또는 회로)(160), 리드/라이트 블록(또는 회로)(162), 및 드라이버(164)를 포함한다. 드라이버(164,170)들은 특정 구현의 기준을 만족시키기 위하여, 서브-워드라인 드라이버들 또는 다른 드라이버 형태들로서 구현된다. 로컬 센스 증폭기(도시되지 않음)는 제1 및 제2 다수의 그룹(GROUP0W-15W 및 GROUP0E-15E)들의 각 블록에 구현된다. 더욱이, 로컬 센스 증폭기들은 각 블록의 각 셀 행(비트라인들 쌍)에 대해 구현된다. 로컬 센스 증폭기들은 싱글-엔드 로컬 Q 버스(144,146)들을 구동할 수 있다.

블록(BLOCK0 및 BLOCK1)들은 일반적으로 다수의 비트라인들을 통해 리드/라이드 회로(160,162,166,168)들에 연결되어 있다. 워드라인들은 일반적으로 짧은(short) 서브-워드라인들(예를 들면, 제한된 갯수의 메모리 셀들에 연결된 워드라인)로서 구현될 수 있다. 블록(BLOCK0 및 BLOCK1)들은 각각 버스(144,146)들과 관련하여 서로 맞물릴 수 있다(예를 들면, 두 측면으로부터 교번하여 액세스될 수 있다). 제1 및 제2 다수의 그룹(GROUP0W-15W 및 GROUP0E-15E) 중 각 블록(BLOCK0-7)에서 선택된 적은 수의 셀들은 전력 소모를 더 감소시킬 수 있다.

도5를 참고하면, 비트라인 등화 회로(114)의 실시예가 도시되어 있다. 비트라인 등화 회로(116)는 비트라인 등화 회로(114)와 유사할 수 있다. 비트라인 등화 회로(114)는 일반적으로 비트라인(예를 들면, BL)과 비트라인 바(예를 들면, BLB) 사이에서 구현된다. 등화 회로(114)는 교차-결합된 정전 비트라인 부하들과 구현될 수 있다. 트랜지스터(I92,I80)들은 일반적으로 전류 소모를 제거(또는 감소)하기 위해 교차-결합(cross-coupled)된다.

비트라인 등화 회로(114)는 일반적으로 입력부(180)에서 등화 신호(예를 들면, EQB), 입력부(182)에서 비트라인(BL), 입력부(184)에서 비트라인 바(BLB) 및 입력부(186)에서 블록 전류 전압(예를 들면, V_ccx)을 수신한다. 신호(EQB)는 어드레스 천이 검출 신호(예를 들면, ATDBG) 및/또는 블록 인에이블 신호(예를 들면,BLKSA)(도시되지 않음)일 수 있다. 비트라인 등화 회로(114)는 출력부(182)에 등화 비트라인(예를 들면, BL)을 제공한다. 비트라인 등화 회로(114)는 출력부(184)에 등화 비트라인 바(예를 들면, BLB)를 제공할 수 있다. 비트라인 등화 회로는 비트라인(BL), 비트라인 바(BLB), 신호(EQB) 및 소스 블록 전압(V_CCX)에 응답하여 등화 비트라인(BL 및 BLB)들을 제공한다.

회로(100)에 의한 데이터의 리딩 및 라이팅은 신호(EQB)에 따라 달성된다. 신호(EQB)는 비트라인 등화 회로(114,116)가 소정 길이(예를 들면, p)의 펄스 동안 비트라인(BL) 및 비트라인 바(BLB)를 등화할 수 있게 한다. 펄스(p)의 길이는 신호(EQB)에 의해 결정될 수 있다. 비트라인(BL) 및 비트라인 바(BLB)가 등화된다면, 등화된 비트라인(BL) 및 등화된 비트라인 바(BLB)는 제1 및 제2 다수의 그룹(GROUP0W-15W 및 GROUP0E-15E)들 중 BLOCK0-BLOCK7으로부터 어드레스된 블록의 메모리 셀들에 연결될 수 있다. 비트라인(BL) 및 비트라인 바(BLB)는 리드 및/또는 라이트할 수 있다. 비트라인(BL) 및 비트라인 바(BLB)는 각 어드레스 및 데이터 천이 이후 및/또는 각 라이트 사이클의 끝에서 블록 전압(V_CCX)으로 등화될 수 있다. 리드 및/또는 라이트 이후, 비트라인(BL) 및 비트라인 바(BLB)는 일반적으로 완전히 익스커트(excurted)된다. 익스커트된 비트라인(BL) 및 익스커트된 비트라인 바(BLB)는 일반적으로 어떤 부가 전류도 유도하지 못한다. 추가적으로, 신호(EQB)는 일반적으로 제1 및 제2 다수의 그룹(GROUP0W-15W 및 GROUP0E-15E)들 내 활성(active) 블록들에서만 유효하며, 이것이 전류를 절감할 수 있다.

도6을 참고하면, 본 발명으로 구현될 수 있는 센스 증폭기(192)의 실시예가 도시되어 있다. 센스 증폭기(192)는 신호(예를 들면, BLKBFUSE)에 응답하여 블록을 전력상승(power up)시킬 수 있다. 센스 증폭기(192)는 액세스될 때, 여분 블록(128a-128n 및 130a-130n)들을 더 전력상승시킬 수 있다. 센스 증폭기(192)는 일예로, 회로(100)의 모든 셀 행(예를 들면, 모든 비트라인 쌍, 비트라인(BL) 및 비트라인 바(BLB)에서)에 대해 구현될 수 있다.

도7을 참고하면, 어드레스 천이 검출(ATD) 경로 회로(122)의 실시예가 도시되어 있다. 어드레스 천이 회로(122)는 일반적으로 논리 블록(또는 회로)(200), 논리 블록(또는 회로)(202), 논리 블록(또는 회로)(204), 논리 블록(또는 회로)(206), 논리 블록(또는 회로)(208), 논리 블록(또는 회로)(210), 및 중앙 논리 블록(또는 회로)(212)을 포함하고 있다. 상기 논리 블록(또는 회로)(200,202,204,206)들은 특정 구현의 기준을 만족시키기 위하여, 게이트들(도8a 및 8b) 또는 임의의 다른 형태의 회로들과 구현될 수 있다. 각각의 논리 블록(또는 회로)(200,202,204,206)들은 조합 블록(또는 회로)(201a-201n) 및 조합 블록(또는 회로)(203a-203n)을 포함할 수 있다. 조합 회로(201a-201n,203a-203n)들은 특정 구현의 기준을 충족시키기 위하여, 어드레스 천이 검출 조합(atdcomb) 회로, DTDCOMB 회로 또는 임의의 다른 형태의 회로로 구현될 수 있다.

논리 블록(200)은 신호(예를 들면, ATD1')를 출력부(213)에, 그리고 신호(예를 들면, DTD1')를 출력부(215)에 제공할 수 있다. 어드레스 천이 검출 조합 회로(201a)는 회로(200)의 입력부(214)에 수신된 다수의 신호들(예를 들면, ADDRESS TRANSITION DEFECT)에 응답하여 신호(ATD1')를 제공할 수 있다. DTDCOMB 회로(203)는 입력부(216)에 수신된 다수의 신호들(예를 들면, DTD1)에 응답하여 신호(DTD1')를 제공할 수 있다.

회로(202)는 출력부(217)에 신호(예를 들면, ATD2')를, 그리고 출력부(219)에 신호(예를 들면, DTD2')를 제공할 수 있다. 어드레스 천이 검출 조합 회로(201b)는 회로(202)의 입력부(218)에 수신된 하나 이상의 신호들(예를 들면, ATD2)에 응답하여 신호(ATD2')를 제공할 수 있다. DTDCOMB(203b)는 회로(202)의 입력부(220)에 수신된 다수의 신호들(예를 들면, DTD2)에 응답하여 신호(DTD2')를 제공할 수 있다.

신호(ATD1'), 신호(DTD1'), 신호(ATD2'), 신호(DTD2'), 제어 신호(예를 들면, CEW) 및 신호(예를 들면, ATDE)는 다수의 입력부(222a-222n)들을 통하여 논리 회로(208)에 제공될 수 있다. 논리 회로(208)는 특정 구현의 기준을 충족시키기 위하여, 서쪽(west) 제어 논리 회로(예를 들면, 서쪽의 대부분의 블록들을 제어할 수 있는 회로) 또는 다른 형태의 논리 회로로서 구현될 수 있다. 서쪽(west) 제어 논리 회로(208)는 신호(예를 들면, ATDW)를 출력부(224)에, 그리고 신호(예를 들면, ATDBW)를 출력부(226)에 제공할 수 있다.

회로(204)는 신호(예를 들면, ATD3')를 출력부(227)에, 그리고 신호(예를 들면,DTD3')를 출력부(229)에 제공한다. 어드레스 천이 검출 조합 회로(201c)는 회로(204)의 입력부(228)에서 수신된 하나 이상의 신호들(예를 들면, ATD3)에 응답하여, 신호(ATD3')를 제공한다. DTDCOMB 회로(203c)는 회로(204)의 입력부(230)에서 수신된 하나 이상의 신호들(예를 들면, DTD3)에 응답하여, 신호(DTD3')를 제공한다.

회로(206)는 신호(예를 들면, ATD4')를 출력부(231)에, 그리고 신호(예를 들면,DTD4')를 출력부(233)에 제공한다. 어드레스 천이 검출 조합 회로(201n)는 회로(206)의 입력부(232)에서 수신된 하나 이상의 신호들(예를 들면, ATD4)에 응답 하여, 신호(ATD4')를 제공한다. DTDCOMB 회로(203n)는 회로(206)의 입력부(234)에서 수신된 다수의 신호들(예를 들면, DTD4)에 응답하여, 신호(DTD4')를 제공한다. 신호(ATD1-ATD4)들 및 신호(DTD1-DTD4)들은 일반적으로 회로(100)의 어드레스 또는 데이터 입력들의 레일간 스위칭에 의해 발생된다.

신호(ATD3'), 신호(DTD3'), 신호(ATD4'), 신호(DTD4'), 제어신호(예들 들면, CEE) 및 신호(ATDW)는 다수의 입력(236a-236n)들을 통하여 논리회로(210)에 제공된다. 논리 회로(210)는 특정 구현의 기준을 충족시키기 위하여, 동쪽(east) 제어 논리 회로(예를 들면, 동쪽의 대부분의 블록들을 제어할 수 있는 회로) 또는 다른 형태의 논리 회로로서 구현될 수 있다. 동쪽(east) 제어 논리 회로(210)는 신호(ATDE)를 출력부(238)에, 그리고 신호(예를 들면, ATDBE)를 출력부(240)에 제공한다.

신호(ATDW,ATDE)들은 입력부(242,244)들을 각각 통하여 중앙논리회로에 제공된다. 중앙논리회로(212)는 신호(ATDW,ATDE)들에 응답하여 신호(ATDG)를 출력부(246)에 제공한다. 신호(ATDG)는 비트라인 등화 회로(114,116)(도1에 도시됨)들을 구동한다. 단일 신호(ATDG)를 사용함으로써, 회로(100)가 레일간(rail-to-rail) 스위치할 수 있는 비트라인들의 갯수를 최소화하여 전류를 절감한다. 신호(ATDBW,ATDBE)들은 등화 신호(EQB)를 발생시키기 위하여 신호(BLKSA)와 함께 사용될 수 있다.

도8(a)-8(b)를 참고하면, 도7의 어드레스 천이 검출 조합 회로(201a-201n) 및/또는 dtdcomb 회로(203a-203n)를 구현하기 위해 사용될 수 있는 회로들의 실시예들이 도시되어 있다. 어드레스 천이 검출 조합 회로(201a)는 입력부(252)에서 수신된 다수의 신호(ADDRESS TRANSITION DETECT)들에 응답하여 신호(ATD1')를 출력부(250)에 제공한다. 어드레스 천이 검출 조합 회로(201a)는 다수의 게이트(260a-260n)들을 포함한다. 게이트(260a-260n)들은 입력부(252)와 출력부(250) 사이에 연결되어 있다. 게이트(260a-260n)들은 일예로 NOR게이트 및 NAND 게이트들로 구현될 수 있다. 그러나, 다른 형태의 게이트 구성체들이 특정 구현의 기준을 충족시키기 위하여 구현될 수 있다. 어드레스 천이 검출 조합 회로(201a-201n) 및/또는 DTDCOMB 회로(203a-203n)내에서의 논리 게이트(260a-260n)들의 구현은 회로(100)의 크로우바아(crowbar) 상태를 방지한다.

도8(b)의 회로는 보충적 ATD/DTDCOMB 회로(270)를 도시한다. ATD/DTDCOMB 회로(270)는 신호(예를 들면, ATD/DTD)를 출력부(272)에 제공한다. ATD/DTDCOMB 회로(270)는 다수의 입력부(274a-274n)들에서 수신된 다수의 신호(예를 들면, Na-Nn)에 응답하여 신호(ATD/DTD)를 제공한다. ATD/DTDCOMB 회로(270)는 다수의 인버터(276a-276n)들을 포함하고 있다. 인버터(276c-276n)들은 입력부(274a-274n)들과 다수의 트랜지스터(277a-277n)들 사이에 연결될 수 있다. 트랜지스터(277a-277n)들의 소스 및 드레인 접속부들이 인버터(276a-276n)들과 접지 사이에 직렬로 연결된다. 다수의 트랜지스터(279a-279n)들이 인버터(276a-276n)들과 접지 사이에 또한 연결될 수 있다. 트랜지스터(279a-279n)의 드레인 단자들이 함께 결합되어 있다. 트랜지스터(279a-279n)들의 소스 단자들이 접지에 결합되어 있다. 트랜지스터(279a)의 드레인 단자는 인버터(281)를 통해, 신호(ATD/DTD)를 출력부(272)에 제공한다. ATD/DTDCOMB 회로(270)는 도8(a)의 어드레스 천이 검출 조합 회로(201a) 보다 많은 수의 입력 신호들을 허용할 수 있다.도8(b)의 회로는 보충적 ATD/DTDCOMB 회로(270)를 도시한다. ATD/DTDCOMB 회로(270)는 신호(예를 들면, ATD/DTD)를 출력부(272)에 제공한다.

도9를 참고하면, 도7의 서쪽 중앙 논리 회로의 회로도가 도시되어 있다. 서쪽 제어 논리회로는 신호(ATDW)를 출력부(224)에 그리고 신호(ATDBW)를 출력부(226)에 제공한다. 서쪽 제어논리 회로(208)은 입력부(222a-222n)들에 수신된 다수의 신호들에 응답하여 신호(ATDW,ATDBW)들을 제공한다. 서쪽 제어논리회로(208)는 입력부(222a)에서 제어신호(CEW)를, 입력부(222b)에서 신호(ATDE)를, 입력부(222c)에서 신호(ATD1')를, 입력부(222d)에서 신호(ATD2')를, 입력부(222e)에서 신호(DTD1')를, 그리고, 입력부(222n)에서 신호(DTD2')를 수신한다.

서쪽 제어논리회로(208)는 다수의 게이트(278a-278n) 및 다수의 인버터(280a-280n)들을 포함한다. 게이트(278a-278n) 및 인버터(280a-280n)들은 입력부(222a-222n)와 출력부(224,226) 사이에서 결합된다. 동쪽 제어논리회로(210)는 서쪽 제어논리 회로(208)와 유사하다. 동쪽 제어논리회로(210)는 출력부(238)에 신호(ADTE)를 그리고, 출력부(240)에 신호(ATDBE)를 제공한다. 동쪽 제어논리회로(210)는 입력부(236a-236n)들에 수신된 다수의 신호들에 응답하여 신호(ATDE,ATDBE)들을 제공한다. 동쪽 제어논리회로(210)는 입력부(236a)에서 제어신호(CEE)를, 입력부(236b)에서 신호(ATDW)를, 입력부(236c)에서 신호(ATD3')를, 입력부(236d)에 신호(ATD4')를, 입력부(236e)에서 신호(DTD3')를, 그리고 입력부(236n)에서 신호(DTD4')를 수신한다.

도 10을 참조하면, 도 7의 중앙 논리 회로(212)의 회로도가 도시되어 있다. 상기 중앙 논리 회로(212)는 입력부(242)에서 수신된 신호(ATDW)와 입력부(244)에서 수신된 신호(ATDE)에 응답하여 출력부(246)에서 신호(ATDG)를 제시한다. 중앙 논리 회로(212)는 게이트(290), 인버터(292) 및 인버터(294)로 이루어진다. 게이트(290)는 일 예에서 NOR 게이트로서 구현되어 있다. 그러나, 특정 구현의 기준을 충족시키기 위해서 다른 유형의 논리 게이트가 구현될 수 있다. 게이트(290)는 입력부(P)에서 신호(ATDE)와 입력부(N)에서 신호(ATDW)를 수신한다. 인버터(292와 294)는 게이트(290)와 출력부(246)간에 연결된다. ATD 경로내에서의 논리 게이트의 구현은 회로(100)에서의 크로우바아(crowbar) 현상을 방지하여 DC 전류 소모를 최소화시킨다.

제안된 아키텍처는 상기 회로(100)에서 사용되는 DC와 AC 전원을 최소화시킨다. 상기 회로(100)는 2개의 상이한 접근법의 이점을 최대화시킨다. 제 1 접근법은 DC 전류 소모를 최소화 또는 제거한다. 제 2 접근법은 AC 전류 소모를 최소화시킨다. 최소 DC 소모를 달성하기 위해서, 다양한 새로운 회로가 구현되었다. AC 전류 소모를 감소하기 위해서, 레일간(rail-to-rail)을 스위칭시키는 총 커패시턴스가 일반적으로 최소화된다. 게다가, 불필요한 스위칭을 회피하는 것은 또한 AC 전류 소모를 감소시킨다.

일 예에서, 상기 회로(100)는 2-Meg 메모리로서 구현되어 있다. 2-Meg 메모리(100)는 비트라인 등화 회로(114와 116)를 제어하는 단일(single) ATD 등화 신호(ATDG)를 갖는다. 그러나, 또 다른 예에서, 회로(100)는 4-Meg 메모리로서 구현되어 있다. 4-Meg 메모리는 어레이의 1/3과 2/3에 위치되는 2개의 ATD 등화 신호를 구현한다. 비트라인의 증가된 길이(2배 더 길어짐) 때문에 2개의 ATD 등화 신호가 구현된다. 부가적인 크기의 메모리 소자는 비슷한 개수의 ATD 회로로 구현된다.

상기 회로(100)는 (i)제로 스탠바이(stand-by) 전류 입력 버퍼, (ⅱ)교차-결 합된 정적 비트라인 로드(BL과 BLB), (ⅲ)레일간 익스커팅(excurting) 비트라인(BL과 BLB)에 의해 단전되는 감지 증폭기, 및/또는 (ⅳ)크로우바아 현상을 회피시키는 게이트-기반 어드레스 비대칭 자기-타이밍(self-timed) ATD 경로(113)를 구현함으로써 본질적으로 제로 DC 전류를 소모한다.

상기 회로(100)는 (ⅰ)어떠한 행(column) 어드레스도 사용되지 않은, 블럭과 열(row)에 제 1 및 제 2 다수의 그룹(GROUP0W-15W와 GROUP0E-15E)을 구성하는 것(도 1에 도시되지 않음), (ⅱ)비액세스 행의 턴-온/등화용 행 어드레스 라인과 회로를 제거하는 것, 및/또는 (ⅲ)일정 시간에 활성화된 셀들의 수를, 예를 들면, 블럭 당 16 셀로 최소화시키는 것에 의해 AC 전류를 최소화시킨다.

다음의 표 1은 본 발명이 제공하는 전원 절감을 도시한다:

회 로	Icc(㎃) 정규 SRAM	Icc(㎃) 저전원 SRAM	관측 결과
열 경로	4.14	1.61	AC:싱글 엔드 버스 DC:제로 스탠바이 전류 입력 버퍼
블럭 경로	2.86	0.77	AC:싱글 엔드 버스, 한번에 활성 블럭 당 16셀 DC:제로 스탠바이 전류 입력 버퍼
행 경로	3.08	N/A	어떤 행도 사용되지 않음(행 어드레스 라인 없음, 비액세스 행의 턴-온/등화의 회로 없음)
총 어드레스	10.08	2.38	AC:프리디코더 없음, 싱글-엔드 버스, 한번에 활성 블럭 당 16셀만 DC:제로 스탠바이 전류 입력 버퍼, 어드레스 비대칭 자기-타이밍 ATD 경로, 어레이의 중앙에 위치된 싱글 ATD 라인
비트라인	16.17	0.94	AC:한번에 16셀만 활성 DC:교차-결합된 정전 비트라인 로드
센스 증폭기	12.17	0.91	DC:레일간 익스커팅 비트라인에 의해 단전되는 센스 증폭기
Q 경로	19.51	0.61	정규 SRAM에서, 라이트+상이한 라인중의 DC 소모 저전원에서:싱글 엔드 Q라인, 글로벌 Q 데이타는 모든 해제된 그룹상의 로컬 Q 라인에 궤환된다
총 ICC	62.81	9.43

셀-형 서브워드 라인 드라이버(164와 166)는 제 1 및 제 2 다수의 그룹(GROUP0W-GROUP15W와 GROUP0E-15E) 각각의 내부에 구현되어 있다. 서브-워드라인 드라이버는 제 1 및 제 2 다수의 그룹(GROUP0W-GROUP15W와 GROUP0E-15E)의 각 블럭(BLOCK0-7)에서 각 열에 대해 구현된다. 싱글-엔드 버스(144, 146, 148 및 150)는 블럭 어드레스 경로, 로컬 및 글로벌 데이타 출력 경로 및 데이타 입력 경로용으로 주변장치에 일반적으로 사용된다. 도 6의 감지 증폭기(192)에 뒤이어 드라이버/회로(도시되지 않음)는 싱글-엔드 로컬 Q-버스(144 및/또는 146)를 구동시킨다. 글로벌 Q 데이타 버스(148 및/또는 150) 상의 데이타는 제 1 및 제 2 다수의 그룹(GROUP0W-GROUP15W 및/또는 GROUP0E-15E)의 새로운 그룹을 선택할 때, 데이타 출력 경로의 글리칭(glitching)을 회피시키는 모든 선택 해제된 그룹상의 로컬 Q 버스로 궤환된다. 등화 회로(1414와 116)를 구동시키는 신호(ATDG)는 회로(100)의 중앙에 위치된 회로에 의해 발생된다. 블럭 전류(Vccx)는 공급 전압(Vcc)으로부터 단전되어 결함블록이 스탠바이 모드로 전류 소모를 유발하는 것을 방지한다.

본 발명은 배터리-작동 장치, 이를테면 셀룰러 폰, 무선호출기, 노트북/팜톱 컴퓨터 등에 특히 적용가능하다.

발명은 그 바람직한 실시예에 관하여 도시되고 기술되어 있지만, 발명의 사상과 범위를 벗어남없이 형태와 상세한 사항에 다양한 변동이 이루어질 수 있음이 당해 기술의 당업자에 의해 이해될 것이다.

Claims

메모리 셀들의 다수의 그룹들 중 하나 이상에 대해서 데이터를 리드(read) 및 라이트(write)하도록 각각 배열된 제1 및 제2 비트라인으로서, 상기 메모리 셀들의 다수의 그들룹 각각이 상호맞물리는(interdigitated), 제1 및 제2 비트라인; 및

하나 이상의 제어 신호들에 응답하여 상기 다수의 그룹들 중 활성 그룹을 선택하도록 배열되며, 상기 메모리 셀들의 그룹들 내에서 구현되는 제어 회로;

를 포함하는 회로.
제1항에 있어서, 각각의 상기 메모리 셀들의 그룹들은 다수의 블록들을 포함하는 것을 특징으로 하는 회로.
제2항에 있어서, 각각의 상기 다수의 블록들은 다수의 짧은(short) 서브-워드라인을 포함하는 것을 특징으로 하는 회로.
제3항에 있어서, 상기 활성 그룹내 각각의 상기 셀들은, 행 어드레스 없이 상기 짧은 서브-워드라인들이 활성화될 때 활성화되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제어회로는 리드 또는 라이트될 상기 데이터를 디코딩하기 위해 구성된 싱글 어드레스 천이 검출 회로를 더 포함하는 것을 특징으로 하 는 회로.
제2항에 있어서, 상기 다수 블록들의 각 블록은 각각의 열에 대한 서브-워드라인 드라이버를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1 및 제2 비트라인들은 교차-결합(cross-coupled) 부하들을 가지는 것을 특징으로 하는 회로.
제1항에 있어서, 하나 이상의 로컬 버스들 및 하나 이상의 글로벌 버스들을 더 포함하며, 각각의 상기 로컬 버스들은 하나 이상의 싱글-엔드 로컬 Q버스들을 포함하고 각각의 상기 글로벌 버스들은 하나 이상의 싱글-엔드 글로벌 Q 버스들을 포함하는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 다수의 블록들의 각 블록은 다수의 상기 메모리 셀들을 포함하는 것을 특징으로 하는 회로.
제9항에 있어서, 각각의 비트라인 쌍은 센스 증폭기를 포함하며, 상기 각각의 센스 증폭기는 상기 하나 이상의 로컬 버스들을 구동하도록 배열되는 것을 특징으로 하는 회로.
제2항에 있어서, 상기 제어 회로는 블록 전원으로부터 결함 블록을 분리하도록 더 배열되는 것을 특징으로 하는 회로.
제11항에 있어서, 상기 제어회로는 인에이블인 경우에만 활성인 하나 이상의 여분 블록들로 상기 결함 블록을 교체하도록 더 배열되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 다수의 그룹들은 열들 및 블록들로 조직되는 것을 특징으로 하는 회로.
삭제
삭제
삭제
삭제
삭제
삭제
삭제