KR100753671B1 - Method for forming of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 MIM 캐패시터의 상부 전극에 발생하는 펀치쓰루(Punch Through) 현상을 방지하기 위하여 MIM 캐패시터를 보호하는 하드마스크층으로 TiN을 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same, and the present invention is characterized in that TiN is used as a hard mask layer for protecting a MIM capacitor in order to prevent a punch-through phenomenon occurring in the upper electrode of the MIM capacitor. It relates to a method of forming a semiconductor device.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING OF SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING OF SEMICONDUCTOR DEVICE}

도 1a는 1e는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.1A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art.

도 2a는 2h는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.Figure 2a is a cross-sectional view showing a method of forming a MIM capacitor 2h according to the prior art.

도 3은 종래 기술에 따른 MIM 캐패시터의 상부 전극에 펀치쓰루 현상이 발생한 것을 나타낸 단면사진.Figure 3 is a cross-sectional view showing the punch-through phenomenon occurs in the upper electrode of the MIM capacitor according to the prior art.

도 4a 내지 도 4f는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.4A to 4F are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 MIM 캐패시터의 상부 전극에 발생하는 펀치쓰루(Punch Through) 현상을 방지하기 위하여 MIM 캐패시터를 보호하는 하드마스크층으로 TiN을 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same, and the present invention is characterized in that TiN is used as a hard mask layer for protecting a MIM capacitor in order to prevent a punch-through phenomenon occurring in the upper electrode of the MIM capacitor. It relates to a method of forming a semiconductor device.

반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.Among the semiconductor devices, capacitors used in highly integrated semiconductor devices include polysilicon to polysilicon, polysilicon to silicon, metal to silicon, and metal to metal. Various capacitor structures of to Polysilicon and metal to metal have been used. Among these capacitor structures, metal to metal or metal to dielectric / metal insulator metal (MIM) structures have a low series resistance, which makes a capacitor having high storage capacity and thermal stability. And because of the low VCC advantage is widely used as the structure of the current capacitor.

상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정 단계를 거치면서 MIM 캐패시터의 상부 전극층 또는 하부 전극층에 손상이 가해져셔 불량률이 증가하고 반도체 소자의 형성 수율이 저하된다는 문제가 있다.The MIM capacitor is generally located between the metal wires. As the MIM capacitor is damaged, the upper electrode layer or the lower electrode layer of the MIM capacitor is damaged to increase the defective rate and lower the yield of the semiconductor device.

도 1a는 1e는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.1A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art.

도 1a을 참조하면, Al으로 형성된 제 1 금속 배선(110)을 포함하는 반도체 기판(100) 상부에 TiN 하부 전극층(120), SiN 유전층(130) 및 TiN 상부 전극층(140)을 순차적으로 증착한다. 이때, TiN 하부 전극층(120)은 MIM 캐패시터 형성 시 Al 금속 배선을 보호하는 반사방지막의 역할을 겸하게 된다. 또한, MIM 캐패시터의 하부 전극층(120) 및 상부 전극층(140)은 고주파 신호에서 전하량이 감소하는 특성을 극복하기 위하여 유사한 일함수(Work Function)을 갖는 물질을 사용하는 것 이 바람직하다. 따라서, 일반적으로 동일한 물질로 상부 및 하부 전극층(120, 140)을 구성하게 된다.Referring to FIG. 1A, the TiN lower electrode layer 120, the SiN dielectric layer 130, and the TiN upper electrode layer 140 are sequentially deposited on the semiconductor substrate 100 including the first metal wiring 110 formed of Al. . At this time, the TiN lower electrode layer 120 serves as an anti-reflection film to protect the Al metal wiring when forming the MIM capacitor. In addition, it is preferable that the lower electrode layer 120 and the upper electrode layer 140 of the MIM capacitor use a material having a similar work function in order to overcome the characteristic of reducing the amount of charge in the high frequency signal. Therefore, the upper and lower electrode layers 120 and 140 are generally made of the same material.

도 1b를 참조하면, 상부 전극층(140) 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴(150)을 형성하고, 제 1 감광막 패턴(150)을 마스크로 상부 전극층(140) 및 소정 깊이의 유전층(130)을 식각한다.Referring to FIG. 1B, a first photoresist layer pattern 150 defining an upper electrode of a MIM capacitor is formed on the upper electrode layer 140, and the first photoresist layer pattern 150 is masked with the upper electrode layer 140 and a predetermined depth. The dielectric layer 130 is etched.

도 1c를 참조하면, 제 1 감광막 패턴(150)을 제거한 후, 상부 전극층(140) 상부에 하부 전극을 정의하는 제 2 감광막 패턴(155)을 형성한다. 다음에는, 제 2 감광막 패턴(155)을 식각 마스크로 유전층(130), 하부 전극층(120) 및 제 1 금속 배선(110)을 식각하여 MIM 캐패시터를 완성한다.Referring to FIG. 1C, after removing the first photoresist pattern 150, a second photoresist pattern 155 defining a lower electrode is formed on the upper electrode layer 140. Next, the MIM capacitor is completed by etching the dielectric layer 130, the lower electrode layer 120, and the first metal wiring 110 using the second photoresist pattern 155 as an etching mask.

도 1d를 참조하면, 제 2 감광막 패턴(155)을 제거한 후, 반도체 기판(100) 전면에 IMD(Inter Metal Dielectric) 층간절연막(160)을 형성한다.Referring to FIG. 1D, after removing the second photoresist layer pattern 155, an inter metal dielectric (IMD) interlayer dielectric layer 160 is formed on the entire surface of the semiconductor substrate 100.

도 1e를 참조하면, 제 1 금속 배선(110), 하부 전극층(120) 및 상부 전극층(140)과 연결되는 비아 콘택(170)을 형성한 후 제 2 금속 배선(180)을 형성한다.Referring to FIG. 1E, a via contact 170 connected to the first metal wire 110, the lower electrode layer 120, and the upper electrode layer 140 is formed, and then the second metal wire 180 is formed.

상술한 Al 금속 배선 사이에 MIM 캐패시터를 형성하는 공정에서는 얇은 유전층을 여러번 식각하기 때문에 각 공정 단계마다 찌꺼기(residue)가 발생할 위험이 있다. 따라서, 찌거기에 의한 누설전류 특성이 문제가 될 수 있다. 또한, 금속 배선의 선폭이 감소하면서 금속층의 매립이나 저항 증가 문제로 Al 금속 배선에서 Cu 금속 배선으로 변화하고 있다. In the process of forming the MIM capacitor between the Al metal wirings described above, the thin dielectric layer is etched many times, so there is a risk of residue occurring in each process step. Therefore, leakage current characteristics due to residue may be a problem. In addition, as the line width of the metal wiring decreases, there is a change from Al metal wiring to Cu metal wiring due to the problem of embedding the metal layer or increasing resistance.

도 2a는 2h는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.2A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the related art.

도 2a를 참조하면, Cu 제 1 금속 배선(200) 상부에 확산방지막(210) 및 산화막(220)을 형성한다. 이때, 확산방지막(210) 및 산화막(220)을 형성하는 이유는 MIM 캐패시터를 형성하기 위한 식각 공정에서 Cu 금속 배선에 손상이 가해지는 것을 방지하기 위한 것이다.Referring to FIG. 2A, a diffusion barrier film 210 and an oxide film 220 are formed on the Cu first metal wire 200. In this case, the reason for forming the diffusion barrier film 210 and the oxide film 220 is to prevent damage to the Cu metal wiring in the etching process for forming the MIM capacitor.

도 2b를 참조하면, MIM 캐패시터의 하부 전극과 제 1 금속층(200)을 연결하기 위하여 산화막(220) 및 확산방지막(210)을 소정 영역 식각하여 MIM 트렌치를 형성하고 Cu 금속층(230)을 매립한다.Referring to FIG. 2B, in order to connect the lower electrode of the MIM capacitor and the first metal layer 200, the oxide layer 220 and the diffusion barrier layer 210 are etched to form a MIM trench, and the Cu metal layer 230 is buried. .

도 2c를 참조하면, MIM 트렌치를 매립하는 금속층(230)이 구비된 반도체 기판 상부에 MIM 캐패시터 형성을 위한 하부 전극층(240), 유전층(250), 상부 전극층(260) 및 하드마스크층(270)을 형성한다. 이때, 하드마스크층(270)은 후속의 제 2 금속층을 형성하기 위한 비아 콘택홀 형성 시 상부 전극층(260)에 손상이 가해져 펀치쓰루(Punch Through)현상이 발생하는 것을 방지하기 위하여 SiN을 사용한다. Referring to FIG. 2C, a lower electrode layer 240, a dielectric layer 250, an upper electrode layer 260, and a hard mask layer 270 for forming a MIM capacitor are formed on a semiconductor substrate having a metal layer 230 filling a MIM trench. To form. In this case, the hard mask layer 270 uses SiN to prevent damage to the upper electrode layer 260 when punching through the via contact hole for forming the second metal layer. .

도 2d를 참조하면, MIM 캐패시터용 마스크를 이용한 사진식각공정으로 하드마스크층(270), 상부 전극층(260), 유전층(250) 및 하부 전극층(240)을 식각하여 MIM 캐패시터를 형성한다.Referring to FIG. 2D, a hard mask layer 270, an upper electrode layer 260, a dielectric layer 250, and a lower electrode layer 240 are etched by a photolithography process using a mask for a MIM capacitor to form a MIM capacitor.

도 2e를 참조하면, MIM 캐패시터를 포함하는 반도체 기판 전면에 IMD 제 1 층간절연막(280)을 형성한다.Referring to FIG. 2E, an IMD first interlayer insulating film 280 is formed on the entire surface of the semiconductor substrate including the MIM capacitor.

도 2f를 참조하면, CMP 공정을 수행하여 IMD 제 1 층간절연막(280)을 평탄화 한다.Referring to FIG. 2F, a CMP process is performed to planarize the IMD first interlayer insulating film 280.

도 2g를 참조하면, 제 1 층간절연막(280) 상부에 식각정지막(275) 및 제 2 층간절연막(285)을 형성한다.Referring to FIG. 2G, an etch stop film 275 and a second interlayer insulating film 285 are formed on the first interlayer insulating film 280.

도 2h를 참조하면, 다마신 공정을 이용하여 제 2 금속 배선용 비아 콘택홀 및 제 2 금속 배선용 트렌치를 형성하고, 비아 콘택홀 및 금속배선용 트렌치를 매립하여 제 2 금속배선(295)을 형성한다.Referring to FIG. 2H, the second metal wiring via contact hole and the second metal wiring trench are formed using the damascene process, and the second metal wiring 295 is formed by filling the via contact hole and the metal wiring trench.

도 3은 종래 기술에 따른 MIM 캐패시터의 상부 전극에 펀치쓰루 현상이 발생한 것을 나타낸 단면사진이다.Figure 3 is a cross-sectional view showing that the punch-through phenomenon occurs in the upper electrode of the MIM capacitor according to the prior art.

상기 도 2h의 단계에서 Cu 제 2 금속배선(295)이 잘 매립되도록 하기 위하여 제 1 층간절연막(280) 상부에 잔류하는 식각정지막(275)을 제거하고 비아 콘택홀 및 금속배선용 트렌치에 배리어 메탈(Barrier metal)을 증착한다. 이때, 세정 공정으로 스퍼터 에치(Sputter Etch) 공정을 먼저 진행되는데, 이 과정에서 MIM 캐패시터의 상부 전극에 펀치쓰루(Punch through)가 발생할 경우 유전층이 노출되어 손상이 발생하게 되는데, 유전층 중 손상이 심하게 발생한 부분에서 낮은 전압에서 브레이크다운(breakdown)되는 현상이 발생하게 되므로 반도체 소자 신뢰성이 떨어지게 된다.In order to ensure that the second Cu metallization 295 is buried in the step of FIG. 2H, the etch stop layer 275 remaining on the first interlayer insulating layer 280 is removed and the barrier metal is formed in the via contact hole and the metallization trench. (Barrier metal) is deposited. At this time, the sputter etch process is first performed as a cleaning process. In this process, if a punch through occurs in the upper electrode of the MIM capacitor, a dielectric layer is exposed and damage occurs. Breakdown occurs at a low voltage in the generated portion, and thus the reliability of the semiconductor device is deteriorated.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 MIM 캐패시터를 보호하는 하드마스크층으로 TiN층을 사용함으로써, MIM 캐패시터의 상부 전극에 발생하는 펀치쓰루(Punch Through) 현상을 방지하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the above problems, the present invention by using a TiN layer as a hard mask layer to protect the MIM capacitor, a semiconductor to prevent the punch-through (phenomena) generated in the upper electrode of the MIM capacitor It is an object to provide a method of forming an element.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자를 형성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,The present invention is to achieve the above object, the method of forming a semiconductor device according to the present invention for forming a semiconductor device according to the present invention,

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(a) 제 1 금속 배선 상부에 확산방지막 및 평탄화된 산화막을 형성하는 단계와,(a) forming a diffusion barrier film and a planarized oxide film on the first metal wiring,

(b) 상기 산화막 및 확산방지막을 식각하여 MIM 트렌치를 형성한 후 상기 트렌치를 금속층으로 매립하는 단계와,(b) forming the MIM trench by etching the oxide layer and the diffusion barrier layer, and then filling the trench with a metal layer;

(c) 전체 표면 상부에 MIM 캐패시터 하부 전극층, 유전층, 상부 전극층 및 TiN 하드마스크층을 형성하는 단계와,(c) forming a MIM capacitor lower electrode layer, a dielectric layer, an upper electrode layer, and a TiN hardmask layer over the entire surface;

(d) 상기 TiN 하드마스크층, 상부 전극층, 유전층 및 하부 전극층을 식각하여 MIM 캐패시터를 형성하는 단계와,(d) etching the TiN hardmask layer, the upper electrode layer, the dielectric layer, and the lower electrode layer to form a MIM capacitor;

(e) 상기 MIM 캐패시터를 포함하는 전체 표면 상부에 제 1 층간절연막, 식각정지막 및 제 2 층간절연막을 형성하는 단계와,(e) forming a first interlayer insulating film, an etch stop film and a second interlayer insulating film over the entire surface including the MIM capacitor;

(f) 비아 콘택홀 식각 공정을 수행하여 상기 제 1 금속 배선 상부의 확산방지막 및 상기 TiN 하드마스크층을 각각 노출시키는 비아 콘택홀을 형성하는 단계와,(f) performing a via contact hole etching process to form a via contact hole exposing the diffusion barrier layer and the TiN hard mask layer on the first metal wire, respectively;

(g) 제 2 층간절연막을 식각하여 제 2 금속 배선 형성용 트렌치를 형성하는 단계 및(g) etching the second interlayer insulating film to form a trench for forming a second metal wiring; and

(h) 상기 비아 콘택홀 및 제 2 금속 배선 형성용 트렌치를 매립하여 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.(h) filling the via contact hole and the second metal wiring forming trench to form a second metal wiring.

도 4a 내지 도 4f는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.

도 4a를 참조하면, 제 1 금속 배선(300) 상부에 확산방지막(310) 및 산화막(320)을 형성한다. 이때, 확산방지막(310) 및 산화막(320)을 형성하는 이유는 MIM 캐패시터를 형성하기 위한 식각 공정에서 금속 배선에 손상이 가해지는 것을 방지하기 위한 것이다.Referring to FIG. 4A, a diffusion barrier layer 310 and an oxide layer 320 are formed on the first metal wire 300. In this case, the reason for forming the diffusion barrier layer 310 and the oxide layer 320 is to prevent the damage to the metal wiring in the etching process for forming the MIM capacitor.

다음에는, MIM 캐패시터의 하부 전극과 제 1 금속층(300)을 연결하기 위하여 산화막(320) 및 확산방지막(310)을 식각하여 MIM 트렌치를 형성하고, 트렌치를 금속층(330)으로 매립 한다. 이때, MIM 트렌치를 형성하기 위한 감광막 패턴(미도시)을 형성한 후 CxFy/O2/Ar(x,y 는 자연수)의 혼합 가스를 이용하여 산화막(320)을 먼저 식각한다. 확산방지막(310)을 남기는 이유는 제 1 금속층(300)이 노출 될 경우 후속의 감광막 제거 공정에서 금속 산화물이 발생하는 것을 방지하기 위한 것이다. 확산방지막(310)은 감광막 패턴을 제거한 후에 CpHqFr/O2/Ar(p, q, r 은 0 또는 자연수)의 혼합 가스를 이용하여 식각한다. 확산방지막(310)이 제거 되면서 제 1 금속층(300)이 노출되어 폴리머가 발생될 수 있는데 이를 제거하기 위한 습식 세정 공정을 더 수행하는 것이 바람직하다.Next, in order to connect the lower electrode of the MIM capacitor and the first metal layer 300, the oxide layer 320 and the diffusion barrier layer 310 are etched to form a MIM trench, and the trench is filled with the metal layer 330. At this time, after forming a photoresist pattern (not shown) for forming the MIM trench, the oxide film 320 is first etched using a mixed gas of CxFy / O 2 / Ar (x, y is natural water). The reason for leaving the diffusion barrier layer 310 is to prevent the generation of metal oxide in the subsequent photoresist removal process when the first metal layer 300 is exposed. After removing the photoresist pattern, the diffusion barrier 310 is etched using a mixed gas of CpHqFr / O 2 / Ar (p, q, r is 0 or natural water). As the diffusion barrier layer 310 is removed, the first metal layer 300 may be exposed to generate a polymer, and it is preferable to further perform a wet cleaning process to remove the polymer.

또한, MIM 트렌치에 금속층(330)이 매립되기 전에 상기 MIM 트렌치에 배리어 메탈 및 시드층을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming a barrier metal and a seed layer in the MIM trench before the metal layer 330 is embedded in the MIM trench.

그 다음에는, 반도체 기판 상부에 MIM 캐패시터 형성을 위한 하부 전극층(340), 유전층(350), 상부 전극층(360) 및 하드마스크층(370)을 형성한다. 이때, 하드마스크층(370)은 후속의 제 2 금속층을 형성하기 위한 비아 콘택홀 형성 시 상부 전극층(360)에 손상이 가해져 펀치쓰루 현상이 발생하는 것을 방지하기 위하여 형성하는 것으로, 종래의 기술에서와는 달리 TiN층을 사용하는 것이 바람직하다. Next, a lower electrode layer 340, a dielectric layer 350, an upper electrode layer 360, and a hard mask layer 370 are formed on the semiconductor substrate to form a MIM capacitor. In this case, the hard mask layer 370 is formed to prevent damage to the upper electrode layer 360 when a via contact hole for forming a subsequent second metal layer is formed so as to prevent a punch-through phenomenon. Alternatively, it is preferable to use a TiN layer.

도 4b를 참조하면, MIM 캐패시터용 마스크를 이용한 사진식각공정으로 하드마스크층(370), 상부 전극층(360), 유전층(350) 및 하부 전극층(340)을 식각하여 MIM 캐패시터를 형성한다.Referring to FIG. 4B, the hard mask layer 370, the upper electrode layer 360, the dielectric layer 350, and the lower electrode layer 340 are etched by a photolithography process using a mask for a MIM capacitor to form a MIM capacitor.

도 4c를 참조하면, MIM 캐패시터를 포함하는 반도체 기판 전면에 IMD 제 1 층간절연막(380)을 형성하고, 평탄화 한다.Referring to FIG. 4C, an IMD first interlayer insulating film 380 is formed on the entire surface of the semiconductor substrate including the MIM capacitor and planarized.

도 4d를 참조하면, 제 1 층간절연막(380) 상부에 식각정지막(375) 및 제 2 층간절연막(385)을 형성한다.Referring to FIG. 4D, an etch stop film 375 and a second interlayer insulating film 385 are formed on the first interlayer insulating film 380.

도 4e를 참조하면, 다마신 공정을 사용하기 위한 제 2 금속 배선용 비아 콘택홀을 형성한다. 이때, 제 1 금속배선(300)에 직접 연결되는 콘택홀 및 MIM 캐패시터의 상부 전극층(360)과 연결되는 콘택홀이 형성되는데, 후속의 제2 금속 배선 형성용 트렌치 형성을 위한 식각 공정에서 제 1 금속배선(300) 및 상부 전극층(360)이 손상되는 것을 방지하기 위하여 각각 확산방지막(310) 및 하드마스크층(370)이 식각되지 않도록 비아 콘택홀 형성 공정을 수행하는 것이 바람직하다.Referring to FIG. 4E, a via contact hole for a second metal wiring for using a damascene process is formed. In this case, a contact hole directly connected to the first metal wire 300 and a contact hole connected to the upper electrode layer 360 of the MIM capacitor are formed. In the subsequent etching process for forming the trench for forming the second metal wire, the first hole is formed. In order to prevent the metal wiring 300 and the upper electrode layer 360 from being damaged, it is preferable to perform a via contact hole forming process so that the diffusion barrier 310 and the hard mask layer 370 are not etched, respectively.

도 4f를 참조하면, 제 2 금속 배선 형성용 트렌치를 형성하고, 상기 비아 콘택홀 및 제2 금속 배선 형성용 트렌치를 매립하여 제 2 금속배선(295)을 형성한다. 이때, 도 4e의 단계에서 식각되지 않았던 비아 콘택홀의 확산방지막(310) 및 하드마스크층(370)을 식각하고 제 2 금속배선(395)이 각각 제 1 금속배선(300) 및 MIM 캐패시터와 연결되도록 하는 것이 바람직하다.Referring to FIG. 4F, a second metal wiring forming trench is formed, and a second metal wiring 295 is formed by filling the via contact hole and the second metal wiring forming trench. In this case, the diffusion barrier layer 310 and the hard mask layer 370 of the via contact hole which are not etched in the step of FIG. 4E are etched and the second metal wiring 395 is connected to the first metal wiring 300 and the MIM capacitor, respectively. It is desirable to.

이 과정에서 제 2 금속배선(395) 형성을 위한 금속층이 잘 매립되도록 하기 위하여 제 1 층간절연막(380) 상부에 잔류하는 식각정지막(375)을 제거하고 비아 콘택홀 및 금속배선용 트렌치에 배리어 메탈(Barrier metal)을 증착한다. 이때, 세정 공정으로 스퍼터 에치(Sputter Etch) 공정을 먼저 진행하면서 발생하는 MIM 캐패시터의 상부 전극에 펀치쓰루 현상을 하드마스크층(370)인 TiN 막에 의해 방지할 수 있다.In this process, the etch stop layer 375 remaining on the first interlayer insulating layer 380 is removed so that the metal layer for forming the second metal wiring 395 is buried and the barrier metal is formed in the via contact hole and the metal wiring trench. (Barrier metal) is deposited. At this time, the punch-through phenomenon on the upper electrode of the MIM capacitor generated while the sputter etch process is first performed as a cleaning process can be prevented by the TiN film as the hard mask layer 370.

이상에서 설명한 바와 같이, 본 발명은 MIM 캐패시터를 보호하는 하드마스크층으로 TiN층을 사용함으로써, MIM 캐패시터의 상부 전극에 발생하는 펀치쓰루 현상을 방지할 수 있는 효과를 제공한다.As described above, the present invention provides an effect of preventing the punch-through phenomenon occurring in the upper electrode of the MIM capacitor by using the TiN layer as a hard mask layer protecting the MIM capacitor.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (5)

삭제delete (a) 제 1 금속 배선 상부에 확산방지막 및 평탄화된 산화막을 형성하는 단계;(a) forming a diffusion barrier layer and a planarized oxide layer on the first metal wire; (b) 상기 산화막 및 확산방지막을 식각하여 MIM 트렌치를 형성한 후 상기 트렌치를 금속층으로 매립하는 단계;(b) forming the MIM trench by etching the oxide layer and the diffusion barrier layer, and then filling the trench with a metal layer; (c) 전체 표면 상부에 MIM 캐패시터 하부 전극층, 유전층, 상부 전극층 및 TiN 하드마스크층을 형성하는 단계;(c) forming a MIM capacitor lower electrode layer, a dielectric layer, an upper electrode layer and a TiN hardmask layer over the entire surface; (d) 상기 TiN 하드마스크층, 상부 전극층, 유전층 및 하부 전극층을 식각하여 MIM 캐패시터를 형성하는 단계;(d) etching the TiN hard mask layer, the upper electrode layer, the dielectric layer, and the lower electrode layer to form a MIM capacitor; (e) 상기 MIM 캐패시터를 포함하는 전체 표면 상부에 제 1 층간절연막, 식각정지막 및 제 2 층간절연막을 형성하는 단계;(e) forming a first interlayer insulating film, an etch stop film, and a second interlayer insulating film over the entire surface including the MIM capacitor; (f) 비아 콘택홀 식각 공정을 수행하여 상기 제 1 금속 배선 상부의 확산방지막 및 상기 TiN 하드마스크층을 각각 노출시키는 비아 콘택홀을 형성하는 단계;performing a via contact hole etching process to form a via contact hole exposing the diffusion barrier layer and the TiN hard mask layer on the first metal wire; (g) 제 2 층간절연막을 식각하여 제 2 금속 배선 형성용 트렌치를 형성하는 단계; 및(g) etching the second interlayer insulating film to form a trench for forming a second metal wiring; And (h) 상기 비아 콘택홀 및 제 2 금속 배선 형성용 트렌치를 매립하여 제 2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.(h) forming a second metal wiring by filling the via contact hole and the second metal wiring forming trench. 제 2 항에 있어서,The method of claim 2, 상기 MIM 트렌치를 형성하는 식각 공정에서 상기 산화막은 CxFy/O2/Ar(x,y 는 자연수)의 혼합 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.And in the etching process of forming the MIM trench, the oxide layer is etched using a mixed gas of CxFy / O 2 / Ar (x, y is a natural number). 제 2 항에 있어서,The method of claim 2, 상기 MIM 트렌치를 형성하는 식각 공정에서 상기 확산방지막은 CpHqFr/O2/Ar(p, q, r 은 0 또는 자연수)의 혼합 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.In the etching process of forming the MIM trench, the diffusion barrier layer is etched using a mixed gas of CpHqFr / O 2 / Ar (p, q, r is 0 or natural water). 제 2 항에 있어서,The method of claim 2, 상기 MIM 트렌치를 금속층으로 매립하기 전에 상기 MIM 트렌치에 배리어 메탈 및 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a barrier metal and a seed layer in the MIM trench prior to filling the MIM trench with a metal layer.
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