KR100945995B1 - Method for forming metal wires in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 소정의 공정을 거친 반도체 기판 상에 제 1 절연막, 식각정지층 및 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 소정 부분이 노출되도록 상기 제 2 절연막, 식각정지층 및 제 1 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 상기 제 2 절연막 상에 제 1 금속층을 형성하는 단계와, 상기 제 2 절연막 상의 제 1 금속층을 패터닝한 후 제 1 금속층 패턴을 마스크로 이용한 식각 공정으로 상기 제 2 절연막 및 식각정지층을 패터닝하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 제 2 금속층을 형성하는 단계와, 상기 제 2 절연막 상부의 제 2 금속층 및 잔류된 제 1 금속층 패턴을 제거하여 상기 트렌치 내에 금속배선이 형성되도록 하는 단계를 포함한다.

Figure R1020030043801

금속배선, 다마신, 트렌치, 하드 마스크, 콘택저항

The present invention relates to a method for forming a metal wiring of a semiconductor device, the method comprising the steps of forming a first insulating film, an etch stop layer and a second insulating film on a semiconductor substrate subjected to a predetermined process, and the predetermined portion of the semiconductor substrate is exposed Patterning a second insulating film, an etch stop layer, and a first insulating film to form a contact hole, forming a first metal layer on the second insulating film so that the contact hole is filled, and forming a first hole on the second insulating film Forming a trench by patterning the second insulating layer and the etch stop layer by an etching process using the first metal layer pattern as a mask after patterning the metal layer, and forming a second metal layer on the entire upper surface of the trench to fill the trench And removing the second metal layer and the remaining first metal layer pattern on the second insulating layer so that metal wiring is formed in the trench. It includes.

Figure R1020030043801

Metal wiring, damascene, trench, hard mask, contact resistance

Description

반도체 소자의 금속배선 형성 방법 {Method for forming metal wires in a semiconductor device} Method for forming metal wires in a semiconductor device             

도 1a 및 도 1b는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도. 1A and 1B are cross-sectional views for explaining a metal wiring formation method of a conventional semiconductor device.

도 2는 도 1a의 "A" 부분의 TEM 사진.FIG. 2 is a TEM photograph of portion “A” of FIG. 1A. FIG.

도 3a 및 도 3b는 도 1a의 "B" 부분의 확대 단면도. 3A and 3B are enlarged cross-sectional views of portion “B” of FIG. 1A.

도 4는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 TEM 사진.4 is a TEM photograph for explaining a metallization method of a conventional semiconductor device.

도 5a 내지 도 5h는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도.5A to 5H are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 6은 도 5g의 "C" 부분의 TEM 사진 FIG. 6 is a TEM photograph of portion “C” of FIG. 5G

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1, 51: 반도체 기판 2, 52: 메모리 셀1, 51: semiconductor substrate 2, 52: memory cell

3, 4, 53, 54: 트랜지스터 5, 55: 제 1 절연막3, 4, 53, 54: transistor 5, 55: first insulating film

6, 56: 제 2 절연막 7, 57: 식각정지층6, 56: second insulating film 7, 57: etch stop layer

8, 58: 제 3 절연막 9, 63: 트렌치8, 58: third insulating film 9, 63: trench

10, 60: 접합부 11, 59: 콘택홀 10, 60: junction 11, 59: contact hole                 

12, 64a: 금속배선 61, 64: 금속층12, 64a: metal wiring 61, 64: metal layer

61a: 금속패턴 62: 감광막61a: metal pattern 62: photosensitive film

65: 층간절연막
65: interlayer insulating film

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 더욱 상세하게는 금속배선 간의 간격을 충분히 확보하면서 금속배선의 폭을 원하는 대로 유지할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices capable of maintaining the width of the metal wirings as desired while ensuring sufficient spacing between the metal wirings.

반도체 메모리 소자의 집적도가 증가함에 따라 패턴의 크기 및 패턴 간의 간격이 미세하게 감소된다. 따라서 금속층을 패터닝하여 금속배선을 형성한 후 산화막을 매립하여 절연막을 형성하는 종래의 기술은 더이상 적용이 어려운 실정이다. 그래서 근래에는 다마신(Damascene) 공정을 이용하여 금속배선을 형성하는데, 다마신 공정을 이용하는 종래 반도체 소자의 금속배선 형성 방법을 도 1a 및 도 1b를 통해 설명하면 다음과 같다. As the degree of integration of the semiconductor memory device increases, the size of the pattern and the spacing between the patterns are slightly reduced. Therefore, the conventional technique of patterning the metal layer to form the metal wiring and then embedding the oxide film to form the insulating film is difficult to apply any more. Therefore, in recent years, metal wirings are formed using a damascene process, and a method of forming metal wirings of a conventional semiconductor device using the damascene process will be described with reference to FIGS. 1A and 1B.

도 1a를 참조하면, 소정의 공정을 거쳐 메모리 셀 어레이 지역의 반도체 기판(1) 상에는 다수의 메모리 셀(2) 및 셀렉트 트랜지스터(3)를 형성하고, 주변회로 지역의 반도체 기판(1) 상에는 다수의 고전압 및 저전압용 트랜지스터(4)를 형성한 다. Referring to FIG. 1A, a plurality of memory cells 2 and select transistors 3 are formed on a semiconductor substrate 1 in a memory cell array region through a predetermined process, and a plurality of semiconductor substrates 1 are formed on a semiconductor substrate 1 in a peripheral circuit region. The high voltage and low voltage transistors 4 are formed.

전체 상부면에 제 1 및 제 2 절연막(5 및 6)을 순차적으로 형성한 후 상기 제 2 절연막(6) 상에 식각정지층(7) 및 트렌치 형성을 위한 제 3 절연막(8)을 형성한다. 이 때 상기 식각정지층(7)은 질화막으로 형성하고, 상기 제 3 절연막(8)은 산화막으로 형성한다. After the first and second insulating films 5 and 6 are sequentially formed on the entire upper surface, an etch stop layer 7 and a third insulating film 8 for forming trenches are formed on the second insulating film 6. . In this case, the etch stop layer 7 is formed of a nitride film, and the third insulating film 8 is formed of an oxide film.

상기 제 3 절연막(8) 및 식각정지층(7)을 순차적으로 패터닝하여 금속배선이 형성될 트렌치(9)를 형성한 후 노출된 부분의 상기 제 2 절연막(6) 및 제 1 절연막(5)을 패터닝하여 반도체 기판(1)의 접합부(10)가 노출되도록 콘택홀(11)을 형성한다.The third insulating film 8 and the etch stop layer 7 are sequentially patterned to form a trench 9 in which metal wiring is to be formed, and then the second insulating film 6 and the first insulating film 5 in the exposed portions. The contact hole 11 is formed to pattern the semiconductor substrate 1 to expose the junction 10 of the semiconductor substrate 1.

상기와 같이 콘택홀(11)을 형성하면 콘택홀(11)을 통해 노출되는 반도체 기판(1)의 표면에는 자연산화막이 성장되고, 콘택홀(11) 내에는 식각 과정에서 생성된 유기 불순물(Organic impurity)이나 폴리머(Polymer) 또는 파티클(Particle) 등이 존재한다. 이러한 불순물은 금속배선과의 콘택저항을 증가시키기 때문에 콘택홀(11)을 형성한 후 세정 공정을 실시하여 이들을 제거한다. As described above, when the contact hole 11 is formed, a natural oxide film is grown on the surface of the semiconductor substrate 1 exposed through the contact hole 11, and organic impurities generated during the etching process are formed in the contact hole 11. impurity, polymer or particle. Since these impurities increase the contact resistance with the metal wiring, the contact holes 11 are formed and then a cleaning process is performed to remove them.

도 1b를 참조하면, 상기 콘택홀(11) 및 트렌치(9)가 매립되도록 전체 상부면에 텅스텐(W)과 같은 금속을 증착한 후 화학적기계적연마(CMP) 공정이나 에치백(Etchback) 공정으로 상기 금속을 연마하여 평탄화시키면 상기 트렌치(9) 및 콘택홀(11) 내에 금속배선(12)이 형성된다.Referring to FIG. 1B, a metal such as tungsten (W) is deposited on the entire upper surface of the contact hole 11 and the trench 9 to be buried, followed by a chemical mechanical polishing (CMP) process or an etchback process. When the metal is polished and planarized, metal wiring 12 is formed in the trench 9 and the contact hole 11.

상기와 같은 다마신 공정에서 상기 트렌치(9)는 100㎚ 이하의 크기로 형성된다. 따라서 금속배선 간의 간섭에 의해 발생되는 크로스 토크(Cross talk)를 방지 하기 위해 트렌치(9)를 형성하기 위한 사진 공정시 금속배선(12) 간의 거리 확보가 중요하다. 그러나 금속배선(12) 간의 거리가 확보되면 상대적으로 트렌치(9)의 크기가 감소되기 때문에 식각 방지층 역할을 하는 감광막의 결정에 여려움이 따른다. 즉, 단차가 큰 미세 트렌치(9)를 형성하기 위해서는 단차비가 3:1 내지 5:1인 감광막을 사용해야 하는데, 이 경우 큰 단차로 인해 감광막이 붕괴(Collapse)될 우려가 있고 포커스(DOF) 마진을 확보하기 어려운 등의 문제점이 있다. In the damascene process as described above, the trench 9 is formed to a size of 100 nm or less. Therefore, it is important to secure the distance between the metal wires 12 during the photolithography process for forming the trench 9 to prevent cross talk caused by the interference between the metal wires. However, when the distance between the metal wires 12 is secured, since the size of the trench 9 is relatively reduced, it is difficult to determine the photoresist that serves as an etch stop layer. That is, in order to form the fine trench 9 having a large step, a photoresist having a step ratio of 3: 1 to 5: 1 should be used. In this case, the photoresist may collapse due to the large step and the focus margin may be increased. There are problems such as difficult to secure.

또한, 상기와 같은 이중(Dual) 다마신 공정에서는 트렌치(9)와 콘택홀(11)을 형성한 후 반도체 기판(1)과의 콘택저항 확보를 위한 세정을 실시하는데, 세정 과정에서 질화막으로 형성된 식각정지층(7)과 산화막으로 형성된 절연막(6 및 8)의 식각 선택비 차이로 인해 도 2와 같이 절연막(8)이 붕괴되거나 트렌치(9) 간의 간격이 좁아져 금속의 매립이 어려워지며 인접하는 금속배선과의 전기적 단락이나 크로스 토크가 유발된다. 도 3a 및 도 3b는 트렌치(9)와 콘택홀(11)을 형성한 상태와 세정 공정을 거친 상태의 단면을 부분적으로 도시한다.In addition, in the dual damascene process as described above, the trench 9 and the contact hole 11 are formed and then cleaned to secure contact resistance with the semiconductor substrate 1. Due to the difference in the etch selectivity between the etch stop layer 7 and the insulating films 6 and 8 formed of the oxide film, as shown in FIG. 2, the insulating film 8 collapses or the gap between the trenches 9 becomes narrow, which makes it difficult to embed the metal. Electrical shorts and crosstalk with metal wires are caused. 3A and 3B partially illustrate a cross section of the trench 9 and the contact hole 11 formed and subjected to a cleaning process.

단일(Single) 다마신 공정이나 에치백 공정을 이용하는 경우에는 도 4와 같이 미세한 콘택홀 상부에서 금속의 접촉면적이 협소해지기 때문에 전기적 저항이 증가되는 문제가 발생한다.
In the case of using a single damascene process or an etch back process, since the contact area of the metal becomes narrow in the upper portion of the fine contact hole as shown in FIG. 4, an electric resistance increases.

따라서 본 발명은 콘택홀을 매립하기 위한 금속층을 형성한 후 금속층을 패터닝하여 트렌치 형성을 위한 하드 마스크를 형성함으로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는 데 그 목적이 있다.
Accordingly, an object of the present invention is to provide a method for forming a metal wiring in a semiconductor device which can solve the above-mentioned disadvantages by forming a hard mask for trench formation by forming a metal layer for filling contact holes and then patterning the metal layer. have.

상기한 목적을 달성하기 위한 본 발명은 소정의 공정을 거친 반도체 기판 상에 제 1 절연막, 식각정지층 및 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 소정 부분이 노출되도록 상기 제 2 절연막, 식각정지층 및 제 1 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부가 채워지도록 상기 노출된 반도체 기판 및 상기 제 2 절연막 상에 제 1 금속층을 형성하는 단계와, 상기 제 2 절연막 상의 제 1 금속층을 패터닝하여 제 1 금속층 패턴을 형성한 후 제 1 금속층 패턴을 마스크로 이용한 식각 공정으로 상기 제 2 절연막 및 식각정지층을 패터닝하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 제 2 금속층을 형성하는 단계와, 상기 제 2 절연막 상부의 제 2 금속층 및 잔류된 제 1 금속층 패턴을 제거하여 상기 트렌치 내에 금속배선이 형성되도록 하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a step of forming a first insulating film, an etch stop layer and a second insulating film on a semiconductor substrate subjected to a predetermined process, the second insulating film, to expose a predetermined portion of the semiconductor substrate, Patterning an etch stop layer and a first insulating layer to form a contact hole, forming a first metal layer on the exposed semiconductor substrate and the second insulating layer to fill the inside of the contact hole, and forming the contact hole; Forming a trench by patterning the second insulating layer and the etch stop layer by an etching process using the first metal layer pattern as a mask after patterning the first metal layer on the first metal layer pattern; Forming a second metal layer on the upper surface, removing the second metal layer and the remaining first metal layer pattern on the second insulating layer; Characterized in that it comprises the step of: so that the metal wiring formed in the wrench.

상기 콘택홀을 형성한 후 식각 과정에서 생성된 유기 불순물, 폴리머 또는 파티클을 제거하기 위해 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include performing a cleaning process after removing the contact hole to remove organic impurities, polymers, or particles generated during the etching process.

상기 제 2 금속층 및 잔류된 제 1 금속층 패턴은 화학적기계적연마 공정 또는 에치백 공정으로 제거하는 것을 특징으로 한다.
The second metal layer and the remaining first metal layer pattern may be removed by a chemical mechanical polishing process or an etch back process.

반도체 소자가 점점 고집적화되고 미세 패턴화되면서 낸드(NAND) 플래쉬 메 모리 소자 등에서는 금속배선 간의 크로스 토크에 의한 문제가 소자의 불량에 치명적인 원인으로 작용한다. 크로스 토크는 금속배선 간의 간격이 미세한 경우 원하는 금속배선에 신호(전압)를 인가했을 때 금속배선 간의 캐패시턴스(Capacitance)에 의해 인접하는 다른 금속배선이 양향을 받아 전압이 흔들림으로써 오동작이 발생하는 현상으로, 소자의 동작속도를 저하시키거나 오동작을 유발한다.As semiconductor devices are increasingly integrated and finely patterned, problems caused by crosstalk between metal wirings are critical to device defects in NAND flash memory devices. Crosstalk is a phenomenon in which a malfunction occurs due to the shaking of the voltage when the adjacent metal wiring is reversed by the capacitance between the metal wirings when a signal (voltage) is applied to the desired metal wiring when the spacing between the metal wirings is minute. As a result, the operation speed of the device may be reduced or a malfunction may be caused.

크로스 토크를 방지하기 위해서는 금속배선 간의 캐패시턴스를 감소시켜야 하는데, 이를 위해서는 첫째, 금속배선 간의 절연막의 폭을 증가시키거나, 둘째, 금속배선의 높이를 감소시키거나, 셋째, 저유전막을 사용하거나, 넷째, 식각정지층으로 이용되는 질화막의 두께를 감소시키거나 사용하지 않아야 한다. To prevent cross talk, the capacitance between metal wirings should be reduced. To do this, first, increase the width of the insulating film between the metal wirings, second, reduce the height of the metal wirings, third, use a low dielectric film, or fourth. However, the thickness of the nitride film used as the etch stop layer should not be reduced or used.

따라서 본 발명은 금속배선 간의 절연막의 폭을 충분히 확보하면서 금속배선의 폭을 원하는 대로 유지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공한다.Accordingly, the present invention provides a method for forming metal wirings in a semiconductor device capable of maintaining the width of the metal wirings as desired while ensuring sufficient width of the insulating film between the metal wirings.

그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5a 내지 도 5h는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.5A to 5H are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 5a를 참조하면, 소정의 공정을 거쳐 메모리 셀 어레이 지역의 반도체 기판(51) 상에는 다수의 메모리 셀(52) 및 셀렉트 트랜지스터(53)를 형성하고, 주변회로 지역의 반도체 기판(51) 상에는 다수의 고전압 및 저전압용 트랜지스터(54)를 형성한다. Referring to FIG. 5A, a plurality of memory cells 52 and select transistors 53 are formed on a semiconductor substrate 51 in a memory cell array region through a predetermined process, and a plurality of semiconductor substrates 51 are formed on a semiconductor substrate 51 in a peripheral circuit region. The high voltage and low voltage transistors 54 are formed.                     

전체 상부면에 제 1 및 제 2 절연막(55 및 56)을 순차적으로 형성한 후 상기 제 2 절연막(56) 상에 식각정지층(57) 및 트렌치 형성을 위한 제 3 절연막(58)을 형성한다. 이 때 상기 식각정지층(57)은 일반적인 층간절연막에 대해 식각 선택비를 갖는 질화막 계열의 실리콘 산화막 또는 실리콘 질화막(SiN, SiON 등)을 저온의 반응로에서 또는 플라즈마 화학기상증착(CVD) 방법으로 300 내지 1000Å의 두께로 증착하여 형성하고, 상기 제 3 절연막(58)은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP, USG, HDP, PSG, APL 등의 산화막을 2000 내지 4000Å의 두께로 증착하여 형성한다. After the first and second insulating films 55 and 56 are sequentially formed on the entire upper surface, an etch stop layer 57 and a third insulating film 58 for forming trenches are formed on the second insulating film 56. . In this case, the etch stop layer 57 may be formed by using a nitride oxide-based silicon oxide film or a silicon nitride film (SiN, SiON, etc.) having an etching selectivity with respect to a general interlayer insulating film in a low temperature reactor or by plasma chemical vapor deposition (CVD). The third insulating film 58 is formed by depositing a thickness of 300 to 1000 GPa, and the third insulating film 58 is formed of an oxide film such as BPSG, PSG, FSG, PE-TEOS, PE-SiH 4 , HDP, USG, HDP, PSG, APL, etc. It is formed by depositing at a thickness of.

반도체 기판(51)의 접합부(60)가 노출되도록 상기 제 3 절연막(58), 식각정지층(57), 제 2 절연막(56) 및 제 1 절연막(55)을 순차적으로 식각하여 콘택홀(59)을 형성한다.The third insulating layer 58, the etch stop layer 57, the second insulating layer 56, and the first insulating layer 55 are sequentially etched so that the junction portion 60 of the semiconductor substrate 51 is exposed to the contact hole 59. ).

도 5b를 참조하면, 상기 콘택홀(59)을 통해 노출되는 반도체 기판(51)의 표면에 성장된 자연산화막과 식각 과정에서 생성된 유기 불순물이나 폴리머 또는 파티클 등을 제거하기 위해 세정 공정을 실시한다. 상기 콘택홀(59)을 포함하는 전체 상부면에 확산방지막(도시않됨)을 소정 두께 형성한 후 상기 콘택홀(59)이 매립되도록 상기 확산방지막 상에 텅스텐(W) 등을 증착하여 금속층(61)을 형성한다. 상기 확산방지막은 물리기상증착(PVD) 또는 화학기상증착(CVD) 방법으로 Ti/TiN 또는 WN를 증착하여 형성하며, 상기 금속층(61)은 화학기상증착(CVD) 방법으로 W, TiSix, TiN, Cu, Al 등을 증착하여 형성한다. 상기 세정 공정과 확산방지막 및 금속층 형 성 공정은 시간 지연이 발생되지 않도록 연속적으로 진행한다.Referring to FIG. 5B, a cleaning process is performed to remove a natural oxide film grown on the surface of the semiconductor substrate 51 exposed through the contact hole 59 and organic impurities, polymers or particles generated during the etching process. . After the diffusion barrier (not shown) is formed on the entire upper surface including the contact hole 59, a metal layer 61 is deposited by depositing tungsten (W) or the like on the diffusion barrier so that the contact hole 59 is buried. ). The diffusion barrier is formed by depositing Ti / TiN or WN by physical vapor deposition (PVD) or chemical vapor deposition (CVD), and the metal layer 61 is formed by W, TiSix, TiN, by chemical vapor deposition (CVD). It is formed by depositing Cu, Al and the like. The cleaning process and the diffusion barrier and the metal layer forming process are performed continuously so that no time delay occurs.

도 5c를 참조하면, 상기 금속층(61) 상에 반사방지막(도시않됨)과 감광막(62)을 형성한 후 금속배선의 형성을 위한 트렌치 형성용 마스크를 이용하여 상기 감광막(62)을 패터닝한다.Referring to FIG. 5C, after forming an anti-reflection film (not shown) and a photoresist layer 62 on the metal layer 61, the photoresist layer 62 is patterned by using a trench forming mask for forming metal wiring.

도 5d를 참조하면, 상기 패터닝된 감광막(62)을 마스크로 이용한 식각 공정으로 상기 제 3 절연막(58) 상에 형성된 상기 금속층(61) 및 확산방지막을 순차적으로 패터닝하여 하드마스크(Hard mask)로 사용될 금속패턴(61a)을 형성한 후 감광막(62)을 제거한다.Referring to FIG. 5D, the metal layer 61 and the diffusion barrier layer formed on the third insulating layer 58 are sequentially patterned by an etching process using the patterned photoresist layer 62 as a mask to form a hard mask. After the metal pattern 61a to be used is formed, the photosensitive film 62 is removed.

도 5e를 참조하면, 상기 금속패턴(61a)을 하드마스크로 사용한 식각 공정으로 상기 식각정지층(57)이 노출될 때까지 노출된 부분의 제 3 절연막(58)을 식각하여 트렌치(63)를 형성한다. 이후 노출된 부분의 식각정지층(57)을 식각하는데, 이 때 하부의 제 2 절연막(56)이 일부 식각되도록 할 수 있다. 상기 하드마스크로 사용된 금속패턴(61a)은 식각에 의해 두께가 감소되어 전체적인 단차가 감소하며, 트렌치(63)의 내부에는 상기 콘택홀(59)에 매립되었던 금속층(61)이 원기둥 형태로 노출된다.Referring to FIG. 5E, in the etching process using the metal pattern 61a as a hard mask, the trench 63 may be etched by etching the exposed third insulating layer 58 until the etch stop layer 57 is exposed. Form. Thereafter, the etch stop layer 57 of the exposed portion is etched. At this time, the lower second insulating layer 56 may be partially etched. Since the metal pattern 61a used as the hard mask is reduced in thickness by etching, the overall step is reduced, and the metal layer 61 embedded in the contact hole 59 is exposed in a cylindrical shape in the trench 63. do.

상기 도 5d 및 도 5e의 공정은 하나의 챔버(Chamber)에서 인-시투(In-situ) 방식으로 진행하거나 또는 여러 챔버를 구비한 하나의 장비에서 시간적으로 끊김없이 연속적으로 진행할 수 있다.The process of FIGS. 5D and 5E may be performed in-situ in one chamber or continuously in a single apparatus having several chambers.

도 5f를 참조하면, 상기 트렌치(63)를 포함하는 전체 상부면에 확산방지막(도시않됨)을 형성한 후 상기 트렌치(63)가 매립되도록 상기 확산방지막 상에 텅스텐(W) 등을 증착하여 금속층(64)을 형성한다.Referring to FIG. 5F, after forming a diffusion barrier (not shown) on the entire upper surface including the trench 63, a metal layer is deposited by depositing tungsten (W) or the like on the diffusion barrier to fill the trench 63. Form 64.

상기 확산방지막은 화학기상증착(CVD) 방법으로 Ti, TiN, WN 등을 증착하여 형성하며, 상기 금속층(64)은 화학기상증착(CVD) 방법으로 W, Cu, Al 등을 증착하여 형성한다.The diffusion barrier layer is formed by depositing Ti, TiN, WN, etc. by chemical vapor deposition (CVD), and the metal layer 64 is formed by depositing W, Cu, Al, etc. by chemical vapor deposition (CVD).

도 5g를 참조하면, 상기 제 3 절연막(58)이 노출되는 시점까지 상기 금속층(64) 및 잔류된 금속패턴(61a)을 화학적기계적연마(CMP) 공정이나 에치백 공정으로 평탄화시키면 상기 트렌치(63) 내에 금속배선(64a)이 형성된다. 이 때 금속배선(64a)은 도 6에 도시된 바와 같이 트렌치(63) 내부에 원기둥 형태로 돌출된 금속층(61)과 연결되는데, 접촉면적이 넓은 워기둥 형태로 인해 접촉저항이 감소된다. 화학적기계적연마(CMP) 공정시 pH 2-8, 파티클의 크기가 50 내지 150㎚인 가스(Fumed) 상태의 SiO2나 구형(Spherical)의 Al2O3를 이용하여 금속층(64)을 연마한다. Referring to FIG. 5G, when the metal layer 64 and the remaining metal pattern 61a are planarized by a chemical mechanical polishing (CMP) process or an etch back process until the third insulating layer 58 is exposed, the trench 63 ), Metal wiring 64a is formed. In this case, as shown in FIG. 6, the metal wire 64a is connected to the metal layer 61 protruding in the form of a cylinder in the trench 63, and the contact resistance is reduced due to the shape of the water column having a large contact area. In the chemical mechanical polishing (CMP) process, the metal layer 64 is polished using SiO 2 or spherical Al 2 O 3 having a pH of 2-8 and a particle size of 50 to 150 nm. .

도 5h를 참조하면, 상기 금속배선(64a)과 상부 도전층과의 전기적 절연을 위해 전체 상부면에 층간절연막(65)을 형성한다.
Referring to FIG. 5H, an interlayer insulating film 65 is formed on the entire upper surface of the metal wiring 64a to electrically insulate the upper conductive layer.

상술한 바와 같이 본 발명은 감광막을 마스크로 이용하여 콘택홀을 형성한 후 세정 공정을 진행하고 콘택홀에 금속을 매립한다. 그리고 콘택홀 매립을 위한 금속층을 패터닝하여 트렌치 형성을 위한 하드 마스크를 형성한다. 따라서 세정 공정시 절연막의 손실이 발생되어도 트렌치의 크기에 영향을 미치지 않게 되며, 이에 따라 금속배선 간의 간격을 충분히 확보하면서 금속배선의 폭을 원하는 대로 유지할 수 있어 크로스 토크가 방지되고 소자의 신뢰성이 향상되며 수율 증대를 이룰 수 있다. 또한, 트렌치를 형성하는 과정에서 원기둥 형태의 금속층이 내부에 돌출되기 때문에 표면적의 증가에 의해 금속배선과의 접촉저항이 감소되어 소자의 동작속도가 향상된다.
As described above, the present invention uses the photoresist as a mask to form a contact hole, and then proceeds with a cleaning process and embeds metal into the contact hole. The metal layer for filling the contact holes is patterned to form a hard mask for trench formation. Therefore, the loss of the insulating film during the cleaning process does not affect the size of the trench. Accordingly, the width of the metal wiring can be maintained as desired while sufficiently securing the gap between the metal wirings, thereby preventing crosstalk and improving device reliability. And yield can be increased. In addition, since the cylindrical metal layer protrudes in the process of forming the trench, the contact resistance with the metal wiring is reduced by increasing the surface area, thereby improving the operation speed of the device.

Claims (10)

(a) 소정의 공정을 거친 반도체 기판 상에 제 1 절연막, 식각정지층 및 제 2 절연막을 형성하는 단계와,(a) forming a first insulating film, an etch stop layer and a second insulating film on a semiconductor substrate which have been subjected to a predetermined process; (b) 상기 반도체 기판의 소정 부분이 노출되도록 상기 제 2 절연막, 식각정지층 및 제 1 절연막을 패터닝하여 콘택홀을 형성하는 단계와,(b) forming a contact hole by patterning the second insulating film, the etch stop layer and the first insulating film so that a predetermined portion of the semiconductor substrate is exposed; (c) 상기 콘택홀의 내부가 채워지도록 상기 노출된 반도체 기판 및 상기 제 2 절연막 상에 제 1 금속층을 형성하는 단계와,(c) forming a first metal layer on the exposed semiconductor substrate and the second insulating layer to fill the inside of the contact hole; (d) 상기 제 2 절연막 상의 제 1 금속층을 패터닝하여 제 1 금속층 패턴을 형성한 후 상기 제 1 금속층 패턴을 마스크로 이용한 식각 공정으로 상기 제 2 절연막 및 식각정지층을 패터닝하여 트렌치를 형성하는 단계와,(d) patterning the first metal layer on the second insulating layer to form a first metal layer pattern, and then forming the trench by patterning the second insulating layer and the etch stop layer by an etching process using the first metal layer pattern as a mask Wow, (e) 상기 트렌치가 매립되도록 전체 상부면에 제 2 금속층을 형성하는 단계와,(e) forming a second metal layer over the entire upper surface such that the trench is buried; (f) 상기 제 2 절연막 상부의 제 2 금속층 및 잔류된 제 1 금속층 패턴을 제거하여 상기 트렌치 내에 금속배선이 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.(f) removing the second metal layer and the remaining first metal layer pattern on the second insulating layer to form metal wiring in the trench. 제 1 항에 있어서, 상기 식각정지층은 질화막 계열의 산화막 또는 실리콘 질화막으로 형성하며, 300 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도 체 소자의 금속배선 형성 방법.The method of claim 1, wherein the etch stop layer is formed of an oxide film or a silicon nitride film of a nitride film type, and is formed to a thickness of 300 to 1000 Å. 제 1 항에 있어서, 상기 제 3 절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP, USG, HDP, PSG 또는 APL로 형성하며, 2000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the third insulating layer is formed of BPSG, PSG, FSG, PE-TEOS, PE-SiH 4 , HDP, USG, HDP, PSG, or APL, and has a thickness of 2000 to 4000 μs. A metal wiring formation method of a semiconductor device. 제 1 항에 있어서, 상기 단계 (b)를 진행한 후 생성된 유기 불순물, 폴리머 또는 파티클을 제거하기 위해 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, further comprising performing a cleaning process to remove organic impurities, polymers, or particles generated after the step (b). 제 1 항에 있어서, 상기 제 1 금속층을 형성하기 이전에, 상기 콘택홀을 포함한 전체 상부면을 따라 제1 확산방지막을 형성하는 단계와,The method of claim 1, further comprising: forming a first diffusion barrier along the entire upper surface including the contact hole before forming the first metal layer; 상기 제2 금속층을 형성하기 이전에, 상기 트렌치를 포함한 전체 상부면을 따라 제2 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And forming a second diffusion barrier along the entire upper surface including the trench before forming the second metal layer. 제 1 항에 있어서, 상기 제 1 금속층은 W, TiSix, TiN, Cu 또는 Al으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the first metal layer is formed of W, TiSix, TiN, Cu, or Al. 제 1 항에 있어서, 상기 단계 (c)와 (d)는 하나의 챔버에서 인-시투 방식으로 진행하거나 또는 여러 챔버를 구비한 하나의 장비에서 시간적으로 끊김없이 연속적으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The semiconductor according to claim 1, wherein the steps (c) and (d) proceed in-situ in one chamber or continuously in a single device having several chambers. Metal wiring formation method of a device. 제 1 항에 있어서, 상기 제 2 금속층은 W, Cu 또는 Al으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the second metal layer is formed of W, Cu, or Al. 제 1 항에 있어서, 상기 제 2 금속층 및 잔류된 제 1 금속층 패턴은 화학적기계적연마 공정 또는 에치백 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The method of claim 1, wherein the second metal layer and the remaining first metal layer pattern are removed by a chemical mechanical polishing process or an etch back process. 제 9 항에 있어서, 상기 화학적기계적연마 공정은 pH 2-8, 파티클의 크기가 50 내지 150㎚인 가스 상태의 SiO2 또는 구형의 Al2O3를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The method of claim 9, wherein the chemical mechanical polishing process is performed using SiO 2 or spherical Al 2 O 3 in a gaseous state having a pH of 2-8 and a particle size of 50 to 150 nm. Metal wiring formation method.
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