KR100667903B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 U자 형태의 MIM 캐패시터를 형성하면서 단차 부분에 경사면이 형성되어 캐패시터의 특성을 얻을 수 없는 문제 및 상부 전극층에 발생하는 펀치쓰루 현상을 방지하기 위하여, MIM 캐패시터를 U자 형태로 형성하되 상부 전극층을 TaN/Ta의 2중 막 구조로 사용함으로써, 반도체 소자의 형성 공정을 단순화 할 수 있고 제조 원가를 절감할 수 있는 반도체 소자의 형성 방법에 관한 것이다. The present invention relates to a method of forming a semiconductor device, the present invention is to form a U-shaped MIM capacitor while the inclined surface is formed in the stepped portion to prevent the problem of the characteristics of the capacitor and the punch-through phenomenon occurs in the upper electrode layer In order to form a U-shaped MIM capacitor, but using the upper electrode layer as a double layer structure of TaN / Ta, in the semiconductor device forming method that can simplify the process of forming a semiconductor device and reduce the manufacturing cost It is about.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a는 1d는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.1A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art.

도 2a는 2d는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.2A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art, 2D.

도 3은 종래 기술에 따른 U자형 MIM 캐패시터의 단차 부분에 경사면이 형성된 것을 나타낸 단면 사진.Figure 3 is a cross-sectional view showing that the inclined surface is formed in the step portion of the U-shaped MIM capacitor according to the prior art.

도 4a 내지 도 4e는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.4A to 4E are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.

도 5는 N2의 유량에 따른 TaN에 대한 SiN의 식각 선택비를 나타낸 그래프.5 is a graph showing the etching selectivity ratio of SiN to TaN according to the flow rate of N 2 .

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 U자 형태의 MIM 캐패시터를 형성하면서 단차 부분에 경사면이 형성되어 캐패시터의 특성을 얻을 수 없는 문제 및 상부 전극층에 발생하는 펀치쓰루 현상을 방지하기 위하여, MIM 캐패시터를 U자 형태로 형성하되 상부 전극층을 TaN/Ta의 2중 막 구조로 사용함으로써, 반도체 소자의 형성 공정을 단순화 할 수 있고 제조 원가를 절감할 수 있는 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, the present invention is to form a U-shaped MIM capacitor while the inclined surface is formed in the stepped portion to prevent the problem of the characteristics of the capacitor and the punch-through phenomenon occurs in the upper electrode layer In order to form a U-shaped MIM capacitor, but using the upper electrode layer as a double layer structure of TaN / Ta, in the semiconductor device forming method that can simplify the process of forming a semiconductor device and reduce the manufacturing cost It is about.

반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.Among the semiconductor devices, capacitors used in highly integrated semiconductor devices include polysilicon to polysilicon, polysilicon to silicon, metal to silicon, and metal to metal. Various capacitor structures of to Polysilicon and metal to metal have been used. Among these capacitor structures, metal to metal or metal to dielectric / metal insulator metal (MIM) structures have a low series resistance, which makes a capacitor having high storage capacity and thermal stability. And because of the low VCC advantage is widely used as the structure of the current capacitor.

상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정 단계를 거치면서 MIM 캐패시터의 상부 전극층 또는 하부 전극층에 손상이 가해져셔 불량률이 증가하고 반도체 소자의 형성 수율이 저하된다는 문제가 있다.The MIM capacitor is generally located between the metal wires. As the MIM capacitor is damaged, the upper electrode layer or the lower electrode layer of the MIM capacitor is damaged to increase the defective rate and lower the yield of the semiconductor device.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 다마신(damascene) 공정을 이용하여 형성된 하부 금속 배선(20) 및 층간절연막(10) 상부에, MIM 캐패시터 형성을 위한 하부 전극층(30), 유전층(40) 및 상부 전극층(50)을 순차적으로 증착한다. 이때, 상부 및 하부 전극층 (30, 50)은 PVD 방식으로, 유전층(40)은 CVD 방식을 이용하여 증착하며, 상부 전극층(50) 및 하부 전극층(20) TaN 또는 TiN 을 사용할 수 있으며, 유전층(40)으로는 질화막(nitride), 산화막(oxide), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화지르코늄(ZrO2) 및 산화탄탈륨(Ta2O5)을 사용한다.Referring to FIG. 1A, a lower electrode layer 30, a dielectric layer 40, and an upper electrode layer may be formed on an upper portion of a lower metal interconnection 20 and an interlayer insulating layer 10 formed using a damascene process, to form a MIM capacitor. 50) are deposited sequentially. In this case, the upper and lower electrode layers 30 and 50 may be deposited by PVD, and the dielectric layer 40 may be deposited by using a CVD method, and the upper electrode layer 50 and the lower electrode layer 20 may use TaN or TiN. 40) a nitride film, an oxide film, aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), and tantalum oxide (Ta 2 O 5 ) are used.

도 1b를 참조하면, 하부 전극을 정의하는 제 1 감광막 패턴(60)을 식각마스크로 상부 전극층(50), 유전층(40) 및 하부 전극층(30)을 식각한다. 이때, 형성되는 MIM 캐패시터 하부 전극용 구조물은 이미 형성된 하부 금속 배선들 중 선택된 어느 하나와 연결되도록 형성하는 것이 바람직하다.Referring to FIG. 1B, the upper electrode layer 50, the dielectric layer 40, and the lower electrode layer 30 are etched using the first photoresist pattern 60 defining the lower electrode as an etch mask. In this case, the formed MIM capacitor lower electrode structure is preferably formed to be connected to any one selected from the already formed lower metal wires.

도 1c를 참조하면, O2 플라즈마 또는 오존(O3)을 이용하여 제 1 감광막 패턴(60)의 제거 및 습식 세정 공정을 수행하고, 상기 도 1b에서 형성된 하부 전극용 구조물 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 2 감광막 패턴(65)을 형성한다. 다음에는 제 2 감광막 패턴(65)을 마스크로 상부 전극층(50)을 식각한다. 이때, 도 1b의 식각 공정에서 노출된 하부 금속 배선(20)이 손상된다.Referring to FIG. 1C, an O 2 plasma or ozone (O 3 ) is used to remove the first photoresist pattern 60 and perform a wet cleaning process, and the upper portion of the MIM capacitor is disposed on the lower electrode structure formed in FIG. 1B. A second photosensitive film pattern 65 defining an electrode is formed. Next, the upper electrode layer 50 is etched using the second photoresist pattern 65 as a mask. In this case, the lower metal wires 20 exposed in the etching process of FIG. 1B are damaged.

도 1d를 참조하면, 수행한 후 제 1 금속 배선(20)이 확산 되는 것을 방지하기 위한 확산방지막(70)을 증착한다.Referring to FIG. 1D, a diffusion barrier layer 70 is deposited to prevent diffusion of the first metal wires 20 after performing.

상술한 바와 같이 종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성 방법은, 하부 금속 배선이 노출될 경우 상부 전극층을 형성하는 식각 공정이나, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴을 제거하고, 반도체 기판을 습식 세정 하는 공정에서 심각하게 산화가 진행되어 단락이나 단선 등과 같은 치명적인 문제가 발생할 수 있다. 따라서, 반도체 소자의 신뢰성이 저하되는 문제가 있다.As described above, the method of forming a MIM capacitor of a semiconductor device according to the related art includes an etching process of forming an upper electrode layer when the lower metal wiring is exposed, or removing a photoresist pattern by using O 2 plasma or ozone (O 3 ). In the wet cleaning process of the semiconductor substrate, oxidation may proceed seriously, and a fatal problem such as a short circuit or disconnection may occur. Therefore, there exists a problem that the reliability of a semiconductor element falls.

이와 같은 문제를 해결하기 위해서는, 하부 전극층이 U자형태를 갖는 MIM 캐패시터를 형성하는 방법이 사용되었다.In order to solve this problem, a method of forming a MIM capacitor in which the lower electrode layer has a U shape is used.

도 2a는 2d는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.2A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art.

도 2a를 참조하면, 하부 금속 배선(20)을 포함하는 층간절연막(10) 상부에 확산방지막(25) 및 산화막(35)을 형성하고, 산화막(35) 상부에 MIM 캐패시터 예정 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 다음에는, 감광막 패턴(미도시)을 식각마스크로 산화막(35) 및 확산방지막(125)을 식각한다. Referring to FIG. 2A, a diffusion barrier layer 25 and an oxide layer 35 are formed on the interlayer insulating layer 10 including the lower metal interconnection 20, and a photoresist layer exposing a predetermined region of the MIM capacitor on the oxide layer 35. A pattern (not shown) is formed. Next, the oxide film 35 and the diffusion barrier film 125 are etched using the photoresist pattern (not shown) as an etching mask.

다음에는, 전체 표면에 MIM 캐패시터 하부 전극층(30), 유전층(40), 상부 전극층(50) 및 식각정지 질화막(55)을 형성한다. 이때, 상기 식각 공정에 의해 노출된 MIM 캐패시터 영역에 단차가 형성되도록 한다.Next, the MIM capacitor lower electrode layer 30, the dielectric layer 40, the upper electrode layer 50, and the etch stop nitride film 55 are formed on the entire surface. In this case, a step may be formed in the region of the MIM capacitor exposed by the etching process.

도 2b를 참조하면, 단차의 내부 중앙에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴(60)을 형성하고, 제 1 감광막 패턴(60)을 식각 마스크로 상부 전극층(50) 및 식각정지 질화막(55)을 식각한다.Referring to FIG. 2B, a first photoresist layer pattern 60 defining an upper electrode of the MIM capacitor is formed at an inner center of the step, and the upper electrode layer 50 and the etch stop nitride layer are formed using the first photoresist layer pattern 60 as an etching mask. Etch (55).

도 2c를 참조하면, O2 플라즈마 또는 오존(O3)을 이용하여 제 1 감광막 패턴(60)의 제거 및 습식 세정 공정을 수행하고, 상부 전극층(50)을 중심으로 하부 전극을 정의하는 제 2 감광막 패턴(65)을 형성한다.Referring to FIG. 2C, a second photoresist is removed by using O 2 plasma or ozone (O 3 ) and a wet cleaning process, and a second electrode is defined around the upper electrode layer 50. The photosensitive film pattern 65 is formed.

도 2d를 참조하면, 제 2 감광막 패턴(65)을 식각 마스크로 유전층(40), 하부 전극층(30) 및 산화막(35)을 식각한다. 다음에는, O2 플라즈마 또는 오존(O3)을 이용하여 제 2 감광막 패턴(65)의 제거 및 습식 세정 공정을 수행한다. 이때, 식각정지 질화막(55)에 손상이 가해질 수 있고, 후속의 공정에서 상부 전극층(50)에 펀치쓰루(Punch Through) 현상을 발생시킬 수 있다.Referring to FIG. 2D, the dielectric layer 40, the lower electrode layer 30, and the oxide layer 35 are etched using the second photoresist pattern 65 as an etching mask. Next, the second photosensitive film pattern 65 is removed and a wet cleaning process is performed using O 2 plasma or ozone (O 3 ). In this case, damage may be applied to the etch stop nitride film 55, and a punch through phenomenon may be generated in the upper electrode layer 50 in a subsequent process.

도 3은 종래 기술에 따른 U자형 MIM 캐패시터의 단차 부분에 경사면이 형성된 것을 나타낸 단면사진이다.3 is a cross-sectional view showing that the inclined surface is formed in the stepped portion of the U-shaped MIM capacitor according to the prior art.

도 3을 참조하면, U자형 MIM 캐패시터에 형성되는 단차가 2000Å 이상의 두께가 되어 후속의 비아 콘택홀 식각 공정 마진을 감소시킨다. 단차에 매립되는 층이 두꺼울 경우 단차의 측벽에 경사면이 심하게 발생되고, 기생 캐패시터를 유발하게 된다. 이와 같은 경사면에 의해 발생하는 기생 캐패시터는 설계 시 고려가 되지 않는 부분이므로 원하는 MIM 캐패시터의 특성을 얻을 수 없다는 문제가 있다.Referring to FIG. 3, a step formed in the U-shaped MIM capacitor may have a thickness of 2000 μm or more to reduce a subsequent via contact hole etching process margin. If the layer embedded in the step is thick, the inclined surface is severely generated on the side wall of the step, causing a parasitic capacitor. Since the parasitic capacitor generated by the inclined surface is not considered in the design, there is a problem in that the desired characteristics of the MIM capacitor cannot be obtained.

상술한 바와 같이, 일반적인 MIM 캐패시터 형성 공정에서는 하부 금속 배선이 손상되는 문제를 갖고, U자 형태의 MIM 캐패시터를 형성하는 공정에서는 단차 부분에 경사면이 형성되어 캐패시터의 특성을 얻을 수 없는 문제 및 후속의 공정에서 상부 전극층에 펀치쓰루(Punch Through) 현상을 발생시키는 문제가 있다.As described above, a general MIM capacitor forming process has a problem that the lower metal wiring is damaged, and in the process of forming a U-shaped MIM capacitor, an inclined surface is formed in the stepped portion so that the characteristics of the capacitor cannot be obtained. In the process, there is a problem of generating a punch through phenomenon in the upper electrode layer.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 MIM 캐패시터를 U자 형태로 형성하되 상부 전극층을 TaN/Ta의 2중 막 구조로 사용함으로써, MIM 캐패시터 형성 공정에서 발생하는 금속 배선의 손상 문제를 해결할 수 있다. 또한, 본 발명은 U자 형태의 MIM 캐패시터를 형성하면서 단차 부분에 경사면이 형성되어 캐패시터의 특성을 얻을 수 없는 문제 및 상부 전극층에 발생하는 펀치쓰루 현상을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the above problems, the present invention is to form a MIM capacitor in the U-shape, but the upper electrode layer by using a double layer structure of TaN / Ta, the metal wiring of the MIM capacitor formation process generated It can solve the problem of damage. In addition, the present invention provides a method of forming a semiconductor device that can form a U-shaped MIM capacitor while the inclined surface is formed in the stepped portion to prevent the characteristics of the capacitor and the punch-through phenomenon occurring in the upper electrode layer. It is for that purpose.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, The present invention is to achieve the above object,

(a) 금속 배선 상부에 확산방지막 및 산화막을 형성하는 단계와,(a) forming a diffusion barrier and an oxide film on the metal wiring;

(b) MIM 캐패시터 예정 영역의 상기 산화막 및 확산방지막을 식각하는 단계와,(b) etching the oxide film and the diffusion barrier film in a predetermined region of the MIM capacitor;

(c) 전체 표면 상부에 MIM 캐패시터 하부 전극층, 유전층 및 TaN/Ta로 구성된 상부 전극층을 형성하는 단계 및(c) forming a top electrode layer consisting of a MIM capacitor bottom electrode layer, a dielectric layer and TaN / Ta over the entire surface, and

(d) 상기 상부 전극층을 패터닝하여 상부 전극을 형성하고, 상기 유전층 및 하부 전극층을 패터닝하여 단계를 포함하는 것을 특징으로 한다.(d) patterning the upper electrode layer to form an upper electrode, and patterning the dielectric layer and the lower electrode layer.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4e는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다. 4A to 4E are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.

도 4a를 참조하면, 금속 배선(120)을 포함하는 층간절연막(100) 상부에 확산방지막(125)을 형성한다. 이때, 확산방지막(125)은 300 ~ 700Å의 두께만큼 PE-CVD 방법을 이용하여 형성하는 것이 바람직하다. 여기에서, 확산방지막(125)은 후속의 캐패시터 형성 공정에 의해 금속 배선(120)에 손상이 가해지는 것을 방지할 수 있는 효과를 제공한다.Referring to FIG. 4A, the diffusion barrier layer 125 is formed on the interlayer insulating layer 100 including the metal line 120. At this time, the diffusion barrier 125 is preferably formed using a PE-CVD method by a thickness of 300 ~ 700Å. Here, the diffusion barrier 125 provides an effect of preventing damage to the metal wiring 120 by a subsequent capacitor formation process.

도 4b를 참조하면, 확산방지막(125) 상부에 산화막(135)을 형성하고, 산화막(135) 상부에 MIM 캐패시터 예정 영역을 노출시키는 감광막 패턴(160)을 형성한다. 다음에는, 감광막 패턴(160)을 식각마스크로 산화막(135)을 식각 한다. 이때, 산화막은 600 ~ 3000Å의 두께 만큼 확산방지막(125)의 두께의 2 ~ 3배가 되도록 PE-CVD 방법을 이용하여 형성하는 것이 바람직하다. Referring to FIG. 4B, an oxide layer 135 is formed on the diffusion barrier layer 125, and a photoresist pattern 160 is formed on the oxide layer 135 to expose a predetermined region of the MIM capacitor. Next, the oxide film 135 is etched using the photoresist pattern 160 as an etch mask. At this time, the oxide film is preferably formed by using the PE-CVD method so as to be 2-3 times the thickness of the diffusion barrier film 125 by the thickness of 600 ~ 3000Å.

도 4c를 참조하면, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴(160)을 제거한 다음 산화막(135)을 마스크로 확산방지막(125)을 식각한다. 이때, CxFy(x, y는 자연수)/O2/Ar의 혼합가스를 이용하여 산화막(135)을 식각한 후, CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 혼합가스를 이용하여 확산방지막(125)을 식각하는 것이 바람직하다.Referring to FIG. 4C, the photoresist pattern 160 is removed using O 2 plasma or ozone (O 3 ), and then the diffusion barrier 125 is etched using the oxide layer 135 as a mask. At this time, the oxide film 135 is etched using a mixed gas of CxFy (x, y is natural water) / O 2 / Ar, and then mixed with CHF 3 / O 2 / Ar or CHF 3 / CF 4 / O 2 / Ar. It is preferable to etch the diffusion barrier 125 using a gas.

도 4d를 참조하면, 전체 표면에 MIM 캐패시터 하부 전극층(130), 유전층(140) 및 TaN/Ta로 구성된 상부 전극층(170)을 형성한다. 이때, 하부 전극층(130)은 100 ~ 500Å, 유전층(140)은 200 ~ 1000Å 및 상부 전극의 TaN(150)은 100 ~ 200Å/Ta(155)은 300 ~ 500Å의 두께로 형성하며, 상기 도 4c의 식각 공정에 의해 노출된 MIM 캐패시터 영역에 단차가 형성되도록 하는 것이 바람직하다. 여기에서, Ta(155)는 후속의 금속 배선을 형성하는 공정에서 식각정지막의 역할 및 MIM 캐패 시터를 보호하는 하드마스크층의 역할을 하게 된다.Referring to FIG. 4D, the upper electrode layer 170 including the MIM capacitor lower electrode layer 130, the dielectric layer 140, and TaN / Ta is formed on the entire surface. At this time, the lower electrode layer 130 is 100 ~ 500Å, the dielectric layer 140 is 200 ~ 1000Å and the TaN (150) of the upper electrode 100 ~ 200T / Ta (155) is formed to a thickness of 300 ~ 500 상기, the Figure 4c It is desirable to form a step in the MIM capacitor region exposed by the etching process. Here, Ta 155 serves as an etch stop layer and a hard mask layer that protects the MIM capacitor in a subsequent metal wiring process.

도 4e를 참조하면, MIM 캐패시터의 상부 전극 및 하부 전극을 정의하는 마스크를 이용한 각각의 사진식각공정으로 상기 단차 내에 상부 전극층(170)을 패터닝하고, U자형태가 되도록 하부 전극층(130) 및 유전층(140)을 패터닝하여 MIM 캐패시터를 형성한다.Referring to FIG. 4E, the upper electrode layer 170 is patterned in the step by a photolithography process using a mask defining upper and lower electrodes of the MIM capacitor, and the lower electrode layer 130 and the dielectric layer are formed to have a U shape. Pattern 140 to form a MIM capacitor.

이때, 단차의 내부 중앙에 MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴(미도시)을 형성하고, 제 1 감광막 패턴을 식각 마스크로 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/AR의 혼합가스를 이용하여 TaN/Ta(150/155) 상부 전극층(170)을 식각한다. 여기에서, 상부 전극층(170)은 TaN/Ta(150/155)을 사용함으로써 종래 기술에 비하여 단차의 높이를 낮출 수 있다.At this time, a first photoresist pattern (not shown) defining an upper electrode of the MIM capacitor is formed at an inner center of the step, and the first photoresist pattern is used as an etching mask for Cl 2 / BCl 3 , CF 4 / O 2 / Ar or SF. The TaN / Ta (150/155) upper electrode layer 170 is etched using a mixed gas of 6 / O 2 / AR. Here, the height of the step may be lowered in the upper electrode layer 170 by using TaN / Ta (150/155).

이와 같이 형성된 상부 전극층(170)을 중심으로 하부 전극을 정의하는 제 2 감광막 패턴(미도시)을 형성하고, 제 2 감광막 패턴을 식각 마스크로 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 혼합가스를 이용하여 유전층(140)을 식각한다. 다음에는, Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar의 혼합가스를 이용하여 하부 전극층(130)을 식각한다.Thus, to form a second photosensitive film pattern (not shown) to define a lower electrode as formed around the upper electrode layer 170 and the second to the photoresist pattern as an etch mask, CHF 3 / O 2 / Ar or CHF 3 / CF 4 / The dielectric layer 140 is etched using the mixed gas of O 2 / Ar. Next, the lower electrode layer 130 is etched using a mixed gas of Cl 2 / BCl 3 , CF 4 / O 2 / Ar, or SF 6 / O 2 / Ar.

도 5는 N2의 유량에 따른 TaN에 대한 SiN의 식각 선택비를 나타낸 그래프이다.5 is a graph showing the etching selectivity ratio of SiN to TaN according to the flow rate of N 2 .

도 5를 참조하면, TaN 증착 조건을 나타낸 것으로, TaN 증착 시 N2 가스의 유량을 달리 했을 경우에 SiN에 대한 TaN의 선택비를 나타낸 것이다. 즉, TaN 증착 시 N2를 많이 흘려줄 경우 후속의 식각 시 SiN에 대한 TaN의 선택비가 떨어지게 됨을 알 수 있고, 반대로 N2를 적게 흘려줄 경우에는SiN에 대한 TaN의 선택비가 증가하고 있음을 알 수 있다. 이는, N2를 흘려주지 않은 상태에서 증착한 Ta 막이 SiN에 대하여 가장 높은 선택비를 확보할 수 있다. 따라서, 종래 기술에 따른 TaN만으로 상부 전긍층을 증착하는 것보다 TaN을 얇게 증착한 뒤 Ta를 추가로 증착하는 2중 막 구조의 상부 전극을 구성하는 것이 캐패시터의 특성 향상에 유리하다.Referring to FIG. 5, TaN deposition conditions are shown, and when TaN deposition is performed, the ratio of TaN to SiN is shown when the flow rate of N 2 gas is changed. In other words, when N 2 flows a lot during TaN deposition, the selectivity of TaN to SiN decreases during subsequent etching. On the contrary, when N 2 flows less, the selectivity of TaN to SiN increases. Can be. This allows the Ta film deposited without flowing N 2 to secure the highest selectivity to SiN. Therefore, it is advantageous to improve the characteristics of the capacitor to configure the upper electrode of a double film structure in which TaN is thinly deposited and then Ta is further deposited, rather than depositing the upper electrode layer using only TaN according to the prior art.

이상에서 설명한 바와 같이, 본 발명은 MIM 캐패시터를 U자 형태로 형성하되 상부 전극층을 TaN/Ta의 2중 막 구조로 사용함으로써, MIM 캐패시터 형성 공정에서 발생하는 금속 배선의 손상 문제를 해결할 수 있다. 또한, U자 형태의 MIM 캐패시터를 형성하면서 단차 부분에 경사면이 형성되어 캐패시터의 특성을 얻을 수 없는 문제 및 상부 전극층에 발생하는 펀치쓰루 현상을 방지할 수 있다. 이와 같은 문제들을 해결하면서, 본 발명은 반도체 소자의 형성 공정을 단순화 할 수 있고 제조 원가를 절감할 수 있는 효과를 제공한다. As described above, the present invention can solve the problem of damage to the metal wiring generated in the MIM capacitor formation process by forming the MIM capacitor in a U-shape but using the upper electrode layer as a double layer structure of TaN / Ta. In addition, while forming the U-shaped MIM capacitor, the inclined surface is formed in the stepped portion, it is possible to prevent the problem that the characteristics of the capacitor can not be obtained and the punch-through phenomenon occurring in the upper electrode layer. While solving these problems, the present invention can simplify the process of forming a semiconductor device and provide an effect of reducing the manufacturing cost.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

(a) 금속 배선 상부에 확산방지막 및 산화막을 형성하는 단계;(a) forming a diffusion barrier and an oxide film on the metal wiring; (b) MIM 캐패시터 예정 영역의 상기 산화막 및 확산방지막을 식각하는 단계;(b) etching the oxide layer and the diffusion barrier layer in a predetermined region of the MIM capacitor; (c) 전체 표면 상부에 MIM 캐패시터 하부 전극층, 유전층 및 TaN/Ta로 구성된 상부 전극층을 형성하는 단계; 및(c) forming an upper electrode layer consisting of a MIM capacitor lower electrode layer, a dielectric layer, and TaN / Ta over the entire surface; And (d) 상기 상부 전극층을 패터닝하여 상부 전극을 형성하고, 상기 유전층 및 하부 전극층을 패터닝하여 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.and (d) forming an upper electrode by patterning the upper electrode layer, and patterning the dielectric layer and the lower electrode layer. 제 1 항에 있어서,The method of claim 1, 상기 확산방지막은 300 ~ 700Å, 산화막은 600 ~ 3000Å의 두께만큼 PE-CVD 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. The diffusion barrier layer is 300 ~ 700Å, the oxide film 600 ~ 3000Å thickness of the semiconductor device forming method characterized in that formed by using a PE-CVD method. 제 1 항에 있어서,The method of claim 1, 상기 (b) 단계의 식각 공정은, CxFy(x, y는 자연수)/O2/Ar의 혼합가스를 이용하여 산화막을 식각한 후, CHF3/O2/Ar 또는 CHF3/CF4/O2 /Ar의 혼합가스를 이용하여 확산방지막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.In the etching step (b), after etching the oxide film using a mixture of CxFy (x, y is natural water) / O 2 / Ar, CHF 3 / O 2 / Ar or CHF 3 / CF 4 / O And etching the diffusion barrier layer using a mixed gas of 2 / Ar. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극층은 100 ~ 500Å, 유전층은 200 ~ 1000Å 및 상부전극의 TaN 100 ~ 200Å/Ta 300 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The lower electrode layer has a thickness of 100 ~ 500 ~, the dielectric layer is 200 ~ 1000 100 and TaN 100 ~ 200Å / Ta 300 ~ 500Å of the upper electrode of the thickness forming method. 제 1 항에 있어서,The method of claim 1, 상기 상부 전극을 형성하는 공정은,The step of forming the upper electrode, MIM 캐패시터의 상부 전극을 정의하는 제 1 감광막 패턴을 형성하는 단계; 및 Forming a first photoresist pattern defining an upper electrode of the MIM capacitor; And 상기 제 1 감광막 패턴을 식각 마스크로 Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/AR의 혼합가스를 이용하여 TaN/Ta 상부 전극층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Etching the TaN / Ta upper electrode layer using a mixed gas of Cl 2 / BCl 3 , CF 4 / O 2 / Ar or SF 6 / O 2 / AR as the etching mask using the first photoresist pattern A method of forming a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극층 및 유전층을 패터닝하는 공정은, The process of patterning the lower electrode layer and the dielectric layer, 하부 전극을 정의하는 제 2 감광막 패턴을 형성하는 단계; 및 Forming a second photoresist pattern defining a lower electrode; And 상기 제 2 감광막 패턴을 식각 마스크로 CHF3/O2/Ar 또는 CHF3/CF4 /O2/Ar의 혼합가스를 이용하여 유전층을 식각하고, Cl2/BCl3, CF4/O2/Ar 또는 SF6/O2/Ar의 혼합가 스를 이용하여 하부 전극층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The dielectric layer is etched using a mixed gas of CHF 3 / O 2 / Ar or CHF 3 / CF 4 / O 2 / Ar using the second photoresist pattern as an etching mask, and Cl 2 / BCl 3 , CF 4 / O 2 / Etching the lower electrode layer using a mixed gas of Ar or SF 6 / O 2 / Ar.
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