KR100667900B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 Cu 금속 배선층 사이에 MIM(Metal Insulator Metal) 캐패시터를 형성하는 방법이 복잡하여 불량률이 증가하고 제조 원가가 증가하는 문제를 해결하기 위하여, 제조 공정이 단순한 Al 금속 배선층 상부에 MIM 캐패시터를 형성하고, 다른 금속 배선을 Cu 금속 배선으로 형성함으로써 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, the present invention is complicated to form a metal insulator metal (MIM) capacitor between the Cu metal wiring layer to solve the problem of increasing the defective rate and manufacturing cost, manufacturing The present invention relates to a method for forming a semiconductor device which can improve characteristics of a semiconductor device by forming a MIM capacitor on an Al metal wiring layer having a simple process and forming another metal wiring with a Cu metal wiring.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a는 1d는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.1A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art.

도 2a는 2f는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.Figure 2a is a cross-sectional view 2f showing a method of forming a MIM capacitor according to the prior art.

도 3a 내지 도 3d는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들.3A to 3D are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 Cu 금속 배선층 사이에 MIM 캐패시터를 형성하는 방법이 복잡하여 불량률이 증가하고 제조 원가가 증가하는 문제를 해결하기 위하여, 제조 공정이 단순한 Al 금속 배선층 상부에 MIM 캐패시터를 형성하고, 다른 금속 배선을 Cu 금속 배선으로 형성함으로써 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and the present invention is complicated to form a MIM capacitor between the Cu metal wiring layer to solve the problem of increasing the defective rate and manufacturing cost, Al metal simple manufacturing process The present invention relates to a method for forming a semiconductor device which can improve characteristics of a semiconductor device by forming a MIM capacitor on the wiring layer and forming another metal wiring with a Cu metal wiring.

반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘 (Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.Among the semiconductor devices, capacitors used in highly integrated semiconductor devices include polysilicon to polysilicon, polysilicon to silicon, metal to silicon, and metal to polysilicon. Various capacitor structures of to Polysilicon and metal to metal have been used. Among these capacitor structures, metal to metal or metal to dielectric / metal insulator metal (MIM) structures have a low series resistance, which makes a capacitor having high storage capacity and thermal stability. And because of the low VCC advantage is widely used as the structure of the current capacitor.

상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정 단계를 거치면서 MIM 캐패시터의 상부 전극층 또는 하부 전극층에 손상이 가해져셔 불량률이 증가하고 반도체 소자의 형성 수율이 저하된다는 문제가 있다.The MIM capacitor is generally located between the metal wires. As the MIM capacitor is damaged, the upper electrode layer or the lower electrode layer of the MIM capacitor is damaged to increase the defective rate and lower the yield of the semiconductor device.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 다마신(damascene) 공정을 이용하여 형성된 하부 금속 배선(20) 및 층간절연막(10) 상부에, MIM 캐패시터 형성을 위한 하부 전극층(30), 유전층(40) 및 상부 전극층(50)을 순차적으로 증착한다. Referring to FIG. 1A, a lower electrode layer 30, a dielectric layer 40, and an upper electrode layer may be formed on an upper portion of a lower metal interconnection 20 and an interlayer insulating layer 10 formed using a damascene process, to form a MIM capacitor. 50) are deposited sequentially.

도 1b를 참조하면, 하부 전극을 정의하는 제 1 감광막 패턴(60)을 식각마스크로 상부 전극층(50), 유전층(40) 및 하부 전극층(30)을 식각한다. 이때, 형성되는 MIM 캐패시터 하부 전극용 구조물은 이미 형성된 하부 금속 배선들 중 선택된 어느 하나와 연결되도록 형성하는 것이 바람직하다.Referring to FIG. 1B, the upper electrode layer 50, the dielectric layer 40, and the lower electrode layer 30 are etched using the first photoresist pattern 60 defining the lower electrode as an etch mask. In this case, the formed MIM capacitor lower electrode structure is preferably formed to be connected to any one selected from the already formed lower metal wires.

도 1c를 참조하면, O2 플라즈마 또는 오존(O3)을 이용하여 제 1 감광막 패턴(60)의 제거 및 습식 세정 공정을 수행하고, 상기 도 1b에서 형성된 하부 전극용 구조물 상부에 MIM 캐패시터의 상부 전극을 정의하는 제 2 감광막 패턴(65)을 형성한다. 다음에는 제 2 감광막 패턴(65)을 마스크로 상부 전극층(50)을 식각한다. 이때, 도 1b의 식각 공정에서 노출된 하부 금속 배선(20)이 손상된다.Referring to FIG. 1C, an O 2 plasma or ozone (O 3 ) is used to remove the first photoresist pattern 60 and perform a wet cleaning process, and the upper portion of the MIM capacitor is disposed on the lower electrode structure formed in FIG. 1B. A second photosensitive film pattern 65 defining an electrode is formed. Next, the upper electrode layer 50 is etched using the second photoresist pattern 65 as a mask. In this case, the lower metal wires 20 exposed in the etching process of FIG. 1B are damaged.

도 1d를 참조하면, 수행한 후 제 1 금속 배선(20)이 확산 되는 것을 방지하기 위한 확산방지막(70)을 증착한다.Referring to FIG. 1D, a diffusion barrier layer 70 is deposited to prevent diffusion of the first metal wires 20 after performing.

상술한 바와 같이 종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성 방법은, 하부 금속 배선이 노출될 경우 상부 전극층을 형성하는 식각 공정이나, O2 플라즈마 또는 오존(O3)을 이용하여 감광막 패턴을 제거하고, 반도체 기판을 습식 세정하는 공정에서 심각하게 산화가 진행되어 단락이나 단선 등과 같은 치명적인 문제가 발생할 수 있다. 따라서, 반도체 소자의 신뢰성이 저하되는 문제가 있다.As described above, the method of forming a MIM capacitor of a semiconductor device according to the related art includes an etching process of forming an upper electrode layer when the lower metal wiring is exposed, or removing a photoresist pattern by using O 2 plasma or ozone (O 3 ). In the process of wet cleaning a semiconductor substrate, oxidation may proceed seriously, and a fatal problem such as a short circuit or a disconnection may occur. Therefore, there exists a problem that the reliability of a semiconductor element falls.

이와 같은 문제를 해결하기 위해서는, 하부 금속 배선을 보호하기 위한 확산방지막 및 산화막층을 더 형성하고 MIM 캐패시터를 형성하는 방법을 사용한다.In order to solve such a problem, a method of further forming a diffusion barrier film and an oxide layer for protecting the lower metal wiring and forming a MIM capacitor is used.

도 2a는 2f는 종래 기술에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다.2A is a cross-sectional view illustrating a method of forming a MIM capacitor according to the prior art.

도 2a를 참조하면, Cu 제 1 금속 배선(20) 상부에 확산방지막(25) 및 산화막(35)을 형성한다. 이때, 확산방지막(25) 및 산화막(35)을 형성하는 이유는 MIM 캐패시터를 형성하기 위한 식각 공정에서 Cu 금속 배선에 손상이 가해지는 것을 방지 하기 위한 것이다.Referring to FIG. 2A, a diffusion barrier film 25 and an oxide film 35 are formed on the Cu first metal wire 20. In this case, the reason for forming the diffusion barrier layer 25 and the oxide layer 35 is to prevent damage to the Cu metal wiring in the etching process for forming the MIM capacitor.

도 2b를 참조하면, MIM 캐패시터의 하부 전극과 제 1 금속층(20)을 연결하기 위하여 MIM 트렌치를 형성하기 위한 제 1 감광막 패턴(60)을 형성한다.Referring to FIG. 2B, a first photoresist layer pattern 60 for forming a MIM trench is formed to connect the lower electrode of the MIM capacitor and the first metal layer 20.

도 2c를 참조하면, 제 1 감광막 패턴(60)을 식각 마스크로 산화막(35) 및 확산방지막(25)을 식각하여 MIM 트렌치를 형성하고 감광막 제거 및 세정 공정을 수행한다.Referring to FIG. 2C, the oxide film 35 and the diffusion barrier 25 are etched using the first photoresist pattern 60 as an etch mask to form a MIM trench, and a photoresist removal and cleaning process is performed.

도 2d를 참조하면, MIM 트렌치를 매립하는 Cu 금속층(45)을 형성한다. Referring to FIG. 2D, a Cu metal layer 45 filling the MIM trench is formed.

도 2e를 참조하면, 전체 표면에 하부 전극층(30), 유전층(40), 상부 전극층(50) 및 하드마스크층(70)을 형성한다. 다음에는, 하드마스크층(70) 상부에 MIM 캐패시터를 정의하는 제 2 감광막 패턴(65)을 형성한다.Referring to FIG. 2E, the lower electrode layer 30, the dielectric layer 40, the upper electrode layer 50, and the hard mask layer 70 are formed on the entire surface. Next, a second photosensitive film pattern 65 defining a MIM capacitor is formed on the hard mask layer 70.

도 2f를 참조하면, 제 2 감광막 패턴(65)을 식각마스크로 하드마스크층(70), 상부 전극층(50), 유전층(40) 및 하부 전극층(30)을 식각하여 MIM 캐패시터를 형성한다.Referring to FIG. 2F, the hard mask layer 70, the upper electrode layer 50, the dielectric layer 40, and the lower electrode layer 30 are etched using the second photoresist pattern 65 as an etch mask to form a MIM capacitor.

상술한 바와 같이, Cu 금속 배선층 사이에 MIM 캐패시터를 형성하는 방법은 그 공정 단계가 복잡하고 불량 발생률이 높다. 따라서, 반도체 소자의 특성이 열화되기 쉽고, 형성 수율이 저하되어 제조 원가가 증가하는 문제가 있다.As described above, the method for forming a MIM capacitor between Cu metal wiring layers is complicated in its processing steps and has a high incidence of defects. Therefore, there is a problem that the characteristics of the semiconductor device tend to be deteriorated, and the formation yield is lowered to increase the manufacturing cost.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 제조 공정이 비교적 단순한 Al 금속 배선층 상부에 MIM 캐패시터를 형성하고, 다른 금속 배선을 Cu 금속 배선으로 형성함으로써, 반도체 소자의 형성 공정을 단순화하여 제조 원가를 감 소시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the above problems, by forming a MIM capacitor on the Al metal wiring layer having a relatively simple manufacturing process, and forming another metal wiring by Cu metal wiring, simplifying the process of forming a semiconductor device manufacturing cost It is an object of the present invention to provide a method for forming a semiconductor device capable of reducing the number of?

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,The present invention is to achieve the above object,

(a) 하부 금속 배선 상에 Al 금속 배선층, MIM 캐패시터 하부 전극층, 유전층 및 상부 전극층을 순차적으로 형성하는 단계와,(a) sequentially forming an Al metal wiring layer, a MIM capacitor lower electrode layer, a dielectric layer, and an upper electrode layer on the lower metal wiring;

(b) 상기 상부 전극층, 유전층, 하부 전극층 및 Al 금속 배선층을 식각하여, Al 금속 배선 및 MIM 캐패시터를 형성하는 단계와,(b) etching the upper electrode layer, the dielectric layer, the lower electrode layer, and the Al metal wiring layer to form an Al metal wiring and a MIM capacitor;

(c) 상기 전체 표면에 소정 두께의 식각정지 질화막을 형성하고 IMD 절연막을 순차적으로 형성하는 단계 및(c) forming an etch stop nitride film having a predetermined thickness on the entire surface and sequentially forming an IMD insulating film; and

(d) 상기 IMD 절연막 및 식각정지 질화막을 식각하여 트렌치를 형성하고 이를 매립하여 Cu 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.(d) etching the IMD insulating film and the etch stop nitride film to form a trench, and filling the trench to form a Cu wiring.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본발명에 따른 MIM 캐패시터의 형성 방법을 도시한 단면도들이다. 3A to 3D are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.

도 3a를 참조하면, 하부 금속 배선(100) 상에 Al 금속 배선층(110), MIM 캐패시터의 하부 전극층(130), 유전층(140) 및 상부 전극층(150)을 순차적으로 형성하고, 상부 전극층(150) 상부에 MIM 캐패시터를 정의하는 제 1 감광막 패턴(160)을 형성한다. 이때, 하부 전극층(130)은 반사방지 TiN막이고, 상부 전극층(150)은 TiN막 이며.하부 전극층(130)은 Al 금속 배선층(110)을 보호하는 반사방지막으로도 작 용 하게 된다.Referring to FIG. 3A, the Al metal wiring layer 110, the lower electrode layer 130, the dielectric layer 140, and the upper electrode layer 150 of the MIM capacitor are sequentially formed on the lower metal wiring 100, and the upper electrode layer 150 is sequentially formed. The first photoresist pattern 160 defining the MIM capacitor is formed on the upper surface of the substrate. In this case, the lower electrode layer 130 is an antireflection TiN film, and the upper electrode layer 150 is a TiN film. The lower electrode layer 130 may also function as an antireflection film protecting the Al metal wiring layer 110.

도 3b를 참조하면, 제 1 감광막 패턴(160)을 식각 마스크로 상부 전극층(150), 유전층(140), 하부 전극층(130) 및 Al 금속 배선층(110)을 식각하여, Al 금속 배선(120) 및 Al 금속 배선(120)과 연결되는 MIM 캐패시터를 형성한다. 이때, 상, 하부 전극층(130, 150) 및 Al 금속 배선층(110)은 Cl2/BCl3의 혼합 가스를 이용하여 식각하고, 유전층(140)은 CHF3/O2/Ar 또는 CHF3/CF4/O 2/Ar의 혼합 가스를 이용하여 식각하는 것이 바람직하다.Referring to FIG. 3B, the upper electrode layer 150, the dielectric layer 140, the lower electrode layer 130, and the Al metal wiring layer 110 are etched using the first photoresist pattern 160 as an etch mask. And a MIM capacitor connected to the Al metal wiring 120. In this case, the upper and lower electrode layers 130 and 150 and the Al metal wiring layer 110 are etched using a mixed gas of Cl 2 / BCl 3 , and the dielectric layer 140 is CHF 3 / O 2 / Ar or CHF 3 / CF. It is preferable to etch using a mixed gas of 4 / O 2 / Ar.

다음에는, 전체 표면에 식각정지 질화막(155)을 형성한 후 ILD 절연막(145) 및 MIM 캐패시터의 타측에 반도체 기판과 제 2 금속 배선이 직접 연결되는 Cu 금속 배선을 형성하기 위한 제 2 감광막 패턴(165)을 형성한다.Next, after the etch stop nitride film 155 is formed on the entire surface, a second photoresist film pattern for forming a Cu metal wire to which the semiconductor substrate and the second metal wire are directly connected to the other side of the ILD insulating film 145 and the MIM capacitor ( 165).

그 다음에는 제 2 감광막 패턴(165)을 식각 마스크로 ILD(Inter Layer Dielectric) 절연막(145) 및 식각정지 질화막(155)을 식각하여 금속 배선용 트렌치를 형성한다.Next, the ILD (Inter Layer Dielectric) insulating film 145 and the etch stop nitride film 155 are etched using the second photoresist pattern 165 as an etching mask to form a metal wiring trench.

도 3c를 참조하면, 제 2 감광막 패턴(165)을 제거하고, 금속 배선용 트렌치에 Cu 금속 배선(170)을 형성한다. 이때, Cu 금속 배선(170)이 트렌치에 잘 매립되도록 하기 위하여 상기 트렌치의 표면에 베리어층 및 시드층을 더 형성하는 것이 바람직하다. 이와 같이, 제 1 금속 배선을 Al 및 Cu 의 이종 금속 배선 구조로 형성함으로써 공정을 단순화 할 수 있다. Referring to FIG. 3C, the second photosensitive film pattern 165 is removed, and the Cu metal wiring 170 is formed in the metal wiring trench. At this time, it is preferable to further form a barrier layer and a seed layer on the surface of the trench so that the Cu metal wiring 170 is buried in the trench. In this way, the process can be simplified by forming the first metal wiring in a dissimilar metal wiring structure of Al and Cu.

다음에는, 전체 표면 상부에 확산방지막(175)을 형성하고 제 1 IMD(Inter Metal Dielectric) 절연막(180), 식각정지 질화막(185) 및 제 2 IMD 절연막(190)을 순차적으로 형성 한다. 이때, IMD 절연막은 SOG(Spin On Glass)를 사용하는 것이 바람직하다.Next, the diffusion barrier 175 is formed over the entire surface, and the first IMD (Inter Metal Dielectric) insulating layer 180, the etch stop nitride layer 185, and the second IMD insulating layer 190 are sequentially formed. In this case, it is preferable to use SOG (Spin On Glass) for the IMD insulating film.

도 3d를 참조하면, 제 1 IMD 절연막(180) 및 제 2 IMD 절연막(190)을 식각하여 상부 전극층(150) 및 Cu 금속 배선(170)과 연결되는 제 2 금속 배선용 다마신 패턴을 형성하고, 다마신 패턴에 Cu를 매립하여 제 2 금속 배선(195)을 형성한다. 이때, IMD 절연막(180, 190)은 CxFy(x, y는 자연수)/O2/Ar의 혼합 가스를 이용하여 식각하고, 식각정지 질화막(185)은 CHF3/O2/Ar 또는 CHF3/CF4/O 2/Ar의 혼합 가스를 이용하여 식각하는 것이 바람직하다. 여기에서, x, y를 크게 하여 CF의 비율은 증가시키고 O2의 유량은 감소시키면서 공정을 수행하여 절연막과 질화막의 식각선택비를 높임으로써 제 2 금속 배선(195) 형성 공정을 안정적으로 수행할 수 있다.Referring to FIG. 3D, the first IMD insulating layer 180 and the second IMD insulating layer 190 are etched to form a damascene pattern for the second metal wiring connected to the upper electrode layer 150 and the Cu metal wiring 170. Cu is embedded in the damascene pattern to form the second metal wiring 195. In this case, the IMD insulating layers 180 and 190 are etched using a mixed gas of CxFy (x, y is a natural number) / O 2 / Ar, and the etch stop nitride film 185 is CHF 3 / O 2 / Ar or CHF 3 / It is preferable to etch using a mixed gas of CF 4 / O 2 / Ar. Here, the process of forming the second metal wiring 195 can be stably performed by increasing the etch selectivity of the insulating film and the nitride film by increasing the ratio of CF by increasing x and y and decreasing the flow rate of O 2 . Can be.

이상에서 설명한 바와 같이, 본 발명은 제조 공정이 단순한 Al 금속 배선층 상부에 MIM 캐패시터를 형성하고, 다른 금속 배선을 Cu 금속 배선으로 형성함으로써, 반도체 소자의 형성 공정을 단순화하여 불량률을 감소시키고, 수율 향상 및 제조 원가를 감소시킬 수 있는 효과를 제공한다.As described above, in the present invention, by forming a MIM capacitor on an Al metal wiring layer having a simple manufacturing process, and forming another metal wiring by Cu metal wiring, the process of forming a semiconductor element is simplified to reduce the defective rate and improve the yield. And the effect of reducing the manufacturing cost.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as being in scope.

Claims (7)

(a) 하부 금속 배선 상에 Al 금속 배선층, MIM 캐패시터 하부 전극층, 유전층 및 상부 전극층을 순차적으로 형성하는 단계;(a) sequentially forming an Al metal wiring layer, a MIM capacitor lower electrode layer, a dielectric layer, and an upper electrode layer on the lower metal wiring; (b) 상기 상부 전극층, 유전층, 하부 전극층 및 Al 금속 배선층을 식각하여, Al 금속 배선 및 MIM 캐패시터를 형성하는 단계;(b) etching the upper electrode layer, the dielectric layer, the lower electrode layer, and the Al metal wiring layer to form an Al metal wiring and a MIM capacitor; (c) 상기 전체 표면에 소정 두께의 식각정지 질화막을 형성하고 ILD 절연막을 형성하는 단계; 및(c) forming an etch stop nitride film having a predetermined thickness on the entire surface and forming an ILD insulating film; And (d) 상기 ILD 절연막 및 식각정지 질화막을 식각하여 트렌치를 형성하고 이를 매립하여 Cu 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.(d) forming a trench by etching the ILD insulating film and the etch stop nitride film to form a Cu metal wire by filling the trench. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극층은 반사방지 TiN막이고, 상부 전극층은 TiN막 인 것을 특징으로 하는 반도체 소자의 형성 방법.And the lower electrode layer is an anti-reflection TiN film, and the upper electrode layer is a TiN film. 제 1 항에 있어서,The method of claim 1, 상기 하부 전극층 및 Al 금속 배선층은 Cl2/BCl3의 혼합 가스를 이용하여 식각하고, 유전층은 CHF3/O2/Ar 또는 CHF3/CF4/O2/Ar의 혼합 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법. The lower electrode layer and the Al metal wiring layer are etched using a mixed gas of Cl 2 / BCl 3 , and the dielectric layer is etched using a mixed gas of CHF 3 / O 2 / Ar or CHF 3 / CF 4 / O 2 / Ar. A method of forming a semiconductor device, characterized in that. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 Cu 금속 배선을 형성하는 공정은 상기 트렌치의 표면에 베리어층 및 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방 법.The process of forming the Cu metal wiring further comprises the step of forming a barrier layer and a seed layer on the surface of the trench.
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