KR100650192B1 - Semiconductor device and method for forming the same - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 MIM 트렌치를 사용하는 MIM 캐패시터가 공정이 복잡하고, 차지하는 면적이 증가하는 문제를 해결하기 위하여, 하부 금속 배선과 직접 접속되는 제 1 MIM 캐패시터를 형성한 후 그 상부 층에 상기 제 1 MIM 캐패시터와 오버랩되는 제 2 MIM 캐패시터를 형성함으로써 반도체 소자의 형성 공정을 단순화 하면서도, 그 크기를 감소시킬 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same. The present invention relates to a first MIM directly connected to a lower metal wiring in order to solve a problem in which a MIM capacitor using a MIM trench is complicated and an area occupied is increased. The present invention relates to a semiconductor device capable of reducing the size of the semiconductor device and reducing its size by forming a second MIM capacitor overlapping the first MIM capacitor after forming the capacitor.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Semiconductor device and method of forming the same {SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1은 종래 기술에 따른 MIM 캐패시터를 도시한 단면도.1 is a cross-sectional view showing a MIM capacitor according to the prior art.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들.2A to 2G are cross-sectional views showing a semiconductor device and a method of forming the same according to the present invention.

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 MIM 트렌치를 사용하는 MIM 캐패시터가 공정이 복잡하고, 차지하는 면적이 증가하는 문제를 해결하기 위하여, 하부 금속 배선과 직접 접속되는 제 1 MIM 캐패시터를 형성한 후 그 상부 층에 상기 제 1 MIM 캐패시터와 오버랩되는 제 2 MIM 캐패시터를 형성함으로써 반도체 소자의 형성 공정을 단순화 하면서도, 그 크기를 감소시킬 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same. The present invention relates to a first MIM directly connected to a lower metal wiring in order to solve a problem in which a MIM capacitor using a MIM trench is complicated and an area occupied is increased. The present invention relates to a semiconductor device capable of reducing the size of the semiconductor device and reducing its size by forming a second MIM capacitor overlapping the first MIM capacitor after forming the capacitor.

반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리 실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.Among the semiconductor devices, capacitors used in highly integrated semiconductor devices include polysilicon to polysilicon, polysilicon to silicon, metal to silicon, and metal to metal silicon. Various capacitor structures of to Polysilicon and metal to metal have been used. Among these capacitor structures, metal to metal or metal to dielectric / metal insulator metal (MIM) structures have a low series resistance, which makes a capacitor having high storage capacity and thermal stability. And because of the low VCC advantage is widely used as the structure of the current capacitor.

상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정이 복잡하고, 대용량의 MIM 캐패시터가 요구 되면서 그 면적이 점점 증가하여 반도체 소자의 고집적화에 저해가 되는 문제가 있다.The MIM capacitor is generally located between the metal wires, and the formation process is complicated, and a large capacity of the MIM capacitor is required, and the area thereof is gradually increased, thereby preventing high integration of the semiconductor device.

종래 기술에 따른 Cu 금속 배선에 사용되는 MIM 캐패시터의 경우, 다마신(damascene) 공정을 이용하여 형성된 제 1 금속 배선 및 ILD(Inter Layer Dielectric) 절연막 상부에, MIM 캐패시터 형성을 위한 하부 전극층, 유전층 및 상부 전극층을 순차적으로 증착한다.In the case of the MIM capacitor used for the Cu metal wiring according to the prior art, a lower electrode layer, a dielectric layer, and a lower electrode layer for forming a MIM capacitor are formed on the first metal wiring and the ILD (Inter Layer Dielectric) insulating film formed using a damascene process. The upper electrode layer is deposited sequentially.

다음에는, MIM 캐패시터 상부에 식각정지막을 형성한 후 IMD 절연막을 형성한 후, IMD 절연막에 다마신 패턴을 형성하고 제 2 금속 배선을 형성한다.Next, after the etch stop film is formed on the MIM capacitor and then the IMD insulating film is formed, a damascene pattern is formed on the IMD insulating film and a second metal wiring is formed.

이때, MIM 캐패시터를 패터닝하는 식각 공정이나, 후속의 각 공정 단계에서 반도체 기판을 습식 세정하는 공정에서 제 1 금속 배선에 심각하게 산화가 진행되어 단락이나 단선 등과 같은 치명적인 문제가 발생할 수 있다. 따라서, 반도체 소자의 신뢰성이 저하되는 문제가 있다.At this time, in the etching process of patterning the MIM capacitor or the wet cleaning of the semiconductor substrate in each subsequent process step, serious oxidation such as short circuit or disconnection may occur due to severe oxidation of the first metal wiring. Therefore, there exists a problem that the reliability of a semiconductor element falls.

이를 해결하기 위하여, 제 1 금속 배선 상부에 배리어층을 형성한 후 배리어 층 상부에 MIM 캐패시터를 형성하는 방법을 사용하였다.In order to solve this problem, a method of forming a barrier layer on the first metal wiring and then forming a MIM capacitor on the barrier layer is used.

도 1은 종래 기술에 따른 MIM 캐패시터를 도시한 단면도이다.1 is a cross-sectional view showing a MIM capacitor according to the prior art.

도 1을 참조하면, 제 1 금속 배선(10) 상부에 금속 배선을 보호하는 확산방지막(15) 및 산화막(20)을 형성하고, MIM 캐패시터가 형성될 영역에 트렌치를 형성하여 제 1 금속 배선(10)을 노출시킨다.Referring to FIG. 1, a diffusion barrier layer 15 and an oxide layer 20 are formed on the first metal line 10 to protect the metal line, and a trench is formed in a region where the MIM capacitor is to be formed. 10).

다음에는, 트렌치에 금속 배선과 동일한 물질을 매립하여 캐패시터와 금속 배선을 접속시키는 MIM 트렌치(25)를 형성한다.Next, a MIM trench 25 for connecting the capacitor and the metal wiring is formed by embedding the same material as the metal wiring in the trench.

그 다음에는, MIM 캐패시터 형성을 위한 하부 전극층(30), 유전층(40), 상부 전극층(50) 및 식각정지막(60)을 순차적으로 증착한다.Next, the lower electrode layer 30, the dielectric layer 40, the upper electrode layer 50, and the etch stop layer 60 for forming the MIM capacitor are sequentially deposited.

그 다음에는, 상기 하부 구조를 포함하는 전면에 IMD 절연막(70)을 형성한 후, 제 1 금속 배선(10) 및 MIM 캐패시터와 접속되는 비아 콘택(75) 및 제 2 금속 배선(90)을 형성 한다.Next, after the IMD insulating film 70 is formed on the entire surface including the lower structure, the via contact 75 and the second metal wiring 90 which are connected to the first metal wiring 10 and the MIM capacitor are formed. do.

상술한 바와 같이 안정적인 MIM 캐패시터를 형성 하기 위해서는 MIM 트렌치를 형성하는 공정이 더 추가되어 공정의 효율을 저하시키게 된다. 또한, 고집적반도체 소자에서 캐패시터의 용량은 점점 더 커져야 하는데, 반도체 칩의 크기는 오히려 감소하기 때문에 캐패시터의 면적을 증가시켜 용량을 증가시키는 데는 한계가 있다. As described above, in order to form a stable MIM capacitor, a process of forming a MIM trench is further added to decrease the efficiency of the process. In addition, in a highly integrated semiconductor device, the capacitance of the capacitor must be larger and larger, but since the size of the semiconductor chip decreases, there is a limit in increasing the capacitance by increasing the area of the capacitor.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 제 1 금속 배선을 형성한 후 배리어 절연막을 형성하고 상부 전극층을 투명할 정도로 얇게 형성함으 로써, 반도체 소자의 MIM 캐패시터 형성 공정을 단순화하고 반도체 소자의 특성을 향상 시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention is to solve the above problems, by forming the barrier insulating film and forming the upper electrode layer to be thin enough to form the first metal wiring, thereby simplifying the MIM capacitor formation process of the semiconductor device and It is an object of the present invention to provide a semiconductor device and a method of forming the same that can improve characteristics.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는 제 1 금속 배선 표면에 구비된 제 1 MIM 캐패시터와,The present invention is to achieve the above object, the semiconductor device according to the present invention comprises a first MIM capacitor provided on the first metal wiring surface,

상기 제 1 캐패시터와 층간절연막을 개재한 타층에 구비되되, 상기 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터 및A second MIM capacitor provided in another layer interposed between the first capacitor and the interlayer insulating film, the second MIM capacitor partially overlapping the first MIM capacitor;

상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선을 포함하는 것을 특징으로 한다.And a second metal wire connected to the first metal wire, the first MIM capacitor, and the second MIM capacitor.

아울러, 본 발명에 따른 반도체 소자의 형성 방법은,In addition, the method of forming a semiconductor device according to the present invention,

(a) 제 1 금속 배선 상부에 제 1 MIM 캐패시터 예정 영역을 노출시키는 확산방지막을 형성하는 단계와,(a) forming a diffusion barrier layer over the first metal wire to expose the first region of the first MIM capacitor;

(b) 상기 노출된 제 1 금속배선 상부에 제 1 MIM 캐패시터를 형성하는 단계와,(b) forming a first MIM capacitor on the exposed first metal wiring;

(c) 상기 제 1 MIM 캐패시터를 포함하는 전면에 제 1 층간절연막을 형성하는 단계와,(c) forming a first interlayer insulating film on an entire surface including the first MIM capacitor;

(d) 상기 제 1 층간절연막을 식각하여 상기 제 1 금속 배선에 접속되는 비아 콘택을 형성하는 단계와,(d) etching the first interlayer insulating film to form a via contact connected to the first metal wire;

(e) 상기 비아 콘택과 접속되며, 제 1 MIM 캐패시터와 부분적으로 오버랩되 는 제 2 MIM 캐패시터를 형성하는 단계와,(e) forming a second MIM capacitor connected with the via contact and partially overlapping the first MIM capacitor;

(f) 상기 제 2 MIM 캐패시터를 포함하는 전면에 제 2 층간절연막을 형성하는 단계 및 (f) forming a second interlayer insulating film on the entire surface including the second MIM capacitor; and

(g) 상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. (g) forming a second metal wire connected to the first metal wire, the first MIM capacitor, and the second MIM capacitor.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들이다.2A to 2G are cross-sectional views illustrating a semiconductor device and a method of forming the same according to the present invention.

도 2a를 참조하면, 게이트 및 비트라인 등 소정의 하부 구조를 구비한 반도체 기판(미도시) 상에 제 1 금속 배선(100)을 형성한다. 다음에는 제 1 금속 배선 상부에 제 1 MIM 캐패시터 예정 영역을 노출시키는 확산방지막(115)을 형성한다. 이때, 제 1 금속 배선은(100) Al 또는 Cu 배선인 것이 바람직하다.Referring to FIG. 2A, a first metal wire 100 is formed on a semiconductor substrate (not shown) having a predetermined substructure such as a gate and a bit line. Next, a diffusion barrier film 115 exposing the first MIM capacitor predetermined region is formed on the first metal wiring. At this time, it is preferable that the first metal wiring is (100) Al or Cu wiring.

도 2b를 참조하면, 노출된 제 1 금속 배선(100) 상부에 제 1 MIM 캐패시터를 형성하는 제 1 하부 전극층(130), 제 1 유전층(140), 제 1 상부 전극층(150) 및 제 1 식각정지막(160)의 적층 구조를 형성한다. 여기에서, 제 1 상부 및 제 1 하부 전극층(130, 150)은 TiN, TaN, W, Ti/TiN, Ti, Ta, TiSiN 및 TaSiN막 중 선택된 어느 하나를 사용하여 형성 하며, 제 1 상부 전극 및 제 1 하부 전극은 서로 같은 종류이거나 다른 종류의 비대칭 구조로 형성될 수 있다.Referring to FIG. 2B, the first lower electrode layer 130, the first dielectric layer 140, the first upper electrode layer 150, and the first etch forming the first MIM capacitor are formed on the exposed first metal wiring 100. A stack structure of the stop film 160 is formed. Here, the first upper and first lower electrode layers 130 and 150 are formed using any one selected from TiN, TaN, W, Ti / TiN, Ti, Ta, TiSiN and TaSiN films, and the first upper electrode and The first lower electrodes may be formed of the same type or different types of asymmetric structures.

제 1 하부 전극층(130)은 제 1 금속 배선(100)과 직접 접속되며, 제 1 상부 전극층은 10 ~ 3000Å의 두께로 형성하는 것이 바람직하다.The first lower electrode layer 130 is directly connected to the first metal wire 100, and the first upper electrode layer is preferably formed to have a thickness of about 10 to 3000 kPa.

또한, 제 1 유전층(140)은 Si3N4, SiO2, SiON, HfO2, Al2 O3, Ta2O5, ZrO2, Y2O3 및 BST막 중 선택된 어느 하나를 이용하며, PECVD, ALD, PEALD 및 MOCVD 중 선택된 어느 한 가지 방법으로, 10 ~ 1000Å의 두께로 형성하고, 제 1 식각정지막(160)은 SiC, SiN, SiO2 및 폴리머 중 선택된 어느 하나를 이용하여 10 ~ 5000Å의 두께로 형성하는 것이 바람직하다.In addition, the first dielectric layer 140 uses any one selected from Si 3 N 4 , SiO 2 , SiON, HfO 2 , Al 2 O 3 , Ta 2 O 5 , ZrO 2 , Y 2 O 3, and BST films. One method selected from PECVD, ALD, PEALD, and MOCVD is formed to a thickness of 10 ~ 1000Å, the first etch stop layer 160 is 10 ~ using any one selected from SiC, SiN, SiO 2 and polymer. It is preferable to form in thickness of 5000 kPa.

도 2c를 참조하면, 상기 적층구조 상부에 제 1 MIM 캐패시터를 정의하는 제 1 감광막 패턴(120)을 형성하고, 제 1 감광막 패턴(120)을 식각마스크로 제 1 식각정지막(160), 제 1 상부 전극층(150), 제 1 유전층(140) 및 제 1 하부 전극층(130)을 식각하여 제 1 MIM 캐패시터를 완성한다. 이때, 확산방지막(115)이 식각 배리어 역할을 하여 하부 제 1 금속 배선(100)이 손상되지 않으며, 종래의 MIM 트렌치를 형성하지 않고 바로 MIM 캐패시터의 하부 전극과 금속 배선을 접속함으로써 공정단계를 효율적으로 절약할 수 있다.Referring to FIG. 2C, a first photoresist layer pattern 120 defining a first MIM capacitor is formed on the stacked structure, and the first photoresist layer 120 is formed as an etch mask. The first upper electrode layer 150, the first dielectric layer 140, and the first lower electrode layer 130 are etched to complete the first MIM capacitor. At this time, the diffusion barrier 115 serves as an etch barrier so that the lower first metal interconnection 100 is not damaged and the process step is efficiently performed by directly connecting the lower electrode of the MIM capacitor and the metal interconnection without forming a conventional MIM trench. You can save.

도 2d를 참조하면, 제 1 MIM 캐패시터를 포함하는 전면에 제 1 층간절연막(170)을 형성하고, 제 1 층간절연막(170)을 식각하여 상기 제 1 금속 배선(100)에 접속되는 비아 콘택(175)을 형성한다. 이때, 비아 콘택(175)은 W 플러그를 사용하여 상기 제 1 및 제 2 MIM 캐패시터와 접속되도록 형성하는 것이 바람직하다.Referring to FIG. 2D, a via contact connected to the first metal wire 100 by forming a first interlayer insulating film 170 on the front surface of the first MIM capacitor and etching the first interlayer insulating film 170. 175). In this case, the via contact 175 may be formed to be connected to the first and second MIM capacitors using a W plug.

다음에는, 비아 콘택(175)을 포함하는 제 1 금속 배선(100) 상부에 제 1 MIM 캐패시터를 형성하는 공정과 동일하게 제 2 하부 전극층(135), 제 2 유전층(145), 제 2 상부 전극층(155) 및 제 2 식각정지막(165)을 순차적으로 형성하고, 비아 콘택(175)과 접속되며, 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터를 형성하기 위한 제 2 감광막 패턴(125)을 형성한다. 이때, 본 도면에서는 제 2 MIM 캐패시터가 제 1 MIM 캐패시터의 양측에 형성된 비아 콘택과 접속되도록 형성한 것을 도시한 것이다.Next, the second lower electrode layer 135, the second dielectric layer 145, and the second upper electrode layer are the same as the process of forming the first MIM capacitor on the first metal wire 100 including the via contact 175. The second photoresist layer pattern 125 to sequentially form the second etching stop layer 155 and the second etch stop layer 165 and to be connected to the via contact 175 and partially overlap the first MIM capacitor. ). In this case, the second MIM capacitor is formed so as to be connected to the via contact formed on both sides of the first MIM capacitor.

도 2e를 참조하면, 제 2 감광막 패턴(125)을 식각마스크로 제 2 식각정지막(165), 제 2 상부 전극층(155), 제 2 유전층(145) 및 제 1 하부 전극층(135)을 식각하여 제 2 MIM 캐패시터를 형성한다.Referring to FIG. 2E, the second etch stop layer 165, the second upper electrode layer 155, the second dielectric layer 145, and the first lower electrode layer 135 are etched using the second photoresist pattern 125 as an etch mask. To form a second MIM capacitor.

도 2f를 참조하면, 제 2 MIM 캐패시터를 포함하는 전면에 제 2 층간절연막(180)을 형성하고, 제 2 층간절연막(180) 내에, 제 1 금속 배선(100), 제 2 MIM 캐패시터 상부 전극 및 제 1 MIM 캐패시터의 상부 전극과 연결되는 비아 콘택홀을 형성한다. Referring to FIG. 2F, a second interlayer insulating film 180 is formed on the entire surface including the second MIM capacitor, and the first metal wiring 100, the second MIM capacitor upper electrode, and the second interlayer insulating film 180 are formed in the second interlayer insulating film 180. A via contact hole is formed to be connected to the upper electrode of the first MIM capacitor.

도 2g를 참조하면, 제 1 금속 배선(100), 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선(190)을 형성한다. 이때, 제 2 금속 배선도 Al 또는 Cu 배선을 사용하며, W 플러그를 통하여 연결되는 것이 바람직하다. Referring to FIG. 2G, a second metal wire 190 connected to the first metal wire 100, the first MIM capacitor, and the second MIM capacitor is formed. At this time, the second metal wiring also uses Al or Cu wiring, and is preferably connected via a W plug.

또한, 도 2 내지 도 2e의 공정을 2회 이상 수행하여 MIM 캐패시터가 포함된 층간 구조를 3층 이상의 다층 구조로 형성할 수 있다.In addition, the process of FIGS. 2 to 2E may be performed two or more times to form an interlayer structure including a MIM capacitor as a multilayer structure having three or more layers.

이상에서 설명한 바와 같이, 본 발명은 하부 금속 배선과 직접 접속되는 제 1 MIM 캐패시터를 형성하여 MIM 트렌치 형성 공정을 생략할 수 있고, 다층 구조에 제 1 MIM 캐패시터와 오버랩되는 제 2 MIM 캐패시터를 형성함으로써, 캐패시터가 차지하는 면적을 효율적으로 사용할 수 있다. 따라서, 본 발명은 반도체 소자의 형성 공정을 단순화 하면서도, 그 크기를 감소시킬 수 있는 효과를 제공한다.As described above, the present invention can omit the MIM trench formation process by forming the first MIM capacitor directly connected to the lower metal wiring, and by forming the second MIM capacitor overlapping the first MIM capacitor in the multilayer structure. Therefore, the area occupied by the capacitor can be used efficiently. Accordingly, the present invention simplifies the process of forming a semiconductor device and provides an effect of reducing its size.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (10)

제 1 금속 배선표면에 구비된 제 1 MIM 캐패시터;A first MIM capacitor provided on the first metal wiring surface; 상기 제 1 캐패시터와 층간절연막을 개재한 타층에 구비되되, 상기 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터; 및A second MIM capacitor provided in another layer interposed between the first capacitor and the interlayer insulating film, the second MIM capacitor partially overlapping the first MIM capacitor; And 상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속되는 제 2 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자.And a second metal wiring connected to the first metal wiring, the first MIM capacitor, and the second MIM capacitor. (a) 제 1 금속 배선 상부에 제 1 MIM 캐패시터 예정 영역을 노출시키는 확산방지막을 형성하는 단계;(a) forming a diffusion barrier layer over the first metal wiring to expose a first region of the first MIM capacitor; (b) 상기 노출된 제 1 금속배선 상부에 제 1 MIM 캐패시터를 형성하는 단계;(b) forming a first MIM capacitor on the exposed first metal interconnection; (c) 상기 제 1 MIM 캐패시터를 포함하는 전면에 제 1 층간절연막을 형성하는 단계;(c) forming a first interlayer insulating film on an entire surface including the first MIM capacitor; (d) 상기 제 1 층간절연막을 식각하여 상기 제 1 금속 배선에 접속되는 비아 콘택을 형성하는 단계;(d) etching the first interlayer insulating film to form a via contact connected to the first metal wire; (e) 상기 비아 콘택과 접속되며, 제 1 MIM 캐패시터와 부분적으로 오버랩되는 제 2 MIM 캐패시터를 형성하는 단계;(e) forming a second MIM capacitor connected with the via contact and partially overlapping the first MIM capacitor; (f) 상기 제 2 MIM 캐패시터를 포함하는 전면에 제 2 층간절연막을 형성하는 단계; 및 (f) forming a second interlayer insulating film on an entire surface including the second MIM capacitor; And (g) 상기 제 1 금속 배선, 제 1 MIM 캐패시터 및 제 2 MIM 캐패시터와 접속 되는 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. (g) forming a second metal wiring connected to the first metal wiring, the first MIM capacitor, and the second MIM capacitor. 제 2 항에 있어서,The method of claim 2, 상기 제 1 및 제 2 MIM 캐패시터는 각각 하부 전극층, 유전층, 상부 전극층 및 식각정지막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The first and second MIM capacitors are formed in a stacked structure of a lower electrode layer, a dielectric layer, an upper electrode layer and an etch stop film, respectively. 제 3 항에 있어서,The method of claim 3, wherein 상기 상부 및 하부 전극층은 TiN, TaN, W, Ti/TiN, Ti, Ta, TiSiN 및 TaSiN막 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The upper and lower electrode layers are formed using any one selected from TiN, TaN, W, Ti / TiN, Ti, Ta, TiSiN, and TaSiN films. 제 3 항에 있어서,The method of claim 3, wherein 상기 상부 전극층은 10 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The upper electrode layer is a method of forming a semiconductor device, characterized in that formed in a thickness of 10 ~ 3000Å. 제 3 항에 있어서,The method of claim 3, wherein 상기 유전층은 Si3N4, SiO2, SiON, HfO2, Al2O 3, Ta2O5, ZrO2, Y2O3 및 BST막 중 선택된 어느 하나를 이용하며, PECVD, ALD, PEALD 및 MOCVD 중 선택된 어느 한 가지 방법으로, 10 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The dielectric layer uses any one selected from Si 3 N 4 , SiO 2 , SiON, HfO 2 , Al 2 O 3 , Ta 2 O 5 , ZrO 2 , Y 2 O 3, and BST films, and PECVD, ALD, PEALD and A method of forming a semiconductor device, characterized in that formed by a thickness of 10 ~ 1000Å by any one method selected from MOCVD. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각정지막은 SiC, SiN, SiO2 및 폴리머 중 선택된 어느 하나를 이용하여 10 ~ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The etch stop layer is formed using a silicon selected from any one of SiC, SiN, SiO 2 and a polymer having a thickness of 10 ~ 5000Å. 제 2 항에 있어서,The method of claim 2, 상기 제 1 및 제 2 금속 배선은 Cu 또는 Al 금속 배선인 것을 특징으로 하는 반도체 소자의 형성 방법.And the first and second metal wirings are Cu or Al metal wirings. 제 2 항에 있어서,The method of claim 2, 상기 제 2 금속 배선은 W 비아 콘택 플러그를 개재하여 상기 제 1 및 제 2 MIM 캐패시터와 접속되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the second metal wiring is connected to the first and second MIM capacitors via a W via contact plug. 삭제delete
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