KR100606538B1 - Method of fabricating metal layer of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 자세하게는 반도체 소자의 제조공정 중 텅스텐을 화학적기계적연마(chemical mechanical polishing, 이하 CMP라 함)한 후 발생한 텅스텐 잔류물(W residue)에 의해 금속라인이 브릿지(bridge)되는 문제를 해결하기 위한 금속 식각 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring of a semiconductor device, and more particularly, by tungsten residues generated after chemical mechanical polishing (CMP) during the manufacturing process of a semiconductor device. The present invention relates to a metal etching method for solving the problem of metal bridges being bridged.

따라서 본 발명은 금속 식각을 시간 설정에 의해 2단계 또는 EPD 방식에 의해 3단계로 나누어 진행시키므로 텅스텐 CMP 후 발생하는 텅스텐 잔류물을 효과적으로 제거할 수 있어 반도체 소자의 신뢰성 및 생산성이 향상되는 효과가 있다.Therefore, the present invention proceeds by dividing the metal etching into two steps by the time setting or three steps by the EPD method, thereby effectively removing the tungsten residue generated after the tungsten CMP, thereby improving the reliability and productivity of the semiconductor device. .

금속배선, CMP, 텅스텐 잔류물, 브릿지Metallization, CMP, Tungsten Residues, Bridges

Description

반도체 소자의 금속배선 형성 방법{Method of fabricating metal layer of semiconductor device} Method of fabricating metal layer of semiconductor device             

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 금속배선 형성 방법을 나타낸 단면도.1A to 1G are cross-sectional views illustrating a metal wiring formation method of a semiconductor device according to the prior art.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속배선 형성 공정 중 텅스텐 잔류물 제거 방법을 나타낸 단면도.2A to 2C are cross-sectional views illustrating a method of removing tungsten residues during a metallization forming process of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 자세하게는 반도체 소자의 제조공정 중 텅스텐을 화학적기계적연마(chemical mechanical polishing, 이하 CMP라 함)한 후 발생한 텅스텐 잔류물(W residue)에 의해 금속라인이 브릿지(bridge)되는 문제를 해결하기 위한 금속 식각 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring of a semiconductor device, and more particularly, by tungsten residues generated after chemical mechanical polishing (CMP) during the manufacturing process of a semiconductor device. The present invention relates to a metal etching method for solving the problem of metal bridges being bridged.

일반적으로 반도체 칩(chip)의 집적도가 높아질수록 금속 배선의 선폭(linewidth)이나 간격(space)은 좁아지는 반면에 금속 배선의 높이는 높아진다.In general, the higher the degree of integration of a semiconductor chip, the narrower the linewidth or space of the metal wiring, while the higher the height of the metal wiring.

이러한 금속배선을 형성하기 위하여 건식식각(dry etching)인 플라즈마 식각(plasma etching)을 진행하면, 금속배선간의 간격이 넓은 지역에 비해 금속배선 간의 간격이 좁은 지역의 알루미늄 식각이 늦게 이루어지는 식각율 마이크로-로딩(etch rate micro-loading) 현상이 발생한다.In order to form the metal interconnection, dry etching (plasma etching), which is dry etching, is performed. The etching rate of the aluminum is delayed in the region where the spacing between the metal interconnections is narrow compared to the region where the spacing between the metal interconnections is wide. Etch rate micro-loading occurs.

그러므로 현재 행하여지는 반도체 소자의 금속배선 형성 공정을 살펴보면, 도 1a 내지 도 1g에 나타낸 바와 같다.Therefore, the metal wiring forming process of the semiconductor device currently performed is as shown in Figs. 1A to 1G.

우선, 도 1a 내지 도 1b를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 실리콘 기판(100)에 상기 하부 구조물을 덮도록 두껍게 절연막(IMD(inter metal dielectric)/PMD(pre metal dielectric))(110)을 증착하고, 상기 절연막(110)의 일부분을 공지의 포토리소그라피 공정으로 식각하여 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀(또는 비아홀)(120)을 형성한다.First, referring to FIGS. 1A through 1B, an insulating film (IMD / inter metal dielectric) (PMD) is thickly formed on the silicon substrate 100 on which a predetermined lower structure (not shown) is formed to cover the lower structure. A layer 110 is deposited, and a portion of the insulating layer 110 is etched by a known photolithography process to form a contact hole (or via hole) 120 exposing a predetermined portion of the silicon substrate.

다음, 도 1c에 도시된 바와 같이 전체 표면 상에 제1배리어막(130)을 증착한다. 상기 배리어막은 티타늄/티타늄나이트라이드(Ti/TiN)이고, 후속 공정에서 형성되는 텅스텐 플러그의 접착성을 좋게 하면서 동시에 텅스텐이 주변의 산화막이나 또는 하부의 접촉 부위에 침투해 들어가는 것을 막는 역할을 한다.Next, as shown in FIG. 1C, the first barrier film 130 is deposited on the entire surface. The barrier film is titanium / titanium nitride (Ti / TiN), and serves to improve the adhesion of the tungsten plug formed in a subsequent process and at the same time prevent tungsten from penetrating into the surrounding oxide film or the lower contact portion.

그 다음, 도 1d를 참조하면, 상기 배리어막(130) 상에 텅스텐막(140)을 증착한다. 이때, 상기 콘택홀(120)을 완전히 채우도록 한다.Next, referring to FIG. 1D, a tungsten film 140 is deposited on the barrier film 130. At this time, the contact hole 120 is completely filled.

다음, 도 1e와 같이 상기 배리어막(130)과 텅스텐막(140)을 CMP로 연마하여 상기 텅스텐막(140)을 비아 콘택플러그(160)로 형성한다.Next, as shown in FIG. 1E, the barrier layer 130 and the tungsten layer 140 are polished by CMP to form the tungsten layer 140 as a via contact plug 160.

다음, 도 1f와 같이 상기 화학적기계적연마로 형성한 콘택플러그(160)를 상 에 제2 배리어막(171), 알루미늄막(172), 반사방지막(173) 등의 금속막(170)을 증착한다. 상기 제2 배리어막(171)과 반사방지막(173)은 티타늄/티타늄나이트라이드(Ti/TiN)으로 증착된다.Next, as shown in FIG. 1F, a metal film 170 such as a second barrier film 171, an aluminum film 172, and an antireflection film 173 is deposited on the contact plug 160 formed by the chemical mechanical polishing. . The second barrier layer 171 and the anti-reflection layer 173 are deposited using titanium / titanium nitride (Ti / TiN).

그리고 도 1g에 나타낸 바와 같이 공지된 포토리소그라피 공정을 이용하여 상기 금속막(170)을 패터닝함으로써 콘택플러그(160)를 가지는 알루미늄 배선을 완성하게 된다.As shown in FIG. 1G, the metal film 170 is patterned using a known photolithography process to complete the aluminum wiring having the contact plug 160.

그러나 CMP 후 클리닝하여도 텅스텐 잔류물(150) 또는 배리어막이 제거되지 않고 절연막 또는 홀 위의 텅스텐에 흡착되어 있는 경우도 종종 발생한다. 이때, 텅스텐 또는 배리어막 같은 도전성 막이 홀과 홀 사이에 존재하면, 홀과 홀을 연결하여 누설전류의 원인이 되고 제조된 반도체 소자는 작동할 수 없게 된다. 또한 텅스텐 또는 배리어막 같은 도전성 막이 홀에 충진된 텅스텐 위에 존재하면, 콘택 또는 비아 저항을 증가시키고 제조된 반도체 소자의 전자이동 및 스트레스 이동을 포함한 신뢰성이 떨어지는 문제가 있었다.However, even after cleaning after CMP, the tungsten residue 150 or the barrier film is not removed, and it is often adsorbed by the tungsten on the insulating film or the hole. At this time, if a conductive film such as tungsten or a barrier film exists between the hole and the hole, the hole and the hole are connected to cause a leakage current, and the manufactured semiconductor device cannot operate. In addition, when a conductive film such as tungsten or a barrier film is present on the tungsten filled in the hole, there is a problem of increasing reliability of contact or via resistance and inferior reliability including electron movement and stress movement of the manufactured semiconductor device.

따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 금속배선 형성 공정 중 금속 식각을 시간 설정에 의해 2단계 또는 EPD(End Point Detection) 방식에 의해 3단계로 나누어 진행시켜 텅스텐 CMP 후 발생하는 텅스텐 잔류물을 효과적으로 제거할 수 있는 반도체 소자의 금속배선 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, by proceeding by dividing the metal etching in two steps by the time setting or two steps by the end point detection (EPD) method during the metal wiring formation process of the semiconductor device It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device that can effectively remove the tungsten residue generated after the tungsten CMP.

본 발명의 상기 목적은 반도체 소자의 금속배선 형성 방법에 있어서, 소정의 구조물이 형성된 실리콘 기판에 절연막을 형성하는 단계, 상기 절연막에 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 절연막에 제1배리어막을 형성하는 단계, 상기 제1배리어막 상에 텅스텐막을 증착하는 단계, 상기 제1배리어막과 텅스텐막을 화학적기계적연마(CMP)하여 텅스텐 플러그를 형성하는 단계, 상기 CMP된 텅스텐 플러그와 절연막 상에 금속막을 형성하는 단계, 상기 금속막의 소정 부분을 Cl2, BCl3 및 N2 가스로 EPD1까지 식각하는 제1식각 단계, 상기 제1식각 부분을 SF6와 N 2 가스로 EPD2까지 식각하는 제2식각 단계 및 상기 제2식각 부분을 Cl2, BCl3 및 CHF 3 가스로 오버에칭하는 제3식각 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성 방법에 의해서 달성된다.According to an aspect of the present invention, there is provided a metal wiring forming method of a semiconductor device, the method comprising: forming an insulating film on a silicon substrate having a predetermined structure, forming a contact hole in the insulating film, and forming a first barrier on the insulating film on which the contact hole is formed. Forming a film, depositing a tungsten film on the first barrier film, chemical mechanical polishing (CMP) the first barrier film and the tungsten film to form a tungsten plug, and forming a metal on the CMP tungsten plug and the insulating film Forming a film, etching a predetermined portion of the metal film to EPD1 with Cl 2 , BCl 3 and N 2 gas, and etching a first portion to the EPD 2 with SF 6 and N 2 gas And a third etching step of over-etching the second etching portion with Cl 2 , BCl 3, and CHF 3 gases. Is achieved by

또한, 본 발명의 상기 목적은 반도체 소자의 금속배선 형성 방법에 있어서, 소정의 구조물이 형성된 실리콘 기판에 절연막을 형성하는 단계, 상기 절연막에 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 절연막에 제1배리어막을 형성하는 단계, 상기 제1배리어막 상에 텅스텐막을 증착하는 단계, 상기 제1배리어막과 텅스텐막을 화학적기계적연마(CMP)하여 텅스텐 플러그를 형성하는 단계, 상기 CMP된 텅스텐 플러그와 절연막 상에 금속막을 형성하는 단계, 상기 금속막의 소정 부분을 SF6 와 N2 가스로 15초 내지 25초로 식각하는 제1식각 단계 및 상기 제1식각 부분을 Cl2, BCl3 및 CHF3 가스로 10초 내지 15초로 오버에칭하는 제2식각 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성 방법에 의해서도 달성된다.In addition, the object of the present invention is a method of forming a metal wiring of a semiconductor device, comprising the steps of: forming an insulating film on a silicon substrate having a predetermined structure, forming a contact hole in the insulating film, Forming a barrier film; depositing a tungsten film on the first barrier film; chemically polishing the first barrier film and the tungsten film to form a tungsten plug; and forming a tungsten plug on the CMP tungsten plug and the insulating film. Forming a metal film in the first etching step of etching a predetermined portion of the metal film with SF 6 and N 2 gas for 15 to 25 seconds and the first etching portion 10 seconds with Cl 2 , BCl 3 and CHF 3 gas It is also achieved by a method for forming a metal wiring of a semiconductor device, characterized in that it comprises a second etching step of over etching to 15 seconds.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

[실시예 1]Example 1

본 발명에 따른 반도체 소자의 금속배선 형성 방법은 앞서 도 1a 내지 도 1f에 나타낸 바와 같이 진행된다.The metallization method of the semiconductor device according to the present invention proceeds as shown in FIGS. 1A to 1F.

간략하게 다시 한 번 언급하면 실리콘 기판(100)에 절연막(110)을 증착하고, 상기 절연막(110)을 식각하여 콘택홀(또는 비아홀)(120)을 형성한다. 다음, 제1배리어막(130)을 증착한 후 텅스텐막(140)을 증착하고, CMP로 연마하여 상기 텅스텐막(140)을 비아 콘택플러그(160)로 형성한다. 그 다음, 제2 배리어막(171), 알루미늄막(172), 반사방지막(173) 등의 금속막(170)을 증착한다.Briefly once again, an insulating film 110 is deposited on the silicon substrate 100 and the insulating film 110 is etched to form a contact hole (or via hole) 120. Next, after depositing the first barrier layer 130, a tungsten layer 140 is deposited and polished with CMP to form the tungsten layer 140 as a via contact plug 160. Next, a metal film 170 such as the second barrier film 171, the aluminum film 172, the antireflection film 173, and the like is deposited.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속배선 형성 방법 중 텅스텐 잔류물 제거 방법을 나타낸 제1실시예의 단면도이다. 이는 텅스텐 잔류물이 발생할 가능성을 미리 예방하기 위하여 EPD 방식으로 실시하는 것이다.2A to 2C are cross-sectional views of a first embodiment showing a method for removing tungsten residues from a metal wiring forming method of a semiconductor device according to the present invention. This is done in EPD to prevent the possibility of tungsten residues occurring in advance.

도 2a는 금속막(270)의 소정 부분을 Cl2, BCl3 및 N2 가스로 EPD1까지 식각하 는 제1식각 단계를 나타낸 것이다. 이때, 상기 Cl2 : BCl3 : N2의 부피비는 2 : 1 : 1로 혼합하여 실시하고, 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 80W이며, EPD1은 상부 금속막 전체 두께의 95% 내지 100%를 식각할 때까지로 설정해 놓는 것이 바람직하다.FIG. 2A illustrates a first etching step of etching a portion of the metal film 270 to EPD1 using Cl 2 , BCl 3, and N 2 gases. At this time, the volume ratio of Cl 2 : BCl 3 : N 2 is carried out by mixing 2: 1: 1, the basic vacuum degree is 10mTorr, source power is 1000W, bias power is 80W, EPD1 is 95 of the total thickness of the upper metal film It is preferable to set the% to 100% until etching.

도 2b는 상기 제1식각 부분을 SF6와 N2 가스로 EPD2까지 식각하는 제2식각 단계를 나타낸 것이다. 이때, SF6 : N2의 부피비는 2 : 1로 혼합하여 실시하고, 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 160W이며, EPD2는 텅스텐 감지 파장을 이용하여 상기 텅스텐이 감지되지 않을 때까지로 설정해 놓는 것이 바람직하다.FIG. 2B illustrates a second etching step of etching the first etching portion to EPD2 with SF 6 and N 2 gases. At this time, the volume ratio of SF 6 : N 2 is carried out by mixing 2: 1, the basic vacuum degree is 10mTorr, the source power is 1000W, the bias power is 160W, EPD2 when the tungsten is not detected using the tungsten detection wavelength It is desirable to set it to.

도 2c는 상기 제2식각 부분을 Cl2, BCl3 및 CHF3 가스로 오버에칭하는 제3식각 단계를 나타낸 것이다. 이때, Cl2 : BCl3 : CHF3의 부피비는 5 : 10 : 1로 혼합하여 실시하고, 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 80W이며, 상기 EPD1과 EPD2에서 경과된 전체 시간의 70%까지 오버에칭하는 것이 바람직하다.2C shows a third etching step of overetching the second etching portion with Cl 2 , BCl 3 and CHF 3 gases. At this time, the volume ratio of Cl 2 : BCl 3 : CHF 3 is carried out by mixing 5: 10: 1, the basic vacuum degree is 10mTorr, the source power is 1000W, the bias power is 80W, of the total time elapsed in the EPD1 and EPD2 It is preferable to overetch up to 70%.

[실시예 2]Example 2

또한, 도면에 나타내지 않은 본 발명에 따른 반도체 소자의 금속배선 형성 공정 중 텅스텐 잔류물 제거 방법의 제2실시예는 텅스텐 잔류물이 발생할 가능성을 미리 예방하기 위하여 시간 설정 방식으로 실시하는 것이다.In addition, a second embodiment of the method for removing tungsten residues in the metallization process of the semiconductor device according to the present invention, which is not shown in the drawing, is performed in a time setting manner in order to prevent the possibility of tungsten residues occurring in advance.

이 역시 앞서 도 1a 내지 도 1f에 나타낸 바와 같이 진행된 후, 상기 금속막의 소정 부분을 SF6와 N2 가스로 15초 내지 25초간 식각하는 제1식각 단계 및 상기 제1식각 부분을 Cl2, BCl3 및 CHF3 가스로 10초 내지 15초간 오버에칭하는 제2식각 단계로 이루어진다.1A to 1F, the first etching step of etching a predetermined portion of the metal film with SF 6 and N 2 gas for 15 to 25 seconds and Cl 2 , BCl are performed as shown in FIGS. 1A to 1F. 3 and a second etching step of over etching for 10 seconds to 15 seconds with CHF 3 gas.

상기 제1식각 단계는 SF6 : N2의 부피비가 2 : 1이고, 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 160W로 설정하고, 상기 제2식각 단계는 Cl2 : BCl3 : CHF3의 부피비는 5 : 10 : 1이고, 상기 제2식각 단계의 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 80W로 설정하는 것이 바람직하다.In the first etching step, the volume ratio of SF 6 : N 2 is 2: 1, the basic vacuum degree is 10mTorr, the source power is 1000W, the bias power is set to 160W, and the second etching step is Cl 2 : BCl 3 : CHF The volume ratio of 3 is 5: 10: 1, and the basic vacuum degree of the second etching step is 10 mTorr, the source power is 1000W, and the bias power is preferably set to 80W.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.

따라서 본 발명의 반도체 소자의 금속배선 방법은 반도체 소자의 금속배선 형성 공정 중 금속 식각을 시간 설정에 의해 2단계 또는 EPD(End Point Detection) 방식에 의해 3단계로 나누어 진행시키므로 텅스텐 CMP 후 발생하는 텅스텐 잔류물 을 효과적으로 제거할 수 있어 반도체 소자의 신뢰성 및 생산성이 향상되는 효과가 있다.
Therefore, in the metallization method of the semiconductor device of the present invention, tungsten generated after tungsten CMP is performed by dividing the metal etching into two steps by time setting or three steps by the EPD (End Point Detection) method during the metallization process of the semiconductor device. Since the residue can be effectively removed, the reliability and productivity of the semiconductor device can be improved.

Claims (15)

반도체 소자의 금속배선 형성 방법에 있어서,In the metal wiring formation method of a semiconductor element, 소정의 구조물이 형성된 실리콘 기판에 절연막을 형성하는 단계;Forming an insulating film on a silicon substrate on which a predetermined structure is formed; 상기 절연막에 콘택홀을 형성하는 단계;Forming a contact hole in the insulating film; 상기 콘택홀이 형성된 절연막에 제1배리어막을 형성하는 단계;Forming a first barrier film on the insulating film on which the contact hole is formed; 상기 제1배리어막 상에 텅스텐막을 증착하는 단계;Depositing a tungsten film on the first barrier film; 상기 제1배리어막과 텅스텐막을 화학적기계적연마(CMP)하여 텅스텐 플러그를 형성하는 단계;Chemical mechanical polishing (CMP) the first barrier film and the tungsten film to form a tungsten plug; 상기 CMP된 텅스텐 플러그와 절연막 상에 금속막을 형성하는 단계;Forming a metal film on the CMP tungsten plug and the insulating film; i) 상기 금속막의 제 1식각 부분을 Cl2, BCl3 및 N2 가스를 이용하여 상기 금속막의 일부인 EPD1까지 식각하는 제1식각 단계, ii) 상기 제1식각 부분을 SF6와 N2 가스를 이용하여 상기 절연막의 일부인 EPD2까지 식각하는 제2식각 단계 및 iii) 상기 제2식각 부분을 Cl2, BCl3 및 CHF3 가스를 이용하여 오버 에칭하는 제3식각 단계를 포함하는 식각 공정에 의하여 상기 텅스텐 플러그를 형성하는 도중 상기 절연막 상에 형성되어 금속 배선간 브릿지를 발생시키는 텅스텐 잔류물을 제거하면서 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.i) a first etching step of etching the first etching part of the metal film to EPD1 which is a part of the metal film using Cl 2 , BCl 3 and N 2 gas, ii) the first etching part using SF 6 and N 2 gas A second etching step of etching to EPD2, which is a part of the insulating film, and iii) a third etching step of overetching the second etching part using Cl 2 , BCl 3 and CHF 3 gas. Forming metal wires while removing tungsten residues formed on the insulating film to form bridges between metal wires during the formation of tungsten plugs. 제1항에 있어서,The method of claim 1, 상기 제1식각 단계에서 Cl2 : BCl3 : N2의 부피비는 2 : 1 : 1임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The volume ratio of Cl 2 : BCl 3 : N 2 in the first etching step is 2: 1: 1. 제1항에 있어서,The method of claim 1, 상기 제1식각 단계의 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 80W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The basic vacuum degree of the first etching step is 10mTorr, the source power is 1000W, the bias power is 80W characterized in that the metal wiring formation method of the semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제1식각 단계의 EPD1은 상부 금속막 전체 두께의 95% 내지 100%임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.EPD1 of the first etching step is a metal wiring forming method of the semiconductor device, characterized in that 95% to 100% of the total thickness of the upper metal film. 제1항에 있어서,The method of claim 1, 상기 제2식각 단계에서 SF6 : N2의 부피비는 2 : 1임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And a volume ratio of SF 6 : N 2 in the second etching step is 2: 1. 제1항에 있어서,The method of claim 1, 상기 제2식각 단계의 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 160W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The basic vacuum degree of the second etching step is 10mTorr, the source power is 1000W, the bias power is 160W characterized in that the metal wiring forming method of the semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제2식각 단계의 EPD2는 텅스텐 감지 파장을 이용하여 상기 텅스텐이 감지되지 않을 때임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.EPD2 of the second etching step is when the tungsten is not detected by using the tungsten detection wavelength. 제1항에 있어서,The method of claim 1, 상기 제3식각 단계에서 Cl2 : BCl3 : CHF3의 부피비는 5 : 10 : 1임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The volume ratio of Cl 2 : BCl 3 : CHF 3 in the third etching step is 5: 10: 1. 제1항에 있어서,The method of claim 1, 상기 제3식각 단계의 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 80W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The basic vacuum degree of the third etching step is 10mTorr, the source power is 1000W, the bias power is 80W characterized in that the metal wiring formation method of the semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제3식각 단계는 상기 EPD1과 EPD2에서 경과된 전체 시간의 70%까지 오버에칭함을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The third etching step is over-etched up to 70% of the total time elapsed in the EPD1 and EPD2. 반도체 소자의 금속배선 형성 방법에 있어서,In the metal wiring formation method of a semiconductor element, 소정의 구조물이 형성된 실리콘 기판에 절연막을 형성하는 단계;Forming an insulating film on a silicon substrate on which a predetermined structure is formed; 상기 절연막에 콘택홀을 형성하는 단계;Forming a contact hole in the insulating film; 상기 콘택홀이 형성된 절연막에 제1배리어막을 형성하는 단계;Forming a first barrier film on the insulating film on which the contact hole is formed; 상기 제1배리어막 상에 텅스텐막을 증착하는 단계;Depositing a tungsten film on the first barrier film; 상기 제1배리어막과 텅스텐막을 화학적기계적연마(CMP)하여 텅스텐 플러그를 형성하는 단계;Chemical mechanical polishing (CMP) the first barrier film and the tungsten film to form a tungsten plug; 상기 CMP된 텅스텐 플러그와 절연막 상에 금속막을 형성하는 단계;Forming a metal film on the CMP tungsten plug and the insulating film; 상기 금속막의 소정 부분을 SF6와 N2 가스로 15초 내지 25초간 식각하는 제1식각 단계; 및A first etching step of etching a predetermined portion of the metal film with SF 6 and N 2 gas for 15 to 25 seconds; And 상기 제1식각 부분을 Cl2, BCl3 및 CHF3 가스로 10초 내지 15초간 오버에칭하는 제2식각 단계A second etching step of overetching the first etching portion with Cl 2 , BCl 3 and CHF 3 gas for 10 seconds to 15 seconds 를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성 방법.Metal wiring forming method of a semiconductor device, characterized in that comprises a. 제11항에 있어서,The method of claim 11, 상기 제1식각 단계에서 SF6 : N2의 부피비는 2 : 1임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The volume ratio of SF 6 : N 2 in the first etching step is a 2: 1 metal wiring forming method of the semiconductor device. 제11항에 있어서,The method of claim 11, 상기 제1식각 단계의 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 160W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The basic vacuum degree of the first etching step is 10mTorr, the source power is 1000W, the bias power is 160W characterized in that the metal wiring formation method of the semiconductor device. 제11항에 있어서,The method of claim 11, 상기 제2식각 단계에서 Cl2 : BCl3 : CHF3의 부피비는 5 : 10 : 1임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The volume ratio of Cl 2 : BCl 3 : CHF 3 in the second etching step is 5: 10: 1 metal forming method of the semiconductor device. 제11항에 있어서,The method of claim 11, 상기 제2식각 단계의 기본 진공도는 10mTorr, 소스파워는 1000W, 바이어스파워는 80W임을 특징으로 하는 반도체 소자의 금속배선 형성 방법.The basic vacuum degree of the second etching step is 10mTorr, the source power is 1000W, the bias power is 80W characterized in that the metal wiring formation method of the semiconductor device.
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KR20020010016A (en) * 2000-07-28 2002-02-02 윤종용 Method for manufacturing contact hole of semiconductor device
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