KR100747216B1 - 디스크 드라이브의 다중 전압 전원투입 안정 입력/출력버퍼 회로 - Google Patents

디스크 드라이브의 다중 전압 전원투입 안정 입력/출력버퍼 회로 Download PDF

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Abstract

디스크 드라이브에서의 특수한 사용을 위한 집적 회로는 코어 전압에 연결된 코어 논리 모듈, 입력/출력 전압에 연결되고 상기 코어 논리 모듈에 연결된 입력/출력 버퍼 제어 라인을 갖는 입력/출력 버퍼 모듈, 코어 전압이 안전 동작 레벨 아래에 존재할 때마다 상기 I/O 버퍼 모듈의 출력 동작을 방해하기 위해 사용가능한 상기 I/O 버퍼 모듈 상의 모드 스위치 입력을 갖는다. 하나의 실시예는 안전 동작 레벨이 만족될 때를 결정하고 상기 I/O 버퍼에 적절한 신호를 제공하는 상기 코어 논리 모듈을 갖는다. 또 하나의 실시예는 상기 안전 동작 레벨이 만족될 때를 결정하는, 상기 코어 전압 및 입력/출력 전압에 사용가능하게 연결되고 상기 I/O 버퍼 모듈상의 모드 스위치 입력에 연결된 출력을 갖는, 분리된 레벨 검출 모듈을 갖는다.

Description

디스크 드라이브의 다중 전압 전원투입 안정 입력/출력 버퍼 회로 {MULTI-VOLTAGE POWER-UP STABLE INPUT/OUTPUT BUFFER CIRCUIT IN A DISC DRIVE}
본 발명은 일반적으로 입력/출력(I/O) 버퍼 회로에 관한 것이고 더욱 상세히는 전원투입시 안정한 다중 전압 I/O 버퍼에 관한 것이다.
일부 진보된 집적 회로(IC)는 상기 IC에 존재하는 두 가지 별개의 전압을 갖고 있다. 바로 코어 전압(core voltage)과 I/O 전압이다. 각각은 서로 다르다. 이러한 회로는 혼합 전압 집적 회로(mixed voltage integrated circuit)라 불린다. 상기 두 가지 별개의 전압이 칩에 인가될 때와 상기 칩으로부터 제거될 때, 시스템 구현(system implementation)에 적용될 때처럼, 그들은 종종 다른 시간 지점에서 인가되고 제거된다. 부가적으로, 상기 입력/출력(I/O) 버퍼의 상태는 상기 IC의 코어 논리에 의해 결정된다. 이것은 상기 출력 버퍼의 상태가 결정되기 전에 두 가지 전압 모두가 존재해야 함을 의미한다. 보통, 상기 코어 전압은 상기 I/O 전압과 동시에 존재할 것이다. 그러나, 상기 I/O 전압이 상기 코어 전압의 이전에 존재하는 경우에, 문제가 존재한다. 상기 문제는, 예를 들어, 코어 전압이 존재하든지 아니든지에 관계없이, 상기 I/O 전압이 존재하는 임의의 시간에 제어될 필요가 있는, 시스템 리셋과 같은 특정 신호들이 존재하기 때문에 발생한다.
상기 I/O 버퍼의 상태는, 테스트 모드(Test Mode)에 대한 요구조건 때문에, 상기 I/O 전력 및 상기 버퍼의 온 더 플라이(on-the-fly) 배치 단독으로는 결정될 수 없다. 따라서, I/O 전압이 혼합 전압 집적 회로에 존재할 때마다 상기 I/O 버퍼 상태가 결정되는 해결책이 필요하다.
이러한 배경으로 본 발명이 개발되었다. 본 발명은 본질적으로 디스크 드라이브 컨트롤러에 특히 유용한 집적 회로이고, 이는 상기 I/O 버퍼들 각각이 상기 I/O 전압에서 기반된 알려진 상태까지 전원 투입하는 것을 보장한다. 그 다음에 상기 회로는 상기 코어로 하여금 단지 코어 전압이 사전 결정된 수용가능 레벨에 도달한 이후에만 상기 I/O 버퍼의 상태를 결정하도록 허용한다. 이것은 상기 I/O 버퍼 그 자체내에 존재하는 부가적인 논리 회로에 코어 전력을 공급함에 의해 수행된다. 부가하여, 상기 I/O 버퍼로의 입력이 제공될 수 있고 그것은 상기 코어 논리 회로로부터 모드 스위치로서 기능한다. 이러한 모드 스위치 입력은 디폴트 모드(default mode) 또는 코어 논리 모드(core logic mode)에 의해, 상기 I/O 버퍼 상태가 결정되는지 아닌지를 제어한다.
현재 고려될 수 있는 디스크 드라이브에 달성될 수 있는 두 가지 바람직한 실시예가 존재한다. 그러나, 다른 수단이 또한 이하의 명세서를 숙지한 당업자에게 명백할 것이다. 제 1 실시예는 기본적으로 디폴트 모드로부터 코어 논리 모드로 전환하는 시기를 결정하기 위해 상기 코어로부터 높은 능동(active) 신호의 사용을 수반한다. 제 2 실시예는 기본적으로 코어 전압이 코어 논리를 제어하도록 수용가능한 레벨에 존재함을 지시하는 신호를 제공하는 상기 코어의 외부에 분리된 레벨 검출 신호 회로를 사용하는 것을 수반한다. 그 다음에 레벨 검출 신호는 디폴트 모드와 코어 논리 모드 사이에서 전환(switch)하기 위해 사용된다.
본 발명을 특징지우는 이점들과 마찬가지로 이러한 다양한 다른 특징들은 이하의 실시예를 숙지하고 연관된 도면을 검토함으로써 명백할 것이다.
도 1은 본 발명에 따른 집적 회로의 바람직한 실시예를 결합한 디스크 드라이브의 평면도이다.
도 2는 도 1에 나타난 디스크 드라이브의 단순화된 기능 블럭도이다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 혼합된 전압 집적 회로의 개략적인 블럭도이다.
도 4는 본 발명의 바람직한 제 2 실시예에 따른 혼합된 전압 집적 회로의 개략적인 블럭도이다.
도 5는 도 3의 집적 회로의 타이밍을 보여주는 다양한 전압의 타이밍 다이어그램이다.
도 6은 도 4의 혼합된 전압 집적 회로에 있는 레벨 검출 회로의 단순화된 개략도이다.
도 7은 도 3에 나타난 집적 회로의 바람직한 실시예의 단순화된 개략도이다.
본 발명의 바람직한 실시예에 따라 구성된 디스크 드라이브(100)은 도 1에 나타나 있다. 상기 디스크 드라이브(100)는 디스크 드라이브(100)의 여러 가지 구성요소가 장착된 베이스(base)(102)를 포함한다. 상부 커버(top cover)(104)는 부분적으로 잘려 나간 상태로 도시되어 있는데, 상기 베이스(102)와 협력하여 종래의 방식으로 상기 디스크 드라이브에 대한 내부의, 밀봉된 환경(environment)을 형성한다. 상기 구성요소는 하나 또는 그 이상의 디스크(108)를 일정한 높은 속도로 회전시키는 스핀들 모터(spindle motor)(106)를 포함한다. 정보는 액츄에이터 어셈블리(actuator assembly)(110)를 사용하여 상기 디스크(108)상의 트랙에 기록되거나 상기 트랙으로부터 읽혀지고, 상기 액츄에이터 어셈블리는 탐색 동작(seek operation)중에 상기 디스크(108)에 인접하여 위치한 베어링 샤프트 어셈블리(bearing shaft assembly)(112)를 중심으로 회전한다. 상기 액츄에이터 어셈블리(110)는 상기 디스크 쪽으로 연장된 복수 개의 액츄에이터 암(actuator arm)(114)을 포함하고, 상기 액츄에이터 암은 각각의 상기 액츄에이터 암(114)으로부터 뻗어 있는 하나 또는 그 이상의 플렉서(flexure)(116)를 구비한다. 헤드(118)는 각각의 플렉서(116)의 말단에 설치되고 에어 베어링 슬라이더(air bearing slider)를 포함하며, 상기 에어 베어링 슬라이더는 상기 헤드(118)가 상기 관련된 디스크(108)의 대응하는 표면 위에 매우 근접하여 비행하게 하도록 한다.
상기 헤드(118)의 트랙 위치는 탐색 동작 중 보이스 코일 모터(voice coil motor; VCM)를 사용하여 제어되고, 상기 VCM은 하나 또는 그 이상의 영구 자석(128)뿐만 아니라 상기 액츄에이터 어셈블리(110)에 부착된 코일(126)을 포함하며, 상기 영구 자석은 자기장을 형성하여 이 자기장 내에 상기 코일(126)이 놓이게 된다. 상기 코일(126)에 제어된 전류를 인가하는 것은 영구 자석(128)과 코일(126) 사이의 자기 상호작용을 일으키고 이에 의해 상기 코일(126)은 공지된 로렌츠 관계식에 따라 이동한다. 상기 코일(126)이 이동할 때, 상기 액츄에이터 어셈블리(110)는 상기 베어링 샤프트 어셈블리(112)에 대해 회전하고, 상기 헤드(118)는 상기 디스크(108)의 표면에 대해 이동하게 된다.
상기 스핀들 모터(106)는 연장된 시간 주기동안 상기 디스크 드라이브(100)가 사용되지 않을 때 전형적으로 전압이 가해지지 않는다. 상기 헤드(118)는 상기 드라이브 모터에 전압이 가해지지 않을 때 상기 디스크(108)의 내부 직경 근처의 파크 존(park zone)(120) 위로 이동된다. 상기 헤드(118)는 액츄에이터 래치 배치(actuator latch arrangement)를 사용하여 상기 파크 존(120) 위에 보관되고, 상기 액츄에이터 래치 배치는 상기 헤드가 파킹되었을 때 상기 액츄에이터 어셈블리(110)의 의도되지 않은 회전을 방지한다.
플렉스 어셈블리(flex assembly)(130)는, 동작 중 상기 액츄에이터 어셈블리(110)의 회전축의 이동을 허용하면서 상기 액츄에이터 어셈블리에 대한 필수적인 전기적 연결로를 제공한다. 상기 플렉스 어셈블리는 헤드 전선(미도시)들이 연결된 인쇄 회로 기판(printed circuit board)(132)을 포함하고; 상기 헤드 전선들은 상기 액츄에이터 암(114)과 상기 플렉서(116)을 따라 상기 헤드(118)로 라우팅된다. 상기 인쇄 회로 기판(132)은 전형적으로, 기록 동작 중 상기 헤드(118)에 인가되는 기록 전류를 제어하기 위한 회로와 판독 동작 중 상기 헤드(118)에 의해 생성된 판독 신호를 증폭시키기 위한 전치증폭기(preamplifier)를 포함한다. 상기 플렉스 어셈블리는 상기 베이스 데크(base deck)(102)를 통하여 상기 디스크 드라이브(100)의 바닥면에 설치된 디스크 드라이브 인쇄 회로 기판(미도시)과 통신하기 위해 플렉스 브래킷(flex bracket)(134)에서 종단된다.
이제 도 2를 참조하여 보면, 거기에 도시되어 있는 것은 도 1의 디스크 드라이브(100)의 기능 블럭도이고, 디스크 드라이브 인쇄 회로 기판상에 존재하여 상기 디스크 드라이브(100)의 동작을 제어하기 위해 사용되는 주요 기능 회로를 일반적으로 보여준다. 상기 디스크 드라이브(100)는 호스크 컴퓨터(140)에 동작가능하게 연결되어 도 2에 나타나고, 디스크 드라이브(100)는 종래의 방식으로 상기 호스트 컴퓨터에 장착된다. 제어 통신 경로(control communication path)가 상기 호스트 컴퓨터(140)와 디스크 드라이브 마이크로프로세서(142) 사이에 제공되고, 상기 마이크로프로세서(142)는 일반적으로 마이크로프로세서 메모리(MEM)(143)에 기억된, 상기 마이크로프로세서(142)를 위한 프로그래밍과 관련하여 상기 디스크 드라이브(100)에 대하여 상위 레벨의 통신 및 제어를 제공한다. 상기 MEM(143)은 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 및 상기 마이크로프로세서(142)에 대한 상주하는 다른 메모리(resident memory)원을 포함할 수 있다.
상기 디스크(108)는 스핀들 제어 회로(148)에 의해 일정하고 높은 속도로 회전하고, 상기 스핀들 제어 회로는 전형적으로 역기전력(BEMF) 센싱을 사용하여 상기 스핀들 모터(106)(도 1)를 전기적으로 정류시킨다(commutate). 탐색 동작 중, 상기 헤드(118)의 트랙 위치는 상기 액츄에이터 어셈블리(110)의 코일(126)에 전류를 인가하는 것을 통해 제어된다. 서보 제어 회로(servo control circuit)(150)는 상기 제어를 제공한다. 탐색 동작 중, 상기 마이크로프로세서(142)는 상기 헤드(118)의 속도 및 가속도에 관한 정보를 수신하고, 상기 서보 제어 회로(150)과 통신하기 위해 모델과 관련하여 메모리(143)에 저장된 그러한 정보를 사용하며, 상기 서보 제어 회로는 제어된 전류량을 상기 보이스 코일 모터(126)에 인가할 것이고, 그에 의해 상기 액츄에이터 어셈블리(110)가 회전하게 된다.
데이터는 디스크 드라이브 인터페이스(144)에 의해 상기 호스트 컴퓨터(140)와 상기 디스크 드라이브(100) 사이에서 전송되고, 상기 인터페이스는 전형적으로 상기 호스트 컴퓨터(140)와 상기 디스크 드라이브(100) 사이에의 고속 데이터 전송을 돕기 위한 버퍼(buffer)를 포함한다. 상기 디스크 드라이브(100)에 기록되는 데이터는 이러한 방식으로 상기 호스트 컴퓨터로부터 상기 인터페이스(144)로 통과되고, 그 다음에는 판독/기록 채널(read/write channel)(146)로 통과되는데, 상기 판독/기록 채널은 상기 데이터를 인코딩(encode)하고 직렬화하며(serialize) 상기 헤드(118)에 필수 기록 전류 신호를 제공한다. 이전에 상기 디스크 드라이브(100)에 의해 기억된 데이터를 검색하기 위해, 판독 신호는 상기 헤드(118)에 의해 생성되고 상기 판독/기록 채널(146)에 제공되며, 상기 판독/기록 채널은 디코딩과 에러 검출과 교정 동작(correction operation)을 수행한 후, 상기 검색된 데이터를 상기 호스트 컴퓨터(140)에 전송하기 위해 상기 인터페이스(144)에 출력한다.
상기 인터페이스(144)에 이용될 수 있는 본 발명에 따른 상기 집적 회로의 제 1 실시예는 도 3과 도 7에 나타나 있다. 제 2 실시예는 도 4와 도 6에 나타나 있다. 제 1 실시예에서, I/O 버퍼는 I/O 버퍼의 모드 스위치 입력(Mode Switch Input)에 연결되며 코어 논리 모듈(core logic module)에 부가된 부가적인 논리를 포함한다. 이러한 배치는 도 3의 블럭도에 도시되어 있다. 제 2 실시예는 I/O 버퍼의 모드 스위치 입력에 연결시키는 분리된 레벨 검출 모듈(level detect module)을 갖는다.
도 3에 나타난, 혼합 전압 집적 회로(mixed voltage integrated circuit)(151)는 코어 논리 모듈(152)과 하나 또는 그 이상의 입력/출력(I/O) 버퍼(154)를 포함한다. 상기 코어 논리 모듈(152)은 상기 코어 논리 모듈(152)과 상기 I/O 버퍼(154) 사이에 연결된 모드 스위치 라인(mode switch line)(156)과 I/O 버퍼 제어 라인(158)을 갖는다. 상기 코어 논리 모듈(152)은 또한 코어 전압 출력 라인(160)을 갖는다. 상기 I/O 버퍼(154)는 많은 데이터 출력 라인(164)과 마찬가지로 I/O 출력 전압 라인(162)을 갖는다.
더욱 상세히, 도 7은 상기 집적 회로(151)의 "전력 상태 양호(power good)" 센싱 부분의 단순화되고 개략적인 표현이다. 상기 코어 논리 모듈(152)는 조정기(regulator)(300)와 1.8 볼트 코어 논리 모듈(302)을 포함한다. 1.8 볼트 전력은 상기 조정기(300)에 의해 생성된다. 3.3 볼트 공급 전압은 상기 전압 조정기(300)의 Vdd 핀에 연결된다. 밴드갭 기준 전압 회로(bandgap reference voltage circuit)(306)의 출력은 라인(308)을 경유하여 상기 조정기(300)상의 REF 핀에 연결된다. 상기 밴드갭 기준 회로(306)는 상기 전압 조정기(300)가 안정한 1.8볼트 공급을 제공할 수 있도록 상기 전압 조정기(300)에 안정한 기준 전압을 제공한다. 상기 전압 조정기 회로(300)은 상기 모드 스위치 라인(156) 상에서 I/O 버퍼(154)에 전력 상태 양호 신호를 제공하는 "PG" 출력 핀을 갖는다. 이러한 PG신호는 상기 코어 논리 전압(1.8 v)이 안전 동작 레벨내에 존재하면 그리고 단지 안전 동작 레벨내에서만 존재한다면 논리 1이다. 상기 조정기 회로(300)는 모든 다른 경우에 상기 모드 스위치 라인(156)상에 논리 0을 제공한다.
도 5는 상기 회로(151)의 기동(startup) 또는 전원 투입(power-up)의 경우 상기 모드 스위치 라인(156)상의 상기 코어 논리 모듈(152)의 타이밍을 상기 I/O 전압, 코어 전압, 및 시스템 리셋 신호와 관련하여 보여준다. 시간 t0에는, 상기 시스템에 전력이 인가되지 않는다. 이 지점의 시간에서, 상기 I/O 버퍼 출력은 로우(low) 상태로 유지되고, 상기 모드 스위치 라인(156)도 로우 상태, I/0 전압 라인(162)도 로우 상태이다. 전력 투입 시퀀스 동안, I/O 전압은 t1에서 그것의 공칭 전압, 예를 들어 3.3 볼트가 된다. 이 시간 동안 I/O 버퍼 출력은 로우 상태로 남아 있다. 그 다음에, t2에서, 상기 코어 전압이 인가되고 안정한 안전 동작 레벨, 예를 들어, 1.8 볼트가 된다. 반면에, 상기 모드 스위치는 t0부터 t3까지 로우 상태로 남아 있다. 상기 코어 전압이 t3에서, 안전 동작 레벨, 예를 들어, 1.8 볼트에 도달할 때, 상기 모드 스위치는 하이(high) 상태로 나타난다. 상기 코어 논리 모듈이 모든 시스템 리셋 요구조건이 충족되었음을 결정한 이후에, 시간 t4에서 상기 코어 논리 모듈은 I/O 버퍼 출력을 나타내지 않게 되는데(de-assert), 다시 말해, 상기 I/O 출력은 하이 상태가 되고 상기 시스템은 리셋 해제된다.
도 4와 도 6에 나타난 제 2 실시예에서, 집적 회로(200)도 또한 코어 논리 모듈(202)과 I/O 버퍼(204)를 포함한다. 상기 코어 논리 모듈(202)는 전형적으로 1.8 볼트에 있는 코어 전압 라인(206)을 갖고, 상기 I/O 버퍼(204)는 전형적으로 3.3 볼트에 있는 I/O 전압 라인(208)을 갖는다. 상기 I/O 버퍼(204)는 또한 많은 데이터 출력 라인들(210)을 갖는다. 그러나, 이러한 제 2 실시예(200)에서, 모드 스위치 입력(214)은 상기 코어 논리 모듈(202)으로부터 상기 I/O 버퍼(204)에 직접적으로 실행하지는 않는다. 대신에, 레벨 검출 회로 모듈(212)이 상기 코어 전압 라인(206)과 상기 I/O 전압 출력 라인(208) 사이에 연결되고, 상기 모드 스위치 입력(214)에 공급되는 출력을 갖는다. 부가하여, 출력 버퍼는 두 개 모드: 디폴트 모드(Default Mode) 또는 코어 논리 모드(Core Logic Mode)중 하나에서 동작된다. I/O 전압과 코어 전압 양자가 존재할 때, 상기 출력 버퍼는 코어 논리 모드에서 동작된다. 만일 그렇지 않다면, 상기 출력 버퍼(204)는 디폴트 모드로 되돌아간다.
레벨 검출 모듈(212)은 코어 전압이 아니라 I/O 전압에 의해 전원이 공급된다. 상기 레벨 검출 모듈(212)은 상기 코어 전압(206)이 사전 결정된 동작 허용오차 레벨 내에 있을 때 상기 I/O 버퍼(204)로의 모드 스위치 입력(214)에 "CV 양호(CVGood)" 신호를 제공한다. 레벨 검출 모듈(212)에 있는 레벨 검출 회로(220)의 단순화된 개략도가 도 6에 나타나 있다. 상기 레벨 검출 회로(220)는 기준 밴드갭 블록(reference bandgap block)(226)에 연결된 음의 입력(224)을 갖는 비교기(comparator)(222)를 포함한다. 상기 밴드갭 블록(226)은 I/O 전압 라인(208)에 연결된 입력을 갖는다. 상기 비교기(222)의 양의 입력(228)은 코어 전압에 연결된 분압기 네트워크(230)를 형성하는 한 쌍의 저항기 R1과 R2사이에 연결된다. 양의 입력(228) 상의 전압(V+)이 음의 입력(224)상의 전압(Vbandgap)보다 더 클 때, 상기 비교기(222)는 상기 모드 스위치 입력(214)상에 논리 1을 출력할 것이다. 상기 V+가 Vbandgap보다 더 작을 때, 상기 비교기(222)는 논리 0을 출력할 것이다. 단지 코어 전압이 사전 결정된 안전 동작 레벨을 초과할 때만 상기 비교기(222)의 양의 입력(228)상의 전압(V+)이 Vbandgap보다 더 크도록 R1과 R2가 선택된다. 차례로, 논리 0이라면, 상기 비교기(222)의 출력은 상기 I/O 버퍼가 디폴트 모드에 있도록 지시한다. 비교기의 출력이 논리 1이라면, 상기 I/O 버퍼(204)는 코어 논리 모드에서 동작한다. 이와 같이, 코어 전압이 예정된 값 아래에 있을 때마다, 비교기(222)는 논리 0을 출력하고 이런 식으로 상기 I/O 버퍼(204)는 디폴트 모드에서 동작한다. 이것은, 파워 리셋(power reset), 파워 다운, 파워 업 과정처럼 상기 코어 전압이 로우 상태에 있을 때마다, I/O 버퍼가 결정된 공지된 상태에 존재함을 보장한다. 단지 코어 전압이 상기 나타난 I/O 전압과 함께 사전 결정된 레벨을 초과할 때, 상기 I/O 버퍼가 디폴트 모드에서 코어 논리 모드로 전환할 것이다. 이런 식으로 상기 레벨 검출 회로(220)는 또한, 코어 전압이 R1/R2에 의해 결정된 사전 결정된 임계치(threshold) 아래로 떨어질 때마다 디폴트 모드로 모드 스위치를 되돌리는 것을 보장함에 의해 상기 코어 논리를 보호한다.
요약하자면, 본 발명은 코어 전압(예를 들어, 160 또는 206)에 연결된 코어 논리 모듈(예를 들어, 152 또는 202 또는 302), 입력/출력 전압(예를 들어, 162 또는 208)에 연결된 입력/출력 버퍼 모듈(예를 들어, 154 또는 204), 코어 논리 모듈(예를 들어, 152 또는 202 또는 302)에 연결된 입력/출력 버퍼 제어 라인(예를 들어, 158), 및 상기 I/O 버퍼 모듈(예를 들어, 154 또는 204)상의 모드 스위치 입력(예를 들어, 156 또는 214)를 갖는 집적 회로(예를 들어, 151 또는 200)으로서 고려될 수 있다. 상기 모드 스위치 입력은 코어 전압(예를 들어, 160 또는 206)이 안전 동작 레벨 이하에 있을 때마다 상기 I/O 버퍼(예를 들어, 154 또는 204)의 출력 동작을 방지하도록 동작가능하다.
하나의 바람직한 실시예(예를 들어, 151)는 상기 I/O 버퍼 모듈(예를 들어, 154)상의 모드 스위치 입력(예를 들어, 156)에 동작가능하게 연결된 상기 코어 논리 모듈(예를 들어, 152)와 함께 배치된다. 상기 코어 논리 모듈(예를 들어, 152) 그 자체는 상기 안전 동작 레벨이 충족되는 시기를 결정한다.
또 하나의 바람직한 실시예(예를 들어, 200)는 상기 코어 전압(예를 들어, 206)과 입력/출력 전압(예를 들어, 208)에 동작가능하게 연결된 레벨 검출 모듈(예를 들어, 212)에 연결된 모드 스위치 입력(예를 들어, 214)을 갖도록 배치된다. 상기 레벨 검출 모듈(예를 들어, 212)은 안전 동작 레벨이 이러한 실시예에서 충족되는 시기를 결정한다. 상기 레벨 검출 모듈(예를 들어, 212)은 안전 동작 레벨을 결정하기 위해 상기 코어 전압(예를 들어, 206)을 기준 전압(예를 들어, 224)과 비교하는 비교기(예를 들어, 222)를 갖는다. 이러한 비교기(예를 들어, 222)는 바람직하게는 코어 전압(예를 들어 206)과 상기 비교기(예를 들어, 222)의 양의 입력(예를 들어, 228)에 연결된 분압기(예를 들어, 230)를 갖는다. 입력/출력 기준 전압(예를 들어, 226)은 상기 비교기(예를 들어, 222)의 음의 입력(예를 들어, 224)에 연결된다. 상기 비교기는 상기 입력/출력 전압(예를 들어, 208)에 의해 전원을 공급받는다. 상기 기준 전압(예를 들어, 226)은 입력/출력 전압(예를 들어, 208)에 연결된다.
또다른 방식으로 말하자면, 본 발명은 코어 논리 모듈(예를 들어, 202)에 연결된 입력/출력(I/O) 버퍼(예를 들어, 204)를 갖는 집적 회로(예를 들어, 200)로서 간주될 수 있다. 상기 코어 논리 모듈(예를 들어, 202)은 코어 전압(예를 들어, 206)에 연결된다. 상기 I/0 버퍼(예를 들어, 204)는 I/O 전압(예를 들어, 208)에 연결된다. 레벨 검출 모듈(예를 들어, 212)은 상기 코어 전압(예를 들어, 206)과 상기 I/O 전압(예를 들어, 208)에 연결되고, 상기 I/O 버퍼(예를 들어, 204)상의 모드 선택 입력(예를 들어, 214)에 연결된다. 상기 레벨 검출 모듈(예를 들어, 212)은 I/O 버퍼 출력을 방지하는 디폴트 모드와 상기 코어 논리 모듈(예를 들어, 202)로부터 I/O 버퍼 출력을 허용하는 코어 논리 모드 사이에서 상기 I/O 버퍼(예를 들어, 204)를 제어하기 위해 동작가능하다. 상기 레벨 검출 모듈(예를 들어, 212)은 상기 I/O 전압(예를 들어, 208)이 안전 동작 레벨에 존재하지 않는다면 I/O 버퍼(예를 들어, 204)의 출력을 방지하도록 동작한다.
상기 레벨 검출 모듈(예를 들어, 212)은 상기 I/O 전압(예를 들어, 208)에 연결된 비교기(예를 들어, 222)를 갖고, 분압기(예를 들어, 230)를 통해 코어 전압(예를 들어, 206)에 연결된 입력(예를 들어, 228)을 갖는다. 상기 비교기(예를 들어, 222)는 기준 전압(예를 들어, 226)에 연결된 또 하나의 입력(예를 들어, 224)을 갖는다. 상기 기준 전압(예를 들어, 226)은 상기 I/O 전압(예를 들어, 208)에 연결된다.
본 발명이 그 안에 본질적으로 내재하는 것과 마찬가지로 언급된 목적과 이점을 달성하도록 용이하게 적응된다는 것이 명백할 것이다. 현재 바람직한 실시예가 이러한 개시의 목적으로 기재된 한편, 당업자에게 쉽게 그 자체를 암시하고 첨부된 청구범위에 정해지는 것처럼 개시된 본 발명의 기술 사상에 포함되는 수많은 변형예가 만들어질 수 있다.

Claims (13)

  1. 코어 전압에 연결된 코어 논리 모듈(core logic module);
    상기 코어 논리 모듈에 결합된 레벨 검출 모듈(level detect module);
    입력/출력 전압에 연결되고 상기 코어 논리 모듈에 연결된 입력/출력 버퍼 제어 라인들을 갖는 입력/출력 버퍼 모듈(I/O buffer module); 및
    상기 코어 전압이 상기 레벨 검출 모듈에 의해 검출되는 안전 동작 레벨 아래에 있을 때마다 상기 I/O 버퍼 모듈의 출력 동작을 방지하도록 동작가능한, 상기 레벨 검출 모듈에 결합된 상기 I/O 버퍼 모듈상의 모드 스위치 입력(mode switch input)
    을 포함하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 코어 논리 모듈은 상기 I/O 버퍼 모듈상의 상기 모드 스위치 입력에 동작가능하게 연결되고, 상기 코어 논리 모듈은 상기 안전 동작 레벨이 충족되는 시기를 결정하는 것을 특징으로 하는 집적 회로.
  3. 제 1 항에 있어서,
    상기 레벨 검출 모듈은 상기 코어 전압 및 상기 입력/출력 전압에 동작가능하게 연결되고, 상기 레벨 검출 모듈은 상기 안전 동작 레벨이 충족되는 시기를 결정하는 것을 특징으로 하는 집적 회로.
  4. 제 3 항에 있어서,
    상기 레벨 검출 모듈은 상기 안전 동작 레벨이 충족되는 시기를 결정하기 위해 상기 코어 전압을 기준 전압과 비교하는 비교기를 갖는 것을 특징으로 하는 집적 회로.
  5. 제 4 항에 있어서,
    상기 비교기는 상기 코어 전압과 상기 비교기의 양(positive)의 입력에 연결된 분압기(voltage divider), 및 상기 비교기의 음(negative)의 입력에 연결된 입력/출력 기준 전압을 갖는 것을 특징으로 하는 집적 회로.
  6. 제 5 항에 있어서,
    상기 비교기는 상기 입력/출력 전압에 의해 전원 공급되는 것을 특징으로 하는 집적 회로.
  7. 제 4 항에 있어서,
    상기 기준 전압은 상기 입력/출력 전압에 연결되는 것을 특징으로 하는 집적 회로.
  8. 코어 논리 모듈에 연결된 입력/출력(I/O) 버퍼를 구비하고, 상기 코어 논리 모듈은 코어 전압에 연결되며, 상기 I/O 버퍼는 I/0 전압에 연결되는 집적 회로로서,
    상기 코어 전압과 상기 I/O 전압 및 상기 I/O 버퍼상의 모드 선택 입력에 연결되고, I/O 버퍼 출력을 방지하는 디폴트 모드(Default Mode)와 상기 코어 논리 모듈로부터의 I/O 버퍼 출력을 허용하는 코어 논리 모드(Core Logic Mode) 사이에서 상기 I/O 버퍼를 제어하도록 동작가능한, 레벨 검출 모듈 - 상기 레벨 검출 모듈은 상기 코어 전압이 안전 동작 레벨에 있지 않으면 상기 I/O 버퍼의 출력을 방지하도록 동작됨 -
    을 포함하는 집적 회로.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 레벨 검출 모듈은 상기 I/O 전압에 연결된 비교기를 갖고, 분압기를 통해 상기 코어 전압에 연결된 입력을 갖는 것을 특징으로 하는 집적 회로.
  11. 제 10 항에 있어서,
    상기 비교기는 기준 전압에 연결된 다른 입력을 갖는 것을 특징으로 하는 집적 회로.
  12. 제 11 항에 있어서,
    상기 기준 전압은 상기 I/O 전압에 연결되는 것을 특징으로 하는 집적 회로.
  13. 코어 논리 모듈;
    상기 코어 논리 모듈에 연결된 입력/출력(I/O) 버퍼; 및
    상기 코어 전압이 안전 동작 레벨에 존재할 때에만 상기 I/O 버퍼의 동작을 허용하도록 상기 I/O 버퍼의 동작을 제어하기 위해 코어 전압과 I/O 전압에 연결된 수단
    을 포함하는 집적 회로.
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