KR100746627B1 - 랜딩플러그를 포함하는 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명의 랜딩플러그를 포함하는 반도체 소자 및 그 형성방법은, 활성영역 및 소자분리영역이 구분된 반도체 기판 위에 게이트 스택을 형성하는 단계; 반도체 기판 전면에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 스토리지노드 콘택 영역 및 비트라인 콘택 영역을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계; 반도체 기판 상에 스토리지노드 콘택 영역을 노출시키는 마스크막 패턴을 형성하는 단계; 마스크막 패턴을 식각 마스크로 스토리지노드 콘택 영역 하부 반도체 기판의 모서리 상부 측면이 노출되도록 반도체 기판과 인접하는 소자분리막을 식각하는 단계; 반도체 기판의 노출영역 및 랜딩플러그 콘택홀을 매립하는 도전물질층을 형성하는 단계; 도전물질층을 분리하여 랜딩플러그를 형성하는 단계를 포함한다.
랜딩플러그, 면적 증가, 바 타입 감광막 패턴

Description

랜딩플러그를 포함하는 반도체 소자 및 그 형성방법 {Semiconductor having landingplug and the method for fabricating the same}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 랜딩플러그를 설명하기 위해 나타내보인 도면들이다.
도 2 내지 도 11b는 본 발명에 따른 랜딩플러그를 포함하는 반도체 소자 및 그 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 랜딩플러그를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 이에 대응하는 셀 트랜지스터의 공정마진도 급격하게 줄어들고 있다. 이에 따라 소스와 비트라인을 연결시키는 비트라인콘택, 그리고 드레인와 스토리지노드를 연결시키는 스토리지노드콘택를 포함하는 랜딩플러그(landing plug) 면적도 줄어들면서 많은 영향을 받고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 랜딩플러그를 설명하기 위해 나타내보인 도면들이다. 특히 도 1b는 도 1a를 A-A'축을 따라 잘라내어 나타내보인 도면이고, 도 1c는 도 1a를 B-B'축을 따라 잘라내어 나타내보인 도면이다.
도 1a 내지 도 1c를 참조하면, 소자분리막(102)으로 활성영역 및 소자분리영역이 분리되어 있는 반도체 기판(100) 상에 스페이서막(114)을 포함하는 게이트 스택(112)이 형성되어 있다. 각 게이트 스택(112) 사이에는 이후 소스와 비트라인, 그리고 드레인와 스토리지노드를 연결시키는 랜딩플러그(116)가 배치되어 있다. 그리고 랜딩플러그(116)가 배치되어 있지 않은 영역에는 층간절연막(118)이 형성되어 있다. 여기서 게이트 스택(112)은 게이트 절연막(104), 도전막(106), 금속막(108) 및 하드마스크막(110)을 포함하고, 랜딩플러그(116)는 폴리실리콘을 포함하는 도전물질로 이루어진다.
한편, 반도체 소자가 점점 고집적화 되면서 셀 트랜지스터의 크기도 급격하게 감소되고 있다. 이러한 셀 트랜지스터의 크기가 감소되면서 랜딩플러그(116)의 면적도 점점 감소하게 되어 반도체 소자의 주요 특성중의 하나인 기입 회복 시간(tWR; Write recovery time) 특성에 영향을 주는 주요 인자인 콘택저항(contact resistance)이 증가하게 된다. 또한, 동작전류(drive current)의 감소 현상이 발생하고 있고, 이로 인해 반도체 소자의 동작 속도 저하 등 소자의 열화 현상이 나타나고 있다.
본 발명이 이루고자 하는 기술적 과제는, 랜딩플러그 형성방법을 개선하여 랜딩플러그 면적을 증가시킴으로서 스토리지노드콘택 저항을 감소시킬 수 있어 기입 회복 시간(tWR; Write recovery time)을 향상시킬 수 있는 랜딩플러그를 포함하는 반도체 소자 및 그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 랜딩플러그를 포함하는 반도체 소자의 형성방법은, 활성영역 및 소자분리영역이 구분된 반도체 기판 위에 게이트 스택을 형성하는 단계; 상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 스토리지노드 콘택 영역 및 비트라인 콘택 영역을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계; 상기 반도체 기판 상에 상기 스토리지노드 콘택 영역을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 상기 스토리지노드 콘택 영역 하부 반도체 기판의 모서리 상부 측면이 노출되도록 상기 반도체 기판과 인접하는 소자분리막을 식각하는 단계; 상기 반도체 기판의 노출영역 및 랜딩플러그 콘택홀을 매립하는 도전물질층을 형성하는 단계; 상기 도전물질층을 분리하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 랜딩플러그 콘택홀을 형성하는 단계는, 상기 층간절연막 위에 하드마스크막을 형성하는 단계; 상기 하드마스크막 위에 활성영역과 나란하게 배치되고, 게이트 라인을 가로지르는 바(bar) 타입의 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 하드마스크막을 선택적으로 식각하여 상기 층간절연막을 선택적으로 노출시키는 하드마스크막 패턴을 형성하는 단계; 및 상기 하드마스크막 패턴을 이용하여 상기 층간절연막을 식각하는 단계를 포함하는 것이 바람직하다.
상기 바 타입의 감광막 패턴은 인접하는 감광막 패턴과 서로 어긋나게 형성하는 것이 바람직하다.
상기 비트라인 콘택 영역은, 상기 스토리지노드 콘택 영역보다 활성영역의 장축 방향으로 더 넓게 노출되는 것이 바람직하다.
상기 소자분리막은 표면으로부터 100-200Å의 깊이로 식각하는 것이 바람직하며, 상기 소자분리막을 식각하는 단계는, 등방성식각을 이용할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 랜딩플러그를 포함하는 반도체 소자는, 활성영역 및 소자분리영역이 구분된 반도체 기판; 상기 반도체 기판 상에 형성되어 있는 게이트 스택; 상기 게이트 스택의 일 측면을 노출하되, 상기 반도체 기판의 모서리 상부 측면이 노출되어 있는 스토리노드 콘택 영역; 상기 게이트 스택의 다른 측면이 노출되어 있는 비트라인 콘택 영역; 및 상기 노출된 스토리지노드 콘택 영역 및 비트라인 콘택 영역을 매립하는 랜딩플러그를 포함하는 것을 특징으로 한다.
상기 스토리지노드 콘택 영역은, 상기 반도체 기판과 인접하는 소자분리막의 표면으로부터 100-200Å의 깊이로 식각되어 있는 것이 바람직하다.
상기 비트라인 콘택 영역은 상기 스토리지노드 콘택 영역보다 활성영역의 장축 방향으로 더 넓게 노출되어 소자분리영역으로 더 연장되게 배치되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 11b는 본 발명에 따른 랜딩플러그를 포함하는 반도체 소자 및 그 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 2 및 도 3을 참조하면, 반도체 기판(200)에 소자분리막(202)을 형성하여 활성영역 및 소자분리영역을 정의한다. 구체적으로, 반도체 기판(200) 상에 패드산화막패턴(미도시함) 및 패드질화막패턴(미도시함)을 형성한다. 여기서 패드산화막패턴 및 패드질화막패턴은 반도체 기판(200)의 소자분리영역을 노출한다. 다음에 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 일정 깊이, 예컨대 2000-3000Å의 깊이를 갖는 트렌치(미도시함)를 형성한다. 다음에 트렌치를 매립하는 절연막을 형성하고, 평탄화공정을 수행한 후 패드질화막패턴 및 패드산화막패턴을 제거하여 소자분리막(202)을 형성한다. 여기서 도 3은 도 2를 A-A'축을 따라 잘라 나타내보인 도면들이다. 이하 A-A'축을 따라 잘라 나타내보인 도면으로 설명하기로 한다.
도 4를 참조하면, 반도체 기판(200) 위에 버퍼산화막(204) 및 하드마스크막(206)을 순차적으로 적층한다. 계속해서 하드마스크막(206) 위에 감광막을 도포 및 패터닝하여 하드마스크막(206)의 소정영역을 노출시키는 감광막 패턴(208)을 형성한다. 여기서 버퍼산화막(204)은 50-200Å의 두께를 갖도록 하며, 자연 산화막으 로 형성할 수도 있다. 그리고 하드마스크막(206)은 폴리실리콘막으로 형성할 수 있으며, 300-800Å의 두께로 형성한다.
도 5를 참조하면, 감광막 패턴(208)을 마스크로 하여 반도체 기판(200)의 리세스 채널용 트렌치 형성영역(a)을 노출시키는 하드마스크막 패턴(210) 및 버퍼산화막 패턴(212)을 형성하고, 감광막 패턴(208)은 제거한다.
도 6을 참조하면, 하드마스크막 패턴(210) 및 버퍼산화막 패턴(212)을 마스크로 반도체 기판(200)의 리세스 채널용 트렌치 형성영역(a)을 소정 깊이, 예를 들어 1000-1500Å의 깊이만큼 식각하여 리세스 채널용 트렌치(214)를 형성한다. 여기서 리세스 채널용 트렌치(214)는 건식식각방법을 이용하여 형성할 수 있다. 이때 트렌치 소자분리막(202)도 식각에 의한 영향으로 인하여 일정 두께만큼 패인 트렌치(216)가 만들어질 수 있다.
도 7을 참조하면, 리세스 채널용 트렌치(214)와 중첩되는 게이트 스택(226)을 형성한다. 구체적으로, 반도체 기판(200)에 게이트 절연막 및 도전막, 금속막 및 하드마스크막을 적층하고, 하드마스크막 위에 감광막을 도포 및 패터닝하여 게이트 스택 형성영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한다. 여기서 게이트 절연막은 산화공정 또는 통상의 열공정을 이용하여 30-50Å의 두께의 산화막으로 형성할 수 있으며, 도전막은 폴리실리콘 등의 도전성 물질을 도포하여 500-1000Å의 두께로 형성할 수 있다. 다음에 금속막은 텅스텐실리사이드(WSix)막으로 형성할 수 있으며, 1000-1200Å의 두께로 형성할 수 있고, 하드마스크막은 질화막으로 2000-2500Å의 두께로 형성할 수 있다.
다음에 감광막 패턴을 마스크로 한 식각공정을 실시하여 하드마스크막 패턴(224)을 형성한다. 계속해서 하드마스크막 패턴(224)을 마스크로 한 식각공정을 실시하여 하드마스크막 패턴(224), 금속막패턴(222), 도전막 패턴(220) 및 게이트 절연막패턴(218)을 포함하는 게이트 스택(226)을 형성한다. 계속해서 게이트 스택(226) 및 반도체 기판(200) 전면에 스페이서용 질화막(228)을 형성한다. 그리고 스페이서용 질화막(228) 위에 층간절연막(230)을 증착한다. 이후 게이트 스택(226)의 하드마스크막 패턴(224)이 노출될 때까지 층간절연막(230)을 평탄화하는 화학적기계적연마(CMP; Chemical Mechanical Polishing)을 진행한다.
도 8a 및 도 8b를 참조하면, 층간절연막(230) 위에 후속 공정에서 랜딩플러그 콘택홀 형성시 하드마스크막 역할을 하는 하드마스크용 질화막(232)을 증착한다. 계속해서 하드마스크용 질화막(232) 위에 감광막을 도포 및 패터닝하여 랜딩플러그 콘택 영역이 형성될 영역을 노출시키는 감광막 패턴(234)을 형성한다. 다음에 감광막 패턴(234)을 마스크로 하드마스크용 질화막(232)을 식각하여 층간절연막(230)을 선택적으로 노출시키는 하드마스크막 패턴을 형성한다. 여기서 하드마스크막 패턴은 바(bar) 형태로 형성된다. 그리고 감광막 패턴(234)은 제거한다.
여기서 감광막 패턴(234)은 도 8a에 도시한 바와 같이, 활성영역과 나란하게 배치되어 있고, 다수의 게이트라인을 가로지르도록 바(bar) 형태로 배열한다. 또한, 감광막 패턴(234a)과 인접하는 감광막 패턴(234b)은 서로 어긋나게 형성하는 것이 바람직하다. 이와 같이 각 감광막 패턴이 서로 어긋나게 형성되면 이후 랜딩플러그용 콘택홀을 형성시 콘택 영역을 설정할 수 있다. 이때, 도 8b는 도 8a를 A- A'축을 따라 잘라 나타내보인 도면이다.
도 9a 내지 도 9c를 참조하면, 바(bar) 형태의 하드마스크막 패턴을 마스크로 각 게이트 스택(226) 사이의 층간절연막(230)을 제거하여 랜딩플러그 콘택홀(242)을 형성한다. 그리고 하드마스크막 패턴은 제거한다. 여기서 랜딩플러그 콘택홀(242)은 이후 스토리지노드와 연결되는 스토리지노드 컨택 영역(236)과 비트라인과 연결되는 비트라인 콘택 영역(240)을 포함하여 이루어진다. 이때 게이트 라인과 게이트 라인이 랜딩플러그 콘택홀(242) 영역을 설정할 수 있다. 또한, 랜딩플러그 콘택 영역(242)은 도 9a에 도시한 바와 같이, 활성영역의 장축 방향으로 더 넓게 노출되어 비트라인 콘택 영역(240)이 소자분리막 상으로 더 연장되면서, 이후 형성되는 랜딩플러그 면적이 더 증가한다. 여기서 도 9b는 도 9a를 A-A'축을 따라 잘라 나타내보인 도면이고, 도 9c는 도9a를 B-B'축을 따라 잘라 나타내보인 도면이다.
도 10a 내지 도 10c를 참조하면, 반도체 기판(200) 상에 감광막을 도포 및 패터닝하여 스토리지노드 콘택 영역(240)은 오픈하고, 나머지 영역은 차단하는 마스크막 패턴(244)을 형성한다.
다음에 마스크막 패턴(244)을 마스크로 반도체 기판(200)과 인접하는 소자분리막(202)을 식각하여 도 10c에 도시한 바와 같이, 스토리지노드 콘택 영역(236) 하부 반도체 기판(200)의 모서리 상부 측면이 노출되도록 상기 반도체 기판(200)과 인접하는 소자분리막(202)을 식각한다. 여기서 소자분리막(202)은 표면으로부터 100-200Å의 깊이만큼 식각되도록 타겟을 설정하는 것이 바람직하다. 이때, 소자분 리막(202)은 등방성식각(isotropic etch)을 이용하여 식각할 수 있다.
도 11a 및 도 11b를 참조하면, 게이트 스택(226) 사이에 분리된 랜딩플러그(246)를 형성한다. 구체적으로, 반도체 기판(200)상에 노출되어 있는 표면이 모두 매립되도록 랜딩플러그용 도전막을 증착한다. 여기서 랜딩플러그용 도전막은 폴리실리콘을 포함하여 형성할 수 있다.
다음에 상기 결과물에 연마공정, 예를 들어 에치백 공정 또는 화학적 기계적 연마(CMP)방법을 수행하여 하드마스크막 패턴(224)의 상부가 드러날 때까지 랜딩플러그용 도전막을 분리하여 랜딩플러그(246)를 형성한다.
본 발명에 따른 반도체 소자의 랜딩플러그 형성방법은, 스토리지노드 콘택 영역은 오픈하고, 나머지 영역은 차단하는 마스크막 패턴을 이용하여 반도체 기판과 인접하는 스토리지노드 콘택 영역 하부 소자분리막의 측면 일부분을 노출하여 랜딩플러그 면적을 증가시킨다. 이와 같이 랜딩플러그 면적을 증가시킴으로서 스토리지노드컨택 저항을 감소시킬 수 있어 기입 회복 시간(tWR)을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 랜딩플러그 및 그 형성방법에 의하면, 반도체 기판과 인접하는 스토리지노드 콘택 영역 하부 소자분리막의 측면 일부분을 노출시킴으로써 랜딩플러그 면적이 증가한다. 이와 같이 랜딩플러그 면적을 증가시킴으로서 스토리지노드컨택 저항을 감소시킬 수 있어 기입 회복 시간(tWR)을 향상시킬 수 있다.

Claims (10)

  1. 소자분리막에 의해 활성영역이 정의된 반도체 기판 위에 게이트 스택을 형성하는 단계;
    상기 반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 스토리지노드 콘택 영역 및 비트라인 콘택 영역을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;
    상기 반도체 기판 상에 상기 스토리지노드 콘택 영역을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 상기 스토리지노드 콘택 영역 하부 반도체 기판의 모서리 상부 측면이 노출되도록 상기 반도체 기판과 인접하는 소자분리막을 식각하는 단계;
    상기 반도체 기판의 노출영역 및 랜딩플러그 콘택홀을 매립하는 도전물질층을 형성하는 단계;
    상기 도전물질층을 분리하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  2. 제1항에 있어서, 상기 랜딩플러그 콘택홀을 형성하는 단계는,
    상기 층간절연막 위에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 위에 활성영역과 나란하게 배치되고, 게이트 라인을 가로지르는 바(bar) 타입의 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 하드마스크막을 선택적으로 식각하여 상기 층간절연막을 선택적으로 노출시키는 하드마스크막 패턴을 형성하는 단계; 및
    상기 하드마스크막 패턴을 이용하여 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  3. 제2항에 있어서,
    상기 하드마스크막패턴은 질화막으로 이루어지는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  4. 제2항에 있어서,
    상기 바 타입의 감광막 패턴은 인접하는 감광막 패턴과 서로 어긋나게 형성하는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  5. 제1항에 있어서,
    상기 비트라인 콘택 영역은 상기 스토리지노드 콘택 영역보다 활성영역의 단축 방향으로 더 넓게 노출되는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  6. 제1항에 있어서,
    상기 소자분리막은 표면으로부터 100-200Å의 깊이로 식각하는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  7. 제1항에 있어서,
    상기 소자분리막을 식각하는 단계는, 등방성식각을 이용하는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자의 형성방법.
  8. 소자분리막에 의해 활성영역이 정의된 반도체 기판;
    상기 반도체 기판 상에 형성되어 있는 게이트 스택;
    상기 게이트 스택의 일 측면을 노출하되, 상기 반도체 기판의 모서리 상부 측면이 노출되어 있는 스토리노드 콘택 영역;
    상기 게이트 스택의 다른 측면이 노출되어 있는 비트라인 콘택 영역; 및
    상기 노출된 스토리지노드 콘택 영역 및 비트라인 콘택 영역을 매립하는 랜딩플러그를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 스토리지노드 콘택 영역은, 상기 반도체 기판과 인접하는 소자분리막의 표면으로부터 100-200Å의 깊이로 식각되어 있는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자.
  10. 제8항에 있어서,
    상기 비트라인 콘택 영역은, 상기 스토리지노드 콘택 영역보다 활성영역의 단축 방향으로 더 넓게 노출되어 소자분리영역으로 더 연장되게 배치되는 것을 특징으로 하는 랜딩플러그를 포함하는 반도체 소자.
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* Cited by examiner, † Cited by third party
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KR20040005231A (ko) * 2002-07-09 2004-01-16 주식회사 하이닉스반도체 플래시 메모리 제조방법
KR20040100096A (ko) * 2003-05-21 2004-12-02 주식회사 하이닉스반도체 캐패시터의 스토리지노드 콘택 형성 방법

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