KR100738864B1

KR100738864B1 - 패리티 체크 행렬을 갖는 저밀도 패리티 체크 코드를디코딩하는 디코더 및 디코딩 방법

Info

Publication number: KR100738864B1
Application number: KR1020050057667A
Authority: KR
Inventors: 겐지 요시다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-06-30
Filing date: 2005-06-30
Publication date: 2007-07-16
Also published as: US20060005105A1; KR20060048750A; TW200607248A; EP1612948B1; EP1612948A1; US7500168B2; JP4282558B2; TWI261973B; DE602005010150D1; CN1716786A; JP2006019889A

Abstract

본 발명에 따른 LDPC 코드 디코더에 있어서, 각각 (m×m) 배열을 갖는 (r×s)개의 순열 행렬로 구성된 패리티 체크 행렬(H)의 제1 내지 제M행에 비트 처리 유닛(10-1 내지 10-M)이 설치된다. 각각의 비트 처리 유닛(10-1 내지 10-M)은 그 패리티 체크 행렬의 각 행에 있어서 비트가 "1"로 설정되어 있는 열 위치에 대응하는 비트 정보를 순차적으로 갱신한다. 패리티 처리 유닛(20-1 내지 20-m)은 비트 처리 유닛(10-1 내지 10-M)이 각 열 블록의 m개 열 위치에 대한 비트 갱신 계산을 완료할 때마다, 패리티 체크 행렬의 각 열 블록의 열에 있어서, 비트가 각각 "1"로 설정되어 있는 행 위치에 대응하는 패리티 정보를 갱신한다. 비트 처리 유닛(10-1 내지 10-M)은 패리티 처리 유닛(20-1 내지 20-m)이 패리티 체크 행렬의 첫번째 열 블록의 m개 열에 대한 패리티 갱신 계산을 완료한 후에는 다음 비트 갱신 계산을 시작한다.

Description

패리티 체크 행렬을 갖는 저밀도 패리티 체크 코드를 디코딩하는 디코더 및 디코딩 방법{DECODER AND DECODING METHOD FOR DECODING LOW-DENSITY PARITY-CHECK CODES WITH PARITY CHECK MATRIX}

도 1은 본 발명의 실시예에 채용된 패리티 체크 행렬(H)의 구조를 도시하는 도면.

도 2는 본 발명의 실시예에 따른 LDPC 코드 디코디의 구성을 도시하는 블록도.

도 3은 도 2에 나타낸 비트 처리 유닛(10-i)(i=1, 2, …, M)의 구성을 도시하는 블록도.

도 4는 도 2에 나타낸 패리티 처리 유닛(20-k)(k=1, 2, …, m)의 구성을 도시하는 블록도.

도 5는 비트 처리 유닛(10-1 내지 10-M)에 의한 비트 갱신 계산 및 패리티 처리 유닛(20-1 내지 20-m)에 의한 패리티 갱신 계산시에 각 사이클의 정보 입력 및 출력을 나타내는 도면.

도 6은 체크 행렬(H)을 제공하는 각각 (3×5(r×s))개의 순열 행렬에 대응하는 메모리(30)의 영역 상태의 천이를 나타내는 도면.

도 7은 본 발명의 실시예에 채용된 LDPC 코드를 디코딩하기 위한 스케쥴을 설명하는 데 유용한 도면.

<도면의 주요 부분에 대한 부호의 설명>

10-1∼10-M, 10-i: 비트 처리 유닛

20-1∼20-N, 20-k: 패리티 처리 유닛

30: 메모리

40: 컨트롤러

110: 총합 계산 회로

111: 가산 회로

112: 감산 회로

120: 제1 룩업 테이블

130: 부호 계산 회로

207∼209: 제2 룩업 테이블

본 발명은 패리티 체크 행렬을 갖는 저밀도 패리티 체크 코드를 디코딩하는 디코더 및 디코딩 방법에 관한 것이다.

최근, 오류 검출 및 정정 코드로서 이용되는 저밀도 패리티 체크 코드(Low-Density Parity-Check Code; LDPC 코드)를 주목하고 있다. 예컨대, Andrew J. Blanksby와 Chris J. Howland의 "A 690-mW 1-Gb/s 1024-b, Rate-1/2 Low-Density Parity-Check Code Decoder"[IEEE Journal of Solid-State Circuits, Vol.37, No.3, March 2002 p. 404-412]를 참조하면, LDPC 코드를 디코딩하는 기술로서 메시지 전송 알고리즘이 알려져 있다. 메시지 전송 알고리즘에 있어서, LDPC 코드를 디코딩하기 위해서, 체크 행렬(패리티 체크 행렬)의 각 행마다 수행되는 비트 갱신 계산과, 그 행렬의 각 열마다 수행되는 패리티 갱신 계산이 반복적으로 실행된다.

메시지 전송 알고리즘을 이용하여 LDPC 코드를 디코딩하는 경우, 비트 갱신 및 패리티 갱신은 서로 의존한다. 그러므로, 종래 기술에서는 한 루프의 비트 갱신 계산이 종료되지 않으면 한 루프의 패리티 갱신 계산이 시작될 수 없고, 그 한 루프의 패리티 갱신 계산이 종료되지 않으면 다음 루프의 비트 갱신 계산이 시작될 수 없다.

본 발명의 일실시예에 따르면, 저밀도 패리티 체크 코드(LDPC 코드) 디코더를 제공한다. 이 저밀도 패리티 체크 코드 디코더는 (r×m)개의 비트 처리 유닛과, m개의 패리티 처리 유닛과, 컨트롤러를 포함한다. (r×m)개의 비트 처리 유닛은 패리티 체크 행렬의 각 행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 비트 정보를 순차적으로 갱신하기 위한 비트 갱신 계산을 수행하도록 구성되는데, 이 패리티 체크 행렬은 각각 (m×m) 배열을 갖는 (r×s)개의 순열 행렬로 구성되고 s개의 열 블록으로 나누어진다. m개의 패리티 처리 유닛은 패리티 체크 행렬의 각 열 블록의 m개 열에 있어서 비트가 "1"로 설정되어 있는 행 위치에 대응하는 패리티 정보를 갱신하기 위한 패리티 갱신 계산을 수행하도록 구성된다. 컨트 롤러는, (r×m)개의 비트 처리 유닛이 패리티 체크 행렬의 각 행에서의 m개 열 위치에 대한 비트 갱신 계산을 종료할 때마다, m개의 패리티 처리 유닛으로 하여금, m개 열 위치가 속하는 s개의 열 블록 중 하나의 m개 열에 대응하는 패리티 갱신 계산을 수행하게 하도록 구성된다. 또한, 컨트롤러는 패리티 처리 유닛이 s개의 열 블록 중 첫번째 블록의 m개 열에 대한 패리티 갱신 계산을 종료한 후에는, (r×m)개의 비트 처리 유닛으로 하여금 다음 비트 갱신 계산을 수행하게 하도록 구성된다.

명세서에 포함되어 그 부분을 구성하는 첨부 도면은 전술한 개괄적인 설명과, 이하의 본 발명의 실시예에 대한 구체적인 설명과 함께 본 발명의 원리를 설명하는 데 도움이 된다.

도면을 참조하여 본 발명의 실시예를 설명한다. 우선, 본 실시예에 채용된 저밀도 패리티 체크 코드(LDPC 코드)의 패리티 체크 행렬(H)에 관해서 설명한다. 도 1에 도시하는 바와 같이, 패리티 체크 행렬(H)은 r×s 순열 행렬(I_g,h)(g=1, 2, …, r, h=1, 2, …, s)의 배열이다. 각 순열 행렬(I_g,h)은 체크 행렬(H)의 부분 행렬이다. 각 순열 행렬(I_g,h)은 각각 m×m 배열을 가진 단위 행렬(I)에 포함된 상이한 2개의 행 또는 열을 여러회 반복 교환함으로써 얻어진다. 이 경우, 체크 행렬(H)의 행 수(M)는 rm개이며, 열 수(N)는 sm개이다. 도 1의 예에서는 r=3, s=5이다. 또한, 체크 행렬(H)은 s개의 열 블록(즉, 제1 내지 제s 열 블록)으로 나누어진다. 순열 행렬(I_1,h, I_2,h, I_3,h)은 제h 열 블록에 속한다.

체크 행렬(H)은 M(=rm)개의 패리티 노드와 N(=sm)개의 비트 노드를 포함한다. 이 체크 행렬(H)은 LDPC 코드가 N(=sm) 비트인 경우를 전제로 하고 있다. LDPC 코드의 j번째(j=1, 2, …, N) 비트를 x_j로 표시한다. 이미 아는 바와 같이, 체크 행렬(H)의 각 행은 하나의 패리티 체크 방정식으로 간주할 수 있다. 체크 행렬(H)의 제i행에 대응하는 패리티 체크 방정식을 제i 패리티 체크 방정식이라 부른다. N 비트의 LDPC 코드는 체크 행렬(H)의 모든 패리티 체크 방정식, 즉 제1 내지 제M 패리티 체크 방정식을 만족하여야 한다.

각 순열 행렬(I_g,h)에 있어서 사선은 "1" 비트 위치의 궤적을 나타낸다. 도 1에서 명백한 바와 같이, 체크 행렬(H)을 제공하는 {3(r)×5(s)}개의 순열 행렬의 각 행 및 각 열에는 오직 하나의 "1" 비트만 존재한다. 따라서, 체크 행렬(H)의 각 행 및 각 열에 포함된 "1"의 개수는 각각 s개 및 r개이며, r과 s는 r<s를 만족하도록 설정된다. 따라서, 각 행의 "1" 비트 수는 각 열의 "1" 비트 수보다 많다.

메시지 전송 알고리즘을 이용하여 각각의 LDPC 코드를 디코딩하기 위해서는 일반적으로 비트 갱신 계산과 패리티 갱신 계산을 반복하여야 한다.

통상, 비트 갱신 계산은 다음 식으로 표현된다.

상기 식에서, r_i,j는 체크 행렬(H)의 제i행의 각 비트(제i행의 j번째 위치의 비트는 제외)에 대응하는 패리티 정보(신뢰성 정보) q_i,j를 교환함으로써 구해진다. r_i,j는 제i행에서 j번째 위치에 대응하는 코드 비트(x_j)에 관한 신뢰성을 나타내는 비트 정보(신뢰성 정보)이다. 여기서는 r_i,j는 코드 비트(x_j)가 0 또는 1일 확률 그 자체가 아니고, 그 확률의 대수치를 나타내는 것으로 한다. 대수치를 이용하는 이유는 승산/제산을 가산/감산으로 대체 가능하게 하기 위함이다.

M(i)은 체크 행렬(H)의 제i행에서 "1" 비트의 열 위치의 집합을 나타낸다. M(i)＼j는 j를 제외하는 M(i)을 나타낸다. j'∈M(i)＼j는 j를 제외한 M(i)에 포함되어 있는 임의의 열 위치를 나타낸다. q_i,j'는 체크 행렬(H)의 제i행에서 j번째 위치에 대응하는 코드 비트(x_j)에 관한 신뢰성을 나타내는 패리티 정보(신뢰성 정보)이다. q_i,j'는 비트(x_j)가 0 또는 1일 확률 그 자체가 아니고, 그 확률의 대수치를 나타내는 것으로 한다.

sgn(q_i,j')은 q_i,j'의 부호를 나타낸다. q_i,j'의 부호는 q_i,j'의 최상위 비트(MSB)에 의해 표시된다. 만약 q_i,j'가 네거티브이면, sgn(q_i,j')= -1이고, MSB(q_i,j')= 1이 다. 반대로, q_i,j'가 마이너스가 아니라, 즉 0 또는 포지티브이면, sgn(q_i,j')= +1이고, MSB(q_i,j')= 0이다. Ψ()는 확률 계산을 위한 함수(이하, Ψ 함수라고 칭함)이다.

또한, 패리티 갱신 계산은 다음 식으로 표현된다.

상기 수학식 2에서, q_i,j는 체크 행렬(H)의 제j열의 각 비트(제j열의 i번째 위치의 비트는 제외)에 대응하는 비트 정보(신뢰성 정보) r_i',j를 교환함으로써 구해진다. q_i,j는 체크 행렬(H)의 제i행에서 j번째 위치의 비트(x_j)에 관한 신뢰성을 나타내는 패리티 정보(신뢰성 정보)이다. 이 q_i,j는 전술한 q_i,j'로서 상기 수학식 1에서 표현되는 비트 갱신 계산을 위해 이용된다.

p_j는 LDPC 코드가 통신 채널을 통과하여 출력되는 경우, 그 LDPC 코드로부터 추정되는 것인, j번째 비트(x_j)가 1 또는 0일 확률(초기 확률)의 대수치를 나타낸다. 체크 행렬(H)에서 각각의 "1" 비트에 대응하는 q_i,j의 초기값은 p_j에 일치한다.

N(j)은 체크 행렬(H)의 제j열에 있어서 "1" 비트의 행 위치의 집합을 나타낸다. N(j)＼i는 i를 제외한 N(j)을 나타낸다. i'∈N(j)＼i는 i를 제외한 N(j)에 포 함된 임의의 행 위치를 나타낸다. r_i',j는 체크 행렬(H)의 제i행에서 j번째 비트(x_j)에 관한 신뢰성을 나타내는 비트 정보(신뢰성 정보)이다. 상기 수학식 1을 이용한 계산에 의해 갱신된 r_i',j이 r_i,j로서 이용된다.

도 2는 본 발명의 실시예에 따른 LDPC 코드 디코더의 구성을 도시하는 블록도이다. 도 2에 도시하는 바와 같이, LDPC 코드 디코더는 M개(=rm=3m)의 비트 처리 유닛(10-1 내지 10-M), m개의 패리티 처리 유닛(20-1 내지 20-m), 메모리(30), 및 컨트롤러(40)를 포함한다. 비트 처리 유닛(10-1 내지 10-M)은 각각 체크 행렬(H)의 제1행 내지 제M행에 대응하여 설치된다. 각 비트 처리 유닛(10-i)(i=1, 2, …, M)은 상기 수학식 1에 의해 표현되는 체크 행렬(H)의 제i행에 대한 비트 갱신 계산을 실행한다.

패리티 처리 유닛(20-1 내지 20-m)은 모든 순열 행렬(I_g,h)에 이용되는 공통 유닛이며, 각 순열 행렬(I_g,h)의 제1열 내지 제m열에 대응하여 설치된다. 모든 h(h=1, 2, …, s, 실시예에서는 s=5)에 관해서, 각 패리티 처리 유닛(20-k)(k=1, 2, …, m)은 각 순열 행렬(I_g,h)의 제k열이 속하는 체크 행렬(H)의 제((h-1)m+k))열에 대한 패리티 갱신 계산을 수행하는데 이용된다. 즉, s=5인 실시예에서는 각 처리 유닛(20-k)이 체크 행렬(H)의 제k열, 제(m+k)열, 제(2m+k)열, 제(3m+k)열, 제(4m+k)열에 대한 패리티 갱신 계산을 수행하는데 이용된다. 패리티 처리 유닛(20-1)은, 예컨대 체크 행렬(H)의 제1열, 제(m+1)열, 제(2m+1)열, 제(3m+1)열, 제 (4m+1)열에 대한 패리티 갱신 계산을 수행하는데 이용된다. 마찬가지로, 패리티 처리 유닛(20-m)은, 예컨대 체크 행렬(H)의 제m열, 제2m열, 제3m열, 제4m열, 제5m열(제N열)에 대하여 패리티 갱신 계산을 수행하는데 이용된다.

메모리(30)는 비트 정보 및 패리티 정보를 기억하는데 이용된다. 비트 정보는 비트 처리 유닛(10-1 내지 10-M)에 의해 계산된다. 여기서, 메모리(30)는 체크 행렬(H)에 포함되는 3×5(=r×s)개의 순열 행렬, 즉 I_1,1, I_2,1, I_3,1, I_1,2, I_2,2, I_3,2, I_1,3, I_2,3, I_3,3, I_1,4, I_2,4, I_3,4, I_1,5, I_2,5, I_3,5에 대응하는 3×5(=r×s)개의 메모리 유닛으로 구성되어 있다고 한다. 이 (3×5)개의 메모리 유닛은 동시에 액세스될 수 있다. 각 순열 행렬(I_g,h)에 대응하는 메모리(30)의 기억 영역의 상태는 Q_g,h 또는 R_g,h에 의해 표시된다. Q_g,h는 패리티 정보가 그 Q_g,h에 대응하는 메모리(30)의 기억 영역에 저장된 것을 나타낸다. R_g,h는 비트 정보가 그 R_g,h에 대응하는 메모리(30)의 기억 영역에 저장된 것을 나타낸다.

컨트롤러(40)는 LDPC 코드 디코더에 입력되는 LDPC 코드의 디코딩 처리를 제어한다. 구체적으로는, 컨트롤러(40)는 비트 처리 유닛(10-1 내지 10-M) 및 패리티 처리 유닛(20-1 내지 20-m) 동작을 제어하는 시퀀서로서 기능한다.

도 3은 도 2에 나타낸 비트 처리 유닛(10-i)(i=1, 2, …, M)의 구성을 나타내는 블록도이다. 상기 수학식 1에 나타낸 비트 갱신 계산은 주로 곱셈 П 연산 부분과, Ψ 함수 부분, 총합 Σ 연산 부분을 포함한다. Ψ 함수 부분, 즉 Ψ() 연산 은 룩업 테이블을 이용하여 실현될 수 있다. 그래서, 비트 처리 유닛(10-i)은 총합 계산 회로(110), 룩업 테이블(LUT)(120), 및 부호 계산 회로(130)로 구성된다. 총합 계산 회로(110)는 총합 부분에 대응한다. 룩업 테이블(120)과 부호 계산 회로(130)는 각각 Ψ 함수 부분과 곱셈 부분에 대응한다.

총합 부분은 가산기부와 감산기부로 나누어질 수 있다. 가산기부는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치(j)에 대응하는 Ψ(q_i,j)의 총합을 계산한다. 감산기부는 제i행에 있어서 비트가 "1"로 설정되는 위치(j)에 대응하는 Ψ(q_i,j)을 가산기부가 계산한 총합에서 감산한다. 그래서 실시예에서는, 총합 계산 회로(110)가 가산 회로(111)와 감산 회로(112)로 구성된다.

가산 회로(111)는 한 쌍의 레지스터(111a), 멀티플렉서(MUX)(111b, 111c), 및 가산기(111d)로 구성된다. 한 쌍의 레지스터(111a)는 Ψ(q_i,j) 값의 총합을 계산하기 위한 가산 처리의 중간 결과(또는 최종 결과)를 홀드하는 데 이용된다. 가산 처리의 최종 결과는 최후 중간 결과이며, Ψ(q_i,j) 값의 총합을 나타낸다. 그 레지스터(111a) 중 하나가 Ψ(q_i,j) 값의 총합을 홀드하면, 다른 레지스터(111a)는 Ψ(q_i,j) 값의 새로운 총합을 계산하는 데 이용되는 가산 처리의 새로운 중간 결과를 홀드하는 데 이용된다. 이와 같이, Ψ(q_i,j) 값의 총합과 중간 결과를 홀드하기 위한 각 레지스터로서 레지스터(111a)의 기능은 Ψ(q_i,j) 값의 총합이 계산될 때마다 전환된다.

멀티플렉서(111b)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(열 위치)(j)에 대응하는 Ψ(q_i,j)을 순차적으로 선택한다. 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치(j)는 행 단위로 고유하게 결정될 수 있다. 따라서, 제i행에서 비트가 "1"로 설정되어 있는 위치(j)에 대응하는 Ψ(q_i,j)은 고유하게 결정될 수 있다. 멀티플렉서(111c)는 레지스터(111a) 중 하나에 홀드되어 있는 중간 결과(전회의 가산 처리 결과)의 출력을 선택한다. 가산기(111d)는 멀티플렉서(111b)에 의해 선택된 Ψ(q_i,j)과 멀티플렉서(111c)에 의해 선택된 중간 결과를 가산한다. 이 가산기(111d)의 가산 결과는 Ψ(q_i,j) 값의 총합을 계산하기 위한 가산 처리의 새로운 중간 결과를 나타낸다. 레지스터(111a)가 홀드하여 가산기(111d)의 가산에 이용되는 중간 결과는 가산기(111d)의 가산 결과, 즉 Ψ(q_i,j) 값의 총합을 계산하기 위한 가산 처리의 새로운 중간 결과로 갱신된다.

전술한 바와 같이, 멀티플렉서(111b)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(j)에 대응하는 Ψ(q_i,j)를 순차적으로 선택한다. 또한, 멀티플렉서(111b)가 Ψ(q_i,j)를 선택할 때마다, 가산 회로(111)는 그 선택된 Ψ(q_i,j)을 레지스터(111a) 중 하나가 홀드하고 있는 중간 결과에 더한다. 이 가산이 행해질 때마다, 가산에 이용된 레지스터(111a)의 중간 결과는 가산 결과인 새로운 중간 결과로 갱신된다. 나중에, 제i행에서 최후 위치(j)에 대응하는 Ψ(q_i,j)은 이 시점에서 레지스터(111a)가 홀드하고 있는 중간 결과에 가산된다고 상정한다. 명백한 바와 같이, 이 가산 결과는 Ψ(q_i,j) 값의 총합, 즉 M(i)에 포함되어 있는 모든 위치(j)에 대응하는 Ψ(q_i,j) 값의 총합을 나타낸다.

또한, 가산 회로(111)에 있어서 각 순열 행렬(I_g,h)의 1행 처리, 즉 1 가산 처리는 1 사이클에서 수행될 수 있다고 상정한다. 이 경우, Ψ(q_i,j) 값의 총합을 계산하는 가산 회로(111)의 동작은 s(s=5) 사이클에서 실행될 수 있다. 여기서, 1 사이클 시간을 Tcyc라고 하면, Ψ(q_i,j) 값의 총합은 s Tcyc(= 5Tcyc)에서 실행될 수 있다.

감산 회로(112)는 멀티플렉서(MUX)(112a, 112b)와 감산기(112c)로 구성된다. 멀티플렉서(112a)는, 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치(j)에 대응하는 Ψ(q_i,j) 값의 총합이 레지스터(111a) 중 하나에 의해 홀드되어 있는 사이클의 다음 사이클에서, 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(j)에 대응하는 Ψ(q_i,j)을 순차적으로 선택한다. 한편, 멀티플렉서(112b)는 레지스터(111a)의 출력, 즉 전술한 총합을 선택한다. 감산기(112c)는 멀티플렉서(112b)에 의해 선택된 총합에서, 멀티플렉서(111a)가 선택한 Ψ(q_i,j)을 감산한다. 그 결과, M(i)＼j를 만족하는 모든 위치(j')에 대응하는 Ψ(q_i,j') 값의 총합이 구해질 수 있다. 이 감산기(112c)에 의한, 하나의 레지스터(111a)가 홀드하 고 있는 총합으로부터 Ψ(q_i,j)를 감산하는 연산은 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 모든 위치(j)에 대응하는 Ψ(q_i,j) 값에 관하여 수행된다.

따라서, 감산 회로(112)는 M(i)＼j를 만족하는 모든 위치(j')에 대응하는 Ψ(q_i,j') 값의 총합을 순차적으로 계산한다. 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(j)에 관하여 수행된, M(i)＼j를 만족하는 모든 위치(j')에 대응하는 Ψ(q_i,j') 값의 총합의 계산은 s(= 5) 사이클에서 실행될 수 있다. 감산 회로(112)에 의한 감산 처리시에, 가산 회로(111)는 다음 가산 처리를 수행할 수 있다. 이 때, 멀티플렉서(111c)는 그 레지스터(111a) 중 다른 하나를 선택한다[즉, 감산 회로(112)에 의한 감산 처리시에 멀티플렉서(112b)에 의해 선택되지 않은 레지스터]. 다른쪽 레지스터의 내용이 가산 회로(111)에 포함된 가산기(111d)의 가산 결과로 갱신된다. 그러나, 가산 회로(111)에 의한 다음 가산 처리는 패리티 처리 유닛(20-k)이, 체크 행렬(H)의 제1 내지 제m행에 있어서 비트가 "1"로 설정되어 있는 각각의 새로운 위치(i)에 대응하는 새로운 Ψ(q_i,j)을 구한 후에 시작된다.

룩업 테이블(120)은 감산기(112)의 감산 결과[즉, 총합 계산 회로(110)의 계산 결과]를 Ψ 함수의 연산값, 즉 Ψ(감산 결과)로 변환하는 데 이용된다. 룩업 테이블(120)은 감산기(112)의 감산 결과를 통해 참조된다. 이 감산 결과를 x라고 한다. x에 의해 지정된 룩업 테이블(120)의 엔트리에는 그 x에 고유의 Ψ(x)가 미리 저장되어 있다. 따라서, 감산기(112)의 감산 결과(x)를 이용하여 룩업 테이블(120)을 참조하는 것만으로 그 룩업 테이블(120)로부터 Ψ(x)를 취득할 수 있다. 실시예에 있어서, x에 의해 지정되는 룩업 테이블(120)의 엔트리에는 Ψ(x)= -log(tanh(x/2))가 저장된다.

부호 계산 회로(130)는 한 쌍의 레지스터(131), 멀티플렉서(MUX)(132, 133), 배타적 논리합 회로(134), 멀티플렉서(MUX)(135, 136), 배타적 논리합 회로(137) 및 멀티플렉서(MUX)(138)로 구성된다. 레지스터(131)는 각각 부호 계산의 중간 결과(또는 최종 결과)를 홀드하는 데 이용되는 예컨대 1 비트용 레지스터이다. 레지스터(131) 중 하나가 부호 계산의 최종 결과를 홀드하는 경우, 다른 레지스터는 새로운 부호 계산의 중간 결과를 홀드하는 데 이용된다.

멀티플렉서(132)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(j)에 대응하는 q_i,j의 MSB, 즉 부호를 순차 선택한다. 각 q_i,j의 MSB는 종종 MSB(q_i,j)으로 표현될 것이다. 멀티플렉서(133)는 레지스터(111a) 중 하나가 홀드하고 있는 전회까지의 부호 계산의 중간 결과(부호)를 선택한다. 배타적 논리합 회로(134)는 멀티플렉서(132)에 의해 선택된 부호와 멀티플렉서(133)에 의해 선택된 전회까지의 부호 계산의 중간 결과(부호)의 배타적 논리합을 구한다. 이 배타적 논리합 회로(134)의 배타적 논리합 결과는 부호 계산의 새로운 중간 결과를 나타낸다. 배타적 논리합 회로(134)의 연산에 이용된 레지스터(131)의 중간 결과는 배타적 논리합 회로(134)의 배타적 논리합 결과, 즉 부호 계산의 새로운 중간 결과 로 갱신된다.

전술한 바와 같이, 멀티플렉서(132)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(j)에 대응하는 MSB(q_i,j)를 순차적으로 선택한다. 멀티플렉서(132)가 MSB(q_i,j)를 순차 선택할 때마다, 부호 계산 회로(130)는 그 선택된 MSB(q_i,j)와, 이 시점에서 레지스터(131)가 홀드하고 있는 부호 계산의 중간 결과(부호)의 배타적 논리합을 구하는 연산을 실행한다. 또한, 배타적 논리합이 계산될 때마다, 레지스터(131)가 홀드하여 배타적 논리합 계산에 이용된 중간 결과는 그 계산의 결과인 새로운 중간 결과로 갱신된다. 나중에, 제i행에 있어서 최후 위치(j)에 대응하는 MSB(q_i,j)와, 이 시점에서 레지스터(131)가 홀드하는 있는 중간 결과의 배타적 논리합이 계산된다고 상정한다. 명백한 것은, 이 배타적 논리합 계산의 결과(최종 결과)는 제i행에 있어서 비트가 "1"로 설정되어 있는 모든 위치(j)에 대응하는 q_i,j의 부호의 곱셈, 즉 M(i)에 포함된 모든 위치(j)에 대응하는 q_i,j의 부호의 곱을 나타낸다. 전술한, MSB(q_i,j)과 관련하여 배타적 논리합을 계산하기 위한 부호 계산 회로(130)의 연산, 즉 부호 계산은 가산 회로(111)의 가산 처리와 동기하여 수행되고, s(=5) 사이클에서 실행될 수 있다.

멀티플렉서(135)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되는 각각의 위치(j)에 대응하는 MSB(q_i,j)을 순차적으로 선택한다. 멀티플렉서(135)의 선택 동작은 M(i)에 포함되는 모든 위치(j)에 대응하는 관련된 MSB(q_i,j) 값의 배타 적 논리합(즉, 곱을 나타내는 배타적 논리합 계산의 최종 결과)이 레지스터(131) 중 하나가 홀드하고 있는 사이클의 다음 사이클에서 실행된다. 한편, 멀티플렉서(136)는 레지스터의 출력, 즉 전술한 배타적 논리합(배타적 논리합 계산의 최종 결과)을 선택한다. 배타적 논리합 회로(137)는 멀티플렉서(136)에 의해 선택된 배타적 논리합과 멀티플렉서(135)에 의해 선택된 MSB(q_i,j)의 배타적 논리합을 구한다. 그 결과, M(i)＼j를 만족하는 모든 위치(j')에 대응하는 q_i,j'값의 부호의 곱이 구해질 수 있다. 부호의 곱[한쪽 레지스터(131)가 홀드]과 MSB(q_i,j)의 배타적 논리합을 구하기 위한 배타적 논리합 회로(137)의 연산은 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 모든 위치(j)에 대응하는 MSB(q_i,j) 값에 관하여 수행된다. 따라서, 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 위치(j)에 관하여, 부호 계산 회로(130)는 M(i)＼j를 만족하는 모든 위치(j')에 대응하는 MSB(q_i,j) 값의 곱을 순차적으로 계산한다. 배타적 논리합 회로(137)의 출력에 따라, 멀티플렉서(138)는 룩업 테이블(120)의 출력 또는 이 출력 부호를 반전한 값을 r_i,j로서 선택한다.

도 4는 패리티 처리 유닛(20-k)(k=1, 2, …, m)의 구성을 도시하는 블록도이다. 이 패리티 처리 유닛(20-k)은 체크 행렬(H)의 각 열에서의 "1" 비트 수(이 실시예에서는 3)가 이 체크 행렬(H)의 각 행에 있는 "1" 비트 수(이 실시예에서는 5)보다 작다는 것에 착안하여 구성된다. 즉 패리티 처리 유닛(20-k)은 체크 행렬(H) 의 제j열에 있어서 비트가 "1"로 설정되어 있는 각 위치(행 위치)에 대응하는 r_i,j를 이용하여, 모든 열(j)에 대하여 패리티 갱신 계산을 동시에 수행하도록 구성된다. 그 때문에, 패리티 처리 유닛(20-k)은 도 4에 도시한 바와 같이, 3개의 가산기(201, 202, 203), 3개의 감산기(204, 205, 206) 및 3개의 룩업 테이블(LUT)(207, 208, 209)을 포함한다.

가산기(201)는 r_i1,j와 r_i2,j를 가산하고, 가산기(202)는 r_i3,j와 P_j를 가산한다. r_i1,j, r_i2,j, r_i3,j는 체크 행렬(H)의 제j열[열(j)]에 있어서 비트가 "1"로 설정되어 있는 비트 위치(i1, i2, i3)에 대응하는 비트 정보 항목을 나타낸다. 여기서, 체크 행렬(H)의 제j열이 3개의 순열 행렬(I_1,h, I_2,h, I_3,h)에 위치하고 있다고 한다. 이 경우에, 순열 행렬(I_1,h, I_2,h, I_3,h)은 각각 제j열에 있어서 비트가 "1"로 설정되는 하나의 위치를 포함한다. 즉, r_i1,j, r_i2,j, r_i3,j는 순열 행렬(I_1,h, I_2,h, I_3,h) 내에서의 그리고 행렬(H)의 제j열에 있어서 비트가 "1"로 설정되는 비트 위치에 대응하는 비트 정보 항목을 나타낸다. 체크 행렬(H)의 제j열에 있어서 비트가 "1"로 설정되어 있는 비트 위치(i1, i2, i3)는 행 단위로 고유하게 결정될 수 있다. 따라서, 제j열에서 비트가 "1"로 설정되어 있는 비트 위치(i1, i2, i3)에 대응하는 r_1j,j, r_i2,j, r_i3,j가 고유하게 결정될 수 있다.

가산기(203)는 가산기(201, 202)의 가산 결과를 가산한다. 즉 가산기(203)는 r_i1,j, r_i2,j, r_i3,j의 총합과 p_j의 합을 계산한다. 이와 같이, 가산기(201 내지 203)는 r_il,j, r_i2,j, r_i3,j의 총합과 p_j의 합을 계산하는 가산 회로를 제공한다. 이 가산기(203)의 가산 결과는 현 단계에서 추정할 때, LDPC 코드 중 비트(x_j)가 1 또는 0일 확률(q_j)을 나타낸다.

감산기(204)는 가산기(203)의 가산 결과로부터 r_i1,j를 감산한다. 이 감산기(204)의 감산 결과는 갱신된 패리티 정보(q_i1,j)를 나타낸다. 감산기(205)는 가산기(203)의 가산 결과로부터 r_i2,j를 감산한다. 감산기(205)의 감산 결과는 갱신된 패리티 정보(q_i2,j)를 나타낸다. 감산기(206)는 가산기(203)의 가산 결과로부터 r_i3,j를 감산한다. 이 감산기(206)의 감산 결과는 갱신된 패리티 정보(q_i3,j)를 나타낸다. 다시 말해서, 각 패리티 처리 유닛(20-k)에 있어서. 체크 행렬(H)의 제j열(j=k, m+k, 2m+k, 3m+k, 4m+k)에서 "1" 비트에 대응하는 3개의 q_i1,j, q_i2,j, q_i3,j를 동시에 구할 수 있다. 그 결과, MSB(q_i1,j), MSB(q_i2,j), MSB(q_i3,j)도 구할 수 있다. 또한, 룩업 테이블(207, 208, 209)을 동시에 참조하고, 감산기(204, 205, 206)의 감산 결과인 q_i1,j, q_i2,j, q_i3,j를 이용함으로써, Ψ(q_i1,j), Ψ(q_i2,j), Ψ(q_i3,j)를 동시에 구할 수 있다. Ψ(q_i1,j), Ψ(q_i2,j), Ψ(q_i3,j)는 각각의 비트 처리 유닛(10-i)의 비트 갱신 계산을 위해 Ψ(q_i,j)로서 이용된다.

전술한 바와 같이, 실시예의 한가지 특징은, 룩업 테이블(207, 208, 209)이 각각의 패리티 처리 유닛(20-k)의 출력측에 설치된다는 점이다. 각 패리티 처리 유닛(20-k)의 출력측에 룩업 테이블(207, 208 및 209)을 설치하는 대신에, 각 룩업 테이블을 각 비트 처리 유닛(10-i) 내의 멀티플렉서(132, 135)의 출력측에 설치할 수 있다. 그러나, 이 경우에, 패리티 처리 유닛에 룩업 테이블이 필요 없을 지라도, 각 비트 처리 유닛마다(즉, 각 행 처리마다), 3개의 룩업 테이블이 필요하다. 따라서, LDPC 코드 디코더는 총 (3×rm=9m)개의 룩업 테이블을 필요로 한다. 이에 대해 본 발명의 실시예는 각 비트 처리 유닛(10-i)마다 하나의 룩업 테이블이 필요하고, 각 패리티 처리 유닛(20-k)마다 r개의 룩업 테이블이 필요하다. 즉, LDPC 코드 디코더는 총 6m(=2rm=(1×rm)+(r×m))개의 룩업 테이블만을 필요로 한다. 따라서, 룩업 테이블이 각 패리티 처리 유닛(20-k)의 출력측에 설치되는 본 실시예의 LDPC 코드 디코더에는, 필요한 룩업 테이블의 수가 9m개로부터 6m개로 줄어들 수 있다.

이어서, 도 5와 도 6을 참조하여, 비트 처리 유닛(10-1 내지 10-M)과 패리티 처리 유닛(20-1 내지 20-m)에서 수행되는 계산 흐름을 설명한다. 비트 처리 유닛(10-1 내지 10-M)과 패리티 처리 유닛(20-1 내지 20-m)은 도 2에 도시하는 LDPC 코드 디코더에 내장된 컨트롤러(40)에 의해 제어된다. 도 5는 비트 처리 유닛(10-1 내지 10-M)에 의한 비트 갱신 계산과 패리티 처리 유닛(20-1 내지 20-m)에 의한 패리티 갱신 계산시에 각 사이클의 입출력 정보를 나타낸다. 이하에서는 비트 갱신 계산과 패리티 갱신 계산을 각각 "수평 계산 처리(HCALC)"와 "수직 계산 처리 (VCALC)"라고 한다. 도 6은 체크 행렬(H)의 (r×s=15)개의 순열 행렬에 대응하는, 메모리(30) 내에 포함되는 영역 상태의 천이를 나타내고 있다. 도 5 및 도 6에서,Ψ(q_i,j) 값의 집합과 r_ri,j 값의 집합이 각각 Q_g,h과 R_g,h에 의해 표시된다. Q_g,h는 MSB(q_i,j)을 포함한다.

<초기화>

먼저, 컨트롤러(40)가 초기화 처리를 실행한다. 초기화 처리에 있어서, 컨트롤러(40)는 Ψ(p_j) 및 sgn(p_j)를 메모리(30)의 각 메모리 유닛에 저장한다. p_j는 통신 채널의 출력으로부터 구한 확률의 대수치를 나타낸다. 모든 j에 관해서, Ψ(p_j)는 Ψ(q_i1,j), Ψ(q_i2,j), Ψ(q_i3,j) 각각의 초기 값으로서 설정된다. q_il.j, q_i2,j, q_i3,j는 체크 행렬(H)의 제j열에 있어서 비트가 "1"로 설정되어 있는 비트 위치(i1, i2, i3)에 대응하는 패리티 정보(q_i,j)(i=i1, i2, i3)를 나타낸다. 또한, 초기화 처리에서, sgn(p_j)은 MSB(q_i1,j), MSB(q_i2,j), MSB(q_i3,j)의 각각의 초기 값으로서 설정된다. 또한 컨트롤러(40)는 M개의 비트 처리 유닛(10-1 내지 10-M)의 각각에 내장된 레지스터(131, 111a)를 리셋시킨다.

<제1 사이클>

제1 사이클에서는 M개의 비트 처리 유닛(10-1 내지 10-M)이 가산 처리를 시작한다. 구체적으로는 MSB(q_i,j1)와 Ψ(q_i,j1)는 비트 처리 유닛(10-1 내지 10-M)의 각각의 레지스터(131)와 레지스터(111a)에 각각 저장된다. q_i,j1는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 비트 위치(j1 내지 j5)에 포함되는 비트 위치(j1)에 대응하는 패리티 정보(q_i,j)(j=j1)를 나타낸다. 즉, 비트 처리 유닛(10-1 내지 10-M)의 각각의 레지스터(131, 111a)에 각각 저장되는 MSB(q_i,j1) 및 Ψ(q_i,j1)은 체크 행렬(H)의 각 (제i)행에 있어서 비트가 "1"로 설정되어 있는 비트 위치(j1 내지 j5)의 최좌단 위치(j1)(제1 비트 위치)에 대응하고, 메모리(30)에 저장된 Q_1,1, Q_2,1, Q_3,1에 해당한다. 제1 비트 위치(j1)는 첫번째 열 블록에 속한다.

<제2 사이클>

제2 사이클에서는 비트 처리 유닛(10-1 내지 10-M)의 각각의 가산 회로(111)의 멀티플렉서(111b)가 Ψ(q_i,j2)를 선택된다. 가산 회로(111)는 Ψ(q_i,j2)을 이용하여 가산 처리를 수행한다. 구체적으로, 가산 회로(111)의 가산기(111d)는 제1 사이클에서 레지스터(111a)에 저장된 값과 멀티플렉서(111b)에 의해서 선택된 Ψ(q_i,j2)를 더한다. 가산기(111d)의 가산 결과, 즉 레지스터(111a)에 저장된 값(Ψ(q_i,j1))과 Ψ(q_i,j2)의 합이 레지스터(111a)에 저장된다. 한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 멀티플렉서(132)를 이용하여, MSB(q_i,j2)를 선택한다. 제2 사이클에서는 이 MSB(q_i,j2)를 이용하여 부호 계산 회로(130)의 배타적 논리합 회로(134)가 배타적 논리합 계산을 실행한다. 즉, 배타적 논리합 회로(134)는 제1 사이클에서 레지스터(131)에 저장된 값(MSB(q_i,j1))과 멀티플렉서(132)에 의해 선택된 MSB(q_i,j2)의 배타적 논리합을 계산한다. 배타적 논리합 회로(134)의 계산 결과, 즉 레지스터(131)에 저장된 값과 MSB(q_i,j2)의 배타적 논리합 계산 결과가 레지스터(131)에 저장된다. 또한, MSB(q_i,j2)와 Ψ(q_i,j2)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 비트 위치(j1 내지 j5)에 포함된 제2 비트 위치(j2)(j=j2)에 대응하며, 메모리(20)에 저장된 Q_l,2, Q_2,2, Q_3,2에 해당한다. 제2 비트 위치(j2)는 제2 열 블록에 속한다.

<제3 사이클>

제3 사이클에서는 비트 처리 유닛(10-1 내지 10-M)의 각각의 가산 회로(111)에 있는 멀티플렉서(111b)가 Ψ(q_i,j3)을 선택한다. 가산 회로(111)는 이 Ψ(q_i,j3)를 이용하여 가산 처리를 수행한다. 구체적으로, 가산 회로(111)의 가산기(111d)는 제2 사이클에서 레지스터(111a)에 저장된 값과 멀티플렉서(111b)에 의해서 선택된 Ψ(q_i,j3)을 더한다. 가산기(111d)의 가산 결과, 즉 레지스터(111a)에 저장된 값과 Ψ(q_i,j3)의 합이 레지스터(111a)에 저장된다. 한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 멀티플렉서(132)를 이용하여 MSB(q_i,j3)를 선택한다. 제3 사이클에서는 이 MSB(q_i,j3)를 이용하여 부호 계산 회로(130)의 배타적 논리합 회로(134)가 배타적 논리합 계산을 수행한다. 즉, 배타적 논리합 회로(134)는 제2 사이클에서 레지스터(131)에 저장된 값과 멀티플렉서(132)에 의해 선택된 MSB(q_i,j3)의 배타적 논리합을 계산한다. 배타적 논리합 회로(134)의 계산 결과, 즉 레지스터(131)에 저장된 값과 MSB(q_i,j3)의 배타적 논리합 계산 결과가 레지스터(131)에 저장된다. MSB(q_i,j3)와 Ψ(q_i,j3)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 (제i)행의 비트 위치(j1 내지 j5)에 포함된 제3 비트 위치(j3)(j=j3)에 대응하고, 메모리(30)에 저장된 Q_1,3, Q_2,3, Q_3,3에 해당한다. 제3 비트 위치(j3)는 제3 열 블록에 속한다.

<제4 사이클>

제4 사이클에서는 비트 처리 유닛(10-1 내지 10-M)의 각각의 가산 회로(111)에 있는 멀티플렉서(111b)가 Ψ(q_i,j4)를 선택한다. 가산 회로(111)는 Ψ(q_i,j4)을 이용하여 가산 처리를 수행한다. 구체적으로, 가산 회로(111)의 가산기(111d)는 제3 사이클에서 레지스터(111a)에 저장된 값과 멀티플렉서(111b)에 의해 선택된 Ψ(q_i,j4)을 더한다. 가산기(111d)의 가산 결과, 즉 레지스터(111a)에 저장된 값과 Ψ(q_i,j4)의 합이 레지스터(111a)에 저장된다. 한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 멀티플렉서(132)를 이용하여 MSB(q_i,j4)를 선택한다. 제4 사이클에서는 MSB(q_i,j4)를 이용하여 부호 계산 회로(130)의 배타적 논리합 회로(134)가 배타적 논리합 계산을 실행한다. 즉, 배타적 논리합 회로(134)는 제3 사이클에서 레지스터(131)에 저장된 값과 멀티플렉서(132)에 의해서 선택된 MSB(q_i,j4)의 배타적 논리합을 계산한다. 배타적 논리합 회로(134)의 계산 결과, 즉 레지스터(131)에 저장된 값과 MSB(q_i,j4)의 배타적 논리합이 레지스터(131)에 저장된다. MSB(q_i,j4)와 Ψ(q_i,j4)는 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 각 (제i)행의 비트 위치(j1 내지 j5)에 포함되는 제4 비트 위치(j4)(j=j4)에 대응하며, 메모리(30)에 저장된 Q_1,4, Q_2,4, Q_3,4에 해당한다. 제4 비트 위치(j4)는 제4 열 블록에 속한다.

<제5 사이클>

제5 사이클에서는 비트 처리 유닛(10-1 내지 10-M)의 각각의 가산 회로(111)에 있는 멀티플렉서(111b)가 Ψ(q_i,j5)를 선택한다. 가산 회로(111)는 Ψ(q_i,j5)을 이용하여 가산 처리를 수행한다. 구체적으로, 가산 회로(111)의 가산기(111d)는 제4 사이클에서 레지스터(111a)에 저장된 값과 멀티플렉서(111b)에 의해서 선택된 Ψ(q_i,j5)을 더한다. 가산기(111d)의 가산 결과, 즉 레지스터(111a)에 저장된 값과 Ψ(q_i,j5)의 합은 레지스터(111a)에 저장된다. 한편, 비트 처리 유닛(10-1 내지 10-M)의 부호 계산 회로(130)는 멀티플렉서(132)를 이용하여 MSB(q_i,j5)를 선택한다. 제5 사이클에서는 MSB(q_i,j5)를 이용하여 부호 계산 회로(130)의 배타적 논리합 회로(134)가 배타적 논리합 계산을 실행한다. 즉, 배타적 논리합 회로(134)는 제4 사이 클에서 레지스터(131)에 저장된 값과 멀티플렉서(132)에 의해 선택된 MSB(q_i,j5)의 배타적 논리합을 계산한다. 배타적 논리합 회로(134)의 계산 결과, 즉 레지스터(131)에 저장된 값과 MSB(q_i,j5)의 배타적 논리합 계산 결과가 레지스터(131)에 저장된다. 또한, MSB(q_i,j5)와 Ψ(q_i,j5)는 체크 행렬(H)의 각 (제i)행에 있어서 비트가 "1"로 설정되어 있는 비트 위치(j1 내지 j5)에 포함된 제5 비트 위치(j5)(j=j5)에 대응하며, 메모리(30)에 저장된 Q_1,5, Q_2,5, Q_3,5에 해당한다. 제5 비트 위치(j5)는 제5 열 블록에 속한다.

<제6 사이클>

제6 사이클에서는 비트 처리 유닛(10-1 내지 10-M)의 각각의 감산 회로(112)가 감산 처리를 시작한다. 이 감산 처리는 각 비트 처리 유닛(10-i)(i=1, 2, …, M)에 있는 레지스터(111a) 중 하나가 홀드하고 있는 가산 처리의 최종 결과와 메모리(30)에 저장된 Q_1,1, Q_2,1, Q_3,1을 이용한다. 최종 결과란 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치에 대응하는 Ψ(q_i,j) 값의 총합을 의미한다. 감산 처리에 있어서, Ψ(q_i,j1)가 가산 처리의 최종 결과에서 감산된다. 그 때문에, 감산 회로(112)의 멀티플렉서(112b)는 가산 처리의 최종 결과를 홀드하고 있는, 레지스터(111a) 중 하나를 선택한다. 감산 회로(112)의 멀티플렉서(112a)는 Ψ(q_i,j1)을 선택한다. 그리고, 감산 회로(112)의 감산기(112c)는 멀티플렉서(112b)가 선택한 가산 처리의 최종 결과로부터, 멀티플렉서(112a)에 의해 선택된 Ψ(_qi,j1)를 감산한다.

한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 배타적 논리합 계산의 최종 결과로부터 MSB(q_i,j1)를 제외시킨다. 그 때문에, 부호 계산 회로(130)의 멀티플렉서(136)는 배타적 논리합 계산의 최종 결과를 홀드하고 있는, 레지스터(131) 중 하나를 선택한다. 배타적 논리합 계산의 최종 결과란 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치(j)에 대응하는 MSB(_qi,j) 값의 배타적 논리합을 의미한다. 또한, 부호 계산 회로(130)의 멀티플렉서(135)는 MSB(q_i,j1)를 선택한다. 그리고, 부호 계산 회로(130)의 멀티플렉서(137)는 멀티플렉서(136)에 의해서 선택된 배타적 논리합 계산의 최종 결과와 멀티플렉서(135)에 의해 선택된 MSB(q_i,j1)의 배타적 논리합을 구한다. 배타적 논리합 회로(137)의 연산 결과에 따라서, 멀티플렉서(138)로부터 출력되는 정보 출력의 부호가 결정되어 비트 정보(r_i,j)가 구해진다. 비트 정보(r_i,j)는 이 비트 정보(r_i,j)에 대응하는 제i행과 제j열로부터 정해지는 위치에서 메모리(30)에 저장된다. 제6 사이클에서, R_1,1, R_2,1, R_3,1이 생성되어 메모리(30)에 저장된다. R_1,1, R_2,1, R_3,1은, 체크 행렬(H)에 포함되며 비트가 "1"로 설정되어 있는 (첫번째 열 블록의)제1열 내지 제m열에 대응하는 순열 행렬(I_1,1, I_2,1, I_3,1)의 비트 위치에 대응하는 r_i,j값의 집합을 나타낸다.

<제7 사이클>

제7 사이클에서는 비트 처리 유닛(10-1 내지 10-M)의 각각의 감산 회로(112)가 감산 처리를 시작한다. 이 감산 처리는 각 비트 처리 유닛(10-i)(i=1, 2, …, M)에 있는 레지스터(111a) 중 하나가 홀드하고 있는 가산 처리의 최종 결과와 메모리(30)에 저장된 Q_1,2, Q_2,2, Q_3,2를 이용한다. 최종 결과란 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치에 대응하는 Ψ(q_i,j) 값의 총합을 의미한다. 감산 처리에서는 Ψ(q_i,j2)가 가산 처리의 최종 결과에서 감산된다. 그 때문에, 감산 회로(112)의 멀티플렉서(112b)는 가산 처리의 최종 결과를 홀드하고 있는, 레지스터(111a) 중 하나를 선택한다. 감산 회로(112)의 멀티플렉서(112a)는 Ψ(q_i,j2)을 선택한다. 그리고, 감산 회로(112)의 감산기(112c)는 멀티플렉서(112b)에 의해서 선택된 가산 처리의 최종 결과에서 멀티플렉서(112a)가 선택한 Ψ(q_i,j2)을 감산한다.

한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 배타적 논리합 계산의 최종 결과로부터 MSB(q_i,j2)를 제외시킨다. 그 때문에, 부호 계산 회로(130)의 멀티플렉서(136)는 배타적 논리합의 최종 결과를 홀드하고 있는, 레지스터(131) 중 하나를 선택한다. 또한, 부호 계산 회로(130)의 멀티플렉서(135)는 MSB(q_i,j2)를 선택한다. 그리고, 부호 계산 회로(130)의 배타적 논리합 회로(137)는 멀티플렉서(136)에 의해 선택된 배타적 논리합 계산의 최종 결과와 멀티플렉서 (135)에 의해 선택된 MSB(q_i,j2)의 배타적 논리합을 구한다. 배타적 논리합 회로(137)의 계산 결과에 따라서, 멀티플렉서(138)에서 출력되는 정보의 부호가 결정되어, 비트 정보(r_i,j)가 구해진다. 비트 정보(r_i,j)는 이 비트 정보(r_i,j)에 대응하는 제i행 및 제j열로부터 결정되는 위치에서 메모리(30)에 저장된다. 제7 사이클에서, R_1,2, R_2,2, R_3,2가 생성되어 메모리(30)에 저장된다. R_1,2, R_2,2, R_3,2는 체크 행렬(H)에 포함된 (제2 열 블록의)제(m+1)열 내지 제2m열에 대응하는 순열 행렬(I_1,2, I_2,2, I_3,2)에 있어서 비트가 "1"로 설정되는 비트 위치에 대응하는 r_i,j 값의 집합을 나타낸다.

제7 사이클에서, 메모리(30)에 저장된 R_1,2, R_2,2, R_3,2의 각각의 요소(r_i,j)가 이용될 수 있다. 따라서, 제7 사이클에서는 패리티 처리 유닛(20-1 내지 20-m)이 R_1,2, R_2,2, R_3,2의 각 요소(r_i,j)를 이용하여, 컨트롤러(40)의 제어 하에서 패리티 갱신 계산을 개시한다. 이에 따라, 체크 행렬(H)에 포함된 (첫번째 열 블록의) 제1열 내지 제m열 각각에 관하여, Ψ(q_i,j1), Ψ(q_i,j2)과 Ψ(q_i,j3), MSB(q_i,j1), MSB(q_i,j2)와 MSB(q_i,j3), 및 q_j가 구해진다. 체크 행렬(H)의 제1열 내지 제m열의 각각에 관하여 구해진 Ψ(q_i,j1), Ψ(q_i,j2)과 Ψ(q_i,j3), MSB(q_i,j1), MSB(q_i,j2)와 MSB(q_i,j3), 및 q_j를 이용하여 메모리(30)에 저장되어 있는 Q_1,1, Q_2,1, Q_3,1이 각각 Q'_1,1, Q' _2,1, Q'_3,I로 갱신된다.

이에, 본 실시예에서는 패리티 갱신 계산이 체크 행렬(H)의 제1행 내지 제M행 각각에 있는 모든 비트에 대응하는 비트 갱신 계산이 완료되기 전에 시작될 수 있다. 즉, 본 실시예에서는 체크 행렬(H)에 포함된 (첫번째 열 블록의)순열 행렬(I_1,1, I_2,1, I_3,1)에 있어서 비트가 "1"로 설정되어 있는 각 비트 위치에 대응하는비트 갱신 계산만 종료된 경우에도 시작될 수 있다. 다시 말해, 본 실시예에서는 비트 갱신 계산과 패리티 갱신 계산이 파이프라인을 이용해서 처리될 수 있다.

<제8 사이클>

제8 사이클에 있어서, 갱신된 Q'_1,1, Q'_2,1, Q'_3,1의 각 요소(q_i,j)가 이용될 수 있다. 그에 따라, 제8 사이클에서는 비트 처리 유닛(10-1 내지 10-M)이 컨트롤러(40)의 제어 하에서 다음 비트 갱신 계산을 시작하여, 제1 사이클에서와 동일한 가산 처리가 수행된다. 그러나, 이 가산 처리의 결과는 제1 사이클(제1 내지 제5 사이클)의 가산 처리의 결과를 홀드하는 데 이용된 레지스터(111a)가 아니라 다른 하나의 레지스터(111a)에 의해 홀드된다.

이와 같이, 본 실시예에서는 비트 갱신 계산이, 체크 행렬(H)의 제1열 내지 제N열의 각각의 모든 비트에 대응하는 패리티 갱신 계산이 완료되기 전에 시작될 수 있다. 즉, 본 실시예에서는 체크 행렬(H)에 포함된 (첫번째 열 블록의)순열 행렬(I_1,1, I_2,1, I_3,1)의 각 비트 위치에 대응하는 패리티 갱신 계산만 종료된 경우[즉, 체크 행렬(H)의 첫번째 m개 열에 관하여 패리티 갱신 계산이 수행된 경우]에도 다음 비트 갱신 계산을 시작할 수 있다. 다시 말해서, 비트 갱신 계산과 패리티 갱신 계산의 조합이 파이프라인을 이용해서 반복될 수 있다.

또한, 제8 사이클에서는 전술한 가산 처리와 병행하여, 비트 처리 유닛(10-1 내지 10-M)에 의한 감산 처리가 실행된다. 이 감산 처리에 있어서, 비트 처리 유닛(10-i)(i=1, 2, …, M)의 각각의 레지스터(111a) 중 하나가 홀드하고 있는 가산 처리의 최종 결과와, 메모리(30)에 저장된 Q_1,3, Q_2,3, Q_3,3이 이용된다. 가산 처리의 최종 결과란, 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치에 대응하는 Ψ(q_i,j) 값의 총합을 의미한다. 감산 처리에서는 Ψ(q_i,j3)이 상기 가산 처리의 최종 결과에서 감산된다. 그 때문에, 감산 회로(112)의 멀티플렉서(112b)는 가산 처리의 최종 결과를 홀드하고 있는, 레지스터(111a) 중 하나를 선택한다. 감산 회로(112)의 멀티플렉서(112a)는 Ψ(q_i,j3)을 선택한다. 그리고, 감산 회로(112)의 감산기(112c)는 멀티플렉서(112b)에 의해 선택된 가산 처리의 최종 결과에서 멀티플렉서(112a)에 의해 선택된 Ψ(q_i,j3)을 감산한다.

한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 배타적 논리합 계산의 최종 결과에서 MSB(q_i,j3)를 제외시킨다. 그 때문에, 부호 계산 회로(130)의 멀티플렉서(136)는 배타적 논리합 계산의 최종 결과를 홀드하고 있는, 레지스터(131) 중 하나를 선택한다. 또한, 부호 계산 회로(130)의 멀티플렉서(135)는 MSB(q_i,j3)를 선택한다. 그리고, 부호 계산 회로(130)의 배타적 논리합 회로(137)는 멀티플렉서(136)에 의해 선택된 배타적 논리합 계산의 최종 결과와 멀티플렉서 (135)에 의해 선택된 MSB(q_i,j3)의 배타적 논리합을 구한다. 이 배타적 논리합 회로(137)의 계산 결과에 따라, 멀티플렉서(138)로부터 출력되는 정보의 부호가 결정되어 비트 정보(r_i,j)가 구해진다. 비트 정보(r_i,j)는 이 비트 정보(r_i,j)에 대응하는 제i행 및 제j열로부터 결정되는 위치에서 메모리(30)에 저장된다. 제8 사이클에서, R_1,3, R_2,3, R_3,3가 생성되어 메모리(30)에 저장된다. R_1,3, R_2,3, R_3,3은 체크 행렬(H)에 포함된 (제3 열 블록의)제(2m+1)열 내지 제3m열에 대응하는 순열 행렬(I_1,3, I_2,3, I_3,3)에 있어서 비트가 "1"로 설정되어 있는 비트 위치에 대응하는 r_i,j 값의 집합을 나타낸다.

또한, 제8 사이클에서 패리티 처리 유닛(20-1 내지 20-m)은 제7 사이클에서 메모리(30)에 저장된 R_1,3, R_2,3, R_3,3의 각 요소(r_i,j)를 이용하여, 패리티 갱신 계산을 수행한다. 이에, 메모리(30)에 저장된 Q_1,2, Q_2,2, Q_3,2가 Q'_1,2, Q'_2,2, Q'_3,2로 갱신된다.

<제9 사이클>

제9 사이클에서는 비트 처리 유닛(l0-1 내지 10-M)이 Q'_1,2, Q'_2,2, Q'_3,2를 이용하여, 제2 사이클에서와 동일한 가산 처리를 수행한다. 또한, 제9 사이클에서는 비트 처리 유닛(10-1 내지 10-M)이 가산 처리와 병행하여, 감산 처리를 수행한다. 이 감산 처리에 있어서, 각각의 비트 처리 유닛(10-i)(i=1, 2, …, M)의 레지스터(111a) 중 하나가 홀드하고 있는 가산 처리의 최종 결과와 메모리(30)에 저장되어 있는 Q_1,4, Q_2,4, Q_3,4가 이용된다. 가산 처리의 최종 결과란, 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되는 위치에 대응하는 Ψ(q_i,j)의 총합을 의미한다. 감산 처리에서는 Ψ(q_i,j4)이 가산 처리의 최종 결과에서 감산된다. 그 때문에, 감산 회로(112)의 멀티플렉서(112b)는 가산 처리의 최종 결과를 홀드하고 있는 레지스터(111a) 중 하나를 선택한다. 감산 회로(112)의 멀티플렉서(112a)는 Ψ(q_i,j4)을 선택한다. 그리고, 감산 회로(112)의 감산기(112c)는 멀티플렉서(112b)에 의해 선택된 가산 처리의 최종 결과에서 멀티플렉서(112a)에 의해 선택된 Ψ(q_i,j4)을 감산한다.

한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 배타적 논리합 계산의 최종 결과에서 MSB(q_i,j4)를 제외시킨다. 그 때문에, 부호 계산 회로(130)의 멀티플렉서(136)는 배타적 논리합 계산의 최종 결과를 홀드하고 있는, 레지스터(131) 중 하나를 선택한다. 또한, 부호 계산 회로(130)의 멀티플렉서(135)는 MSB(q_i,j4)를 선택한다. 그리고, 부호 계산 회로(130)의 배타적 논리합 회로(137)는 멀티플렉서(136)에 의해 선택된 배타적 논리합 계산의 최종 결과와 멀티플렉서(135)에 의해서 선택된 MSB(q_i,j4)의 배타적 논리합을 구한다. 이 배타적 논리합 회로(137)의 계산 결과에 따라서, 멀티플렉서(138)로부터 출력된 정보의 부호가 결정되어 비트 정보(r_i,j)가 구해진다. 비트 정보(r_i,j)는 이 비트 정보(r_i,j)에 대응하는 제i행 및 제j열로부터 결정되는 위치에서 메모리(30)에 저장된다. 제9 사이클에 있 어서, R_1,4, R_2,4, R_3,4가 생성되어 메모리(30)에 저장된다. R_1,4, R_2,4, R_3,4는 체크 행렬(H)에 포함된 (제4 열 블록의)제(3m+1)열 내지 제4m열에 대응하는 순열 행렬(I_1,4, I_2,4, I_3,4)에 있어서 비트가 "1"로 설정되는 비트 위치에 대응하는 r_i,j값의 집합을 나타낸다.

또한, 제9 사이클에서는 패리티 처리 유닛(20-1 내지 20-m)이 제8 사이클에서 메모리(30)에 저장된 R_1,3, R_2,3, R_3,3의 각 요소(r_i,j)를 이용하여 패리티 갱신 계산을 수행한다. 그 결과, 메모리(30)에 저장되어 있는 Q_1,3, Q_2,3, Q_3,3이 Q'_1,3, Q'_2,3, Q'_3,3으로 갱신된다.

<제10 사이클>

제10 사이클에서는 비트 처리 유닛(10-1 내지 10-M)이 Q'_1,3, Q'_2,3, Q'_3,3을 이용하여, 제3 사이클에서와 동일한 가산 처리를 수행한다. 또한, 제10 사이클에서는 비트 처리 유닛(10-1 내지 10-M)이 상기 가산 처리와 병행하여, 감산 처리를 수행한다. 이 감산 처리에서는 각 비트 처리 유닛(10-i)(i=1, 2, …, M)의 레지스터(111a) 중 하나가 홀드하고 있는 가산 처리의 최종 결과와 메모리(30)에 저장되어 있는 Q_1,5, Q_2,5, Q_3,5가 이용된다. 가산 처리의 최종 결과란, 체크 행렬(H)의 제i행에 있어서 비트가 "1"로 설정되어 있는 위치에 대응하는 Ψ(q_i,j) 값의 총합을 의미한다. 감산 처리에서는 Ψ(q_i,j5)이 가산 처리의 최종 결과로부터 감산된다. 그 때문 에, 감산 회로(112)의 멀티플렉서(112b)는 가산 처리의 최종 결과를 홀드하고 있는 레지스터(111a) 중 하나를 선택한다. 감산 회로(112)의 멀티플렉서(112a)는 Ψ(q_i,j5)을 선택한다. 그리고, 감산 회로(112)의 감산기(112c)는 멀티플렉서(112b)에 의해서 선택된 가산 처리의 최종 결과에서 멀티플렉서(112a)에 의해 선택된 Ψ(q_i,j5)을 감산한다.

한편, 비트 처리 유닛(10-1 내지 10-M)의 각각의 부호 계산 회로(130)는 배타적 논리합 계산의 최종 결과에서 MSB(q_i,j5)를 제외시킨다. 그 때문에, 부호 계산 회로(130)의 멀티플렉서(136)는 배타적 논리합 계산의 최종 결과를 홀드하고 있는, 레지스터(131) 중 하나를 선택한다. 또한, 부호 계산 회로(130)의 멀티플렉서(135)는 MSB(q_i,j5)를 선택한다. 그리고, 부호 계산 회로(130)의 배타적 논리합 회로(137)는 멀티플렉서(136)에 의해 선택된 배타적 논리합 계산의 최종 결과와 멀티플렉서(135)에 의해 선택된 MSB(q_i,j5)의 배타적 논리합을 구한다. 이 배타적 논리합 회로(137)의 계산 결과에 따라서, 멀티플렉서(138)에서 출력되는 정보의 부호가 결정되어 비트 정보(r_i,j)가 구해진다. 비트 정보(r_i,j)는 이 비트 정보(r_i,j)에 대응하는 제i행 및 제j열로부터 결정되는 위치에서 메모리(30)에 저장된다. 제10 사이클에서, R_1,5, R_2,5, R_3,5가 생성되어 메모리(30)에 저장된다. R_1,5, R_2,5, R_3,5는 체크 행렬(H)에 포함되는 (제5 열 블록의)제(4m+1)열 내지 제5m(제N)열에 대응하는 순열 행렬(I_1,5, I_2,5, I_3,5)에 있어서 비트가 "1"로 설정되어 있는 비트 위치에 대응하는 r_i,j 값의 집합을 나타낸다.

따라서, 본 실시예에서는 체크 행렬(H)의 제1행 내지 제M행의 각각에 대응하는 비트 갱신 계산이 10(=2×s) 사이클에서 실행될 수 있다.

또한, 제10 사이클에서는 패리티 처리 유닛(20-1 내지 20-m)이 제9 사이클에서 메모리(30)에 저장된 R_1,4, R_2,4, R_3,4의 각 요소(r_i,j)를 이용하여 패리티 갱신 계산을 수행한다. 그 결과, 메모리(30)에 저장된 Q_1,4, Q_2,4, Q_3,4가 Q'_1,4, Q'_2,4, Q'_3,4로 갱신된다.

<제11 사이클>

제11 사이클에 있어서, 비트 처리 유닛(10-1 내지 10-M)은 Q'_1,4, Q'_2,4, Q'_{3, 4}를 이용하여 제4 사이클에서와 동일한 가산 처리를 수행한다.

또한, 제11 사이클에서는 패리티 처리 유닛(20-1 내지 20-m)이 제10 사이클에서 메모리(30)에 저장된 R_1,5, R_2,5, R_3,5의 각 요소(r_i,j)를 이용하여 패리티 갱신 계산을 수행한다. 이에 따라, 메모리(30)에 저장된 Q_1,5, Q_2,5, Q_3,5가 Q'_1,5, Q'_2,5, Q'_3,5로 갱신되어 비트 갱신 계산과 패리티 갱신 계산을 포함하는 제1 반복 동작이 완료된다. 그러나, 제2 반복 동작에 포함된 비트 갱신 계산은 이미 제8 사이클[즉 선행하는 (제1) 반복 동작의 패리티 갱신 계산이 시작되는 사이클의 다음 사이클]부터 시작된다.

제12 사이클 이후에도 상기 제5 사이클 이후에 수행된 연산과 동일한 연산이 수행된다. 도 7은 전술한 LDPC 코드 디코더를 이용하여 LDPC 코드를 디코딩하는 스케쥴을 정리하여 나타내고 있다. 또한, 비트 갱신 계산과 패리티 갱신 계산의 반복 동작은 체크 행렬(H)의 모든 열(j)(j=1, 2, …, N)의 각각에 대응하는 r(=3)개의 q_j 값에 기초하여 판정되는 경판정값(hard decision value)이 제j 패리티 체크 방정식을 만족할 때까지 수행된다. 그러나, 일정 횟수 반복 동작이 수행된 후에도 패리티 체크 방정식을 만족하지 않는 열이 하나라도 존재하는 경우에는 LDPC 코드의 디코딩을 실패라고 판정하여 디코딩 동작이 강제 종료된다.

전술한 실시예에서는 각각의 패리티 처리 유닛(20-k)이 해당 r_i,j를 이용하여, 체크 행렬(H)의 제j열의 모든 위치(제i행 위치)에 관하여 패리티 갱신 계산을 동시에 수행하도록 구성되어 있다. 그러나, 각 패리티 처리 유닛(20-k) 대신에 각 비트 처리 유닛(10-i)과 같은 구조를 갖는 패리티 처리 유닛을 채용할 수도 있다. 즉, 체크 행렬(H)의 제j열에 있어서 제i행 위치에 대응하는 패리티 정보(q_i,j)가 가산 처리와 감산 처리에 의해 2 사이클에서 순차적으로 갱신될 수 있다. 이 경우, 패리티 처리 유닛의 출력측에는 하나의 룩업 테이블만 설치하여도 충분하다. 그러나, 패리티 갱신 계산에 필요한 사이클 수가 패리티 처리 유닛(20-k)을 이용하는 경우의 사이클 수보다 2배가 된다. 또한, 비트 갱신 계산의 시작 시간이 1 사이클씩 지연된다. 또한, 전술한 실시예에서는 체크 행렬(H)이 3×5개의 순열 행렬로 구성되어 있다. 그러나, 그러나, 체크 행렬(H)에서 순열 행렬의 배열은 전술한 것에 한정되지 않는다. 즉, 체크 행렬(H)은 r×s(단, r＜s)개의 순열 행렬로 구성될 수도 있다.

추가 이점 및 변형이 당업자라면 충분히 가능할 것이다. 따라서, 더 넓은 관점에서 본 발명은 도시하고 설명한 특정 세부사항 및 실시예에 한정되지 않는다. 따라서, 첨부하는 특허청구범위 및 그 등가물에 의해 정해지는 본 발명의 일반적인 원리의 사상 또는 범주로부터 벗어나는 일없이, 다양한 변형이 이루어질 수 있다.

본 발명에 따르면, 한 루프의 비트 갱신 연산이 종료되기 이전에 한 루프의 패리티 갱신 연산이 시작될 수 있고, 그 한 루프의 패리티 갱신 연산이 종료되기 이전에 다음 루프의 비트 갱신 연산이 시작될 수 있기 때문에, LDPC 코드를 디코딩하는데 필요한 시간을 대폭 단축할 수 있다.

Claims

각각 (m×m) 배열을 갖는 (r×s)개의 순열 행렬로 구성되고 s개의 열 블록으로 나누어지는 패리티 체크 행렬의 각 행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 비트 정보를 순차적으로 갱신하기 위한 비트 갱신 계산을 수행하도록 구성된 (r×m)개의 비트 처리 유닛과,

상기 패리티 체크 행렬의 각 열 블록의 m개 열에 있어서 비트가 각각 "1"로 설정되어 있는 행 위치에 대응하는 패리티 정보를 갱신하기 위한 패리티 갱신 계산을 수행하도록 구성된 m개의 패리티 처리 유닛과,

상기 (r×m)개의 비트 처리 유닛이 상기 패리티 체크 행렬의 각 행에서 m개의 열 위치에 대한 비트 갱신 계산을 완료할 때마다, 상기 m개의 패리티 처리 유닛으로 하여금, 그 m개의 열 위치가 속하는 s개의 열 블록 중 하나의 m개 열에 대응하는 패리티 갱신 계산을 수행하게 하고, 상기 m개의 패리티 처리 유닛이 s개의 열 블록 중 첫번째 열 블록의 m개 열에 대한 패리티 갱신 계산을 완료한 후에는, 상기 (r×m)개의 비트 처리 유닛으로 하여금 다음 비트 갱신 계산을 시작하게 하는 컨트롤러를 포함하는 저밀도 패리티 체크 코드 디코더.
제1항에 있어서,

상기 패리티 체크 행렬의 (r×s)개의 순열 행렬의 (r×s) 배열은 r이 s보다 작다는 조건을 만족하며,

상기 m개의 패리티 처리 유닛은 각각 상기 s개의 열 블록의 각각의 m개 열 중 대응열에 있어서 비트가 각각 "1"로 설정되어 있는 r개의 행 위치에 대응하는 비트 정보를 동시에 수신하고, 상기 r개의 행 위치에 대응하는 비트 정보에 기초해서, 상기 r개의 행 위치에 대응하는 패리티 정보를 갱신하는 것인 저밀도 패리티 체크 코드 디코더.
각각 (m×m) 배열을 갖는 (r×s)개의 순열 행렬로 구성되고 s개의 열 블록으로 나누어지는 패리티 체크 행렬의 각 행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 비트 정보를 순차적으로 갱신하기 위한 비트 갱신 계산을 수행하도록 구성되며, 각각 가산 회로와 감산 회로를 포함하는 (r×m)개의 비트 처리 유닛으로서, 상기 가산 회로는 상기 패리티 체크 행렬의 행들 중 하나에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값을 순차적으로 가산하여 패리티 정보 값의 총합을 구하도록 구성되어 있고, 상기 감산 회로는 상기 가산 회로가 계산한 총합에서, 상기 가산 처리에 이용된 각각의 패리티 정보 값을 감산하기 위한 감산을 순차적으로 수행하도록 구성되어 있는 것인 (r×m)개의 비트 처리 유닛과,

상기 패리티 체크 행렬의 각 열 블록의 m개 열에 있어서 비트가 각각 "1"로 설정되어 있는 행 위치에 대응하는 패리티 정보를 갱신하기 위한 패리티 갱신 계산을 수행하도록 구성된 m개의 패리티 처리 유닛과,

상기 (r×m)개의 비트 처리 유닛이 상기 패리티 체크 행렬의 각 행에서 m개 의 열 위치에 대한 비트 갱신 계산을 완료할 때마다, 상기 m개의 패리티 처리 유닛으로 하여금, 그 m개의 열 위치가 속하는 s개의 열 블록 중 하나의 m개의 열에 대응하는 패리티 갱신 계산을 수행하게 하고, 상기 m개의 패리티 처리 유닛이 s개의 열 블록 중 첫번째 열 블록의 m개 열에 대한 패리티 갱신 계산을 완료한 후에는, 상기 (r×m)개의 비트 처리 유닛으로 하여금 다음 비트 갱신 계산을 시작하게 하는 컨트롤러를 포함하는 저밀도 패리티 체크 코드 디코더.
제3항에 있어서, 상기 (r×m)개의 비트 처리 유닛의 각각에 포함된 가산 회로는,

상기 패리티 체크 행렬의 행들 중 대응행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값을 순차적으로 선택하는 제1 멀티플렉서와,

상기 제1 멀티플렉서가 순차적으로 선택한 패리티 정보 값의 총합을 계산하는 가산기를 포함하고,

상기 (r×m)개의 비트 처리 유닛의 각각에 포함된 감산 회로는,

상기 패리티 체크 행렬의 행들 중 대응행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값을 순차적으로 선택하는 제2 멀티플렉서와,

상기 가산기가 계산한 총합에서, 상기 제2 멀티플렉서가 선택한 패리티 정보 값을 감산하는 감산기를 포함하는 것인 저밀도 패리티 체크 코드 디코더.
제3항에 있어서,

상기 (r×m)개의 비트 처리 유닛은 각각, 각 비트 처리 유닛에 대응하는 패리티 체크 행렬의 행들 중 하나에 있어서 비트가 "1로 설정되어 있는 각각의 열 위치에 대응하는 비트 정보가 상기 각각의 비트 처리 유닛에 의해 갱신되는 경우, 그 각각의 열 위치를 제외한, 패리티 체크 행렬의 하나의 행에 있어서 비트가 각각 "1"로 설정되어 있는 모든 열 위치에 대응하는 패리티 정보 값의 부호의 곱을 계산하도록 구성된 부호 계산 회로를 더 포함하고,

상기 각각의 비트 처리 유닛에 의해 갱신된 비트 정보의 부호는 상기 각각의 비트 처리 유닛에 포함된 부호 계산 회로가 계산한 패리티 정보 값의 부호의 곱으로부터 결정되는 것인 저밀도 패리티 체크 코드 디코더.
제3항에 있어서, 상기 (r×m)개의 비트 처리 유닛은 각각,

상기 패리티 체크 행렬의 행들 중 대응행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값의 최상위 비트를 순차적으로 선택하는 제1 멀티플렉서와,

상기 제1 멀티플렉서가 순차적으로 선택한 패리티 정보 값의 최상위 비트의 배타적 논리합을 계산하기 위한 배타적 논리합 계산을 수행하는 제1 배타적 논리합 회로와,

상기 패리티 체크 행렬의 행들 중 대응행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값의 최상위 비트를 순차적으로 선택하는 제2 멀티플렉서와,

상기 제1 배타적 논리합 회로의 배타적 논리합 계산 결과와 상기 제2 멀티플렉서가 선택한 최상위 비트에 대한 배타적 논리합 계산을 수행하는 제2 배타적 논리합 회로를 포함하고, 상기 제2 배타적 논리합 회로의 배타적 논리합 계산 결과는 패리티 정보 값의 부호의 곱을 나타내는 것인 저밀도 패리티 체크 코드 디코더.
제3항에 있어서, 상기 각각의 비트 처리 유닛에 포함된 감산 회로가 상기 패리티 체크 행렬의 행에 있어서 m개의 열 위치에 대한 감산을 종료할 때마다, 상기 컨트롤러는 상기 m개의 패리티 처리 유닛으로 하여금 상기 m개의 열 위치가 속하는 s개의 열 블록 중 하나의 m개 열에 대응하는 패리티 갱신 계산을 수행하게 하는 것인 저밀도 패리티 체크 코드 디코더.
제3항에 있어서,

상기 각각의 비트 처리 유닛은 상기 감산 회로의 출력을, 확률을 계산하기 위한 특정 함수의 값으로 변환하도록 구성된 제1 룩업 테이블을 포함하고,

상기 m개의 패리티 처리 유닛은 각각, 출력측에 설치되는, 갱신된 패리티 정보 값을 상기 특정 함수의 값으로 변환하도록 구성된 제2 룩업 테이블을 포함하는 것인 저밀도 패리티 체크 코드 디코더.
제3항에 있어서,

상기 패리티 체크 행렬의 (r×s)개의 순열 행렬의 (r×s) 배열은 r가 s보다 작다는 조건을 만족하며,

상기 m개의 패리티 처리 유닛은 각각, 상기 s개의 열 블록의 각각의 m개 열 중 대응열에 있어서 비트가 각각 "1"로 설정되어 있는 r개의 행 위치에 대응하는 비트 정보를 동시에 수신하고, 상기 r개의 행 위치에 대응하는 비트 정보에 기초하여, 상기 r개의 행 위치에 대응하는 패리티 정보를 갱신하는 것인 저밀도 패리티 체크 코드 디코더.
제3항에 있어서,

상기 패리티 체크 행렬의 (r×s)개의 순열 행렬의 (r×s) 배열은 r가 s보다 작다는 조건을 만족하며,

상기 m개의 패리티 처리 유닛은 각각, 상기 s개의 열 블록의 각각의 m개 열 중 대응열에 있어서 비트가 각각 "1"로 설정되는 r개의 행 위치에 대응하는 비트 정보를 동시에 수신하고, 상기 r개의 행 위치에 대응하는 비트 정보에 기초하여, 상기 r개의 행 위치에 대응하는 패리티 정보를 갱신하고,

상기 각각의 비트 처리 유닛은 상기 감산 회로의 출력을, 확률을 계산하기 위한 특정 함수의 값으로 변환하도록 구성된 제1 룩업 테이블을 포함하며,

상기 각각의 패리티 처리 유닛은 출력측에 설치되는, r개의 갱신된 패리티 정보 값을 상기 특정 함수의 값으로 변환하도록 구성된 r개의 제2 룩업 테이블을 포함하는 것인 저밀도 패리티 체크 코드 디코더.
각각 (m×m) 배열을 갖는 (r×s)개의 순열 행렬로 구성되며 s개의 열 블록으로 나누어지는 패리티 체크 행렬을 갖는 저밀도 패리티 체크 코드를 디코딩하는 방법으로서,

상기 패리티 체크 행렬의 각 행에 대하여, 그 각각의 행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 비트 정보를 순차적으로 갱신하기 위한 비트 갱신 계산을 동시에 실행하는 단계와,

상기 패리티 체크 행렬의 s개의 열 블록에 관하여, 상기 패리티 체크 행렬의 각각 s개의 열 블록의 열에 있어서 비트가 각각 "1"로 설정되어 있는 행 위치에 대응하는 패리티 정보를 순차적으로 갱신하기 위한 패리티 갱신 계산을 동시에 실행하는 단계와,

상기 패리티 체크 행렬의 각 행에서 m개의 열 위치에 대한 비트 갱신 계산이 종료될 때마다, 상기 m개의 열 위치가 속하는 s개의 열 블록 중 하나의 m개 열에 대응하는 패리티 갱신 계산을 제어하는 단계와,

상기 s개의 열 블록 중 첫번째 열 블록의 m개 열에 대응하는 패리티 갱신 계산이 종료되는 경우에 다음 비트 갱신 계산을 제어하는 단계를 포함하는 저밀도 패리티 체크 코드 디코딩 방법.
제11항에 있어서, 상기 비트 갱신 계산을 동시에 실행하는 단계는,

상기 패리티 체크 행렬의 각 행에 대하여, 그 각 행에 있어서 비트가 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값을 순차적으로 가산하여, 상기 패리티 체크 행렬의 행들의 각각에 대응하는 패리티 정보 값의 총합을 계산하기 위한 가산 처리를 동시에 실행하는 단계와,

상기 패리티 체크 행렬의 각 행에 대하여, 상기 패리티 체크 행렬의 각 행마다 계산된 총합에서, 상기 가산 처리에 이용된 각각의 패리티 정보 값을 순차적으로 감산하기 위한 감산 처리를 동시에 실행하는 단계를 포함하는 것인 저밀도 패리티 체크 코드 디코딩 방법.
제11항에 있어서, 상기 비트 갱신 계산을 동시에 실행하는 단계는,

상기 패리티 체크 행렬의 각 행에 대하여, 그 각 행에 있어서 비트가 각각 "1"로 설정되어 있는 열 위치에 대응하는 패리티 정보 값을 순차적으로 가산하여, 상기 패리티 체크 행렬의 각 행에 대응하는 패리티 정보 값의 총합을 계산하기 위한 가산 처리를 동시에 실행하는 단계와,

상기 패리티 체크 행렬의 각 행에 대하여, 그 패리티 체크 행렬의 각 행마다 계산된 총합에서, 상기 가산 처리에 이용된 각각의 패리티 정보 값을 순차적으로 감산하기 위한 감산 처리를 동시에 실행하는 단계와,

상기 패리티 체크 행렬의 각 행에 대한 감산 처리의 결과를, 상기 각 행마다 설치된 제1 룩업 테이블을 이용하여 확률 계산을 위한 특정 함수 값으로 변환하는 단계를 포함하고,

상기 패리티 갱신 계산을 동시에 실행하는 단계는, 상기 패리티 체크 행렬의 각 열 블록의 각각의 m개 열에 있어서 행 위치에 대응하는 패리티 정보 값이 패리티 갱신 계산에 의해 갱신된 패리티 정보 값으로 갱신될 때마다, 상기 각각의 m개 열마다 설치된 제2 룩업 테이블을 이용하여, 갱신된 패리티 정보 값을 특정 함수의 값으로 변환하는 단계를 포함하는 것인 저밀도 패리티 체크 코드 디코딩 방법.
제11항에 있어서,

상기 패리티 체크 행렬의 (r×s)개의 순열 행렬의 (r×s) 배열은 r가 s보다 작다는 조건을 만족하고,

상기 패리티 갱신 계산을 동시에 실행하는 단계는, 상기 s개의 열 블록의 각각의 m개 열 중 하나에 있어서 비트가 각각 "1"로 설정되어 있는 r개의 행 위치에 대응하는 비트 정보를 동시에 입력하는 단계와, 상기 r개의 행 위치에 대응하는 비트 정보에 기초하여, 상기 r개의 행 위치에 대응하는 패리티 정보 값을 동시에 갱신하는 단계를 포함하는 것인 저밀도 패리티 체크 코드 디코딩 방법.