JP2000222174A - 信号処理プロセッサ及びそれに用いる丸め機能付き積和演算器 - Google Patents
信号処理プロセッサ及びそれに用いる丸め機能付き積和演算器Info
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Abstract
(57)【要約】
【課題】 レジスタの中での加数の位置を考慮した１６
ビットの積和演算を実行可能な丸め機能付き積和演算器
を提供する。 【解決手段】 丸め機能付き積和演算器４の選択入力及
び拡張手段４２は外部からの制御信号Ｐｏｓｉｔｉｏｎ
が“１”であれば４０ビットレジスタ１の３１〜１６ビ
ットにあるデータを、制御信号Ｐｏｓｉｔｉｏｎが
“０”であれば４０ビットレジスタ１の１５〜０ビット
にあるデータをそれぞれ４０ビットに拡張して積和演算
器４１へ渡す。積和演算器４１は４０ビットデータと１
６ビットデータ被乗数Ｂと乗数Ｃとによって積和演算を
実行する。丸め処理及び選択出力手段４３は外部からの
制御信号Ｒｏｕｎｄが“１”の場合に４０ビットデータ
を１６ビットに丸め、制御信号Ｐｏｓｉｔｉｏｎが示す
４０ビットレジスタ１における加数の位置に丸め処理し
たデータを出力する。
ビットの積和演算を実行可能な丸め機能付き積和演算器
を提供する。 【解決手段】 丸め機能付き積和演算器４の選択入力及
び拡張手段４２は外部からの制御信号Ｐｏｓｉｔｉｏｎ
が“１”であれば４０ビットレジスタ１の３１〜１６ビ
ットにあるデータを、制御信号Ｐｏｓｉｔｉｏｎが
“０”であれば４０ビットレジスタ１の１５〜０ビット
にあるデータをそれぞれ４０ビットに拡張して積和演算
器４１へ渡す。積和演算器４１は４０ビットデータと１
６ビットデータ被乗数Ｂと乗数Ｃとによって積和演算を
実行する。丸め処理及び選択出力手段４３は外部からの
制御信号Ｒｏｕｎｄが“１”の場合に４０ビットデータ
を１６ビットに丸め、制御信号Ｐｏｓｉｔｉｏｎが示す
４０ビットレジスタ１における加数の位置に丸め処理し
たデータを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は信号処理プロセッサ
及びそれに用いる丸め機能付き積和演算器に関し、特に
信号処理プロセッサ等で使用する１６ビットデータの効
率の良い扱いを考慮した丸めつき積和演算回路に関す
る。
及びそれに用いる丸め機能付き積和演算器に関し、特に
信号処理プロセッサ等で使用する１６ビットデータの効
率の良い扱いを考慮した丸めつき積和演算回路に関す
る。
【０００２】
【従来の技術】信号処理プロセッサはメモリからデータ
を読込んで、加減算、論理演算、乗算といったさまざま
な演算を行う。特に、画像処理や音声処理等の信号処理
プログラム中に頻繁に現れる積和演算を１サイクルで実
行することができる積和演算器を搭載することによっ
て、信号処理プロセッサの処理性能を飛躍的に向上させ
ている。
を読込んで、加減算、論理演算、乗算といったさまざま
な演算を行う。特に、画像処理や音声処理等の信号処理
プログラム中に頻繁に現れる積和演算を１サイクルで実
行することができる積和演算器を搭載することによっ
て、信号処理プロセッサの処理性能を飛躍的に向上させ
ている。
【０００３】図６に従来の信号処理プロセッサにおける
実行ユニット、レジスタ、メモリの構成例を示す。図６
は「ＩＥＥＥ ＶＬＳＩ ＳＩＧＮＡＬ ＰＲＯＣＥＳ
ＳＩＮＧ，ＶＩ」（ｐｐ．９３−１０１ １９９３）
（以下、文献１とする）において紹介された信号処理プ
ロセッサを示している。
実行ユニット、レジスタ、メモリの構成例を示す。図６
は「ＩＥＥＥ ＶＬＳＩ ＳＩＧＮＡＬ ＰＲＯＣＥＳ
ＳＩＮＧ，ＶＩ」（ｐｐ．９３−１０１ １９９３）
（以下、文献１とする）において紹介された信号処理プ
ロセッサを示している。
【０００４】図６を参照すると、従来の信号処理プロセ
ッサは４０ビット幅のレジスタを８個持ち（以下、レジ
スタ５０とする）、積和演算器５２と、ＭＵＸ（マルチ
プレクサ）５３と、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａ
ｎｄ Ｌｏｇｉｃ Ｕｎｉｔ：算術及び論理演算器）５
４と、ＢＳＦＴ（バレルシフトユニット）５５と、Ｘメ
モリ５７ｘと、Ｙメモリ５７ｙとを備えている。以下、
Ｘメモリ５７ｘ及びＹメモリ５７ｙをメモリ５７ｘ，５
７ｙとする。
ッサは４０ビット幅のレジスタを８個持ち（以下、レジ
スタ５０とする）、積和演算器５２と、ＭＵＸ（マルチ
プレクサ）５３と、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａ
ｎｄ Ｌｏｇｉｃ Ｕｎｉｔ：算術及び論理演算器）５
４と、ＢＳＦＴ（バレルシフトユニット）５５と、Ｘメ
モリ５７ｘと、Ｙメモリ５７ｙとを備えている。以下、
Ｘメモリ５７ｘ及びＹメモリ５７ｙをメモリ５７ｘ，５
７ｙとする。
【０００５】メモリ５７ｘ，５７ｙとレジスタ５０とは
データバス５８ｘ，５８ｙによって接続されている。積
和演算器５２とＡＬＵ５４とＭＵＸ５３とＢＳＦＴ５５
とはレジスタ５０からの出力５１ａ〜５１ｃによって接
続されている。
データバス５８ｘ，５８ｙによって接続されている。積
和演算器５２とＡＬＵ５４とＭＵＸ５３とＢＳＦＴ５５
とはレジスタ５０からの出力５１ａ〜５１ｃによって接
続されている。
【０００６】積和演算器５２は積和演算を実行する。Ａ
ＬＵ５４はＭＵＸ５３によって選択された即値ｉｍｍ．
またはレジスタ５０の値を使用して算術または論理演算
を実行する。ＢＳＦＴ５５はＭＵＸ５３によって選択さ
れた即値ｉｍｍ．またはレジスタ５０の値を使用して算
術または論理シフトを実行する。
ＬＵ５４はＭＵＸ５３によって選択された即値ｉｍｍ．
またはレジスタ５０の値を使用して算術または論理演算
を実行する。ＢＳＦＴ５５はＭＵＸ５３によって選択さ
れた即値ｉｍｍ．またはレジスタ５０の値を使用して算
術または論理シフトを実行する。
【０００７】信号処理プログラムに頻繁に現れる積和演
算とは、 Ａ＝Ａ＋Ｂ×Ｃ ……（１） という乗算と加算とを行う演算である。
算とは、 Ａ＝Ａ＋Ｂ×Ｃ ……（１） という乗算と加算とを行う演算である。
【０００８】被乗数Ｂと乗数Ｃとの積を（１）式の右辺
の加数Ａに加算し、この結果を（１）式の左辺Ａとす
る。（１）式の右辺の加数Ａは多くの場合、繰返し実行
される積和演算の結果であるが、メモリから読込むこと
もある。また、式（１）の右辺の「＋」記号を「−」記
号に変えた演算も積和演算である。
の加数Ａに加算し、この結果を（１）式の左辺Ａとす
る。（１）式の右辺の加数Ａは多くの場合、繰返し実行
される積和演算の結果であるが、メモリから読込むこと
もある。また、式（１）の右辺の「＋」記号を「−」記
号に変えた演算も積和演算である。
【０００９】固定小数点の数値データを扱う一般的な積
和演算器においては実用性や経済性等の点から、（１）
式の右辺の被乗数Ｂ、乗数Ｃを１６ビット幅のデータと
することが多い。この場合、被乗数Ｂと乗数Ｃとの積は
最大で３２ビット幅のデータとなるので、（１）式の右
辺及び左辺Ａは３２ビット以上のデータ幅が必要であ
る。
和演算器においては実用性や経済性等の点から、（１）
式の右辺の被乗数Ｂ、乗数Ｃを１６ビット幅のデータと
することが多い。この場合、被乗数Ｂと乗数Ｃとの積は
最大で３２ビット幅のデータとなるので、（１）式の右
辺及び左辺Ａは３２ビット以上のデータ幅が必要であ
る。
【００１０】以上の理由から、積和演算の結果を保存す
るために、一般的な信号処理プロセッサでは３２ビット
以上の幅を持つレジスタを搭載している。このようなプ
ロセッサでレジスタに１６ビットデータを保持する時、
レジスタの１５〜０ビットあるいは３１〜１６ビットの
どちらかに置くことになる。
るために、一般的な信号処理プロセッサでは３２ビット
以上の幅を持つレジスタを搭載している。このようなプ
ロセッサでレジスタに１６ビットデータを保持する時、
レジスタの１５〜０ビットあるいは３１〜１６ビットの
どちらかに置くことになる。
【００１１】図６に示した従来の信号処理プロセッサで
（１）式の積和演算を実行する場合について、図７を参
照して説明する。図７は図６に示した信号処理プロセッ
サのレジスタ５０と積和演算器５２とに注目して積和演
算を実行する過程を示す図である。
（１）式の積和演算を実行する場合について、図７を参
照して説明する。図７は図６に示した信号処理プロセッ
サのレジスタ５０と積和演算器５２とに注目して積和演
算を実行する過程を示す図である。
【００１２】まず、プロセッサの外部に接続されたメモ
リから（１）式の右辺の被乗数Ｂをレジスタ５０２に、
乗数Ｃをレジスタ５０３に、加数Ａをレジスタ５０１に
それぞれ読込む。
リから（１）式の右辺の被乗数Ｂをレジスタ５０２に、
乗数Ｃをレジスタ５０３に、加数Ａをレジスタ５０１に
それぞれ読込む。
【００１３】被乗数Ｂ及び乗数Ｃはレジスタ５０２，５
０３の３１〜１６ビットまたは１５〜０ビットのどちら
にあってもよいが、ここでは、被乗数Ｂがレジスタ５０
２の３１〜１６ビットに、乗数Ｃがレジスタ５０３の１
５〜０ビットにあるものとする。加数Ａはレジスタの全
てのビットを使用する。図７において、レジスタ５０１
〜５０３の下に書かれた数字はビット位置を示す。
０３の３１〜１６ビットまたは１５〜０ビットのどちら
にあってもよいが、ここでは、被乗数Ｂがレジスタ５０
２の３１〜１６ビットに、乗数Ｃがレジスタ５０３の１
５〜０ビットにあるものとする。加数Ａはレジスタの全
てのビットを使用する。図７において、レジスタ５０１
〜５０３の下に書かれた数字はビット位置を示す。
【００１４】続いて、加数Ａを積和演算器のＡＣＣ（ア
キュームレータ）５２３に格納する。さらに、被乗数Ｂ
と乗数Ｃとを積和演算器５２内にある乗算器５２１に入
力し、これらの積を計算する。被乗数Ｂと乗数Ｃとの積
は加減算器（±）５２２によって、ＡＣＣ５２３内に格
納した加数Ａに加算される。最後に、加算結果はＡＣＣ
５２３に一旦格納され、積和演算器の出力５６を通じて
加数Ａが格納されていたレジスタ５０１に書戻される。
キュームレータ）５２３に格納する。さらに、被乗数Ｂ
と乗数Ｃとを積和演算器５２内にある乗算器５２１に入
力し、これらの積を計算する。被乗数Ｂと乗数Ｃとの積
は加減算器（±）５２２によって、ＡＣＣ５２３内に格
納した加数Ａに加算される。最後に、加算結果はＡＣＣ
５２３に一旦格納され、積和演算器の出力５６を通じて
加数Ａが格納されていたレジスタ５０１に書戻される。
【００１５】図６のような構成の信号処理プロセッサ上
で、１６ビットデータの加数をメモリから読込み、これ
に対してある積和演算を行って、その結果を再び１６ビ
ットデータとしてメモリに保存する処理を考える。つま
り、途中の演算結果は別にして、入出力データの幅を１
６ビットに統一した積和演算である。
で、１６ビットデータの加数をメモリから読込み、これ
に対してある積和演算を行って、その結果を再び１６ビ
ットデータとしてメモリに保存する処理を考える。つま
り、途中の演算結果は別にして、入出力データの幅を１
６ビットに統一した積和演算である。
【００１６】これはある積和演算の被乗数または乗数を
別の積和演算の加数として使うという処理を繰返し行う
場合に発生する。このような処理では加数、被乗数、乗
数が全て１６ビットデータとして扱われるので、これら
の値によっては演算結果がオーバフローする可能性があ
る。しかしながら、値の範囲を適切に選ぶことが可能な
場合にはオーバフローを起こさずに、演算を実行するこ
とが可能である。
別の積和演算の加数として使うという処理を繰返し行う
場合に発生する。このような処理では加数、被乗数、乗
数が全て１６ビットデータとして扱われるので、これら
の値によっては演算結果がオーバフローする可能性があ
る。しかしながら、値の範囲を適切に選ぶことが可能な
場合にはオーバフローを起こさずに、演算を実行するこ
とが可能である。
【００１７】図６に示した従来の信号処理プロセッサで
入出力データの幅を１６ビットに統一した積和演算を実
行する場合について、図８を参照して説明する。図８で
は図７と同様に、プロセッサの外部に接続されたメモリ
から被乗数Ｂをレジスタ５０２の３１〜１６ビットに、
乗数Ｃをレジスタ５０３の１５〜０ビットに、加数Ａを
レジスタ５０１の３１〜１６ビットにそれぞれ読込む。
入出力データの幅を１６ビットに統一した積和演算を実
行する場合について、図８を参照して説明する。図８で
は図７と同様に、プロセッサの外部に接続されたメモリ
から被乗数Ｂをレジスタ５０２の３１〜１６ビットに、
乗数Ｃをレジスタ５０３の１５〜０ビットに、加数Ａを
レジスタ５０１の３１〜１６ビットにそれぞれ読込む。
【００１８】ここで、１６ビットデータである加数Ａを
レジスタ５０１に読込む際に、Ａの符号が３９〜３２ビ
ットに挿入され、１５〜０ビットには“０”が挿入され
る。レジスタ５０１〜５０３にデータが格納された状態
を５０ｎとする。
レジスタ５０１に読込む際に、Ａの符号が３９〜３２ビ
ットに挿入され、１５〜０ビットには“０”が挿入され
る。レジスタ５０１〜５０３にデータが格納された状態
を５０ｎとする。
【００１９】次の状態５０ｎ１では積和演算が実行さ
れ、Ａ＋Ｂ×Ｃがレジスタ５０１に格納される。また、
状態５０ｎ２では積和演算の結果４０ビットをＡＬＵ５
４によって１６ビットに丸め、丸めた結果はレジスタ５
０１に格納される。最後に、丸めたデータをメモリに格
納する。
れ、Ａ＋Ｂ×Ｃがレジスタ５０１に格納される。また、
状態５０ｎ２では積和演算の結果４０ビットをＡＬＵ５
４によって１６ビットに丸め、丸めた結果はレジスタ５
０１に格納される。最後に、丸めたデータをメモリに格
納する。
【００２０】以上の処理においては二つの問題がある。
一つ目の問題はメモリから読込んだ加数Ａのデータ幅と
積和演算器５２が要求する加数のデータ幅との相違であ
る。加数Ａは１６ビット幅のデータであるから、積和演
算を行うためには４０ビットのデータ幅に拡張しなけれ
ばならない。したがって、同一レジスタ内に二つの１６
ビット加数を置くことができない。
一つ目の問題はメモリから読込んだ加数Ａのデータ幅と
積和演算器５２が要求する加数のデータ幅との相違であ
る。加数Ａは１６ビット幅のデータであるから、積和演
算を行うためには４０ビットのデータ幅に拡張しなけれ
ばならない。したがって、同一レジスタ内に二つの１６
ビット加数を置くことができない。
【００２１】二つ目の問題は積和演算器の演算結果のデ
ータ幅とメモリ格納時のデータ幅との相違である。従来
の信号処理プロセッサが備える積和演算器は４０ビット
のデータ幅をもつ演算結果を出力するので、１６ビット
幅のデータとしてメモリに格納する場合、４０ビットを
１６ビットに丸める必要がある。つまり、積和演算に加
えて、丸め処理を行わなければならない。
ータ幅とメモリ格納時のデータ幅との相違である。従来
の信号処理プロセッサが備える積和演算器は４０ビット
のデータ幅をもつ演算結果を出力するので、１６ビット
幅のデータとしてメモリに格納する場合、４０ビットを
１６ビットに丸める必要がある。つまり、積和演算に加
えて、丸め処理を行わなければならない。
【００２２】さらに、図６に示す従来の信号処理プロセ
ッサの性能向上を図るために、メモリとレジスタとの間
のバス幅を３２ビットに増やした場合を考えると、一つ
のデータバスから１６ビットデータを同時に二つ読込む
ことができる。
ッサの性能向上を図るために、メモリとレジスタとの間
のバス幅を３２ビットに増やした場合を考えると、一つ
のデータバスから１６ビットデータを同時に二つ読込む
ことができる。
【００２３】このような信号処理プロセッサにおいて、
再び入出力データの幅を１６ビットに統一した積和演算
について考えると、被乗数及び乗数は１６ビットデータ
であるから、３２ビットの転送能力を活かしてそれぞれ
を二つずつ同時に読込むことができる。読込まれた二つ
のデータはレジスタの３１〜１６ビットと１５〜０ビッ
トとに格納されるものとする。
再び入出力データの幅を１６ビットに統一した積和演算
について考えると、被乗数及び乗数は１６ビットデータ
であるから、３２ビットの転送能力を活かしてそれぞれ
を二つずつ同時に読込むことができる。読込まれた二つ
のデータはレジスタの３１〜１６ビットと１５〜０ビッ
トとに格納されるものとする。
【００２４】同様に、加数についても３２ビット転送に
よって二つのデータを同時にレジスタに読込むことが可
能である。しかしながら、これはうまく機能しない。な
ぜならば、１６ビットデータの加数はレジスタの３１〜
１６ビットにあって、１５〜０ビットは“０”でなけれ
ばならないからである。
よって二つのデータを同時にレジスタに読込むことが可
能である。しかしながら、これはうまく機能しない。な
ぜならば、１６ビットデータの加数はレジスタの３１〜
１６ビットにあって、１５〜０ビットは“０”でなけれ
ばならないからである。
【００２５】つまり、図８において、加数Ａが格納され
ているレジスタ５０１の１５〜０ビットに別の加数があ
る場合、そのままでは正しい演算を実行することができ
ないのである。したがって、加数は一つずつレジスタに
読込まなければならない。
ているレジスタ５０１の１５〜０ビットに別の加数があ
る場合、そのままでは正しい演算を実行することができ
ないのである。したがって、加数は一つずつレジスタに
読込まなければならない。
【００２６】３２ビット転送を使用して加数を同一のレ
ジスタに二つ読込んだ場合には、レジスタ・レジスタ間
転送またはシフト等を用いて、別のレジスタに一つずつ
データを格納しなければならない。メモリ・レジスタ間
の転送命令は半分にすることができても、レジスタ・レ
ジスタ間の転送が必要となるので、この場合、メモリ・
レジスタ間の３２ビット転送能力が活かされないことに
なる。
ジスタに二つ読込んだ場合には、レジスタ・レジスタ間
転送またはシフト等を用いて、別のレジスタに一つずつ
データを格納しなければならない。メモリ・レジスタ間
の転送命令は半分にすることができても、レジスタ・レ
ジスタ間の転送が必要となるので、この場合、メモリ・
レジスタ間の３２ビット転送能力が活かされないことに
なる。
【００２７】
【発明が解決しようとする課題】上述した従来の信号処
理プロセッサでは、上記のように、１６ビットデータの
扱いに問題を抱えている。一つは、入出力データの幅を
１６ビットに統一した積和演算において、余分な資源を
消費してしまうことである。加数の１６ビットデータは
積和演算器の要求するデータ幅に合わせるためにレジス
タの幅に拡張して格納しなければならない。
理プロセッサでは、上記のように、１６ビットデータの
扱いに問題を抱えている。一つは、入出力データの幅を
１６ビットに統一した積和演算において、余分な資源を
消費してしまうことである。加数の１６ビットデータは
積和演算器の要求するデータ幅に合わせるためにレジス
タの幅に拡張して格納しなければならない。
【００２８】さらに、積和演算の結果はレジスタの幅と
同じデータ幅になっているので、１６ビットのデータに
するためには丸め処理が必要である。さらに、この問題
によって、メモリ・レジスタ間の転送効率向上が期待で
きないという問題が引き起こされる。
同じデータ幅になっているので、１６ビットのデータに
するためには丸め処理が必要である。さらに、この問題
によって、メモリ・レジスタ間の転送効率向上が期待で
きないという問題が引き起こされる。
【００２９】例えば、メモリ・レジスタ間の転送能力を
１６ビットの倍の３２ビット幅に拡大したとしても、１
６ビットの加数データを複数個同時にレジスタに読込
み、効率よく演算するためにはレジスタ・レジスタ間で
の加数データの転送が不可欠である。したがって、演算
を実行するまでに必要なメモリ・レジスタ間のデータ転
送において、効率の向上は期待できない。
１６ビットの倍の３２ビット幅に拡大したとしても、１
６ビットの加数データを複数個同時にレジスタに読込
み、効率よく演算するためにはレジスタ・レジスタ間で
の加数データの転送が不可欠である。したがって、演算
を実行するまでに必要なメモリ・レジスタ間のデータ転
送において、効率の向上は期待できない。
【００３０】そこで、本発明の目的は上記の問題点を解
消し、１６ビットデータの効率の良い扱いを考慮した信
号処理プロセッサ及びそれに用いる丸め機能付き積和演
算器を提供することにある。さらに詳しく言うと、レジ
スタの中での加数の位置を考慮した１６ビットの積和演
算を実行可能な信号処理プロセッサ及びそれに用いる丸
め機能付き積和演算器を提供することにある。
消し、１６ビットデータの効率の良い扱いを考慮した信
号処理プロセッサ及びそれに用いる丸め機能付き積和演
算器を提供することにある。さらに詳しく言うと、レジ
スタの中での加数の位置を考慮した１６ビットの積和演
算を実行可能な信号処理プロセッサ及びそれに用いる丸
め機能付き積和演算器を提供することにある。
【００３１】
【課題を解決するための手段】本発明による信号処理プ
ロセッサは、加数と被乗数と乗数との積和演算を行う積
和演算器からなる丸め機能付き積和演算器を含む信号処
理プロセッサであって、前記丸め機能付き積和演算器に
接続されたレジスタを備え、前記丸め機能付き積和演算
器は、前記レジスタ内の異なる位置から入力される加数
を選択的に入力する選択入力手段と、前記選択入力手段
で選択的に入力される加数に基づいた前記積和演算器の
積和演算結果に対してデータ幅の大きなデータをデータ
幅の小さなデータへ変換する丸め処理を行う丸め処理手
段と、前記丸め処理手段で丸め処理された前記積和演算
結果を前記レジスタ内の異なる位置に選択的に出力する
選択出力手段とを具備している。
ロセッサは、加数と被乗数と乗数との積和演算を行う積
和演算器からなる丸め機能付き積和演算器を含む信号処
理プロセッサであって、前記丸め機能付き積和演算器に
接続されたレジスタを備え、前記丸め機能付き積和演算
器は、前記レジスタ内の異なる位置から入力される加数
を選択的に入力する選択入力手段と、前記選択入力手段
で選択的に入力される加数に基づいた前記積和演算器の
積和演算結果に対してデータ幅の大きなデータをデータ
幅の小さなデータへ変換する丸め処理を行う丸め処理手
段と、前記丸め処理手段で丸め処理された前記積和演算
結果を前記レジスタ内の異なる位置に選択的に出力する
選択出力手段とを具備している。
【００３２】本発明による丸め機能付き積和演算器は、
加数と被乗数と乗数との積和演算を行う積和演算器から
なる丸め機能付き積和演算器であって、外部に接続され
たレジスタ内の異なる位置から入力される加数を選択的
に入力する選択入力手段と、前記選択入力手段で選択的
に入力される加数に基づいた前記積和演算器の積和演算
結果に対してデータ幅の大きなデータをデータ幅の小さ
なデータへ変換する丸め処理を行う丸め処理手段と、前
記丸め処理手段で丸め処理された前記積和演算結果を前
記レジスタ内の異なる位置に選択的に出力する選択出力
手段とを備えている。
加数と被乗数と乗数との積和演算を行う積和演算器から
なる丸め機能付き積和演算器であって、外部に接続され
たレジスタ内の異なる位置から入力される加数を選択的
に入力する選択入力手段と、前記選択入力手段で選択的
に入力される加数に基づいた前記積和演算器の積和演算
結果に対してデータ幅の大きなデータをデータ幅の小さ
なデータへ変換する丸め処理を行う丸め処理手段と、前
記丸め処理手段で丸め処理された前記積和演算結果を前
記レジスタ内の異なる位置に選択的に出力する選択出力
手段とを備えている。
【００３３】すなわち、本発明の丸め機能付き積和演算
器は、選択入力及び拡張手段と、丸め及び選択出力手段
と、積和演算器とを備える。丸め機能付き積和演算器は
制御信号Ｒｏｕｎｄ，Ｐｏｓｉｔｉｏｎによってその動
作を決定する。制御信号Ｒｏｕｎｄが“０”の場合、本
発明の丸め機能付き積和演算器は従来の積和演算器とし
て動作する。
器は、選択入力及び拡張手段と、丸め及び選択出力手段
と、積和演算器とを備える。丸め機能付き積和演算器は
制御信号Ｒｏｕｎｄ，Ｐｏｓｉｔｉｏｎによってその動
作を決定する。制御信号Ｒｏｕｎｄが“０”の場合、本
発明の丸め機能付き積和演算器は従来の積和演算器とし
て動作する。
【００３４】制御信号Ｒｏｕｎｄが“１”の場合、本発
明の丸め機能付き積和演算器の動作は制御信号Ｐｏｓｉ
ｔｉｏｎによって異なる。選択入力及び拡張手段は外部
に接続されたレジスタにおける１６ビットデータである
加数の位置を制御信号Ｐｏｓｉｔｉｏｎで与えることに
よって、加数を積和演算器が要求するデータ幅に拡張す
る。
明の丸め機能付き積和演算器の動作は制御信号Ｐｏｓｉ
ｔｉｏｎによって異なる。選択入力及び拡張手段は外部
に接続されたレジスタにおける１６ビットデータである
加数の位置を制御信号Ｐｏｓｉｔｉｏｎで与えることに
よって、加数を積和演算器が要求するデータ幅に拡張す
る。
【００３５】丸め及び選択出力手段は積和演算の結果と
して得られるレジスタ幅のデータを１６ビットに丸め処
理した後、制御信号Ｐｏｓｉｔｉｏｎが示すレジスタに
おける加数の位置に丸め処理したデータを出力する。
して得られるレジスタ幅のデータを１６ビットに丸め処
理した後、制御信号Ｐｏｓｉｔｉｏｎが示すレジスタに
おける加数の位置に丸め処理したデータを出力する。
【００３６】このような構成によって、丸め機能付き積
和演算器の外部に接続された３２ビット以上の幅をもつ
レジスタ内の３１〜１６ビットあるいは１５〜０ビット
にある１６ビット幅の加数に対して、互いに影響を与え
ずに丸め付き積和演算を実行することが可能となる。
和演算器の外部に接続された３２ビット以上の幅をもつ
レジスタ内の３１〜１６ビットあるいは１５〜０ビット
にある１６ビット幅の加数に対して、互いに影響を与え
ずに丸め付き積和演算を実行することが可能となる。
【００３７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
の構成を示すブロック図である。同図において、丸め機
能付き積和演算器４は１６ビットデータの効率の良い扱
いを考慮した丸め機能付き積和演算器である。さらに詳
しく言うと、３２ビット以上の幅をもつレジスタ１内に
二つの別々の１６ビットデータがある場合に、互いのデ
ータに影響を与えないような積和演算が実行可能な改良
された丸め機能付き積和演算器である。
て図面を参照して説明する。図１は本発明の実施の形態
の構成を示すブロック図である。同図において、丸め機
能付き積和演算器４は１６ビットデータの効率の良い扱
いを考慮した丸め機能付き積和演算器である。さらに詳
しく言うと、３２ビット以上の幅をもつレジスタ１内に
二つの別々の１６ビットデータがある場合に、互いのデ
ータに影響を与えないような積和演算が実行可能な改良
された丸め機能付き積和演算器である。
【００３８】丸め機能付き積和演算器４は外部にレジス
タを接続して動作させる。丸め機能付き積和演算器４は
外部のレジスタから加数、被乗数、乗数の三つのデータ
を取込む。また、丸め機能付き積和演算器４は演算の結
果を書出す出力を三つ備えている。さらに、丸め機能付
き積和演算器４は演算の動作を決定する制御信号を二つ
持つ。
タを接続して動作させる。丸め機能付き積和演算器４は
外部のレジスタから加数、被乗数、乗数の三つのデータ
を取込む。また、丸め機能付き積和演算器４は演算の結
果を書出す出力を三つ備えている。さらに、丸め機能付
き積和演算器４は演算の動作を決定する制御信号を二つ
持つ。
【００３９】加数は丸め機能付き積和演算器４の外部に
接続された４０ビットレジスタ１の３１〜１６ビットあ
るいは１５〜０ビットに格納されている。被乗数及び乗
数は外部のレジスタに格納されており、丸め機能付き積
和演算器４に入力される。
接続された４０ビットレジスタ１の３１〜１６ビットあ
るいは１５〜０ビットに格納されている。被乗数及び乗
数は外部のレジスタに格納されており、丸め機能付き積
和演算器４に入力される。
【００４０】図１では加数が格納されている４０ビット
レジスタ１のみを示し、被乗数や乗数が格納されている
レジスタは示していない。４０ビットレジスタ１に格納
されたデータは１５〜０ビットが入力データ４６Ｌ、３
１〜１６ビットが入力データ４６Ｈ、３９〜３２ビット
が入力データ４６Ｅとして丸め機能付き積和演算器４に
入力される。また、被乗数は１６ビットデータ４５、乗
数は１６ビットデータ４４として丸め機能付き積和演算
器４へ入力される。
レジスタ１のみを示し、被乗数や乗数が格納されている
レジスタは示していない。４０ビットレジスタ１に格納
されたデータは１５〜０ビットが入力データ４６Ｌ、３
１〜１６ビットが入力データ４６Ｈ、３９〜３２ビット
が入力データ４６Ｅとして丸め機能付き積和演算器４に
入力される。また、被乗数は１６ビットデータ４５、乗
数は１６ビットデータ４４として丸め機能付き積和演算
器４へ入力される。
【００４１】加数と被乗数と乗数との積和演算及び丸め
処理の結果は出力４７Ｌ，４７Ｈ，４７Ｅとして４０ビ
ットレジスタ１へ書戻される。出力４７Ｌ，４７Ｈは１
６ビットデータであり、出力４７Ｅは８ビットデータで
ある。出力４７Ｌは４０ビットレジスタ１の１５〜０ビ
ットへ、出力４７Ｈは４０ビットレジスタ１の３１〜１
６ビットへ、出力４７Ｅは４０ビットレジスタ１の３９
〜３２ビットへそれぞれ出力される。
処理の結果は出力４７Ｌ，４７Ｈ，４７Ｅとして４０ビ
ットレジスタ１へ書戻される。出力４７Ｌ，４７Ｈは１
６ビットデータであり、出力４７Ｅは８ビットデータで
ある。出力４７Ｌは４０ビットレジスタ１の１５〜０ビ
ットへ、出力４７Ｈは４０ビットレジスタ１の３１〜１
６ビットへ、出力４７Ｅは４０ビットレジスタ１の３９
〜３２ビットへそれぞれ出力される。
【００４２】丸め機能付き積和演算器４の動作を制御す
るのは二つの制御信号Ｒｏｕｎｄ，Ｐｏｓｉｔｉｏｎで
ある。制御信号Ｐｏｓｉｔｉｏｎは４０ビットレジスタ
１における加数の位置を示す信号である。加数が４０ビ
ットレジスタ１の３１〜１６ビットにある場合に制御信
号Ｐｏｓｉｔｉｏｎ＝１、１５〜０ビットにある場合に
制御信号Ｐｏｓｉｔｉｏｎ＝０とする。
るのは二つの制御信号Ｒｏｕｎｄ，Ｐｏｓｉｔｉｏｎで
ある。制御信号Ｐｏｓｉｔｉｏｎは４０ビットレジスタ
１における加数の位置を示す信号である。加数が４０ビ
ットレジスタ１の３１〜１６ビットにある場合に制御信
号Ｐｏｓｉｔｉｏｎ＝１、１５〜０ビットにある場合に
制御信号Ｐｏｓｉｔｉｏｎ＝０とする。
【００４３】制御信号Ｒｏｕｎｄは丸め機能付き積和演
算器４において丸め処理を行うかどうかを決める信号で
ある。ここで、丸め処理とはデータ幅の大きなデータを
データ幅の小さなデータへ変換する操作である。この逆
の操作、つまりデータ幅の小さなデータをデータ幅の大
きなデータへ変換する操作を拡張処理と呼ぶことにす
る。丸め処理を行う場合は制御信号Ｒｏｕｎｄ＝１、丸
め処理を行わない場合は制御信号Ｒｏｕｎｄ＝０とす
る。
算器４において丸め処理を行うかどうかを決める信号で
ある。ここで、丸め処理とはデータ幅の大きなデータを
データ幅の小さなデータへ変換する操作である。この逆
の操作、つまりデータ幅の小さなデータをデータ幅の大
きなデータへ変換する操作を拡張処理と呼ぶことにす
る。丸め処理を行う場合は制御信号Ｒｏｕｎｄ＝１、丸
め処理を行わない場合は制御信号Ｒｏｕｎｄ＝０とす
る。
【００４４】さらに、図１の丸め機能付き積和演算器４
の内部構成について説明する。丸め機能付き積和演算器
４は積和演算器４１と、選択入力及び拡張手段４２と、
丸め及び選択出力手段４３とからなる。
の内部構成について説明する。丸め機能付き積和演算器
４は積和演算器４１と、選択入力及び拡張手段４２と、
丸め及び選択出力手段４３とからなる。
【００４５】選択入力及び拡張手段４２はレジスタ１か
らの入力データ４６Ｅ，４６Ｈ，４６Ｌからデータを選
択して拡張し、４０ビットデータを出力する。また、選
択入力及び拡張手段４２は制御信号Ｐｏｓｉｔｉｏｎ，
Ｒｏｕｎｄによって制御される。積和演算器４１は選択
入力及び拡張手段４２によって得られる加数と乗数４４
と被乗数４５とによる積和演算を実行する。
らの入力データ４６Ｅ，４６Ｈ，４６Ｌからデータを選
択して拡張し、４０ビットデータを出力する。また、選
択入力及び拡張手段４２は制御信号Ｐｏｓｉｔｉｏｎ，
Ｒｏｕｎｄによって制御される。積和演算器４１は選択
入力及び拡張手段４２によって得られる加数と乗数４４
と被乗数４５とによる積和演算を実行する。
【００４６】丸め及び選択出力手段４３は積和演算器４
１の出力を４０ビットから１６ビットへ丸めて、４０ビ
ットレジスタ１の指定された位置へ出力する。また、丸
め及び選択出力手段４３は制御信号Ｐｏｓｉｔｉｏｎ，
Ｒｏｕｎｄによって制御される。
１の出力を４０ビットから１６ビットへ丸めて、４０ビ
ットレジスタ１の指定された位置へ出力する。また、丸
め及び選択出力手段４３は制御信号Ｐｏｓｉｔｉｏｎ，
Ｒｏｕｎｄによって制御される。
【００４７】本発明の丸め機能付き積和演算器４は従来
の積和演算器４１に、選択入力及び拡張手段４２と丸め
及び選択出力手段４３とを加えることによって１６ビッ
トデータの扱いを改善したものである。
の積和演算器４１に、選択入力及び拡張手段４２と丸め
及び選択出力手段４３とを加えることによって１６ビッ
トデータの扱いを改善したものである。
【００４８】次に、図１を参照して本発明の丸め機能付
き積和演算器４の動作について説明する。選択入力及び
拡張手段４２は４０ビットレジスタ１から入力される入
力データ４６Ｅ，４６Ｈ，４６Ｌに基づいて４０ビット
データ４８を構成する。これは制御信号Ｒｏｕｎｄ，Ｐ
ｏｓｉｔｉｏｎによって制御される。
き積和演算器４の動作について説明する。選択入力及び
拡張手段４２は４０ビットレジスタ１から入力される入
力データ４６Ｅ，４６Ｈ，４６Ｌに基づいて４０ビット
データ４８を構成する。これは制御信号Ｒｏｕｎｄ，Ｐ
ｏｓｉｔｉｏｎによって制御される。
【００４９】制御信号Ｒｏｕｎｄが“０”の場合は丸め
処理を行わないので、丸め機能付き積和演算器４は従来
の積和演算器と同じ演算結果が得られるように動作しな
ければならない。この時、４０ビットレジスタ１から入
力される入力データ４６Ｅ，４６Ｈ，４６Ｌはそのまま
４０ビットデータとして積和演算器４１へ出力される。
処理を行わないので、丸め機能付き積和演算器４は従来
の積和演算器と同じ演算結果が得られるように動作しな
ければならない。この時、４０ビットレジスタ１から入
力される入力データ４６Ｅ，４６Ｈ，４６Ｌはそのまま
４０ビットデータとして積和演算器４１へ出力される。
【００５０】一方、制御信号Ｒｏｕｎｄが“１”の場合
は制御信号Ｐｏｓｉｔｉｏｎによって動作が異なる。制
御信号Ｒｏｕｎｄが“１”で、制御信号Ｐｏｓｉｔｉｏ
ｎが“０”の場合には、加数が４０ビットレジスタ１の
１５〜０ビットにあるものとして処理を行う。この場
合、４０ビットレジスタ１の１５〜０ビットにある加数
４６Ｌを４０ビットに拡張して積和演算器４１へ出力す
る。
は制御信号Ｐｏｓｉｔｉｏｎによって動作が異なる。制
御信号Ｒｏｕｎｄが“１”で、制御信号Ｐｏｓｉｔｉｏ
ｎが“０”の場合には、加数が４０ビットレジスタ１の
１５〜０ビットにあるものとして処理を行う。この場
合、４０ビットレジスタ１の１５〜０ビットにある加数
４６Ｌを４０ビットに拡張して積和演算器４１へ出力す
る。
【００５１】制御信号Ｒｏｕｎｄが“１”で、制御信号
Ｐｏｓｉｔｉｏｎが“１”の場合には、加数が４０ビッ
トレジスタ１の３１〜１６ビットにあるものとして処理
を行う。この場合、４０ビットレジスタ１の３１〜１６
ビットにある加数４６Ｈを４０ビットに拡張して積和演
算器４１へ出力する。
Ｐｏｓｉｔｉｏｎが“１”の場合には、加数が４０ビッ
トレジスタ１の３１〜１６ビットにあるものとして処理
を行う。この場合、４０ビットレジスタ１の３１〜１６
ビットにある加数４６Ｈを４０ビットに拡張して積和演
算器４１へ出力する。
【００５２】積和演算器４１は１６ビットデータ４４，
４５の積を計算し、これを４０ビットデータ４８に加算
した結果を、同じく４０ビットデータ４９として出力す
る。最後に、丸め及び選択出力手段４３は積和演算器４
１で計算された積和演算の結果である４０ビットデータ
４９に丸め処理を行って、１６ビットデータとして４０
ビットレジスタ１へ出力する。ここで、丸め処理を行う
かどうかは制御信号Ｒｏｕｎｄによって決定する。丸め
た１６ビットデータを４０ビットレジスタ１のどの部分
に出力するかは制御信号Ｐｏｓｉｔｉｏｎによって決定
する。制御信号Ｒｏｕｎｄが“０”の場合には丸め処理
を行わずに４０ビットデータ４９を出力４７Ｅ，４７
Ｈ，４７Ｌにわけてレジスタ１へ出力する。
４５の積を計算し、これを４０ビットデータ４８に加算
した結果を、同じく４０ビットデータ４９として出力す
る。最後に、丸め及び選択出力手段４３は積和演算器４
１で計算された積和演算の結果である４０ビットデータ
４９に丸め処理を行って、１６ビットデータとして４０
ビットレジスタ１へ出力する。ここで、丸め処理を行う
かどうかは制御信号Ｒｏｕｎｄによって決定する。丸め
た１６ビットデータを４０ビットレジスタ１のどの部分
に出力するかは制御信号Ｐｏｓｉｔｉｏｎによって決定
する。制御信号Ｒｏｕｎｄが“０”の場合には丸め処理
を行わずに４０ビットデータ４９を出力４７Ｅ，４７
Ｈ，４７Ｌにわけてレジスタ１へ出力する。
【００５３】制御信号Ｒｏｕｎｄが“１”で、制御信号
Ｐｏｓｉｔｉｏｎが“０”の場合には加数が４０ビット
レジスタ１の１５〜０ビットにあるので、４０ビットデ
ータ４９に丸め処理を施して１６ビットデータとし、こ
れを出力４７Ｌとして４０ビットレジスタ１の１５〜０
ビットに出力する。この時、出力４７Ｈ，４７Ｅは動作
しないので、４０ビットレジスタ１の３９〜１６ビット
は変化しない。
Ｐｏｓｉｔｉｏｎが“０”の場合には加数が４０ビット
レジスタ１の１５〜０ビットにあるので、４０ビットデ
ータ４９に丸め処理を施して１６ビットデータとし、こ
れを出力４７Ｌとして４０ビットレジスタ１の１５〜０
ビットに出力する。この時、出力４７Ｈ，４７Ｅは動作
しないので、４０ビットレジスタ１の３９〜１６ビット
は変化しない。
【００５４】制御信号Ｒｏｕｎｄが“１”で、制御信号
Ｐｏｓｉｔｉｏｎが“１”の場合には加数が４０ビット
レジスタ１の３１〜１６ビットにあるので、４０ビット
データ４９に丸め処理を施して１６ビットデータとし、
これを出力４７Ｈとして４０ビットレジスタ１の３１〜
１６ビットに出力する。この時、出力４７Ｌ，４７Ｅは
動作しないので、４０ビットレジスタ１の３９〜３２ビ
ット及び１５〜０ビットは変化しない。
Ｐｏｓｉｔｉｏｎが“１”の場合には加数が４０ビット
レジスタ１の３１〜１６ビットにあるので、４０ビット
データ４９に丸め処理を施して１６ビットデータとし、
これを出力４７Ｈとして４０ビットレジスタ１の３１〜
１６ビットに出力する。この時、出力４７Ｌ，４７Ｅは
動作しないので、４０ビットレジスタ１の３９〜３２ビ
ット及び１５〜０ビットは変化しない。
【００５５】図２は図１の選択入力及び拡張手段４２の
動作を示す図である。この図２を参照して選択入力及び
拡張手段４２の動作について説明する。選択入力及び拡
張手段４２の目的は丸め処理の有無、積和演算に必要な
加数の４０ビットレジスタ１における位置を考慮し、４
０ビットレジスタ１から４０ビットデータを作成するこ
とである。
動作を示す図である。この図２を参照して選択入力及び
拡張手段４２の動作について説明する。選択入力及び拡
張手段４２の目的は丸め処理の有無、積和演算に必要な
加数の４０ビットレジスタ１における位置を考慮し、４
０ビットレジスタ１から４０ビットデータを作成するこ
とである。
【００５６】選択入力及び拡張手段４２における丸め処
理の有無は制御信号Ｒｏｕｎｄによって決定し、加数の
４０ビットレジスタ１における位置は制御信号Ｐｏｓｉ
ｔｉｏｎによって決定する。
理の有無は制御信号Ｒｏｕｎｄによって決定し、加数の
４０ビットレジスタ１における位置は制御信号Ｐｏｓｉ
ｔｉｏｎによって決定する。
【００５７】例えば、制御信号Ｒｏｕｎｄが“０”であ
る場合、制御信号Ｐｏｓｉｔｉｏｎが何であろうと、４
０ビットレジスタ１から入力された入力データ４６Ｅ，
４６Ｈ，４６Ｌによって４０ビットデータ４８を構成し
て出力する。この場合、１６ビットデータ４６Ｌは４０
ビットデータ４８の１５〜０ビット、１６ビットデータ
４６Ｈは同じく４０ビットデータ４８の３１〜１６ビッ
ト、８ビットデータ４６Ｅは同じく４０ビットデータ４
８の３９〜３２ビットとなる。
る場合、制御信号Ｐｏｓｉｔｉｏｎが何であろうと、４
０ビットレジスタ１から入力された入力データ４６Ｅ，
４６Ｈ，４６Ｌによって４０ビットデータ４８を構成し
て出力する。この場合、１６ビットデータ４６Ｌは４０
ビットデータ４８の１５〜０ビット、１６ビットデータ
４６Ｈは同じく４０ビットデータ４８の３１〜１６ビッ
ト、８ビットデータ４６Ｅは同じく４０ビットデータ４
８の３９〜３２ビットとなる。
【００５８】一方、制御信号Ｒｏｕｎｄが“１”である
場合には、制御信号Ｐｏｓｉｔｉｏｎによって動作が異
なる。制御信号Ｒｏｕｎｄが“１”でかつ制御信号Ｐｏ
ｓｉｔｉｏｎが“０”である場合、加数は４０ビットレ
ジスタ１の１５〜０ビットにある。そこで、４０ビット
レジスタ１の１５〜０ビットにある１６ビットデータ４
６Ｌを４０ビット幅のデータへ拡張し、４０ビットデー
タ４８とする。
場合には、制御信号Ｐｏｓｉｔｉｏｎによって動作が異
なる。制御信号Ｒｏｕｎｄが“１”でかつ制御信号Ｐｏ
ｓｉｔｉｏｎが“０”である場合、加数は４０ビットレ
ジスタ１の１５〜０ビットにある。そこで、４０ビット
レジスタ１の１５〜０ビットにある１６ビットデータ４
６Ｌを４０ビット幅のデータへ拡張し、４０ビットデー
タ４８とする。
【００５９】制御信号Ｒｏｕｎｄが“１”でかつ制御信
号Ｐｏｓｉｔｉｏｎが“１”である場合、加数は４０ビ
ットレジスタ１の３１〜１６ビットにある。そこで、４
０ビットレジスタ１の３１〜１６ビットにある１６ビッ
トデータ４６Ｈを４０ビット幅のデータへ拡張し、４０
ビットデータ４８とする。
号Ｐｏｓｉｔｉｏｎが“１”である場合、加数は４０ビ
ットレジスタ１の３１〜１６ビットにある。そこで、４
０ビットレジスタ１の３１〜１６ビットにある１６ビッ
トデータ４６Ｈを４０ビット幅のデータへ拡張し、４０
ビットデータ４８とする。
【００６０】固定小数点データの場合、１６ビットデー
タ４６Ｌまたは１６ビットデータ４６Ｈから４０ビット
データ４８への拡張は次のようにして行う。まず、拡張
する１６ビットデータを４０ビットデータ４８の３１〜
１６ビットとする。
タ４６Ｌまたは１６ビットデータ４６Ｈから４０ビット
データ４８への拡張は次のようにして行う。まず、拡張
する１６ビットデータを４０ビットデータ４８の３１〜
１６ビットとする。
【００６１】さらに、拡張する１６ビットデータの符号
ビットを取出し、その符号ビットを４０ビットデータ４
８の３９〜３２ビットとする。通常、符号ビットは１ビ
ットの情報であるから、４０ビットデータ４８の３９〜
３２ビットには符号ビットが繰返し挿入される。最後
に、４０ビットデータ４８の１５〜０ビットに０を挿入
する。
ビットを取出し、その符号ビットを４０ビットデータ４
８の３９〜３２ビットとする。通常、符号ビットは１ビ
ットの情報であるから、４０ビットデータ４８の３９〜
３２ビットには符号ビットが繰返し挿入される。最後
に、４０ビットデータ４８の１５〜０ビットに０を挿入
する。
【００６２】図３は図１の丸め及び選択出力手段４３の
動作を示す図である。この図３を参照して丸め及び選択
出力手段４３の動作について説明する。丸め及び選択出
力手段４３へは積和演算器４１から演算結果４９が入力
される。
動作を示す図である。この図３を参照して丸め及び選択
出力手段４３の動作について説明する。丸め及び選択出
力手段４３へは積和演算器４１から演算結果４９が入力
される。
【００６３】丸め及び選択出力手段４３の目的は丸め処
理の有無、積和演算に使用した加数の４０ビットレジス
タ１における位置を考慮し、入力４０ビットデータ４９
を４０ビットレジスタ１へ出力することである。
理の有無、積和演算に使用した加数の４０ビットレジス
タ１における位置を考慮し、入力４０ビットデータ４９
を４０ビットレジスタ１へ出力することである。
【００６４】丸め及び選択出力手段４３における丸め処
理の有無は制御信号Ｒｏｕｎｄによって決定し、加数の
レジスタ１における位置は制御信号Ｐｏｓｉｔｉｏｎに
よって決定する。
理の有無は制御信号Ｒｏｕｎｄによって決定し、加数の
レジスタ１における位置は制御信号Ｐｏｓｉｔｉｏｎに
よって決定する。
【００６５】例えば、制御信号Ｒｏｕｎｄが“０”であ
る場合、制御信号Ｐｏｓｉｔｉｏｎが何であろうと、丸
め処理を行わずに入力４０ビットデータ４９をそのまま
４０ビットレジスタ１へ出力する。
る場合、制御信号Ｐｏｓｉｔｉｏｎが何であろうと、丸
め処理を行わずに入力４０ビットデータ４９をそのまま
４０ビットレジスタ１へ出力する。
【００６６】この時、１６ビット出力データ４７Ｌは入
力４０ビットデータ４９の１５〜０ビット、１６ビット
出力データ４７Ｈは同じく入力４０ビットデータ４９の
３１〜１６ビット、８ビット出力データ４７Ｅは同じく
入力４０ビットデータ４９の３９〜３２ビットとなる。
力４０ビットデータ４９の１５〜０ビット、１６ビット
出力データ４７Ｈは同じく入力４０ビットデータ４９の
３１〜１６ビット、８ビット出力データ４７Ｅは同じく
入力４０ビットデータ４９の３９〜３２ビットとなる。
【００６７】一方、制御信号Ｒｏｕｎｄが“１”である
場合、制御信号Ｐｏｓｉｔｉｏｎによって動作が異な
る。制御信号Ｒｏｕｎｄが“１”でかつ制御信号Ｐｏｓ
ｉｔｉｏｎが“０”である場合、加数は４０ビットレジ
スタ１の１５〜０ビットにある。そこで、丸め及び選択
出力手段４３は入力４０ビットデータ４９に丸め処理を
行って１６ビットデータとし、これを出力４７Ｌとす
る。これは４０ビットレジスタ１の１５〜０ビットに書
込まれる。この時、出力４７Ｈ及び出力４７Ｅは何も出
力しない。
場合、制御信号Ｐｏｓｉｔｉｏｎによって動作が異な
る。制御信号Ｒｏｕｎｄが“１”でかつ制御信号Ｐｏｓ
ｉｔｉｏｎが“０”である場合、加数は４０ビットレジ
スタ１の１５〜０ビットにある。そこで、丸め及び選択
出力手段４３は入力４０ビットデータ４９に丸め処理を
行って１６ビットデータとし、これを出力４７Ｌとす
る。これは４０ビットレジスタ１の１５〜０ビットに書
込まれる。この時、出力４７Ｈ及び出力４７Ｅは何も出
力しない。
【００６８】制御信号Ｒｏｕｎｄが“１”でかつ制御信
号Ｐｏｓｉｔｉｏｎが“１”である場合、加数は４０ビ
ットレジスタ１の３１〜１６ビットにある。そこで、丸
め及び選択出力手段４３は入力４０ビットデータ４９に
丸め処理を行って１６ビットデータとし、これを出力４
７Ｈとする。これは４０ビットレジスタ１の３１〜１６
ビットに書込まれる。この時、出力４７Ｌ及び出力４７
Ｅは何も出力しない。
号Ｐｏｓｉｔｉｏｎが“１”である場合、加数は４０ビ
ットレジスタ１の３１〜１６ビットにある。そこで、丸
め及び選択出力手段４３は入力４０ビットデータ４９に
丸め処理を行って１６ビットデータとし、これを出力４
７Ｈとする。これは４０ビットレジスタ１の３１〜１６
ビットに書込まれる。この時、出力４７Ｌ及び出力４７
Ｅは何も出力しない。
【００６９】尚、本発明の実施の形態では４０ビットレ
ジスタ１のデータ幅が４０ビットの場合について述べた
が、そのデータ幅が３２ビットの場合にも適用可能であ
る。その場合、入力４６Ｅと出力４７Ｅとが不要とな
る。
ジスタ１のデータ幅が４０ビットの場合について述べた
が、そのデータ幅が３２ビットの場合にも適用可能であ
る。その場合、入力４６Ｅと出力４７Ｅとが不要とな
る。
【００７０】さらに、本発明の実施の形態ではレジスタ
幅とデータサイズとを変えることで、Ｍビット幅のレジ
スタで、Ｎ≦Ｍ／２なるＮビットのデータを扱うように
修正することも可能である。この場合、図１において、
１はＭビット幅のレジスタ、２，３，４４，４５，４６
Ｈ，４６Ｌ，４７Ｈ，４７ＬはＮビット幅のデータ、４
６Ｅ，４７ＥはＭ−２Ｎビット幅のデータ、４８，４９
はＭビット幅のデータとなる。
幅とデータサイズとを変えることで、Ｍビット幅のレジ
スタで、Ｎ≦Ｍ／２なるＮビットのデータを扱うように
修正することも可能である。この場合、図１において、
１はＭビット幅のレジスタ、２，３，４４，４５，４６
Ｈ，４６Ｌ，４７Ｈ，４７ＬはＮビット幅のデータ、４
６Ｅ，４７ＥはＭ−２Ｎビット幅のデータ、４８，４９
はＭビット幅のデータとなる。
【００７１】積和演算器４１はＮビットデータ４４，４
５の積を計算し、選択入力及び拡張手段４２から受取っ
たＭビットデータ４８に加算する。その演算結果４９は
丸め及び選択出力手段４３によって丸め処理され、Ｎビ
ットデータとしてレジスタ１に書戻される。選択入力及
び拡張手段４２及び丸め及び選択出力手段４３の動作は
それぞれ図２及び図３において、ビット位置を示す数字
３９をＭ−１に、同じく３２を２Ｎに、３１を２Ｎ−１
に、１６をＮに、１５をＮ−１に変更したものとなる。
但し、Ｍ＝２Ｎの場合には入力４６Ｅと出力４７Ｅとが
不要となる。
５の積を計算し、選択入力及び拡張手段４２から受取っ
たＭビットデータ４８に加算する。その演算結果４９は
丸め及び選択出力手段４３によって丸め処理され、Ｎビ
ットデータとしてレジスタ１に書戻される。選択入力及
び拡張手段４２及び丸め及び選択出力手段４３の動作は
それぞれ図２及び図３において、ビット位置を示す数字
３９をＭ−１に、同じく３２を２Ｎに、３１を２Ｎ−１
に、１６をＮに、１５をＮ−１に変更したものとなる。
但し、Ｍ＝２Ｎの場合には入力４６Ｅと出力４７Ｅとが
不要となる。
【００７２】図４は本発明の一実施例による丸め機能付
き積和演算器の構成を示すブロック図である。図におい
ては外部に４０ビットレジスタ６１〜６３を接続し、か
つＭＵＸ（マルチプレクサ）６４，６５によってレジス
タ６１〜６３の３１〜１６ビットあるいは１５〜０ビッ
トのどちらかを選択して丸め機能付き積和演算器４に入
力できるようにした構成例を示している。この図４にお
いて、レジスタ６１〜６３はメモリ（図示せず）からデ
ータを読込んだり、メモリへデータを保存することがで
きるものとする。
き積和演算器の構成を示すブロック図である。図におい
ては外部に４０ビットレジスタ６１〜６３を接続し、か
つＭＵＸ（マルチプレクサ）６４，６５によってレジス
タ６１〜６３の３１〜１６ビットあるいは１５〜０ビッ
トのどちらかを選択して丸め機能付き積和演算器４に入
力できるようにした構成例を示している。この図４にお
いて、レジスタ６１〜６３はメモリ（図示せず）からデ
ータを読込んだり、メモリへデータを保存することがで
きるものとする。
【００７３】図５は図４の丸め機能付き積和演算器４を
使用して加数、被乗数、乗数の全てが１６ビットデータ
である積和演算を実行した場合のレジスタの状態を示す
図である。これら図４及び図５を参照して丸め機能付き
積和演算器４の動作について説明する。
使用して加数、被乗数、乗数の全てが１６ビットデータ
である積和演算を実行した場合のレジスタの状態を示す
図である。これら図４及び図５を参照して丸め機能付き
積和演算器４の動作について説明する。
【００７４】レジスタ６１には「Ａ」及び「Ｄ」の１６
ビットデータがメモリから読込まれた状態にある。レジ
スタ６１の３１〜１６ビットには加数Ａが、１５〜０ビ
ットには別の加数Ｄが格納されている。
ビットデータがメモリから読込まれた状態にある。レジ
スタ６１の３１〜１６ビットには加数Ａが、１５〜０ビ
ットには別の加数Ｄが格納されている。
【００７５】この状態で、まずＡ＝Ａ＋Ｂ×Ｃという積
和演算を実行する。ここで、丸め機能付き積和演算器４
への制御信号Ｒｏｕｎｄ＝１、制御信号Ｐｏｓｉｔｉｏ
ｎ＝１とする。
和演算を実行する。ここで、丸め機能付き積和演算器４
への制御信号Ｒｏｕｎｄ＝１、制御信号Ｐｏｓｉｔｉｏ
ｎ＝１とする。
【００７６】丸め機能付き積和演算器４はレジスタ６１
から加数Ａを取込み、レジスタ６２からＭＵＸ６４によ
って選択された被乗数Ｂと、レジスタ６３からＭＵＸ６
５によって選択された乗数Ｃとによって積和演算と丸め
処理とを行う。その結果は再びレジスタ６１に書戻され
る。この時、レジスタ６１の３１〜１６ビットに演算結
果が書込まれ、レジスタ６１の１５〜０ビットは変化し
ない。この状態を６ｎ１とする。
から加数Ａを取込み、レジスタ６２からＭＵＸ６４によ
って選択された被乗数Ｂと、レジスタ６３からＭＵＸ６
５によって選択された乗数Ｃとによって積和演算と丸め
処理とを行う。その結果は再びレジスタ６１に書戻され
る。この時、レジスタ６１の３１〜１６ビットに演算結
果が書込まれ、レジスタ６１の１５〜０ビットは変化し
ない。この状態を６ｎ１とする。
【００７７】次に、Ｄ＝Ｄ＋Ｅ×Ｆという積和演算を実
行する。ここで、丸め機能付き積和演算器４への制御信
号Ｒｏｕｎｄ＝１、制御信号Ｐｏｓｉｔｉｏｎ＝０とす
る。丸め機能付き積和演算器４はレジスタ６１から加数
Ｄを取込み、レジスタ６２からＭＵＸ６４によって選択
された被乗数Ｅと、レジスタ６３からＭＵＸ６５によっ
て選択された乗数Ｆとによって積和演算と丸め処理とを
行う。その結果は再びレジスタ６１に書戻される。この
時、レジスタ６１の１５〜０ビットに演算結果が書込ま
れ、レジスタ６１の３１〜１６ビットは変化しない。こ
の状態を６ｎ２とする。
行する。ここで、丸め機能付き積和演算器４への制御信
号Ｒｏｕｎｄ＝１、制御信号Ｐｏｓｉｔｉｏｎ＝０とす
る。丸め機能付き積和演算器４はレジスタ６１から加数
Ｄを取込み、レジスタ６２からＭＵＸ６４によって選択
された被乗数Ｅと、レジスタ６３からＭＵＸ６５によっ
て選択された乗数Ｆとによって積和演算と丸め処理とを
行う。その結果は再びレジスタ６１に書戻される。この
時、レジスタ６１の１５〜０ビットに演算結果が書込ま
れ、レジスタ６１の３１〜１６ビットは変化しない。こ
の状態を６ｎ２とする。
【００７８】状態６ｎ２のレジスタ６１にはＡ＋Ｂ×Ｃ
とＤ＋Ｅ×Ｆとの演算結果が１６ビットに丸めて３１〜
１６ビットと１５〜０ビットとにそれぞれ格納されてお
り、そのままメモリへ保存することが可能となる。
とＤ＋Ｅ×Ｆとの演算結果が１６ビットに丸めて３１〜
１６ビットと１５〜０ビットとにそれぞれ格納されてお
り、そのままメモリへ保存することが可能となる。
【００７９】図４ではレジスタ６１は４６Ｌ，４６Ｈ，
４６Ｅ，４７Ｅ，４７Ｈ，４７Ｌと、レジスタ６２はＭ
ＵＸ６４を介して被乗数１６ビットデータ４５と、レジ
スタ６３もＭＵＸ６５を介して乗数１６ビットデータ４
４と固定的に接続されているが、これらの組合せを自由
に選択可能なように修正することは容易である。
４６Ｅ，４７Ｅ，４７Ｈ，４７Ｌと、レジスタ６２はＭ
ＵＸ６４を介して被乗数１６ビットデータ４５と、レジ
スタ６３もＭＵＸ６５を介して乗数１６ビットデータ４
４と固定的に接続されているが、これらの組合せを自由
に選択可能なように修正することは容易である。
【００８０】これは本発明の一実施例による丸め機能付
き積和演算器４を、複数のレジスタをもつ信号処理プロ
セッサで使用する場合に特に有効である。もちろん、信
号処理プロセッサに含まれない回路として本発明の一実
施例による丸め機能付き積和演算器４を使用することも
可能である。
き積和演算器４を、複数のレジスタをもつ信号処理プロ
セッサで使用する場合に特に有効である。もちろん、信
号処理プロセッサに含まれない回路として本発明の一実
施例による丸め機能付き積和演算器４を使用することも
可能である。
【００８１】本発明の一実施例による丸め機能付き積和
演算器４を使用すれば、図５に示したように、レジスタ
内の３１〜１６ビットあるいは１５〜０ビットにある１
６ビット幅の加数に対して、他のビットに影響を与えず
に積和演算を実行することが可能となる。この効果によ
って、レジスタ内に異なる１６ビット幅の加数を混在さ
せることが可能となる。この効果は積和演算に使用する
レジスタ数の削減につながる。
演算器４を使用すれば、図５に示したように、レジスタ
内の３１〜１６ビットあるいは１５〜０ビットにある１
６ビット幅の加数に対して、他のビットに影響を与えず
に積和演算を実行することが可能となる。この効果によ
って、レジスタ内に異なる１６ビット幅の加数を混在さ
せることが可能となる。この効果は積和演算に使用する
レジスタ数の削減につながる。
【００８２】さらに、本発明の一実施例による丸め機能
付き積和演算器４を３２ビット幅以上のレジスタをもつ
信号処理プロセッサに搭載した場合、２つの１６ビット
幅の加数をメモリから同時に読込み、一つのレジスタ内
に混在させても正しく積和演算を実行することができる
ため、レジスタ・メモリ間の３２ビット転送を活かすこ
とができる。
付き積和演算器４を３２ビット幅以上のレジスタをもつ
信号処理プロセッサに搭載した場合、２つの１６ビット
幅の加数をメモリから同時に読込み、一つのレジスタ内
に混在させても正しく積和演算を実行することができる
ため、レジスタ・メモリ間の３２ビット転送を活かすこ
とができる。
【００８３】以上のことを、ＬＭＳ（Ｌｅａｓｔ Ｍｅ
ａｎ Ｓｑｕａｒｅ）適応フィルタの実装を例にとって
示す。ＬＭＳ適応フィルタは時刻ｉにおける入力信号を
ｘiとするタップ数ＴのＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐ
ｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ（係数ｗj ）
（ｊ＝０，１，……，Ｔ−１）の出力ｙi と所望信号
ｄi との誤差ｅi によって、ＦＩＲフィルタの係数を
勾配法を用いて適応的に更新するものである。ｙi の
計算とｗj の更新式とは、 ｙi ＝Σｘi-j ｗj ……（２） ｅi ＝ｄi −ｙi ……（３） ｗj ＝ｗj ＋μｅi ｘi-j ……（４） という式で表される。但し、Σはｊ＝０からｊ＝Ｔ−１
の総和であり、μは非常に小さな正の定数であり、ｊ＝
０，１，……，Ｔ−１である。
ａｎ Ｓｑｕａｒｅ）適応フィルタの実装を例にとって
示す。ＬＭＳ適応フィルタは時刻ｉにおける入力信号を
ｘiとするタップ数ＴのＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐ
ｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ（係数ｗj ）
（ｊ＝０，１，……，Ｔ−１）の出力ｙi と所望信号
ｄi との誤差ｅi によって、ＦＩＲフィルタの係数を
勾配法を用いて適応的に更新するものである。ｙi の
計算とｗj の更新式とは、 ｙi ＝Σｘi-j ｗj ……（２） ｅi ＝ｄi −ｙi ……（３） ｗj ＝ｗj ＋μｅi ｘi-j ……（４） という式で表される。但し、Σはｊ＝０からｊ＝Ｔ−１
の総和であり、μは非常に小さな正の定数であり、ｊ＝
０，１，……，Ｔ−１である。
【００８４】（４）式を参照すると、μｅi は一度計
算しておけば全ての係数について同じ値を使用すること
ができる。そのため、（４）式のフィルタ係数の更新に
おいて係数毎に必要となる基本操作は、 （１）メモリからｘi-j を読込む （２）メモリからｗj を読込む （３）加数ｗj 、被乗数μｅi 、乗数ｘi-j による
積和演算 ｗj ＝ｗj ＋μｅi ｘi-j （４）ｗj をメモリへ保存 という四つの処理であることがわかる。
算しておけば全ての係数について同じ値を使用すること
ができる。そのため、（４）式のフィルタ係数の更新に
おいて係数毎に必要となる基本操作は、 （１）メモリからｘi-j を読込む （２）メモリからｗj を読込む （３）加数ｗj 、被乗数μｅi 、乗数ｘi-j による
積和演算 ｗj ＝ｗj ＋μｅi ｘi-j （４）ｗj をメモリへ保存 という四つの処理であることがわかる。
【００８５】信号処理プロセッサでこれら四つの処理を
行う場合、ｘi-j ，ｗj ，ｅiは１６ビットデータ、
ｙi は３２ビット以上のデータとする場合が多い。こ
れは信号処理プロセッサに搭載された積和演算器の仕様
によるものである。ｘi-j，ｗj ，ｅi ，ｙi を上記
のようなデータ幅とした時、ｗj が加数となる（３）
の積和演算はデータ幅を１６ビットに統一した演算にな
る。
行う場合、ｘi-j ，ｗj ，ｅiは１６ビットデータ、
ｙi は３２ビット以上のデータとする場合が多い。こ
れは信号処理プロセッサに搭載された積和演算器の仕様
によるものである。ｘi-j，ｗj ，ｅi ，ｙi を上記
のようなデータ幅とした時、ｗj が加数となる（３）
の積和演算はデータ幅を１６ビットに統一した演算にな
る。
【００８６】上記の基本操作において、（１）と（２）
と（４）とのメモリ・レジスタ間の転送は１６ビットデ
ータの転送であるから、３２ビット幅のデータバスをも
つ信号処理プロセッサならば、二つのイタレーションの
転送をまとめて一回で行うことができる。
と（４）とのメモリ・レジスタ間の転送は１６ビットデ
ータの転送であるから、３２ビット幅のデータバスをも
つ信号処理プロセッサならば、二つのイタレーションの
転送をまとめて一回で行うことができる。
【００８７】（２）のｗj の読込みに３２ビット転送
を使用した場合、読込まれた二つのデータはレジスタの
３１〜１６ビットと１５〜０ビットとに格納される。従
来の積和演算器を搭載するプロセッサでは、このような
配置で格納されたｗj をそのままの状態で演算するこ
とは不可能だが、本発明の一実施例による丸め機能付き
積和演算器４を搭載した信号処理プロセッサならば、す
ぐに積和演算を実行することができる。その結果、ｗj
をメモリへ保存する（４）の処理においても、演算後
すぐに３２ビット転送を使用することができる。
を使用した場合、読込まれた二つのデータはレジスタの
３１〜１６ビットと１５〜０ビットとに格納される。従
来の積和演算器を搭載するプロセッサでは、このような
配置で格納されたｗj をそのままの状態で演算するこ
とは不可能だが、本発明の一実施例による丸め機能付き
積和演算器４を搭載した信号処理プロセッサならば、す
ぐに積和演算を実行することができる。その結果、ｗj
をメモリへ保存する（４）の処理においても、演算後
すぐに３２ビット転送を使用することができる。
【００８８】以上のようにして、３２ビット幅のデータ
バスをもつ信号処理プロセッサで１６ビットデータの積
和演算を実行する場合でも、本発明一実施例による丸め
機能付き積和演算器４を使用することによって、メモリ
・レジスタ間の３２ビット転送を活かすことができる。
バスをもつ信号処理プロセッサで１６ビットデータの積
和演算を実行する場合でも、本発明一実施例による丸め
機能付き積和演算器４を使用することによって、メモリ
・レジスタ間の３２ビット転送を活かすことができる。
【００８９】
【発明の効果】以上説明したように本発明によれば、加
数と被乗数と乗数との積和演算を行う積和演算器からな
る丸め機能付き積和演算器において、外部に接続された
レジスタ内の異なる位置から入力される加数を選択的に
入力し、選択的に入力される加数に基づいた積和演算器
の積和演算結果に対してデータ幅の大きなデータをデー
タ幅の小さなデータへ変換する丸め処理を行い、その丸
め処理された積和演算結果をレジスタ内の異なる位置に
選択的に出力することによって、レジスタの中での加数
の位置を考慮した１６ビットの積和演算を実行すること
ができるという効果がある。
数と被乗数と乗数との積和演算を行う積和演算器からな
る丸め機能付き積和演算器において、外部に接続された
レジスタ内の異なる位置から入力される加数を選択的に
入力し、選択的に入力される加数に基づいた積和演算器
の積和演算結果に対してデータ幅の大きなデータをデー
タ幅の小さなデータへ変換する丸め処理を行い、その丸
め処理された積和演算結果をレジスタ内の異なる位置に
選択的に出力することによって、レジスタの中での加数
の位置を考慮した１６ビットの積和演算を実行すること
ができるという効果がある。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】図１の選択入力及び拡張手段の動作を示す図で
ある。
ある。
【図３】図１の丸め及び選択出力手段の動作を示す図で
ある。
ある。
【図４】本発明の一実施例による丸め機能付き積和演算
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図５】図４の丸め機能付き積和演算器を使用して加
数、被乗数、乗数の全てが１６ビットデータである積和
演算を実行した場合のレジスタの状態を示す図である。
数、被乗数、乗数の全てが１６ビットデータである積和
演算を実行した場合のレジスタの状態を示す図である。
【図６】従来の信号プロセッサの構成例を示すブロック
図である。
図である。
【図７】従来の信号プロセッサによる加数が４０ビット
データで、被乗数及び乗数が１６ビットデータである積
和演算の実行例を示すブロック図である。
データで、被乗数及び乗数が１６ビットデータである積
和演算の実行例を示すブロック図である。
【図８】従来の信号プロセッサによる加数、被乗数、乗
数の全てが１６ビットデータである積和演算を実行した
場合のレジスタの状態を示す図である。
数の全てが１６ビットデータである積和演算を実行した
場合のレジスタの状態を示す図である。
１，６１〜６３ ４０ビットレジスタ ２，３ １６ビットデータ ４ 丸め機能付き積和演算器 ４１ 積和演算器 ４２ 選択入力及び拡張手段 ４３ 丸め及び選択出力手段 ６４，６５ マルチプレクサ Ａ 加数 Ｂ 被乗数 Ｃ 乗数
Claims (10)
- 【請求項１】 加数と被乗数と乗数との積和演算を行う
積和演算器からなる丸め機能付き積和演算器を含む信号
処理プロセッサであって、 前記丸め機能付き積和演算器に接続されたレジスタを有
し、 前記丸め機能付き積和演算器は、前記レジスタ内の異な
る位置から入力される加数を選択的に入力する選択入力
手段と、前記選択入力手段で選択的に入力される加数に
基づいた前記積和演算器の積和演算結果に対してデータ
幅の大きなデータをデータ幅の小さなデータへ変換する
丸め処理を行う丸め処理手段と、前記丸め処理手段で丸
め処理された前記積和演算結果を前記レジスタ内の異な
る位置に選択的に出力する選択出力手段とを含むことを
特徴とする信号処理プロセッサ。 - 【請求項２】 前記レジスタは、外部から読込んだデー
タを保持するための複数のレジスタからなることを特徴
とする請求項１記載の信号処理プロセッサ。 - 【請求項３】 前記選択入力手段で選択的に入力される
加数に対してデータ幅の小さなデータをデータ幅の大き
なデータへ変換する拡張処理を行って前記積和演算器へ
入力する拡張処理手段を含むことを特徴とする請求項１
または請求項２記載の信号処理プロセッサ。 - 【請求項４】 前記丸め処理手段は、外部からの丸め指
示に応じて前記丸め処理を実行するよう構成したことを
特徴とする請求項１から請求項３のいずれか記載の信号
処理プロセッサ。 - 【請求項５】 前記選択入力手段は、前記レジスタから
入力するデータの前記レジスタ内での位置を外部からの
位置指示に応じて決定し、前記選択出力手段は、前記レ
ジスタへ出力するデータの前記レジスタ内での位置を前
記位置指示に応じて決定するよう構成したことを特徴と
する請求項１から請求項４のいずれか記載の信号処理プ
ロセッサ。 - 【請求項６】 加数と被乗数と乗数との積和演算を行う
積和演算器を含む丸め機能付き積和演算器であって、外
部に接続されたレジスタ内の異なる位置から入力される
加数を選択的に入力する選択入力手段と、前記選択入力
手段で選択的に入力される加数に基づいた前記積和演算
器の積和演算結果に対してデータ幅の大きなデータをデ
ータ幅の小さなデータへ変換する丸め処理を行う丸め処
理手段と、前記丸め処理手段で丸め処理された前記積和
演算結果を前記レジスタ内の異なる位置に選択的に出力
する選択出力手段とを有することを特徴とする丸め機能
付き積和演算器。 - 【請求項７】 前記レジスタは、外部から読込んだデー
タを保持するための複数のレジスタからなることを特徴
とする請求項６記載の丸め機能付き積和演算器。 - 【請求項８】 前記選択入力手段で選択的に入力される
加数に対してデータ幅の小さなデータをデータ幅の大き
なデータへ変換する拡張処理を行って前記積和演算器へ
入力する拡張処理手段を含むことを特徴とする請求項６
または請求項７記載の丸め機能付き積和演算器。 - 【請求項９】 前記丸め処理手段は、外部からの丸め指
示に応じて前記丸め処理を実行するよう構成したことを
特徴とする請求項６から請求項８のいずれか記載の丸め
機能付き積和演算器。 - 【請求項１０】 前記選択入力手段は、前記レジスタか
ら入力するデータの前記レジスタ内での位置を外部から
の位置指示に応じて決定し、 前記選択出力手段は、前記レジスタへ出力するデータの
前記レジスタ内での位置を前記位置指示に応じて決定す
るよう構成したことを特徴とする請求項６から請求項９
のいずれか記載の丸め機能付き積和演算器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02567499A JP3336986B2 (ja) | 1999-02-03 | 1999-02-03 | 信号処理プロセッサ及びそれに用いる丸め機能付き積和演算器 |
| US09/890,749 US6792442B1 (en) | 1999-02-03 | 2000-02-03 | Signal processor and product-sum operating device for use therein with rounding function |
| PCT/JP2000/000584 WO2000046692A1 (fr) | 1999-02-03 | 2000-02-03 | Processeur de signaux et additionneur-multiplicateur a fonction d'arrondi utilise dans ce dernier |
| EP00902067A EP1197874B1 (en) | 1999-02-03 | 2000-02-03 | Signal processor and product-sum operating device for use therein with rounding function |
| CA002361451A CA2361451A1 (en) | 1999-02-03 | 2000-02-03 | Signal processor and product-sum operating device for use therein with rounding function |
| DE60035999T DE60035999T2 (de) | 1999-02-03 | 2000-02-03 | Signalprozessor und Produkt-Summier-Vorrichtung mit Rundungsfunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02567499A JP3336986B2 (ja) | 1999-02-03 | 1999-02-03 | 信号処理プロセッサ及びそれに用いる丸め機能付き積和演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222174A true JP2000222174A (ja) | 2000-08-11 |
| JP3336986B2 JP3336986B2 (ja) | 2002-10-21 |
Family
ID=12172340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02567499A Expired - Fee Related JP3336986B2 (ja) | 1999-02-03 | 1999-02-03 | 信号処理プロセッサ及びそれに用いる丸め機能付き積和演算器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6792442B1 (ja) |
| EP (1) | EP1197874B1 (ja) |
| JP (1) | JP3336986B2 (ja) |
| CA (1) | CA2361451A1 (ja) |
| DE (1) | DE60035999T2 (ja) |
| WO (1) | WO2000046692A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002056480A1 (fr) * | 2001-01-15 | 2002-07-18 | Nec Corporation | Decodeur de viterbi |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006215611A (ja) * | 2005-02-01 | 2006-08-17 | Sony Corp | 演算装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197936A (ja) * | 1983-04-25 | 1984-11-09 | Fujitsu Ltd | デイジタル信号処理方式 |
| US4876660A (en) * | 1987-03-20 | 1989-10-24 | Bipolar Integrated Technology, Inc. | Fixed-point multiplier-accumulator architecture |
| US5363322A (en) * | 1991-04-02 | 1994-11-08 | Motorola, Inc. | Data processor with an integer multiplication function on a fractional multiplier |
| JP3166781B2 (ja) * | 1991-07-12 | 2001-05-14 | 新日本製鐵株式会社 | 加算回路 |
| FR2693287B1 (fr) | 1992-07-03 | 1994-09-09 | Sgs Thomson Microelectronics Sa | Procédé pour effectuer des calculs numériques, et unité arithmétique pour la mise en Óoeuvre de ce procédé. |
| JPH08137669A (ja) | 1994-11-04 | 1996-05-31 | Fujitsu Ltd | 演算回路 |
| CN103092564B (zh) * | 1995-08-31 | 2016-04-06 | 英特尔公司 | 执行乘加指令的处理器和对分组数据执行乘加操作的系统 |
| US5862067A (en) * | 1995-12-29 | 1999-01-19 | Intel Corporation | Method and apparatus for providing high numerical accuracy with packed multiply-add or multiply-subtract operations |
| JPH09274612A (ja) * | 1996-04-05 | 1997-10-21 | Hitachi Ltd | ベクトル処理装置 |
| JP3767085B2 (ja) | 1996-09-04 | 2006-04-19 | セイコーエプソン株式会社 | 情報処理回路及びマイクロコンピュータ |
| GB2317465B (en) * | 1996-09-23 | 2000-11-15 | Advanced Risc Mach Ltd | Data processing apparatus registers. |
-
1999
- 1999-02-03 JP JP02567499A patent/JP3336986B2/ja not_active Expired - Fee Related
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2000
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