KR100735526B1 - 와이어 본딩 신뢰성이 향상된 반도체 소자, 이의 제조에사용되는 레티클, 및 그 제조 방법 - Google Patents

와이어 본딩 신뢰성이 향상된 반도체 소자, 이의 제조에사용되는 레티클, 및 그 제조 방법 Download PDF

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조영우
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Abstract

와이어 본딩 신뢰성이 향상된 반도체 소자가 제공된다. 반도체 소자는 기판, 다층 배선 구조가 임베디드된 기판 상의 절연막, 다층 배선 구조의 최상층 배선과 연결되며 제1 방향을 따라 이격 배열된 다수의 본딩 패드, 및 본딩 패드의 이격부와 중첩되고 중심 폭보다 가장자리 폭이 넓은 다수의 슬릿에 의해 다수의 본딩 패드를 노출시키는 다수의 본딩 패드 오픈부를 정의하는 보호막 패턴을 포함한다.
와이어 본딩, 폴리이미드, 본딩 패드 오픈부

Description

와이어 본딩 신뢰성이 향상된 반도체 소자, 이의 제조에 사용되는 레티클, 및 그 제조 방법{Semiconductor device having improved wire bonding reliability, reticle used in fabricating method for the same and fabrication method thereof}
도 1은 종래의 반도체 소자에서 발생하는 감광성 폴리이미드 패턴 슬릿의 리프팅 현상을 나타내는 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 3은 도 2의 일부 사시도이다.
도 4는 도 2의 일부 평면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 다층 배선 구조
120: 절연막 121: 하부 층간 절연막
123: 최상 층간 절연막
130: 하부 보호막 140: 와이어 본딩 패드
150: 상부 보호막 162: 와이어 본딩 패드 오픈부
170: 와이어 본딩 볼 172: 와이어
200: 레티클 210: 투명 기판
260: 차광막 262: 투광부
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 와이어 본딩 신뢰성이 향상된 반도체 소자, 그 제조에 사용되는 레티클 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 본딩 패드 간의 피치가 점차 감소하고 있는 추세이다. 본딩 패드 간의 피치가 감소함에 따라 패드를 노출시키는 패드 오픈부의 피치 또한 감소한다.
구체적으로, 도 1을 참조하면, 보호막(10) 내에 형성되어 하부의 본딩 패드(미도시)를 노출시키는 본딩 패드 오픈부(12)의 피치가 감소함에 따라 본딩 패드 오픈부(12) 사이의 보호막 슬릿(s)의 폭 또한 감소한다. 게다가, 와이어 본딩 시의 최소한의 본딩 마진을 확보하기 위해서 패드 오픈부(62)의 크기를 피치에 비례하여 감소시킬 수 없는 제한 조건으로 인하여 피치가 감소함에 따라 슬릿(s)의 폭은 현저하게 감소하게 된다. 예를 들어 본딩 패드 오픈부(62)의 피치가 60㎛인 경우 슬릿(s)의 폭은 24㎛ 정도이나 본딩 패드 오픈부(62)의 피치가 35㎛인 경우 슬릿(s)의 폭은 8㎛ 정도로 현저히 작아진다. 그 결과, 다수의 슬릿(s)이 쉽게 리프팅된 다. 리프팅된 슬릿(s′ )은 후속의 와이어 본딩시 본딩 불량 유발원이 된다.
본 발명이 이루고자 하는 기술적 과제는, 와이어 본딩 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 와이어 본딩 신뢰성이 향상된 반도체 소자의 제조에 사용되는 레티클을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 와이어 본딩 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판, 다층 배선 구조가 임베디드된 상기 기판 상의 절연막, 상기 다층 배선 구조의 최상층 배선과 연결되며 제1 방향을 따라 이격 배열된 다수의 본딩 패드, 및 상기 본딩 패드의 이격부와 중첩되고 중심 폭보다 가장자리 폭이 넓은 다수의 슬릿에 의해 정의되며 상기 다수의 본딩 패드를 각각 노출시키는 다수의 본딩 패드 오픈부를 포함하는 보호막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조용 레티클은 노광광에 대해 투명한 기판, 및 상기 기판 상에 형성되고, 제1 방향을 따라 이격 배열되고 사각형의 코너부를 모따기하거나 라운딩하여 형성한 다수의 8각형 이상의 다각형 투광부를 구비하는 차광막을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 다층 배선 구조가 임베디드된 절연막이 형성된 기판을 제공하고, 상기 다층 배선 구조의 최상층 배선과 연결되며 제1 방향을 따라 이격 배열된 다수의 본딩 패드를 형성하고, 상기 본딩 패드의 이격부와 중첩되고 중심 폭보다 가장자리 폭이 넓은 다수의 슬릿에 의해 정의되며 상기 다수의 본딩 패드를 각각 노출시키는 다수의 본딩 패드 오픈부를 구비하는 보호막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 도 2 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대하여 설명한다. 도 2 내지 도 4는 각각 본 발명의 일 실시예에 따른 반도체 소자의 단면도, 일부 사시도 및 일부 평면도이다.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(100) 상에 다층 배선 구조(110)가 임베디드된 절연막(120), 다층 배선 구조(110)의 최상층 배선과 연결되는 다수의 본딩 패드(140) 및 다수의 본딩 패드(140)를 노출시키는 다수의 본딩 패드 오픈부(162)를 포함하는 보호막(150)을 포함한다.
반도체 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
기판(100) 상에는 트랜지스터와 같은 능동 소자(미도시), 커패시터, 저항, 인덕터와 같은 수동 소자(미도시)로 이루어진 집적 회로 소자가 형성된다. 다층 배선 구조(110)는 집적 회로 소자에 커플링되어 신호의 입출력이 일어나도록 하는 배선 구조로 다층 구조의 절연막(120)내에 임베디드된다. 도 2에서 도면부호 M1 내지 Mn은 다층 배선 구조에서 각각의 배선층을 의미하고, 특히 Mn은 다층 배선 구조(110)의 최상층 배선을 의미한다. 여기서, n은 k보다 큰 정수이다. 또한, 도면부호 121은 최상 층간 절연막(123)을 제외한 나머지 층간 절연막을 의미한다. 여기서, 최상층 배선(Mn)의 상면이 최상 층간 절연막(123)의 상면과 평탄하게 형성된 다마신 배선으로 예시되어 있으나, 최상층 배선(Mn)은 최상 층간 절연막(123) 상에 패터닝되어 형성될 수도 있다.
다층 배선 구조(110)가 임베디드된 절연막(120) 상에 하부 보호막(130)이 형 성된다. 하부 보호막(130)은 최상층 배선(Mn)을 노출시키는 본딩 패드용 개구부(132)를 포함한다. 본딩 패드용 개구부(132)에는 본딩 패드(140)가 형성된다.
하부 보호막(130)은 하부의 집적 회로 소자 및 다층 배선 구조(110)를 습기나 압력 등 외부환경으로부터 보호하기 위하여 형성되며, 다층 배선 구조(110)의 최상 배선층(Mn)을 덮도록 형성된다.
하부 보호막(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, PSG(phosphor silicate glass), 폴리이미드막 등의 단일막 또는 이들의 적층막으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
하부 보호막(130)과 최상 층간 절연막(123) 상에 본딩 패드용 개구부(132) 형성시 식각 정지 기능을 하는 식각 정지막(129)을 더 포함할 수 있다.
본딩 패드(140)는 본딩 패드용 개구부(132)를 매립하며 하부 보호막(130) 상에 형성된다. 본딩 패드(140)는 와이어 본딩이 이루어지는 영역이다. 도 3 및 도 4에 예시되어 있는 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자에서는 다수의 본딩 패드(140)가 제1 방향(①)으로 일정 피치로 이격 배열된다. 본딩 패드(140)의 피치는 약 60 ㎛ 이하일 수 있다. 본딩 패드(140)는 티타늄막(141), 티타늄 질화막(143) 등으로 이루어진 배리어막과 와이어 본딩에 적합한 알루미늄막(145)의 적층막으로 이루어질 수 있다.
본딩 패드(140)는 제1 방향(①) 길이(L1)보다 제2 방향(②) 길이(L2)가 긴 직사각형 패턴일 수 있다. 직사각형 패턴을 사용함으로써 집적도로 인해 피치에 제한을 받는 제1 방향 길이(L1)로 인해 확보되지 않는 와이어 본딩 면적을 레이아웃 에 제한을 적게 받는 제2 방향 길이(②)로 보상할 수 있다.
상부 보호막(150)은 본딩 패드(140)를 노출시키는 다수의 본딩 패드 오픈부(162)를 포함한다. 본딩 패드 오픈부(162)는 본딩 패드(140)와 실질적으로 동일한 피치로 배열된다. 예를 들면, 본딩 패드 오픈부(162)는 60㎛ 이하의 피치로 배열되고 본딩 패드 오픈부(162) 간의 최소 이격 거리(Wc)는 24㎛ 이하일 수 있다. 특히, 본 발명의 일 실시예에 따른 반도체 소자는 본딩 패드 오픈부(162)가 35㎛ 이하의 피치로 배열되고 본딩 패드 오픈부(162) 간의 최소 이격 거리(Wc)는 8㎛ 이하인 경우 매우 효과적일 수 있다.
본딩 패드 오픈부(162)는 본딩 패드(140) 이격부(a)와 중첩되고 중심 폭(Wc)보다 가장자리폭(We)이 넓은 다수의 슬릿(S)에 의해 정의된다. 슬릿(S)의 중심 폭(Wc)보다 가장자리 폭(We)이 넓기 때문에 리프팅이 쉽게 일어나는 협폭(Wc) 부분 비율이 감소한다. 또 중심의 협폭(Wc) 부분을 상, 하 가장자리의 광폭(We) 부분이 붙잡고 있기 때문에 리프팅 현상이 현저히 감소하게 된다. 리프팅 현상을 감소시키는 슬릿(S)은 본딩 패드 오픈부(162)를 4각형의 코너부를 모따기하거나 라운딩하여 형성한 8각형 이상의 다각형으로 형성함으로써 구현할 수 있다. 본딩 패드(140)가 사각형인 경우, 모따기 또는 라운딩되는 부분의 한변의 길이(b)는 본딩 패드(140)의 제1 방향 길이(L1)의 30% 이하로 설정하는 것이 리프팅을 효과적으로 방지하면서도, 와이어(172) 본딩 볼(170)의 형상과 실질적으로 유사한 본딩 영역을 제공하고 본딩 볼(170)이 위치할 수 있는 본딩 면적을 마진 범위내로 유지할 수 있는 장점이 있다. 본딩 패드(140)와 마찬가지로, 본딩 패드 오픈부(162)는 제1 방향(①) 길이( l 1)보다 제2 방향(②) 길이( l 2)가 긴 것이 와이어 본딩 면적 확보에 유리하다.
상부 보호막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 PSG(phosphor silicate glass)막으로 이루어진 그룹에서 선택된 적어도 하나의 막(151)과 그 상부의 폴리이미드막(153)의 적층막으로 이루어질 수 있다, 폴리이미드막(153)은 각종 케미컬, 알파 파티클, 방사선, 고온이나 마찰 등으로부터 소자들을 보호할 수 있다. 폴리이미드막(153)은 비감광성 폴리이미드 또는 감광성 폴리이미드로 형성될 수 있다. 감광성 폴리이미드의 경우 포토레지스트 패턴을 형성하지 않고 미세 패턴을 형성할 수 있기 때문에 고집적화된 패드 오픈부(162)를 구비하는 폴리이미드막(153) 형성에 효과적이다. 폴리이미드막(153) 하부막(151)은 폴리이미드막(151)의 보호 효과를 보완 증대시키기 위하여 형성하는 것으로 경우에 따라서는 생략 가능하다.
이하에서는 도 5a 내지 도 5f를 참조하여 도 2 내지 도 4에 도시된 반도체 장치의 제조 방법을 예시적으로 설명하기로 한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 설명의 중복을 피하기 위하여 각각의 구성 요소에 대한 설명은 앞서 도 2 내지 도 4를 참조하여 설명한 바와 동일하므로 이하에서는 그 설명을 생략하거나 간략하게 하기로 한다.
도 5a를 참조하면, 먼저 반도체 기판(100) 상에 다층 배선 구조(110)가 임베 디드된 절연막(120)을 형성한다.
도 2 내지 도 4를 참조한 반도체 소자의 설명에 이미 설명했듯이, 기판(100) 상에는 트랜지스터와 같은 능동 소자(미도시), 커패시터, 저항, 인덕터와 같은 수동 소자(미도시)로 이루어진 집적 회로 소자를 포함한다. 다층 배선 구조(110)는 집적 회로 소자에 커플링되어 신호의 입출력이 일어나도록 하는 배선 구조로 다층 구조의 절연막(120)내에 임베디드된다. 앞서 설명했듯이, 도면부호 M1 내지 Mn은 다층 배선 구조에서 각각의 배선층을 의미하고, 특히 Mn은 다층 배선 구조(110)의 최상층 배선을 의미한다. 여기서, n은 k보다 큰 정수이다.
도 5b를 참조하면, 본딩 패드용 개구부(132)를 구비하는 하부 보호막(130)을 형성한다.
먼저, 다층 배선 구조(110)가 임베디드된 절연막(120) 상에 식각 정지막(129) 및 하부 보호막(130)을 차례대로 형성한다.
하부 보호막(130)은 하부의 집적 회로 소자 및 다층 배선 구조(110)를 습기나 압력 등 외부환경으로부터 보호하기 위하여 형성되며, 다층 배선 구조(110)의 최상 배선층(Mn)을 덮도록 형성된다.
하부 보호막(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, PSG(phosphor silicate glass), 폴리이미드막 등의 단일막 또는 이들의 적층막으로 형성할 수 있으며, CVD, PECVD, PVD, 스핀 코팅과 같이 통상적인 형성 방식으로 형성될 수 있다.
계속해서, 하부 보호막(130)을 패터닝하여 최상층 배선(Mn)을 노출시키는 개 구부를 형성하고, 개구부에 의해 노출된 식각 정지막(129)를 제거하여 본딩 패드용 개구부(132)를 완성한다.
도 5c를 참조하면, 본딩 패드용 개구부(132)가 형성된 기판 전면에 확산 배리어막(141, 143)과 알루미늄 등의 도전막(145)을 차례대로 형성한 후, 이들(145, 143, 141)을 차례대로 패터닝하여 본딩 패드용 개구부(132)를 각각 매립하는 다수의 본딩 패드(140)를 형성한다. 배리어막(141, 143)은 도전막(145)의 확산을 방지하기 위한 것으로 티타늄막(141)과 티타늄 질화막(143)으로 형성할 수 있다.
본딩 패드(140)는 와이어 본딩이 이루어지는 영역으로, 다수의 본딩 패드(140)가 제1 방향(①)으로 일정 피치로 이격 배열되도록 형성할 수 있다. 본딩 패드(140)의 피치는 약 60 ㎛ 이하일 수 있다. 도 3 및 도 4를 참조하여 설명한 바와 같이 본딩 패드(140)는 제1 방향(①) 길이보다 제2 방향(②) 길이가 긴 직사각형 패턴으로 구현하여 와이어 본딩 면적을 충분히 확보할 수 있다.
도 5d를 참조하면, 본딩 패드(140)를 덮는 상부 보호막(150)을 형성한다.
상부 보호막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 PSG(phosphor silicate glass)막으로 이루어진 그룹에서 선택된 적어도 하나의 막(151)과 폴리이미드막(153)을 적층하여 형성할 수 있다. 폴리이미드막(153)은 본 발명이 속하는 기술 분야에 잘 알려진 공정에 의하여 형성 할 수 있는데, 예를 들면 스핀 코터를 이용한 스핀 코팅 방식으로 형성될 수 있다. 통상적으로 폴리이미드막은 후속 경화 공정 등을 거치면서 그 두께가 도포시보다 감소될 수 있으므로, 최종 두께를 고려하여 형성하여야 한다.
폴리이미드막(153)은 각종 케미컬, 알파 파티클, 방사선, 고온이나 마찰 등으로부터 소자들을 보호하기 위하여 형성한다. 또, 폴리이미드막(153)은 후속의 패키지 공정에서 형성되는 에폭시 화합물 몰딩과 절연막(120)과의 열팽창 계수의 차이로 인해 크랙(crack)이 전파되는 것을 방지할 수 있다. 폴리이미드막(153) 하부막(151)은 폴리이미드막(151)의 보호 효과를 보완 증대시키기 위하여 형성하는 것으로 경우에 따라서는 생략 가능하다.
도 5e를 참조하면, 상부 보호막(150) 노광 공정을 진행한다.
도 5e에는 상부 보호막(150)의 폴리이미드막(153)이 포지티브형 감광성 폴리이미드로 형성한 경우가 예시되어 있다. 포지티브형 감광성 폴리이미드의 경우 포토레지스트 패턴을 형성하지 않고 바로 노광 공정을 진행할 수 있다.
구체적으로, 노광광에 대해 투명한 기판(210)과 기판(210) 상에 형성되고 제1 방향을 따라 이격 배열되고 4각형의 코너부를 모따기하거나 라운딩하여 형성한 8각형 이상의 다각형 투광부(262)를 구비하는 차광막(260)을 포함하는 레티클(200)을 사용하여 폴리이미드막(153)을 노광한다. 노광 결과 폴리이미드막(153)의 노광부는 현상액에 용해 가능한 상태로 전환된다.
도 5f를 참조하면, 노광된 폴리이미드막(153)을 현상액으로 처리하여 노광부가 제거된 패턴으로 형성한 후, 패턴화된 폴리이미드막(153)을 식각마스크로 사용하여 하부막(151)을 식각하여 본딩 패드 오픈부(162)를 완성한다. 폴리이미드막(153)을 경화한 후에 식각마스크로 사용할 수도 있다. 이렇듯 감광성 폴리이미드를 사용하면 포토레지스트 패턴을 형성하는 공정이 생략될 수 있으므로, 공정상 잇점 이 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 비감광성 폴리이미드를 사용할 수 있음은 물론이다. 구체적으로 폴리이미드막(153)이 비감광성 폴리이미드막인 경우에는 폴리이미드막(153) 상에 포토레지스트 패턴(미도시)를 형성하고, 포토레지스트 패턴을 식각 마스크로하여 폴리이미드막(153) 및 하부막(151)을 순차적으로 식각함으로서 본딩 패드 오픈부(162)를 형성할 수 있다. 포토레지스트 패턴을 형성하기 전에 폴리이미드막(153)을 경화하는 공정을 더 수행할 수 있다.
상술한 공정을 통해 제조된 본딩 패드 오픈부(162)는 도 2 내지 도 4를 참고하여 설명한 바와 같이, 본딩 패드(140) 이격부(a)와 중첩되고 중심 폭(Wc)보다 가장자리 폭(We)이 넓은 다수의 슬릿(S)에 의해 정의된다. 슬릿(S)의 중심 폭(Wc)보다 가장자리 폭(We)이 넓기 때문에 리프팅이 쉽게 일어나는 협폭(Wc) 부분 비율이 감소한다. 또 중심의 협폭(Wc) 부분을 상, 하 가장자리의 광폭(We) 부분이 붙잡고 있기 때문에 리프팅 현상이 현저히 감소하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 패드 오픈부를 정의하는 보호막 슬릿의 리프팅 현상이 현저히 감소하여 와이어 본딩의 신뢰성을 향상시킬 수 있다.
둘째, 슬릿의 리프팅을 효과적으로 방지하면서도, 와이어 본딩 볼의 형상과 실질적으로 유사한 본딩 영역을 제공하고 본딩 볼이 위치할 수 있는 본딩 면적을 마진 범위내로 유지할 수 있다.

Claims (20)

  1. 기판;
    다층 배선 구조가 임베디드된 상기 기판 상의 절연막;
    상기 다층 배선 구조의 최상층 배선과 연결되며 제1 방향을 따라 이격 배열된 다수의 본딩 패드; 및
    상기 본딩 패드의 이격부와 중첩되고 중심 폭보다 가장자리 폭이 넓은 다수의 슬릿에 의해 정의되며 상기 다수의 본딩 패드를 각각 노출시키는 다수의 본딩 패드 오픈부를 포함하는 보호막을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 본딩 패드 오픈부는 사각형의 코너부를 모따기하거나 라운딩하여 형성한 8각형 이상의 다각형인 반도체 소자.
  3. 제2 항에 있어서,
    상기 본딩 패드는 사각형이고, 상기 본딩 패드 오픈부를 모따기하거나 라운딩하는 부분의 한 변의 길이는 상기 본딩 패드의 상기 제1 방향 길이의 30% 이하인 반도체 소자.
  4. 제2 항에 있어서,
    상기 본딩 패드 오픈부는 상기 제1 방향 길이보다 상기 제1 방향과 수직한 제2 방향 길이가 긴 다각형인 반도체 소자.
  5. 제1 항에 있어서,
    상기 다수의 본딩 패드 오픈부는 60um 이하의 피치로 이격 배열된 반도체 소자.
  6. 제5 항에 있어서,
    상기 본딩 패드 오픈부 간의 최소 이격 거리는 24um 이하인 반도체 소자.
  7. 제1 항에 있어서,
    상기 보호막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 PSG(phosphor silicate glass)막으로 이루어진 그룹에서 선택된 적어도 하나의 막과 그 상부의 폴리이미드막의 적층막인 반도체 소자.
  8. 제7 항에 있어서,
    상기 폴리이미드막은 감광성 폴리이미드막인 반도체 소자.
  9. 제1 항에 있어서,
    상기 절연막 상에 상기 최상층 배선을 노출시키는 다수의 본딩 패드용 개구 부를 포함하는 하부 보호막을 더 포함하고,
    상기 다수의 본딩 패드는 상기 개구부를 매립하는 반도체 소자.
  10. 노광광에 대해 투명한 기판;
    상기 기판 상에 형성된 제1 방향을 따라 이격 배열되고 중심 폭보다 가장자리 폭이 넓은 다수의 차광막; 및
    상기 차광막에 의해 정의되며 사각형의 코너부를 모따기하거나 라운딩하여 형성한 다수의 8각형 이상의 다각형 투광부를 포함하되,
    상기 차광막에 대응하는 슬릿 및 상기 투광부에 대응되는 본딩 패드 오픈부를 포함하는 반도체 소자의 다수의 본딩 패드를 제조하기 위한 반도체소자 제조용 레티클.
  11. 제10 항에 있어서,
    상기 투광부는 상기 제1 방향 길이보다 상기 제1 방향과 수직한 제2 방향 길이가 긴 다각형인 레티클.
  12. 다층 배선 구조가 임베디드된 절연막이 형성된 기판을 제공하고,
    상기 다층 배선 구조의 최상층 배선과 연결되며 제1 방향을 따라 이격 배열된 다수의 본딩 패드를 형성하고,
    상기 본딩 패드의 이격부와 중첩되고 중심 폭보다 가장자리 폭이 넓은 다수의 슬릿에 의해 정의되며 상기 다수의 본딩 패드를 각각 노출시키는 다수의 본딩 패드 오픈부를 구비하는 보호막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 본딩 패드 오픈부는 사각형의 코너부를 모따기하거나 라운딩하여 형성한 8각형 이상의 다각형인 반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 본딩 패드는 사각형이고, 상기 본딩 패드 오픈부를 모따기하거나 라운딩하는 부분의 한 변의 길이는 상기 본딩 패드의 상기 제1 방향 길이의 30% 이하인 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 본딩 패드 오픈부는 상기 제1 방향 길이보다 상기 제1 방향과 수직한 제2 방향 길이가 긴 다각형인 반도체 소자의 제조 방법.
  16. 제12 항에 있어서,
    상기 다수의 본딩 패드 오픈부는 60um 이하의 피치로 이격 배열된 반도체 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 본딩 패드 오픈부 간의 최소 이격 거리는 24um 이하인 반도체 소자의 제조 방법.
  18. 제12 항에 있어서,
    상기 보호막 패턴을 형성하는 것은
    상기 다수의 본딩 패드가 형성된 기판 상에 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 PSG(phosphor silicate glass)막으로 이루어진 그룹에서 선택된 적어도 하나의 하부막과 그 상부의 폴리이미드막의 적층막을 형성하고,
    상기 적층막을 패터닝하여 상기 다수의 본딩 패드 오픈부를 정의하는 보호막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 폴리이미드막은 감광성 폴리이미드막이고,
    상기 적층막의 패터닝은 상기 감광성 폴리이미드막을 노광 및 현상하여 상기 다수의 슬릿를 구비하는 감광성 폴리이미드막 패턴을 형성하고,
    상기 감광성 폴리이미드막 패턴을 식각마스크로 사용하여 상기 하부막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  20. 제12 항에 있어서,
    상기 다수의 본딩 패드를 형성하는 것은
    상기 절연막 상에 하부 보호막을 형성하고,
    상기 하부 보호막을 패터닝하여 상기 최상층 배선을 노출시키는 다수의 개구 부를 형성하고,
    상기 다수의 개구부를 매립하는 도전막을 형성하고,
    상기 도전막을 패터닝하여 상기 다수의 본딩 패드를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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