KR100718380B1 - 시간 변조에 의해 패킷 네트워크에 있어서 시간 측정 및정렬의 해상도를 향상시키기 위한 방법 및 장치 - Google Patents

Abstract

패킷(packet) 네트워크에 있어서 타이밍 정보를 복구하기 위한 방법이 개시되며, 여기서 네트워크를 가로지르는 송신기와 수신기 사이의 클록신호 복구에 필요한 부가정보를 전송하기 위하여 변조 방식이 사용 된다.

패킷 네트워크, 클록 복구, 송신기, 수신기, 타이밍 정보, 이더넷(Ethernet)

Description

시간 변조에 의해 패킷 네트워크에 있어서 시간 측정 및 정렬의 해상도를 향상시키기 위한 방법 및 장치{METHOD AND APPARATUS TO IMPROVE THE RESOLUTION OF TIME MEASUREMENTS AND ALIGNMENT IN PACKET NETWORKS BY TIME MODULATION}

도1은 이더넷(Ethernet) 네트워크에 대하여 통신하는 송신기 및 수신기를 도시하는 개요도;

도2, 도3 및 도4는 입력 및 출력되는 다양한 클록 타이밍들을 나타내는 타이밍 도;

도5a 내지 도5e는 무아르(Moire) 패턴들을 나타내는 도면;

도6은 변조된 신호의 작은 일부에 대한 수학적 처리를 나타내는 도면;

도7은 도6에 있어서의 선이 덜 경사졌을 경우에 무아르(Moire) 패턴들을 나타내는 도면; 그리고

도8은 이더넷 환경하의 구성예를 나타내는 개요도이다.

본 발명은 디지털 통신 분야에 관한 것으로서, 특히 패킷(packet) 네트워크에 있어서 시간 측정의 해상도(정밀도)를 향상시키기 위한 방법 및 장치에 관한 것이다.

최근의 통신 및 데이터 기술에 있어서의 현재의 경향은 단일한 환경으로 통합하는 것인데, 이것은 주로 비용 측면에서의 고려 때문이다. 최근의 선호되는 기술은 비동기식 네트워크가 더 높은 품질의 해상도를 제공한다는 사실보다는 아마도 주로 시장 침투성 측면 때문에 비동기식 네트워크를 이용하는 것으로 생각된다. 통신 서비스에 대하여 문제를 야기하는 비동기식 네트워크의 특정한 측면은 정확한 클록 전송(clock transport)의 부재이다.

그러한 문제를 해소하기 위한 수학적 방법이 다수 있다. 지금까지 이용되고 있는 전형적인 해결책들은 평균화(averaging), 가중치화(weighting), 라인 적응(line fitting), 및 그들의 조합들에 기초하고 있다. 그럼에도 불구하고 네트워크에서의 다수의 문제점들 때문에 최종적인 해결책은 여전히 제한된 채로 남아 있다. 이러한 문제들의 본질은 네트워크의 현재의 모델들 및 현재의 구현방식들이 시간 양자화기(time quantizer)의 효과를 처리하기에 충분히 정확하지는 않다는 것이다. 현행 네트워크 모델들은 확률이론에 집중하고 있으며 따라서 마치 시간적인 베이스가 연속적인 것처럼 작용하는데, 이것은 올바른 가설은 아닐 것이다.

여러 가지의 종래의 해결책이 다음의 선행기술 문헌들에 기술되어 있다: 미국특허 제5,260,978호("Fleisher et al."의 Synchronous residual time stamp for timing recovery in a broadband network ); 영국특허출원 제0205350.2호("Gordon J. Reesor"의 Clock synchronization over a packet network using SRTS without a common network clock ); Jeremy Elson, Lewis Girod 및 Deborah Estrin이 저술한 인터넷 간행물 Fine Grained Network Time Synchronization using reference broadcasts , 전자메일 어드레스 {jelson,girod,destrin}@cs.ucla.edu 참조; W. L. Repko et al.의 특허출원(명칭: Alignment of clock domains in packet networks ); Venceslav F. Kroupa, app.의 간행물인 Spectra of pulse rate frequency synthesizers, In Direct Digital Frequency synthesis , IEEE,ISBN 0-7803-3438-8; 및 James C. Candy, Gabor C. Temes의 간행물인 Oversampling Delta-Sigma Data Converters, Theory, Design and Simulations , IEEE Press, ISBN 0-87942-285-8 등이 있다. 전술한 문헌들은 그 전체가 여기에 참고로 통합된다.

패킷 네트워크에 있어서 클록 정렬(clock alignment)에는 네트워크에 대한 실시간의 클록 신호의 전송을 필요로 한다. 비동기식(asynchronous) 네트워크의 출현을 위한 주요 원천인 데이터 네트워크에 있어서의 목표는 물론 시간이 아니라 주로 데이터를 전송하는 것이다. 상기한 비동기식 네트워크에서 사용되는 기술은 전형적으로 가변성 시간 지연으로서 나타나는 시간적인 문제를 수반한다. 이러한 지연의 공통적인 모델은 그들이 의사 랜덤(pseudo-random)한 것으로 간주한다. 사실상 그러한 지연의 본질은 더 복잡하고 여러 가지의 에러(error) 형식과 크기(magnitude)들로 이루어진다.

비동기식 네트워크들은 그 자신의 클록으로 동작하는 구성요소들로 이루어진다. 그러한 클록들은 합리적인 안정성을 제공하기 위하여 일반적으로 크리스털 (crystal) 장치의 도움으로 발생된다. 디지털 회로들은 일반적으로 설정(setup) 및 대기(hold) 시간을 보증하기 위하여 사이클-대-사이클(cycle-to-cycle)의 안정성을 요구하게 된다. 외부 인터페이스 클록들은 하나의 크리스털 클록으로부터 도출된다. 이것은 그 크리스털에 의해 시간 양자화가 정의되며 그것은 또한 더 긴 기간에 대해 비교적 안정성이 있게 만든다는 것을 의미한다. 만일 두 개의 그러한 클록들이 직렬로 샘플 된다면 샘플링 주파수의 효과적인 차이는 상대적으로 크게 될 수 있지만, 그러나 그것은 또한 아주 작게 될 수도 있다. 후자의 경우는 시스템의 전반적인 동작성에 저주파수(low frequency) 에러를 야기하게 된다.

스위치들 및 라우터(router)들은 트래픽의 통계적 특성들, 예를 들면 큐(queue)들을 처리할 수 있는 구성요소들을 구비한다. 그러한 요소들은 상기한 스위치/라우터를 통과하는 다른 트래픽에 또는 내부적으로 발생된 트래픽(통상적으로 관리자 트래픽)에 의존하여 지연을 수반하게 된다. 이러한 지연은 통상적으로 의사랜덤(pseudo-random)이며, 그 이유는 그러한 지연이 그 자신의 환경에서 동작하는 다른 트래픽 흐름(스트림)에 의존하기 때문이다.

현대의 스위치 또는 라우터들은 때로는 스위치의 정밀한 동작을 재배열하는 내부 시스템을 구비한다. 예를 들면, 큐 처리의 우선순위는 변경될 수 있다. 이것은 스위칭의 구성이 복잡할 때 더욱 명백하게 된다. 트래픽의 라우팅을 다시 설정하는 것은 예를 들면 지연에 있어서 상대적으로 더 큰 점프를 실행함을 의미한다. 정밀한 동작에 따라서는 지연의 변화는, 그것이 다른 스트림들에 크게 의존한다 할지라도, 예를 들면, 반복적인 시간적 업데이팅(updating)의 결과로서 구성되거나 또는 의사-랜덤형으로 구성될 수도 있다. 그러한 스위치들에 있어서 정기적인 내부 정비와 같은 저주파 측면을 갖는 프로세스들이 있을 수도 있다. 그러한 내부적 동작들은 효과적인 지연에 대해 일정한 충격을 가질 수도 있다. 이것은 그러한 지연이 후속적인 노드에서 약간 상이한 주파수로 나타난다면 더욱 복잡하게 된다.

스위치들과 단말기(terminator)들로 이루어진 네트워크의 출현은 전술한 효과들 모두의 혼합체에 해당한다. 대충 관찰하였을 경우, 큐 지연이 가장 우세하며, 이것은 의사-랜덤 모델로써의 표준형 접근방식을 설명한다. 더 근접해서 관찰하였을 경우에 어떠한 규칙성이 존재한다는 것이 나타나게 된다. 그의 첫 번째 레벨은 내부 동작들의 효과일 것이고, 마지막 레벨은 구성요소들의 물리적 클록들에 의해 초래된 양자화 레벨일 것이다. 가장 작은 레벨의 사항으로서는 열적 잡음이 고려됨이 당연하다.

지연의 크기 다음으로는 상이한 효과가 그 자신의 전형적인 문제를 야기한다. 큐 지연은 시간적으로는 의사-랜덤하게 될 수도 있지만 그들은 전형적인 패킷 크기에 관련되는 몇 개의 크기들로 이루어짐이 아마도 우세하다. 그리하여 상기 큐 지연은 또한 몇 가지 전형적인 주파수들로 된 지연 변화를 수반할 수도 있다. 더욱 흥미로운 것은 구조화(structured)된 구성요소들이다. 내부적 관리요소(internal management)로 인한 지연 변화는 상대적으로 낮은 주파수들 상에서 관찰될 것이며, 클록 오프셋은 매우 낮은 주파수들(만일 클록 차이가 작다면) 또는 훨씬 더 높은 주파수들(더 큰 클록 차이P 대해서) 상에서 관찰될 수 있다.

가장 바람직한 성능을 얻기 위해서는 클록 복구방식은 이러한 모든 효과들을 갖고 처리하는 것이 가능해야만 한다. 기존의 해결책은 더 섬세한 수준이 아니라 조악한 수준에 집중하고 있으며 그의 조악한 수준에 맞는 해결책을 제공한다. 전형적으로 그러한 해결책은 중간에 있는 네트워크의 작동특성에 비해서는 로컬 오실레이터(oscillator)들의 상대적인 안정성에 의존한다. 안정성 있는 로컬 오실레이터들에 대한 지식은 의사-랜덤 효과의 온당한 억제를 위한 최소한의 필요조건이다. 그러나 그러한 레벨들을 위한 해결책이 가능할 때 첫 번째의 다음 레벨의 문제들이 명백하고 우세하게 된다. 따라서 네트워크에서 클록에 의해 도입되는 바와 같은 양자화 레벨이 우세하게 되고, 그것에 대하여 말단 노드들에서의 로컬 오실레이터들의 완전한 안정성은 충분한 해결책을 제공하지는 않는다.

본 발명은 네트워크의 구성요소들에서 일어나는 양자화의 레벨에 초점을 맞추고 있다. 그것은 로컬 클록들의 안정성에 의존하지만 수신 측에서의 복구의 정확성을 향상시키기 위하여 전개될 수 있는 송신 측에서의 특성을 부가한다. 가장 섬세한 레벨에서는 열적 잡음이 정상 평균화로써 처리될 수 있으며 그것은 상대적으로 아주 작아서 그리 큰 중요성을 갖지 않는다.

본 발명은 시간 양자화의 정밀한 본질에 초점을 맞추어 시간 샘플화 패킷들 또는 이벤트들의 변조의 형태로 문제점에 대한 단순하고 명확한 해결책을 제공함을 목적으로 한다.

본 발명에 따르면, 패킷(packet) 네트워크에서 타이밍 정보를 복구하기 위한 방법에 있어서, 상기 네트워크를 가로지르는 송신기와 수신기 사이의 클록신호 복구(recovery)에 필요한 부가정보를 전송하기 위하여 변조 신호가 사용되는 방법을 제공한다.

본 발명에 있어서 상기 변조는 패킷들을 송출하는 비율의 변화의 형태를 취할 수도 있다. 그러한 완전한 세트의 지연은 의사-랜덤(pseudo-random) 부분과 구조화(structured) 부분으로 분할될 수 있다. 비동기식 네트워크에 대하여 클록 전송의 의사-랜덤 문제점을 처리할 수 있는 종래의 기술들이 존재한다 할지라도 그들은 구조화된 문제점들의 레벨에 제한된다. 그 이유는 구조화된 요소들은 매우 낮은 주파수 측면을 갖고 있고 이것은 잘 다루기에 어렵기 때문이다. 본 발명은 변조를 정보의 조각으로서 부가한다. 이것은 무선 주파수 변조(FM)에 상용되는 파일럿 톤에 유사한 것으로 간주될 수 있다. 부가된 변조의 크기 및 주파수 측면은 시스템의 성능에 영향을 미칠 수 있는 중요한 변수들이다.

대부분의 실제적인 시스템에 있어서 상기한 변조는, 수많은 연속적으로 전송되는 매개변수들이 동기식 통신을 수행하도록 사용되는 공유형이거나(따라서 다이내믹형), 그러한 변수가 전송되어 일정한 형태로 남겨지는 원 세팅(one setting)형이거나(세미-스태틱형), 또는 하드웨어 또는 소프트웨어 중의 어느 한 방법으로 원천적으로 실장된다(스태틱형). 많은 이유로 첫 번째의 대안이 일반적으로 가장 매력적임은 명백하지만, 다른 문제들 중의 하나를 제시한다면, 가용한 전력 등과 같은, 해결수단 자체의 공간에 있어서 제약사항이 존재할지도 모른다.

본 발명은 수신기 측에서의 패킷 네트워크 상에서 타이밍 정보를 복구하기 위한 장치를 제공하는데, 상기 장치는 타이밍 정보를 전송하는 상기 네트워크를 경유하여 하나의 변조된 신호를 송신하기 위한 송신기 측에서의 변조기와, 복구된 클록의 정확도를 향상시키기 위하여 상기 변조된 신호를 사용하는 수신기 측의 클록 복구 유닛을 포함하여 구성된다.

이하 본 발명을 첨부한 도면을 참조하여 더 상세하게 예시적인 방법으로 설명한다.

먼저, 본 발명의 구조화 양자화 효과의 본질에 대하여 기술한다. 첫 번째 예에 있어서 중간에 하나의 크로스 링크를 구비한 단지 두 개의 이더넷(Ethernet) 카드들만이 존재한다고, 즉 어떠한 스위치/라우터들이 없다고 패킷 네트워크에서 가정해 본다. 그러한 환경에서는 양자화 문제를 회피하기가 곤란하지 않을 것이다: 따라서 간단한 PLL로써 한 카드로부터 주파수를 복구하여 다른 카드를 종속케 할 수 있다. 이러한 PLL은 지연 변화가 매우 작게 되는 방식으로 클록들이 서로에 대해 동일하게 강제할 것이다. 그러나 많은 다른 노드들에 대하여 이러한 접근방식은 실현 불가능한데, 그 이유는 그 방식은 중간에 독립된 개별적인 클록들을 구비한 스위치들을 갖는 것에 대한 가능성을 거부하기 때문이다. 하나의 PLL 회로는 동기식의 검출구조를 제공하지만 그것은 각각의 노드가 동기 검출 구조를 달성하지 않는 한 많은 양자화 노드들에 대하여 실행될 수는 없다.

도1을 참조하면, 근접한 단부에 로컬 오실레이터 2를 구비한 클록 공급원 1 은 네트워크 링크 3에 대해 먼 쪽 단부에 로컬 오실레이터 5와 연관된 클록 복사유닛 4와 통신한다. PLL 루프를 닫기 위한 교정 조건이 사용될 수도 있으며, 상기 로컬 샘플링 클록은 클록 공급원 로컬 오실레이터 신호에 동기적으로 이루어진다. 이러한 피드백이 없으면 동기 검출은 불가능하다.

두 개의 클록들이 독립적이지만 다소 동일한 주파수로 동작된다면, 최종 샘플링 클록은 신호가 효과적으로 획득 가능할 때를 결정할 것이다. 그러나 첫 번째 클록은 도2에 도시된 바와 같이 상기 클록이 '제공될(offered)' 때를 결정할 것이다. 그리하여 타이밍 에러가 설정될 수 있다.

도2의 마지막 라인은 두 개의 클록들이 서로 아주 근접하게 있을 때 시간의 함수로서 y-축 상에 에러를 도시한다. 입력(ingoing)되는 클록(비동기 채널에 대해 들어오는)은 출력(outgoing)되는 클록(비동기 채널의 출력 상의 샘플링을 의미함) 보다 더 높은 주파수에서 동작하는데, 이것은 언더샘플링이라는 잠재적인 문제를 야기하며, 도면의 오른쪽 측면에서 도시되어 있다.

도3은 클록들이 서로 그렇게 근접해 있지는 않지만 2:1 및 1:2의 주파수 비율을 각각 갖는 경우에 발생하는 것을 보여준다. 도 3은 서브샘플링 문제가 일어나는 위치를 다수 갖는다. 더 높은 주파수의 출력되는 클록을 생성하는 것은 도4에 도시된 결과를 낳는다. 그러나 이것은 더 이상 서브샘플링의 문제로부터 고통 받지는 않는다.

타이밍 에러는 영(0)에서부터 거의 상기 출력 클록의 주기만큼 클 수도 있다는 점이 명백하다. 이것은 상기한 입력되는 클록이 매우 정확하기 때문에 정확하 고, 따라서 그 자신의 기준이 소망하는 타이밍을 설정한다. 상기 출력 클록은 이 클록을 다시 샘플링함으로써 부정확성을 수반하게 된다. 도4는 출력 클록이 가장 높은 주파수를 갖기 때문에 가장 작은 에러를 제공한다. 따라서 상기 에러는 시간적으로 동작하는 모듈로(modulo) 오퍼레이터(연산자)의 결과로서 이해될 수 있으며, 여기서 그 모듈러스(계수:mudulus)는 출력 클록의 그리드에 필적하게 된다.

상기 에러의 주파수는 도4에서는 명백히 더 높다. 이것은 입력(ingoing) 클록을 잘게 잘라내는('chopping' up) 출력 클록에 관련되며, 여기서 더 작은 잘린 부분들(더 작은 모듈러스)은 더 높은 주파수를 의미한다.

모듈로 오퍼레이터 덕분에 상기 샘플링 프로세스는 영차(0^th 오더) 잡음 성형 프로세스라 호칭될 수 있다. 델타 시그마 성형기(shaper)는 모듈로 오퍼레이터와 다수의 적분기(integrator)(이 경우에는 0)를 사용한다. 만일 상기 출력 클록이 PLL에 의해 재생되는 클록으로 이루어진다면, PLL(VCO, CCO, DCO 또는 유사한 것)에서의 적분기는 그 루프를 일차(1^st 오더) 잡음 성형기로 만들 것이다. 이것은 정상적인 델타-시그마 기술로써 만족스러운 링크를 제공한다. 주파수 측정 수단으로서의 하나의 PLL은 카운터(counter) 보다는 더 양호한 속도/정확도를 갖는 출력을 산출한다.

클록율(clock ratio)을 이해하기에 중요한 공식은 다음과 같다:

CyclePeriod2 = n*CyclePeriod1 + m*CyclePeriod1,n ∈ N,0 ≤ m ＜1

여기서 CyclePeriod1 은 첫 번째 클록의 주기이고, CyclePeriod2 는 첫 번째 클록이 샘플되는 두 번째 클록의 주기이다.

상기한 수 m 은 변화의 효과적인 비율을 결정한다는 것을 이해함이 중요한다. 만인 m 이 0 또는 1에 매우 근접하다면, 결과적인 타이밍 에러는 그것이 최종적으로 에워싸여질(wrap around) 때까지 서서히 커지거나 줄어들 것이다. 타임 도메인에서 이것은 예시에서 이미 보였듯이 톱니파처럼 보일 것이다. 이러한 에러의 최소 주파수는 매우 낮을 수 있고 또한 그러한 주파수는 양쪽 클록 모두에 의해 영향을 받을 것이다.

만일 10MHz의 명목적인 값의 출력 신호와 0ppm의 실질적인 에러에 대한 샘플링 클록을 가정해 보자. 또한 이 클록이 +1ppm의 에러를 갖는 1MHz의 첫 번째 기준값을 샘플링 한다고 가정하자. 10배 더 높은 율로 동작하는 상기 출력 클록은 10ppm, 다시 말하자면 샘플당 한 사이클의 10ppm의 부분적인 에러를 실질적으로 인식한다는 것을 상기 공식은 보여준다. 이것은 기준치의 100,000 사이클로, 말하자면 0.1s로 "채워질(fill up)" 것이다. 따라서 상기 에러는 톱니파형이 될 것이고 10Hz 정도의 기조를 이룰 것이다.

만일 상기 동일한 샘플링 주파수가 1ppm의 에러로써 다시 10kHz의 클록을 샘플하기 위해 사용된다고 가정하자. 상기 수자들 간의 비는 이제 1000배정도가 되므로 인식된 사이클 에러는 1000ppm일 것이다. 이것은 1000 사이클로, 말하자면 0.1s로 "채워질(fill up)" 것이다. 상기 주파수는 여전히 같다.

이제 샘플화 신호가 10Hz, 1ppm이라고 가정하자. 0.1s에서 이 신호는 1초의 0.1ppm, 말하자면 100ns 만큼 이동했을 것이다. 그러나 이것은 하나의 샘플 사이클 과 동일하다. 상기 에러는 톱니파형이 아니라 평편한 형일 것이다. 기본적으로 상기 에러는 DC가 되며, 이것은 10MHz 클록이 다른 패턴에서의 샘플링이 없이 100ns 이상 이동할 수가 있다.

따라서 에러의 스펙트럼은 클록들의 정확한 비율에 의존한다는 것이 명백할 것이다. 그것은 여러 다른 것들 중에서 톱니파형과 DC 사이에서 변화할 것이다. 전형적으로 고 주파수인 가능하면 가장 양호한 스펙트럼을 찾는 것이 관심사일 것이다. 그것은 에러 성분을 억제하기에 용이하게 그러나 작은 클록 변화들을 정확하게 따르도록 허용해 주며, 이것은 DC에 근접할 것이다.

샘플화 신호가 1MH에 가까운 그러나 큰 편이를 갖는 비율(rate)을 갖는다고 가정하자. 그러면 1 사이클은 (10+5/32) 사이클의 10MHz 샘플링 클록, 말하자면 대략 1MHz에서 1.6%에 해당한다. 상기 값 5/32는 샘플링 에러가 주로 고 주파수 조건으로 이루어지는 것을 보장한다. 이것은 수정형 엔젤 급수(Modified Engel Series)로부터의 간접적인 결과이며, 여기서 상기한 5/32 및 그의 보수인 1-5/32=27/32는 대부분 고주파수 성분들을 산출한다. 이러한 고주파수들은 필터로 처리하기에 더욱 용이하다. 예를 들면, 그러한 수들은 10분의 1로 만들기가 간편하다. 이러한 분석은 제1 클록이 그로부터 샘플화 되는 제2 클록의 주파수가 가능한 한 높게 되어야만 한다는 것과, 또한 사이클 관계가 상기 방정식으로부터 숫자 m이 5/32 또는 27/32와 같은 홀수 분율(odd fraction)이 되도록 하여야만 한다는 것을 암시한다. 그러나 문제는 샘플링을 위한 전형적인 최소 주파수가 10MHz(100ns 주기)의 범위에 존재할 것이라는 것인데, 반면에 그러한 타이밍으로 전송되는 전형적인 패킷 레이 트(packet rate)는 낮아서, 예를 들면 10-100패킷/s의 정도일 것이다. 이것은 1백만 차수(order)의 클록 레이트를 생성하고, 이것은 또한 클록의 정확도의 차수에 해당한다. 따라서 바람직한 특성을 갖도록 샘플링 주파수를 조정하는 것은 어렵게 된다.

클록 레이트(율)에 의해 결정되는 것과 같은 성능에 대한 개념은 몇 개의 무아르 (Moire) 패턴들에 의해 도시될 수 있다. 도5a 내지 도5e에서 몇몇의 예가 서로 다른 클록율을 갖는 두 개의 클록들에 대해 예시되는데, 이것은 실제적인 패턴에 근접한 수학식으로부터 읽혀질 수가 있다. 상기 클록들은 단순한 수직선이며, 이것은 샘플링 순간들을 도시한다. 밀도 패턴들은 에러들이 상대적으로 낮은 주파수 또는 더 높은 주파수로 이루어질 수 있다는 것을 나타낸다. FFT(패스트 푸리에 변환:Fast Fourier Transform)의 도움으로 가장 양호한 성능의 선명한 그림을 얻는 것이 가능하고, 또한 그것은 32/37 비율 근방이라는 것이 설명될 수 있다. 다른 무아르 패턴들은 DC를 포함하여 더 긴 기간의 시프트를 갖는다. 후자는 비율 32/32, 32/16에 대하여 매우 가시적이지만, 또한 32/24에 대해서도 매우 가시적이다. 상기 무아르 패턴의 예들은 어떤 표면 거칠기(granularity)로도 조절될 수 있다.

실제로는 패킷 네트워크에서는 스위치들, 라우터들 및 그와 유사한 것들이 존재하고, 또한 이들 노드들은 입력(incoming) 클록들에 대해 용이하게 종속되게 할 수 있다. 통상적으로 하나 이상의 입력되는 클록 신호가 존재하고 그 신호들은 어느 클록이 가장 바람직한가에 대한 정보를 특별하게 제공하지는 않는다. 그리고 출력(outgoing) 스트림들은 노드의 글로벌 클록 또는 관련된 입력 스트림에 대해 의존하도록 만든다. 이것은 종결 위치(termination point)가 PLL들을 활용한다 할지라도 두 개의 스트림들 사이에 어떤 종류의 리-샘플링(re-sampling)이 항상 존재할 것임을 의미한다. 그러한 PLL들은 클록 분배를 위해서가 아니라 가능한 한 가장 양호한 신호 복구를 가능하게 하기 위해서만 사용된다. 노드에 따라서는 연관된 클록들의 수는 증가할 수 있고 또한 증가할 것이며, 클록 영역 변환의 수를 지금까지 기술된 단일한 변환(single transition)보다 (훨씬) 더 높게 만들 것이다.

두 개의 클록들에 대한 분석은 쌍으로 이루어진 장비가 사용되면 여전히 유효할 것이다. 따라서 입력에서부터 출력까지의 전체적인 지연은 모든 각각의 쌍들의 장치들로부터 타이밍 에러들의 부가로서 이해될 수 있다.

연속된 클록들 중의 가장 낮은 클록은 일반적으로 최악의 경우의 에러를 제공할 것이다. 만일 하나의 장치가 8kHz의 유효 타임 그리드(effective time grid)를 사용하고 나머지들은 10MHz의 타임 그리드를 사용한다면, 8kHz의 프레임 레이트(125㎲ grid)가 우세할 것이다.

클록율들이 비교할 만하다면 그 에러들은 잡음의 부가적인 과정으로서 나타나도록 아마도 충분히 비상관(uncorrelated)관계에 놓인다. 특히 많은 노드들이 관련될 때 이것은 유효하다. 이것은 주파수 스펙트럼에 있어서 또한 행동특성에 대한 직접적인 영향을 갖는다.

타임 그리드들의 변동은 네트워크 구조에 전반적으로 의존할 것이다. 예를 들면, 이더넷 네트워크는 100ns(10Mbit/s 이더넷에 대해)보다 더 나쁜 타임 그리드를 갖는 것으로 예상되지는 않는다. 64kbit/s의 클록율로 TDM 스위치들을 통해 통 과하는 비동기 네트워크들은 8kHz(바이트 반복율)의전형적인 그리드를 구비한다. ATM 네트워크들은 155MHz 데이터 레이트에서 2.73㎲의 타임 그리드를 의미하는 53 바이트 길이의 그리드들을 가질지도 모른다. 실제 적용시 기대되는 실질적인 최소 레이트는 상기한 8kHz 레이트(ISDN 통신시)이다. 훨씬 더 낮은 레이트는 현재의 기술에는 적합하지 않다.

측정이 없는 지연 에러는 어떠한 주파수에도 그리고 어떠한 가변적인 미지의 크기로도 존재할 수가 있다. 이것은 고품질의 OCXO(Oven Controlled Crystal Oscillator)들과 같은 값이 비싼 수단이 없이는 양호한 성능의 클록 재생을 제공하는 것을 어렵게 만든다.

상기 네트워크에서 달성되는 것과 같은 시간 도메인에서의 모듈로 연산자(modulo operator)들은 0차(0^th) 델타 시그마 변조기에 필적한다. 정상적인 델타 시그마 환경에 있어서 다른 작업으로부터 상기 모듈로 연산자와 연관된 문제들은 특별한 정보 비트를 추가함으로써 부분적으로는 극복될 수 있다고 알려져 있다. 공지의 예는 디더링(dithering)이며, 이것은 델타-시그마 변환기들의 성능을 개선한다.

서로 상대방에게 전송하는 두 개의 노드로 구성된 간단한 예에 있어서, PLL의 사용이 논의 되었다. 일반적인 해결책을 위해서는 이것은 성능을 개선하지 않지만 그러나 실제로 그것은 장치의 마지막 부분과 수신측 간의 문제들을 회피함에 도움이 된다고 알려지고 있다. 그래서 수신측에서의 PLL의 사용은 한 층을 탈피하게 함으로써 남아있는 문제를 다소 단순화할 수 있다. 이것은 또한 스위치들이 없는 네트워크(전형적으로 교자 케이블로 된 다이렉트 커플링)가 탁월한 성능을 제공할 수 있다는 것을 의미한다. 존 발명의 원리에 따르면 그리드 라인들이 일어나는 장소를 검출하는 데에 도움이 될 수 있는 주파수 또는 위상 변조의 형태로 신호가 부가되는데, 이에 따라서 정확성을 향상시킨다. 여기서의 바람직한 해결책은 마지막 스위치와 수신측 간의 마지막으로 부가된 부정확성이 회피될 수 있도록 수신측에서 PLL과 이러한 변조를 결합시키는 것이다.

신호의 부가는 주파수 또는 위상 변조에 기초하여 몇 개의 전형적인 형태를 취한다. 당해 기술분야의 전문가라면 본 방법은 수학적으로 등가이므로 일-대-일 수학적 함수(적분)를 통해서 이러한 조건들이 느슨하게 사용된다는 것을 이해할 수 있을 것이다.

그러한 하나의 형태는 DC 오프셋을 FM 변조신호로서 제공하는 것인데, 이것은 기본적으로 클록 오프셋(PM의 견지에서는 이것은 직선 램프와 같다)과 같다. 만일 상기한 클록들이 모두 10MHz 정도이고 패킷 율은 1kHz라면, 1/10000*5/32의 패킷율의 오프셋은 각각의 후속하는 샘플에 대해 적절한 10MHz 클록의 한 사이클의 5/32에 의해 샘플 그리드를 시프트 시키는 것과 필적할 것이다. 이것은 샘플링에서의 에러가 전반적으로 고주파수 성분만을 보유하고 주파수 재생에 있어서는 그러한 성분들은 용이하게 여과될 수 있음을 보장할 것이다. 이것은 클록의 실질적인 정확도에 크게 의존한다. 예를 들면 1/10000*5/32의 오프셋은 실제로 16ppm이다. 만일 성공적으로 선택이 이루어진다면, 정확도는 에러 성분들의 필요한 감쇄정도에 따라서는 5-25 퍼센트 범위에 있어야만 한다. 그러한 퍼센티지는 16ppm*0.05...0.25 = 0.8ppm...4ppm의 상대적인 정확도를 가져야만 한다는 것을 의미한다. 전형적으로 절대 정확도 필요조건은 이 크기의 절반, 즉 0.4ppm..2ppm 정도일 것이다. 그러한 크리스털들은 매우 고가이고 실제적인 스위칭 요소들에 존재할 필요가 있다. 정확도에 대한 필요조건은 네트워크 내에서의 라우터 및 스위치들 상에 뿐만 아니라 시스템에 있어서의 모든 크리스털에 존재할 필요가 있다.

전술한 숫자들은 클록 레이트를 감소시키거나 패킷 레이트를 증가시킴으로써 완전히 시프트될 수 있다. 불행하게도 이러한 기술의 예기치 못한 이용은 낮은 패킷 레이트를 요구하는 반면에 물리적 클록 레이트는 매우 높다. DC 오프셋의 이용은 가능하기는 하지만 선호되는 해결책은 아니다.

소정의 사인파 형태의 변조방식이 사용될 수도 있다. 이것은 예민한 주파수에러를 아주 크게 만드는데, 이것은 DC 변조에 비해서 유리하다. 그러한 변조는 그렇게 높지 않은 고 정확도(예민한 주파수 에러가 그러한 필요조건을 완화시킨다)의 그러나 고 안정성의 기대치를 갖는다. 이것은 대부분의 크리스털에 대해서 진실인 것으로 기대될 수 있다. 안정성에 있어 상대적으로 잘 보증되지는 않는 크리스털의 경우에 있어서 두 개의 사인파형 파형들의 가산으로써 변조하는 것이 바람직할 수도 있다. 예를 들면, 어떠한 크리스털이 스위칭 장비에서 다른 요소들 때문에 주기성 온도 반응특성을 갖는다면 첫 번째 사인(sinusoidal)파형은 다소 같은 레이트를 갖는다. 그러한 상관관계가 일어난다면, 그것은 몇 개의 주파수들을 이용하는 것이 더 간단할 수 있는데, 이로써 그러한 문제들의 기회를 경감시키게 된다.

세부적인 구현수단에 따라서는 톱니파형, 삼각형 신호 및 여타 유사한 것들 을 이용하는 것이 사인파형에 비해서 바람직할 수도 있다.

안정성을 교란하기 위한 모델이 잡음으로서 가장 잘 보인다면(소스들의 수 덕분에, 관련되는 미지의 문제로 인해), 그것은 (의사) 랜덤 변조를 이용하는 것이 가장 좋을지도 모른다.

모든 변조 종류들에 대하여 변조 속도(패킷 레이트에 의해 지시되는)와 검출 속도에 대한 어떤 것을 지정하는 것이 가능하다. 이것은 클록들의 안정성과 균형이 맞춰져야 한다. 만일 그것이 아직 도달되지 않으면, 패킷 레이트가 올라가거나 아니면 클록들은 더 안정하게 되어야 할 것이다. 후자는 개재하는 스위치들과 라우터들이 존재하고 있는 실제적인 선택사양이 아니기 때문에 패킷 레이트의 변조는 가장 좋은 해결책이라고 믿어진다.

사실상 상기 시스템은 혼합적인 방법들이 사용되는 것을 허용한다. 각각의 변조는 수신측으로 변조에 대한 정확한 정보를 전송하는 송신측과 최적이다. 그렇게 함에 있어서 상기 수신측은 실제적인 소망하는 클록을 더 정확하게 복구하기위해 사용될 수 있는 여분의 정보를 수신한다. 그러나 수신측을 넘어 상기 정보를 보냄으로써 변조에 대한 관심이 있는 모든 것을 기본적으로 전송할 것이다. 그래서 변조의 선택은 단지 송신자의 문제가 된다.

변조의 종류, 변조의 폭(깊이) 등은 예기된 네트워크 조건들, 클록 안정성 및 그러한 것들을 기초로 하여 송신기에 의해 결정될 수 있다. 그러한 기능성의 전형적인 구현은 한 측면에서는 수신기로부터 특정한 데이터를 수집하고 그것의 결과로써 상기 송신기를 공급/설정하는 자동 시스템 또는 사람의 개입으로써 가장 잘 수행된다.

도6은 작은 부분의 변조된 신호가 어떻게 샘플링 클록(수평 라인들)의 특별한 양자화 레벨들을 통해 송신기 신호(경사선(tilted line), PM에 대해서는 램프(ramp), FM에 대해서는 DC 오프셋)의 천이를 불러일으키는지를 나타낸다. 상기 수평 라인들은 절단 함수(truncation function)에서와 같이 어디서 수신된 신호가 보이게 될지를 지시한다. 절단 함수의 종류, 바닥(floor) 또는 천장(ceiling)은, 어느 방향으로 실제적인 시간이 흐르는지(즉, 상부로(천장) 또는 하부로(바닥))에 의존한다. 상기 절단 함수는 모듈로 함수의 종류와 같다. 만일 경사선이 상향으로 또는 하향으로 시프트하고 절단(truncation)후의 읽은 값이 변화하지 않는다면, 수신기는 원래의 버전과 시프트 된 버전과의 사이의 어떠한 구별도 행할 수 없다: 왜냐면 절단은 그러한 정보를 빠뜨린다. 그래서 경사선이 상하로 시프트 할 수 있는 최대의 시프트 폭은 수신기에서 보증될 수 있는 최소 불확정성(읽기: 에러)에 대한 직접적인 지시이다. 더 큰 시프트는 하나 또는 다수의 절단된(truncated) 값들을 변화시킴으로써 검출될 수 있을 것이다. 따라서 이러한 최소 불확정성은 또한 이론적인 최대치이다. 정확한 불확정성 경계(uncertainty boundary)를 찾는 것은 이러한 무아르 패턴들에 근거한 수단들로써 도움이 이루어질 수 있다. 그러한 패턴들은 변조를 따라서 할 수가 있고, 그래서 라인 세트들 중의 하나는 경사지게 된다. 이러한 변화는 도2에 도시된 바와 같이 일 방향으로의 시간(정상적인 진행 시간)과 그리고 타 방향으로의 시간(시간에 대한 변조)을 갖는 이차원 패턴으로 상기 일차원 무아르 패턴을 변화시킨다. 그러한 패턴으로부터 필요한 관찰 창(observation window)과 달성 가능한 정확도(이것은 간단한 선형수학이다)를 계산하는 것이 가능하게 된다. 상기 경사선을 덜 경사지게 만드는 것은 더 높은 정확도를 제공할지도 모르지만, 그것은 더 긴 관찰을 필요로 한다.

상기한 방법을 구현하는 실제적인 실시예는 라인(line) 방정식들로부터의 직접적인 유도과정들인 다수의 방식으로 구성될 수 있다. 하나의 실시예가 도8에 도시되어 있는데, 이것은 이더넷 환경을 위한 해법을 보여준다. 상기 시스템은 이더넷 MAC 및 PHY 유닛 12, 14로 송신 및 수신측 상에 접속된 이더넷 12를 포함한다. 변조기 16은 송신 유닛 12에 대해 입력을 제공한다. 비동기 타이밍 패킷들은 소정의 패킷 또는 이벤트의 출발 또는 도착 시간이 그에 대해 완전한 해결책(solution)이 작용되는 메인 데이터가 되도록 취급된다. 실제적인 출발 시간의 변조는 다수의 방법으로 실행될 수 있다. 상기한 변조는 유닛 12에 대해 타이밍 신호를 제공한다. 타임 베이스 18은 변조기 16에 입력을 제공한다. 그리고 상기 변조기 16은 기존의 타임 베이스 18로부터의 시간의 이탈로서 작용한다. 통상적으로 크리스털 20은 베이스 신호를 제공한다. 상기 변조기 16이 시간 시프트를 생성하기 때문에 위상 변조기가 가장 적합할지도 모른다. 만일 무한 위상 램프(infinite phase ramp)가 필요하다면 변조기는 그에 맞는 조건들을 갖도록 할 필요가 있다.

상기 이더넷 MAC 및 PHY 유닛 14는 수신기에서 비동기 트래픽을 처리한다. 이것은 독립적인 클록이나 또는 피드백 클록을 사용할 수도 있다. 도8에서 상기 유닛 14는 피드백 클록을 사용하지만 변조기를 동작하지 않게 하거나 또는 계산부(calculus block) 22의 변조기 데이터를 0에 의해 곱함으로써 상기 클록은 독립적 으로 될 수 있다.

제어 유닛 24는 송신기 측면에서 패킷들의 출발의 정밀한 타이밍을 제어한다. 상기한 제어가 야기하는 변조는 패킷들 사이에서 간격을 두고 수행됨이 바람직하다. 실제적인 패킷 레이트의 변조는 가능할지도 모르지만 그 메시지의 명목적인 지속기간(nominal duration)과 그러한 메시지에 있어서의 각각의 비트에 영향을 미칠 것이다. 깊은(deep) 변조에 대해서는 그것은 수용할 수가 없고, 그래서 단지 중지(pause)하는 동안의 변조만이 받아들일 만할 것이다.

상기 제어 유닛 24는 메시지 처리 중에 변조를 할 수도 있다. 이것은 송신기가 스위치와 통신할 때 어떤 목적도 갖지 않는데, 이것은 발신하는 스트림들 상에서 그 자신의 클록을 사용할 것이다. 그러나 이것은 수신측 노드가 소정의 말단(end) 노드임이 가능할 때 이점을 가질지도 모른다. 상기 말단 노드는 여분의 변조에 대해서 작용할 수 있기 때문에 그 성능은 더 양호하게 만들어질 수 있다.

상기 수신측 상의 계산 유닛 24가 양자화 경계가 있었던 장소에 대하여 더 큰 정확도를 제공하도록 사용되고, 그럼으로써 그들은 취소될 수 있다. 만일 물리적인 복구된 신호가 요구되면, 상기 계산 유닛 22는 여분의 정확도를 제공하도록 할 필요가 있으나, 그 신호는 통상적으로 변조되지 말아야 한다. 이것은 부가적인 회로를 필요로 하고 여기에 도시되지는 않는다.

상기 수신측은 또한 변조기 및 동기 검출기 26과 크리스털 30을 구비한 그 자신의 타임베이스 28을 포함한다.

도8은 본 발명의 가장 완전한 구현상태를 예시하고 있다. 그러나 변조의 폭, 트래픽 비트 레이트 정확성 및 그와 유사한 것들에 따라서는 그의 어떠한 요소들이 제거되어도 좋다는 것은 당해 기술 분야의 전문가라면 잘 이해될 것이다. 상술한 도면에 있어서 가장 복잡한 요소는 동기 검출 피드백 신호이고, 이것은 패킷의 실질적인 도착 시간을 정확하게 맞추기 위하여 사용될 수 있다.

이상 상술한 바와 같이, 본 발명은 패킷(packet) 네트워크에 있어서 타이밍 정보를 복구하기 위한 방법을 제공하며, 그를 위하여 네트워크를 가로지르는 송신기와 수신기 사이의 클록신호 복구에 필요한 부가정보를 전송하기 위하여 변조 방식이 사용 된다. 본 발명은 시간 양자화의 정밀한 본질에 초점을 맞추어 시간 샘플화 패킷들 또는 이벤트들의 변조의 형태로 종래의 문제점에 대한 단순하고 명확한 해결수단을 제공하는 효과가 있다.

본 발명의 모든 변경과 변형들은 본 발명의 영역 내에 있는 것으로 간주될 것이며, 그의 성격은 전술한 설명과 하기와 같은 청구범위로부터 결정되어야할 것이다.

Claims (24)

1. 자신의 타임 그리드(time grid)를 각각 구비하는 다수의 비동기형 패킷(asynchronous packet) 네트워크 상에서 타이밍 정보를 복구하기 위한 방법에 있어서,

   제1 네트워크상의 발신기(sender)와 제2 네트워크상의 수신기(receiver) 사이에서 패킷이 전송되고, 상기 발신기와 수신기 사이에 타이밍 정보가 전달되어 수신기의 로컬 클록을 발신기의 로컬 클록과 동기화하는 것을 가능하게 하고, 또한 발신기와 수신기 사이에서 전송된 패킷들의 출발시간을 변조함으로써 상기 발신기자와 수신기 사이에서 상기 타이밍 정보가 전달되도록 함을 특징으로 하는 타이밍 정보의 복구 방법.
2. 제1항에 있어서, 상기 변조된 신호(modulated signal)는 주파수 또는 위상 변조됨을 특징으로 하는 타이밍 정보의 복구 방법.
3. 제2항에 있어서, 상기 변조된 신호는 송신기로부터의 패킷들의 전송율의 견지에서의 오프셋(offset)으로서 표현됨을 특징으로 하는 타이밍 정보의 복구 방법.
4. 제3항에 있어서, 상기 오프셋은 수신기에서의 타이밍 에러가 단지 고 주파수 성분만을 함유하도록 클록 신호의 사이클의 홀수 분율 f 임을 특징으로 하는 타이밍 정보의 복구 방법.
5. 제4항에 있어서, 상기 f 는 5/32임을 특징으로 하는 타이밍 정보의 복구 방법.
6. 제5항에 있어서, 상기 f 는 27/32임을 특징으로 하는 타이밍 정보의 복구 방법.
7. 제4항에 있어서, 상기 패킷 율(레이트)은 패킷 사이클과 f 에 의해 곱해지는 클록 사이클의 비와 같은 양만큼 오프셋 됨을 특징으로 하는 타이밍 정보의 복구 방법.
8. 제4항에 있어서, 상기 고 주파수 성분은 수신기에서 필터링 됨을 특징으로 하는 타이밍 정보의 복구 방법.
9. 제1항 내지 제8항 중의 어느 한 항에 있어서, 네트워크를 가로지르는 패킷의 경로에 있어서의 최종 노드와 상기 수신기 사이에서 일어나는 타이밍 에러들을 제거하기 위하여 상기 수신기에는 위상 고정 루프(phase locked loop)가 제공됨을 특징으로 하는 타이밍 정보의 복구 방법.
10. 제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 변조된 신호는 사인파(sinusoidal) 변조를 사용함을 특징으로 하는 타이밍 정보의 복구 방법.
11. 제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 변조된 신호는 두 개의 사인파(sinusoidal) 파형들의 가산으로 이루어짐을 특징으로 하는 타이밍 정보의 복구 방법.
12. 제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 변조된 신호는 톱니(sawtooth) 파형의 변조를 사용함을 특징으로 하는 타이밍 정보의 복구 방법.
13. 제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 변조된 신호는 의사-랜덤(pseudo-random) 변조를 사용함을 특징으로 하는 타이밍 정보의 복구 방법.
14. 그 자신의 타임 그리드를 각각 구비하고 수신기와 송신기를 연결하기 위한, 제1 네트워크상에서의 송신기와 제2 네트워크상에서의 수신기 사이에 패킷들이 전송되는 비동기형(asynchronous) 패킷 네트워크에서 상기 수신기의 로컬 클록을 상기 발신기의 그것과 동기화하는 것을 가능하게 하도록 상기한 패킷 네트워크를 통해 타이밍 정보를 복구하기 위한 장치에 있어서,

    상기 송신기 측에 배치된 상기 타이밍 정보를 전송하기 위한 수단을 구비하되, 상기 타이밍 정보를 전송하기 위한 수단은 상기 패킷들의 출발시간을 변조하기 위한 변조기와, 그리고 상기 패킷들의 도착시간으로부터 상기 타이밍 정보를 추출하기 위하여 상기 수신기 측에 제공되는 클록 복구 유닛을 포함하여 구성됨을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
15. 제14항에 있어서, 상기 변조 신호를 제공하기 위하여 전송되는 패킷들의 출발의 정확한 시간을 변경하기 위한 제어 유닛을 더 구비함을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
16. 제15항에 있어서, 상기 복구 유닛은 입력되는 패킷의 도착의 정확한 시간을 결정하기 위한 동기 검출기를 구비함을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
17. 제16항에 있어서, 상기 송신기 및 수신기는 각각 로컬 타임베이스를 기준치로서 포함하도록 구성됨을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
18. 제15항에 있어서, 상기 변조기는 네트워크 인터페이스 유닛에 접속됨을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
19. 제15항에 있어서, 상기 제어 유닛은 상기 오프셋을 제공하도록 상기 패킷의 전송 시간을 변경함을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
20. 제19항에 있어서, 상기 오프셋은 클록 신호의 한 사이클의 홀수 분율 f 이고, 여기서 상기 수신기에서의 타이밍 에러는 단지 고주파수 성분만을 함유하도록 함을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
21. 제20항에 있어서, 상기 패킷 율은 패킷 사이클과 상기 f 에 의해 곱해지는 클록 사이클의 비와 같은 양만큼 오프셋 됨을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
22. 제21항에 있어서, 상기 f 는 5/32임을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
23. 제22항에 있어서, 상기 f 는 27/32임을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.
24. 제14항에 있어서, 수신기 전단의 상기 네트워크의 최종 링크에서 일어나는 에러들을 제거하기 위하여 상기 수신기에 위상 고정 루프(phase locked loop)를 더 구비함을 특징으로 하는 타이밍 정보를 복구하기 위한 장치.

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