KR100702554B1 - 다층 전자 장치 캐리어의 개량된 적층 비아 구조 - Google Patents

다층 전자 장치 캐리어의 개량된 적층 비아 구조 Download PDF

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Abstract

전자 장치 캐리어의 도전층들을 통해 고주파 신호 또는 고강도 전류를 전송하도록 구성된 적층 비아 구조(200)가 개시된다. 이 적층 비아 구조는 유전층들(120)에 의해 분리된 3개의 인접 도전층(110a, 110b 및 110c)에 속하고 z축을 따라 정렬된 적어도 3개의 도전성 트랙(205a, 205b 및 205c)을 포함한다. 이 도전성 트랙들 사이의 접속은 각 도전층 사이의 적어도 2개의 비아(210 및 215)에 의해 이루어진다. 도전성 트랙의 일측에 접속된 비아들은 z축을 따라 타측에 접속된 비아들과 정렬되지 않도록 배치된다. 바람직한 실시예에서, 이들 정렬된 도전성 트랙의 형상은 디스크 또는 환상 링의 형태이며, 2개의 인접 도전층을 접속하기 위해 4개의 비아가 사용된다. 이들 4개의 비아는 각각의 도전성 트랙 상에 대칭적으로 배치된다. 제1 및 제2 인접 도전층들 사이와 제2 및 제3 도전층들 사이의 비아들의 위치는 z축을 따라 45˚의 각도를 형성한다.
전자 장치 캐리어, 적층 비아 구조, 도전층, 도전성 트랙, 비아

Description

다층 전자 장치 캐리어의 개량된 적층 비아 구조{IMPROVED STRUCTURE OF STACKED VIAS IN MULTIPLE LAYER ELECTRONIC DEVICE CARRIERS}
본 발명은 일반적으로 전자 인쇄 회로 보드 및 칩 캐리어의 구조 및 제조에 관한 것으로서, 보다 구체적으로 다층 고밀도 전자 장치 캐리어의 특정 적층 비아(stacked vias) 구조에 관한 것이다.
여러 유형의 전자 부품들은 반도체 물질의 칩에 집적된 회로에 의해 구현된다. 일반적으로, 칩은 기계적인 응력으로부터 보호 받을 수 있도록 캐리어 상에 실장된 후 패키지 내에 밀봉된다. 칩 캐리어는 도전성 트랙들을 구비한 절연 기판을 포함하는데, 각 트랙은 칩의 대응 단자에 접착되며, 일반적으로 인쇄 회로 보드에의 접속을 위한 접촉 패드로 마무리된다. 일반적으로, 칩 캐리어는 여러 개의 도전층을 포함하며, 그 안에 신호 및 전류를 전송하는 트랙들이 칩 캐리어 제조 제한뿐만 아니라, 논리적 및 전기적 제한에도 의존하는 요구 사항에 따라 설계된다. 층들 간의 접속은 대개 비아 또는 도금된 관통 구멍을 이용하여 이루어진다.
마찬가지로, 일반적으로 인쇄 회로 보드는 절연 물질 내에 형성되고 비아 또는 도금된 관통 구멍에 의해 접속되는 여러 도전층들을 포함하며, 이들 도전층은 여러 전자 장치들의 간에 또는 전자 장치들과 커넥터들 간에 신호를 전송하도록 구성된다.
미국 특허 제5,633,532호는, 기판 베이스 및 기판 베이스 상에 형성된 박막 다층 상호접속층(thin-film multilayer interconnection layer)을 구비한 기판과 반도체 소자를 포함하는 반도체 장치를 개시하고 있다. 박막 다층 상호접속층은 절연층 및 상호접속 패턴을 갖는다. 절연층 및 상호접속 패턴은 교대하여 적층된다. 절연층 각각은 제1 절연층 부분 및 제2 절연층 부분을 포함한다. 제2 절연층 부분의 표면은 제1 절연층 부분의 표면보다 평탄하며, 상호접속 패턴 각각은 제2 절연층 부분의 표면 상에 배치된다.
유럽 특허 제0,457,583호는 제1 내지 네3 상호접속층에 의해 제1 내지 제3 전력 상호접속이 제공되는 다층 상호접속 기판을 개시하고 있다. 제1 절연층은 제1 및 제2 상호접속층 사이에 제공되고, 제2 절연층은 제2 및 제3 상호접속층 사이에 제공된다. 복수의 제1 비아 홀은 제1 절연층에 제공되고, 제1 및 제2 전력 상호접속층을 접속시키며, 복수의 제2 비아 홀은 제1 비아 홀의 위치로부터 천이된 위치의 제2 절연층에 제공되고, 제2 및 제3 전력 상호접속층을 접속시킨다. 세라믹 또는 유리 세라믹 기판은 상기 층들을 지지한다. 이 구조는 보다 낮은 분포 저항(distribution resistance)을 갖는다.
장치들의 스위칭 속도가 1 GHz의 클럭 레이트를 초과할 때에는, 더이상 전기적 신호 전송을 트랙 상의 단순한 포인트 대 포인트(point to point) 전송으로 고려할 게 아니라, 회로 트레이스 상의 전류에 의해 지원되는 전자기파의 전파로서 고려할 필요가 있다. 전송 라인으로도 지칭되는 전자 장치 캐리어(칩 캐리어 및 인쇄 회로 보드) 상의 이러한 트레이스는 특정한 특성들(전송 라인 폭 사이의 관계, 전송 라인들 간의 간격, 전송 라인과 기준 평면 간의 유전체 두께)을 갖는 적어도 2개의 전도 경로를 포함하는 시스템을 나타낸다. 이들 전송 라인은 도전성 신호 트랙 또는 트레이스, 및 이 신호 트랙을 전자기 간섭으로부터 차폐하기 위해 근접 형성되고 기준 전압 또는 접지에 접속된 또 하나의 트랙 및/또는 도전성 평면을 포함한다. 전자기파는 신호 전류에 대한 완전한 루프 경로를 형성하는 신호 트랙 및 하부의 기준 전압 또는 접지면에 의해 규정되는 전송 라인을 따라 전파된다. 칩이 예컨대 1 GHz보다 큰 고주파로 동작하는 경우, 전자 장치 캐리어의 영향은 전자 시스템 전체의 성능에 심각한 영향을 미칠 수 있다.
특히, 구조, 물질 특성 및 설계 특징에서의 임의의 변화와 같은 전송 라인에서의 임의의 불연속성(또는 전이)은 매체의 전기적 임피던스의 변화를 나타내며, 이것은 반사파를 생성한다. 더욱이, 시스템은 전송 신호에 대한 저역 통과 필터로서 작용하는 부유 구조(커패시터, 인덕터 및 저항기)를 포함한다. 결과적으로, 전송 라인을 따라 전파되는 전자기파의 무결성은 보존되지 않는다.
저전압(논리값 0)과 고전압(논리값 1) 사이에서 스위칭되는 전송 신호는 구 형파(square-shaped wave)를 발생시킨다. 전송 라인에서의 모든 불연속성으로 인하여 이 전자기파는 감손(degradation)되며, 일반적으로 의사 사인파로서 수신된다. 전송된 전자기파의 품질은 수신된 신호의 값을 전자 장치를 제어하는 클럭 신호의 위상의 함수로서 플로팅하는 이른바 "개안도(eye diagram)"로 가시화될 수 있다. 전술한 전송 라인에서의 불연속성은 개안도의 개구부를 감소시키며, 따라서 스위칭 전이가 실제로 발생했는지 또는 신호 기준 라인의 시프트가 배경 잡음에 의한 것인지를 이해하기가 매우 어렵게 된다.
이들 단점은 감소된 전원 전압 레벨(1.2 V)로 동작하는 현대식 전자 시스템에서 특히 심각하다. 이 경우, 논리값 0(0 V)과 논리값 1(1.2 V)을 구별하기 위한 마진이 매우 낮다.
더욱이, 계속적인 전자 장치의 소형화 경향은 칩 캐리어 및 인쇄 회로 보드 도전성 트랙의 크기의 감소를 요구하고 있다. 그러나, 전송 라인의 임피던스는 전자 장치의 성능을 최적화하는 원하는 값(일반적으로 50Ω)으로 유지되어야 한다. 따라서, (임피던스는 트랙 폭에 역비례하고, 유전층 두께에 정비례하기 때문에) 도전성 트랙과 접지면 사이에는 매우 얇은 유전층을 사용할 필요가 있다. 도전성 트랙과 접지면 사이의 짧은 간격은 대응하는 부유 용량의 값을 증가시키며, 그 결과 전송 라인의 대역폭이 크게 감소한다.
따라서, 전자 장치 캐리어, 즉 칩 캐리어 또는 인쇄 회로 보드에서의 전송 품질이 저하되므로 이것은 전자 장치가 칩에 의해 제공되는 동작 주파수보다 훨씬 낮은 주파수로 동작하도록 할 수 있다.
이러한 현상은 도 1에 도시된 바와 같이 전이의 수를 최소화하기 위해 적층 비아들을 사용함으로써 감소될 수 있다. 도 1a는 베이스 또는 코어(105), 3개의 도전층(110a, 110b 및 110c), 표면층(115) 및 유전층(120)을 포함하는 볼 그리드 어레이(BGA) 타입의 칩 캐리어(100)의 단면부를 나타낸다. 일반적으로, 유전층은 에폭시로 이루어지며, 도전층은 구리로 이루어지지만 다른 물질이 사용될 수도 있다. 전자 장치 캐리어(100)는 접속을 위한 2개의 솔더 볼(solder ball; 125-1, 125-2) 및 블라인드 도금된 관통 구멍(130)을 더 포함한다. 도시된 바와 같이, 비아들은 도전층들을 접속하는 데 사용되며, 예를 들어 트랙들(135 및 140)은 비아들(145, 150 및 155)에 의해 접속된다. 그러나, 검은 화살표로 도시된 바와 같이, 트랙(135)에서 트랙(140)으로의 전송 라인은 전술한 바와 같이 전송 라인을 따라 전파되는 전자기파의 무결성을 보존할 수 없는 5개의 전이를 포함한다. 도 1b는 신호 경로를 따르는 전이의 수를 감소시키기 위하여 비아들(145', 150' 및 155')이 적층된 유사한 전자 장치 캐리어(100')를 나타낸다. 따라서, 트랙(135')에서 트랙(140')으로의 전송 라인은 검은 화살표로 도시된 바와 같이 단 하나의 전이를 포함한다.
비아들의 적층은 표준 공정으로 극복하기 어려울 수 있는 제조 관련 문제를 내포한다. 매립 비아를 형성하는 것은 사이에 유전체가 배치된 2개의 상이한 도전층들 사이에 수직 접속을 제공하는 것을 의미한다. 이러한 수직 접속을 형성하기 위한 공정은 기계적 드릴링, 레이저 등등 많다. 이들 모두는 층들 중 하나에 존재하는 도전성 트랙들 중 하나로부터 시작하며, 다른 층 내의 수신 도전성 패드를 필 요로 한다. 개구부가 형성되면, 2개 층 사이의 전기 신호에 대한 연속성을 설정하는 구경 수직 벽들을 따라 전기적인 전도 경로를 형성하는 도금 공정에 수신 패드가 노출된다. 이 금속화의 두께는 기판의 후속 제조 및 동작 조건에서 발생되는 열기계적 응력 및 변형을 보상할 수 있는 최소값이어야 한다. 비아 및 블라인드 비아의 도금은 일반적으로 역 절두 원뿔형의 수직 벽들에 따른다. 이 비아들의 크기는 이들을 형성하는 데 사용되는 기술과 관련되며, 이들은 대개 주어진 드릴링 기술로 선택된 직경과 드릴링되는 유전체의 두께 사이의 종횡비에 의해 표현되는 고유 도금 한계를 갖는다. 종횡비는 개구부의 크기, 폭 대 깊이가 비아 내의 도금 용액의 흐름을 감소시킬 때 도금에 영향을 미친다. 캐리어 제조에서 구멍들의 금속화 작업은 적절한 시간에, 수직 벽들을 따라 우수한 균일성을 갖도록 완료될 필요가 있다. 얇은 유전층의 광범위한 사용으로 인해 구멍들의 개구부는 구멍들의 깊이보다 커진다. 적층 비아들의 도금은 도금 시간을 연장하는 곧 얻어질 적층 비아에 대한 적당한 수신 패드를 이루기 위하여 이 큰 갭을 채울 것을 요구한다. 더 긴 도금 시간은 표면 구리 회로화 조건에 악영향을 미쳐 두께를 보다 높이 증가시킴으로써, 더 이상 미세 피치 라인 대 라인 요구 사항에 부합하지 않게 된다. 결국, 미세 피치 회로를 에칭하기 전에 표면 상의 구리를 다시 얇게 하기 위하여 선택적 구리 에치-백(etch-back) 작업이 필요하게 된다. 제조 작업은 적층 비아들의 전기적 임피던스 값에 대한 추가적인 효과와 함께 이들의 최소 설계 치수에 영향을 미치는 공정 허용 한계를 설명할 필요가 있다.
IBM사에 양도된 미국 특허 제5,758,413호는 미세 치수 및 피치의 적층 비아 를 갖는 다층 회로 보드를 제조하는 방법을 개시하고 있다. 도전성 패턴을 갖는 베이스 적층이 유전체로 코팅되며, 이 유전체는 포토리소그래피 공정으로 처리되어 하부의 도전성 패턴의 선택 영역을 노출하는 구멍들을 형성한다. 유전체를 통한 구멍들은 표면과 베이스 적층 상의 도전성 패턴 사이의 비아 접속을 형성하기 위해 도금된다. 비아에 의해 형성된 리세스(recess)는 경화시 도전성 플러그를 형성하는 도전성의 도금 가능한 중합체로 채워진다. 제2 유전층이 보드 구조 상에 증착된 후, 연속하여 포토리소그래피 공정 처리되어 하부의 도금된 비아 및 플러그가 노출된다. 제2 유전체 내의 구멍은 하부의 제1 비아와 수직 정렬되고 전기적으로 접속되는 제2 비아를 형성하도록 도전성 중합체로 도금되고 채워진다. 미세 피치 적층 비아를 형성하는 능력은 플립 칩 다이(flip chip die)의 캐리어와 같은 인쇄 회로 보드 구조에 대해 특히 중요한데, 이는 플립 칩의 솔더 볼 어레이(solder ball array)의 미세 피치가 최소 면적 및 전기적 저품질을 갖는 다수의 보드 층들을 통해 확대 및/또는 분배될 필요가 있기 때문이다.
그러나, 이러한 종류의 기술은 전자 장치 캐리어에서, 특히 최종 고객 원격 통신 제품 전용의 전자 장치 캐리어에서 고속 신호를 전송하는데 있어 단점을 나타낸다. 첫째, 이 기술은 표준 전자 장치 캐리어 제조 공정에서 필요하지 않은 추가적인 제조 단계를 필요로 하며, 따라서 가격을 증가시킨다. 둘째, 적층 비아를 따른 전송 경로는, 예컨대 신호 반사를 발생시켜 고속 신호를 교란시킬 수 있는 여러 도전성 물질, 예컨대 구리 및 도전성 중합체를 통해 이루어진다. 마지막으로, 적층 비아에 대해 여러 도전성 물질을 사용하면 기계적 및 화학적 제한을 유발하여, 적층 비아들 사이의 신뢰성 없는 전기 접촉 및/또는 전자 장치 캐리어의 취약성을 야기할 수 있다.
따라서, 본 발명의 대체적인 목적은 전술한 종래 기술의 단점을 치유하는 데 있다.
본 발명의 다른 목적은 고속 신호를 전송하는 데 적합한 적층 비아 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 고강도 전류를 전송하는 데 적합한 적층 비아 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 신호 또는 전류 전송 라인 길이를 줄이는 적층 비아 구조를 제공하는 데 있다.
이들 및 다른 관련 목적들은, 제1 및 제2 도전층들 - 상기 제1 및 제2 도전층들은 적어도 하나의 제3 도전층에 의해 분리되고, 상기 도전층들 각각의 사이에는 유전층이 배치됨 - 에 속하는 제1 및 제2 도전성 트랙들을 접속시키기 위한 전자 장치 캐리어 내의 적층 비아 구조에 있어서,
상기 적어도 하나의 제3 도전층에 속하는 제3 도전성 트랙 - 상기 제3 도전성 트랙은 상기 도전층들에 수직한 축을 따라 상기 제1 및 제2 도전성 트랙들의 적어도 일부와 정렬됨 - ;
상기 제1 도전성 트랙과 상기 제3 도전성 트랙 사이에 배치된 적어도 2개의 비아를 포함하는 제1 비아 세트;
상기 제2 도전성 트랙과 상기 제3 도전성 트랙 사이에 배치된 적어도 2개의 비아를 포함하는 제2 비아 세트
를 포함하고,
상기 제3 도전성 트랙은 상기 제1 및 제2 비아 세트들에 의해 상기 제1 및 제2 도전성 트랙들에 접속되고, 상기 제1 비아 세트의 비아들과 상기 제2 비아 세트의 비아들은 정렬되지 않은 적층 비아 구조에 의해 달성된다.
본 발명의 추가적인 이점은 도면 및 상세한 설명을 검토하는 경우 당해 기술 분야의 당업자에게 자명할 것이다. 임의의 추가적인 이점들은 본 명세서에 포함되는 것으로 의도된다.
도 1은 도 1a 및 도 1b를 포함하며, 비적층 비아들(도 1a) 및 적층 비아들(도 1b)을 사용하는 경우 도전성 트랙들 사이의 전기적 경로들을 나타내는 전자 장치 캐리어의 단면을 나타낸 도면.
도 2는 본 발명에 따른 전자 장치 캐리어의 3개의 인접한 도전층들 사이의 3D 적층 비아의 구조를 나타낸 도면.
도 3은 도 3a, 도 3b, 도3c 및 도 3c'를 포함하고, 적층 비아들의 부분 평면도를 나타내는 것으로, 도 3a는 제1 도전층의 트랙 설계를 나타내고, 도 3b는 제2 도전층의 트랙 설계를 나타내며, 도 3c는 제3 도전층의 트랙 설계를 나타내고, 도 3c'는 제3 도전층의 트랙 설계의 다른 예를 나타낸 도면.
도 4는 코어 도금된 관통 구멍 및 솔더 볼과 관련한 본 발명의 적층 비아 구 조의 이용을 설명하기 위하여 각각의 면에 하나의 코어 및 3개의 도전층을 포함하는 전자 장치 캐리어의 일부의 사시도.
도 5는 비아들 중 3개가 2개의 인접한 도전층들의 도전성 트랙들을 접속하는데 사용되는 경우 비아들이 어떻게 배치되어야 바람직한 것인지를 나타낸 도면.
도 6 및 도 7은 바람직한 실시예의 환상 링을 대체할 수 있으며, 비아들이 접속되는 도전성 트랙의 형상의 예를 나타낸 도면.
도 8 및 도 9는 공지된 전자 장치에 대한 설계 예의 출력(곡선 a)과 본 발명의 적층 비아 구조를 포함하는 전자 장치(곡선 b)를 비교함으로써 전기적 행태의 면에서 본 발명의 적층 비아 구조에 의해 제공되는 이점들을 나타낸 다이어그램.
본 발명에 따르면, 여러 개의 도전층을 포함하는 전자 장치 캐리어에 구현될 수 있는 적층 비아 구조가 제공된다. 2개의 인접한 도전층에 속하는 2개의 트랙 사이의 전기적 접속은 여러 개의 비아, 즉 적어도 2개, 바람직하게는 4개의 비아를 통해 이루어진다. 비아들이 접속되는 트랙부는 이들 비아를 통하여 대칭적인 분포의 신호 전류를 제공하도록 설계된다. 이들 트랙의 형상은 임의의 기하학적 고체 금속 형상일 수 있으며, 바람직한 실시예에서 이 트랙부의 형상은 환상 링과 같다. 전술한 제조 및 전기적 접속의 결함을 방지하기 위하여 z축을 고려하는 경우, 제2 및 제3 도전층들 사이에 배치된 비아들은 제1 및 제2 도전층들 사이에 배열된 비아들과 동일한 위치들에 배치되지 않는다.
특히 도 2를 참조하면, 제3 도전층에 의해 분리된 2개의 상이한 도전층에 속 하는 2개의 도전성 트랙을 접속하도록 구성된 본 발명의 적층 비아 구조(200)가 도시되어 있다. 제1 도전층(110a)은 205a로 지칭되는 환상 링의 형상을 갖는 제1 도전성 트랙을 포함한다. 4개의 비아들(210-1 내지 210-4; 총칭하여 210으로 지칭됨)은, 또한 도전층(110a)에 인접한 도전층(110b)에 속하는 환상 링 형상를 갖는 도전성 트랙(205b)과의 전기적 접속을 제공하기 위해, 환상 링(205a)에 접속된다. 전술한 바와 같이, 도전층들(110a 및 110b)은 유전층(120)에 의해 분리된다. 비아들(210-1 내지 210-4)은 도전성 트랙들(205a 및 205b) 상에 대칭적으로 배치되어, 이들 사이에는 전기 신호 전류 흐름이 균일하게 분포된다. 유사한 구조가 도전층들(110b 및 110c) 사이에 복제된다. 4개의 비아들(215-1 내지 215-4; 총칭하여 215로 지칭됨)은, 또한 도전층(110c)에 속하는 환상 링 형상을 갖는 도전성 트랙(205c)과의 전기적 접속을 제공하기 위해, 환상 링(205b)에 접속된다. 각각의 비아(215)는, 이 비아와 2개의 인접한 비아들(210)과의 간격이 동일하여 비아들(210-i)로부터 비아들(215-j)(i 및 j는 1 내지 4 사이에서 변함)로의 전기 신호 전류 흐름의 균일한 분포를 달성하도록 도전성 트랙(205b)에 접속된다. 도시된 도 2의 예에서, 도전성 트랙들(205a, 205b 및 205c)은 크기가 동일하고 z축을 따라 정렬되며, 도전성 트랙들(205a, 205b 및 205c)의 중심을 z축으로 간주하는 경우, 비아들(210)은 0˚, 90˚, 180˚및 270˚의 위치들에 설정되며, 비아들(215)은 45˚, 135˚, 225˚및 315˚의 위치들에 설정된다.
이제, 전자 장치 캐리어의 부분 평면도를 도시하는 도 3을 고려하면, 본 발명의 적층 비아 구조가 구현된 3개의 도전층(300a, 300b 및 300c)의 트랙 설계가 도시되어 있다. 도 3a에는 고주파 차동 신호를 전송하는 데 사용되는 한 쌍의 동일 평면 상의 트랙들(305-1 및 305-2로 지칭됨)이 도시되어 있다. 트랙(310)은 신호 트랙들(305-1 및 305-2) 주위에 배치되며, 접지에 접속되어 고주파 차동 신호를 차폐시킬 수 있다. 이 예에서, 트랙들(305-1, 305-2 및 310)은 도전층(300a)에 형성된다. 각 트랙들(305-1 및 305-2)의 일단은 각각 315-1 및 315-2로 지칭되는 부분 환상 링과 같으며, 4개의 비아들(320-1) 및 4개의 비아들(320-2)이 도시된 바와 같이 접속된다. 이제, 도 3b를 참조하면, 환상 링의 형상을 갖는 2개의 도전성 트랙(325-1 및 325-2)이 도시되어 있다. 도전성 트랙들(325-1 및 325-2)은 도전층(300b)에 형성되며, 비아들(320-1 및 320-2)에 의해 부분 환상 링들(315-1 및 315-2)에 각각 접속된다. 비아들(320-1 및 320-2)을 고려하는 경우, 도전층(300b)의 다른 측면 상에서 4개의 비아들(330-1) 및 4개의 비아들(330-2)이 도전성 트랙들(325-1 및 325-2)에 각각 접속된다. 전술한 바와 같이, 비아들(325-1 및 325-2)은, 예를 들어 측면 당 4개의 비아가 사용되는 경우 45˚의 각도를 형성함으로써 동일 도전성 트랙에 접속된 한 쪽 측면의 비아와 다른 측면의 2개의 인접 비아들 사이의 간격이 동일하도록 배치된다. 도 3c에는 고주파 차동 신호를 전송하는 데 사용되는 한 쌍의 동일 평면 상의 트랙들(335-1 및 335-2로 지칭됨)이 도시되어 있다. 트랙(340)은 신호 트랙들(335-1 및 335-2) 주위에 배치되며, 접지에 접속되어 도 3a를 참조하여 설명된 바와 같이 고주파 차동 신호를 차폐시킬 수 있다. 도시된 바와 같이, 트랙들(335-1, 335-2 및 340)은 도전층(300c)에 형성된다. 각 트랙들(335-1 및 335-2)의 일단은 각각 345-1 및 345-2로 지칭되며 비아들(330-1 및 330-2)이 접속되는 부분 환상 링과 같다. 도 3c'는 비아들(330-1 및 330-2)이 각각 접속되는 디스크의 형상을 갖는 2개의 도전성 트랙(345'-1 및 345'-2)을 현재 포함하고 있는 도전층(300c)의 트랙 설계의 대체 예를 나타낸다. 이 예에서, 도전층(300c)은 표면층이고, 도전성 트랙들(345'-1 및 345'-2)은 칩 또는 인쇄 회로 보드와의 접속을 제공하기 위해 솔더 볼들(도시되지 않음)에 접속되도록 구성된다.
도 4는 전자 장치 캐리어를 통해 고주파 신호 또는 고강도 전류는 물론 임의의 종류의 다른 신호들도 전송하도록 구성된 완전 전도 경로를 나타낸다. 설명을 위해 이 전자 장치 캐리어는 내부 도전층이 없는 코어(400), 코어에 부가된 각 측면 상의 2개의 추가적인 도전층(405a-1, 405b-1, 405a-2 및 405b-2으로 지칭됨) 및 각 측면 상의 외부 도전층들(405c-1 및 405c-2)을 각각 포함한다. 도전층들은 에폭시와 같은 유전 물질(410)로 분리된다. 본 발명에 따른 적층 비아 구조들(415-1 및 415-2)은 이 구조들을 접속시키기 위하여 매립 관통 구멍(420)이 형성된 코어의 각 측면에 배치된다. 적층 비아 구조(415-1)의 한 쪽 측면은 매립 관통 구멍(420)에 접속되고, 다른 측면은 칩 또는 인쇄 회로 보드에 연결되도록 구성된 솔더 볼(425)에 접속된다. 마찬가지로, 적층 비아 구조(415-2)의 한 쪽 측면은 매립 관통 구멍(420)에 접속되고, 다른 측면은 설명을 위해 신호를 전자 장치 캐리어의 다른 솔더 볼(도시되지 않음) 또는 다른 전도 경로(도시되지 않음)로 전송하기 위한 외부 도전층(400c-2)의 도전성 트랙(430)에 접속된다. 트랙들은 최적의 전도 경로를 생성하는 주어진 층들(405n-1 또는 405m-2)(도시된 실시예에서 n 및 m은 a에서부터 c까지 변함) 중 임의의 하나에 접속될 수 있다.
도 4는 또한 본 발명의 적층 비아 구조를 구현하는 제조 단계들을 나타낸다. 구리 호일, 즉 도전층들(405a-1 및 405a-2)로 피복된 전자 장치 캐리어 코어(400)로부터 시작하여, 코어는 기계적인 드릴링 또는 레이저 드릴링에 의해 드릴링된다. 그 후, 얻어진 구멍(420)은 무전해 구리 도금 작업(electroless copper plating operation)을 이용하여 도금된다. 도금된 구멍은 수지 매트릭스로 채워진다. 적층 제조 공정의 이 시점에서, 도전성 트랙들을 그리기 위하여, 즉 도전성 트랙이 구현되어야 하는 제거 가능한 물질로 코어를 보호하기 위하여 감광 물질과 함께 포토마스크가 사용된다. 노광된 포토레지스트가 원하지 않는 구리 호일과 함께 제거된 후, 도금된 구멍(420)을 둘러싸는 상층 상의 원형 금속 영역 또는 랜드(435-1) 및 하층 상의 원형 금속 영역 또는 랜드(435-2)를 또한 규정하는 코어의 2개 표면 상에 도전성 트랙들을 얻기 위하여 노광되지 않은 포토레지스트도 제거된다. 그 후, 이 회로화된 기판 상에 새로운 유전 물질층(410)이 적층 또는 증착되는데, 이것은 경화 공정이 뒤따르는 커튼 코팅 공정 또는 막 적층 공정을 통한 액체 분배의 형태일 수 있다. 이 새로운 유전층에서는, 선택된 물질이 감광성을 갖는 경우에는 노광 및 현상 공정을 통해, 또는 적층 막의 경우에는 레이저 드릴링을 통해 개구부들이 형성될 수 있다. 이 새로운 구멍들은 다음의 층 상호접속 단계, 즉 도전층(405a-1)에서 도전층(405b-1)로의 접속 및 도전층(405a-2)에서 도전층(405b-2)로의 접속을 나타낸다. 다시 무전해 구리 도금 공정을 이용하여, 새로 추가된 유전층의 전체 표면과 적층 구조의 상층에 대해 도시된 새로 생성된 구멍들(440-1 및 440-2)이 도금된다. 도전성 트랙들을 그리기 위하여 감광 물질과 함께 포토마스크가 다 시 사용된다. 노광된 포토레지스트와 원하지 않는 구리 호일이 제거된 후, 이 유전층 상에 원형 또는 환상 구조를 규정하는 2개 표면 상의 도전성 트랙들, 즉 도전성 트랙들(445-1 및 445-2)을 얻기 위해 노광되지 않은 포토레지스트도 제거된다. 하부에 있는 비아들(440-1)은 상부 코어층(405a-1)의 구리 랜드(435-1)와 접촉하고, 그들의 상부는 도 4에 표시된 위치의 도전층(405b-1)의 구리 랜드(445-1)와 접촉한다. 유사한 방식이 코어의 하부 측면에 적용될 수 있으며, 추가된 유전층의 비아들은 하부 랜드(435-2) 및 도전층(405b-2)의 구리 랜드(445-2)에 접촉될 것이다. 이 시점에서, 새로운 유전층들을 추가하고 구멍들을 처리하며 구멍들을 도금하기 위해, 즉 비아들(450-1 및 450-2) 및 구리 랜드들(455-1 및 430)을 형성하기 위해 필요한 횟수 만큼 전 공정이 반복된다.
이제, 도 5를 참조하면, 비아들 중 3개가 2개의 인접한 도전층의 도전성 트랙들을 접속하는데 사용되는 경우, 비아들이 바람직하게는 어떻게 배치되어야 하는지를 나타내고 있다. 전술한 바와 같이, 비아들은, 비아들 사이에서 전기 신호 전류 흐름이 균일하게 분배되도록 배치되어야 한다. 도 5는 2개의 인접한 도전층에 형성된 2개의 환상 링(500-1 및 500-2)을 포함하며, 환상 링(500-1)은 상부 도전층에 형성된다. 따라서, 환상 링들(500-1 및 500-2)을 고려하는 경우, 이들 환상 링들을 연결하는 3개의 비아들(505-1, 505-2 및 505-3)은 z축을 따라 α=360˚/n=120˚의 각도를 형성하는 라인들 상에 배치되어야 하는데, 여기서 n은 본 발명의 적층 비아 구조 내의 2개의 인접 도전층을 접속하는 데 사용되는 비아들의 수로서, 이 예에서 n=3이다. 더욱이, 비아들과 환상 링들(500-1 및 500-2)의 중심 사이의 간 격 d는 동일해야 한다. 마찬가지로, 환상 링(500-1)을 상부 도전층의 도전성 트랙에 접속시키는 3개의 비아들(510-1, 510-2 및 510-3) 및 환상 링(500-2)을 하부 도전층의 도전성 트랙에 접속시키는 3개의 비아들(515-1, 515-2 및 515-3)는 비아들(505-1, 505-2 및 505-3)의 위치에 따라 배치되어야 한다. 비아들(510-1, 510-2 및 510-3)은 z축에 수직으로 α= 120˚의 각도를 형성하는 라인들 상에 배치되어야 하는데, 이 라인들은 비아들(505-1, 505-2 및 505-3)이 배치되는 라인들과 α/2=60˚의 각도를 형성한다. 비아들과 환상 링들(500-1 및 500-2)의 중심 사이의 간격 d'는 동일해야 하지만, 비아들(505-1, 505-2 및 505-3)과 환상 링들(500-1 및 500-2)의 중심간의 간격 d와 동일할 필요는 없다.
도 6 및 도 7은 전술한 본 발명의 적층 비아 구조의 환상 링들을 대체할 수 있는 도전성 트랙들의 예를 나타낸다. 각 도면은 2개의 인접 도전층의 도전성 트랙들, 및 비아들 중 4개가 인접 도전성 트랙들을 접속시키는데 사용되는 경우의 비아들의 위치의 일례를 포함한다. 이 도전성 트랙들은 주어진 층들(500-n)(n은 코어 적층 구조의 다른 측면 상에서 이용할 수 있는 층들의 수)의 각각에서 45˚의 상대적인 회전을 보인다. 환상 링에 슬롯들이 삽입된 이러한 구성 또는 돌출부를 갖는 설계는 전자기파의 전파에 불리한 조건을 발생시키는 전류에 대한 루프의 형성을 방지한다.
특히, 도 8을 참조하면, 도 8은 도 1a를 참조하여 설명된 바와 같이 비아들이 적층되지 않은 공지된 전자 모듈에 대한 위상 대 주파수(곡선 a) 및 본 발명의 적층 비아 구조를 포함하는 전자 장치에 대한 위상 대 주파수(곡선 b)를 나타내는 다어어그램이 도시되어 있다. 이 다이어그램은, 기계적으로 이들 2개의 구조가 도전성 트랙들의 수직(z) 경로 전이를 허용하는데 있어 동등하더라도, 완전히 다른 전기적 행태를 나타낸다는 점을 보여주고 있다. 이러한 차이는 입사 전기 신호의 전송에 있어서 상이한 지연을 야기한다. 15GHz(대략 66 ps의 주기 시간에 해당함)로 동작하는 신호를 이용한 응용예에서, 2개의 구조는 도 9에 도시된 바와 같이 입사파에 대해 대략 17 ps의 지연 차를 나타내는데, 곡선 s는 입력 신호에 대응한다. 이러한 지연 차는, 적층 구조를 이용하는 경우 신호 전면에 대한 왜곡 효과를 감소시키며, 더 나은 신호 관리를 가능하게 하는 총 주기 시간의 1/4을 나타낸다.
물론, 국부적인 특정한 요구 사항을 만족시키기 위하여, 당해 기술 분야의 당업자는 앞서 설명한 해결책에 대해 이하의 청구범위에 의해 규정되는 본 발명의 보호 범위 내에 포함되는 많은 수정 및 변경을 가할 수 있다.

Claims (8)

  1. 전자 장치 캐리어 내에 전송라인을 형성하는 적층 비아 구조(200)에 있어서,
    제2 도전층(110c)에 속하는 제2 도전성 트랙(205(c)에 접속된 제1 도전층(110a)에 속하는 제1 도전성 트랙(205a) - 상기 제1 및 제2 도전층들은 적어도 하나의 제3 도전층(110b)에 의해 분리되고, 유전층(120)이 상기 도전층들 각각의 사이에 배치됨 - ;
    상기 적어도 하나의 제3 도전층에 속하는 제3 도전성 트랙(205b) - 상기 제3 도전성 트랙은 상기 도전층들에 수직한 축을 따라 상기 제1 및 제2 도전성 트랙들의 적어도 일부와 정렬됨 - ;
    상기 제1 도전성 트랙과 상기 제3 도전성 트랙 사이에 배치된 적어도 2개의 비아를 포함하는 제1 비아 세트(210); 및
    상기 제2 도전성 트랙과 상기 제3 도전성 트랙 사이에 배치된 적어도 2개의 비아를 포함하는 제2 비아 세트(215)
    를 포함하고,
    상기 제3 도전성 트랙은 상기 제1 및 제2 비아 세트들에 의해 상기 제1 및 제2 도전성 트랙들에 접속되고, 상기 제1 비아 세트의 상기 비아들은 상기 제2 비아 세트의 상기 비아들에 대해 정렬되지 않으며, 상기 제1, 제2 및 제3 도전성 트랙들과 상기 제1 및 제2 비아 세트는 상기 제1, 제2 및 제3 도전층 사이에 전송 라인을 형성하는 적층 비아 구조.
  2. 제1항에 있어서, 상기 도전성 트랙들 중 적어도 하나의 형상은 디스크 또는 환상 링(annular ring)인 적층 비아 구조.
  3. 제1항에 있어서, 상기 제1 비아 세트 또는 상기 제2 비아 세트는 4개의 비아를 포함하는 적층 비아 구조.
  4. 제3항에 있어서, 상기 제1 또는 제2 비아 세트 중 2개의 인접 비아들과, 상기 제1 및 제2 도전성 트랙들의 상기 정렬 부분들과 상기 제3 도전성 트랙의 중심에 의해 형성되는 각도는 90˚인 적층 비아 구조.
  5. 제4항에 있어서, 상기 제1 비아 세트 중 하나의 비아와, 상기 제2 비아 세트 중 가장 가까운 비아와, 상기 제1 및 제2 도전성 트랙들의 상기 정렬 부분들과 상기 제3 도전성 트랙의 중심에 의해 형성되는 각도는 45˚인 적층 비아 구조.
  6. 제1항에 있어서, 상기 제1 또는 제2 비아 세트의 상기 비아들은 상기 제1 및 제2 도전성 트랙들의 상기 정렬 부분들과 상기 제3 도전성 트랙의 중심까지 등거리인 적층 비아 구조.
  7. 제1항에 있어서, 상기 제1 또는 제2 도전성 트랙은 솔더 볼에 접속되기에 적합한 적층 비아 구조.
  8. 제1항에 있어서, 상기 제1 또는 제2 도전성 트랙은 블라인드 관통 구멍(blind through hole)에 접속되기에 적합한 적층 비아 구조.
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