KR20240010398A - 칩 상호연결을 구현하는 패키징 구조 및 그 제작방법 - Google Patents

칩 상호연결을 구현하는 패키징 구조 및 그 제작방법 Download PDF

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KR20240010398A
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번샤 황
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주하이 위에신 세미컨덕터 리미티드 라이어빌리티 컴퍼니
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Abstract

본 출원은 칩 상호연결을 구현하는 패키징 구조 및 그 제작방법을 개시한다. 칩 상호연결을 구현하는 패키징 구조는 코어층, 브릿지층, 제1 유전체층, 제2 유전체층, 제1 비아홀, 제2 비아홀, 제3 비아홀, 제1 패드층 및 제2 패드층을 포함하고; 제1 유전체층은 상기 코어층의 제1 표면에 설치되고; 제2 유전체층은 제1 표면과 마주하는 코어층의 제2 표면에 설치되며; 제1 유전체층은 코어층과 제1 패드층 사이에 설치되고; 제2 유전체층은 제2 패드층과 코어층 사이에 설치되며; 제1 패드층과 코어층은 제1 비아홀을 통해 연결되며; 제2 패드층과 코어층은 제2 비아홀을 통해 연결되고; 브릿지층은 제1 유전체층 내에 매립되며; 브릿지층과 코어층은 전기 절연되고; 브릿지층과 제1 패드층은 제3 비아홀을 통해 연결된다. 본 칩 상호연결을 구현하는 패키징 구조는 제품의 집적도를 높이고 제작 원가를 낮출 수 있다. 본 출원은 집적 회로 기술 분야에 광범위하게 적용 가능하다.

Description

칩 상호연결을 구현하는 패키징 구조 및 그 제작방법{PACKAGING STRUCTURE FOR REALIZING CHIP INTERCONNECTION AND MANUFACTURING METHOD THEREOF}
본 출원은 집적회로 기술분야에 관한 것으로, 특히 칩 상호연결을 구현하는 패키징 구조, 그 제작방법 및 반도체 소자에 관한 것이다.
전자 기술이 날로 발전함에 따라 전자 제품의 성능 요구가 점점 더 높아지고 있어 전자 소자 및 회로판 기판 상의 회로가 점점 더 복잡해지고 있으며; 동시에 전자 제품의 사이즈에 대한 요구도 점점 더 작고 점점 얇아지고 있다. 따라서 칩 등 전자 소자용 패키지 기판의 고집적화, 소형화 및 다기능화는 불가피한 추세이다. 반도체 패키지 산업은 전자 제품의 소형화 및 박형화에 따라 칩 기능에 대한 요구가 점점 높아지고 있어 칩의 I/O 포트 수가 증가하고 I/O 포트의 크기와 간격에 대한 요구가 점점 더 정교해지고 있다. 단일 칩 성능이 제품의 성능 요구를 만족하지 못할 때, 복수 개의 칩을 상호 연결하여 요구조건을 만족하도록 한다. 종래 기술에서 칩의 상호연결에 있어서 별도로 TSV(Through Silicon Via, 실리콘 비아)/TGV(Through Glass Via, 유리 비아) 인터포저를 제작해야 하므로 원가가 높은 편이며; 또한 TSV/TGV 인터포저의 두께가 두꺼우며, 패키지 모듈의 부피를 증가시켜 패키지 모듈의 소형화 및 경박화를 구현할 수 없고; 한편, TSV/TGV 인터포저는 복수 칩의 상호연결을 구현하므로 설계 자유도가 낮은 편이고; 2.5D 패키지 구조 칩이 TSV/TGV 인터포저 표면에 실장되고, 인터포저와 패키지 캐리어가 용접에 의해 상호연결되므로 집적도가 상대적으로 낮은 편이다. 따라서, 새로운 칩 상호연결을 구현하는 패키징 구조를 개발하는 것이 시급한 상황이다.
본 출원은 종래 기술에 존재하는 기술적 과제 중 적어도 하나를 해결하는 것을 목적으로 한다.
이를 위하여, 본 출원의 실시예는 제품의 집적도를 높이고 제작원가를 낮출 수 있는 칩 상호연결을 구현하는 패키징 구조, 그 제작방법 및 반도체 소자를 제공하는 것을 일 목적으로 한다.
상기 기술 목적을 달성하기 위하여, 본 출원의 실시예는 PCB와의 연결에 사용되는 칩 상호연결을 구현하는 패키징 구조를 제공한다. 이는 코어층, 브릿지층, 제1 유전체층, 제2 유전체층, 제1 비아홀, 제2 비아홀, 제3 비아홀, 제1 패드층 및 제2 패드층을 포함하고; 여기서, 상기 제1 유전체층은 상기 코어층의 제1 표면에 설치되고; 상기 제2 유전체층은 상기 제1 표면과 마주하는 상기 코어층의 제2 표면에 설치되며; 상기 제1 유전체층은 상기 코어층과 상기 제1 패드층 사이에 설치되고; 상기 제2 유전체층은 상기 제2 패드층과 상기 코어층 사이에 설치되며; 상기 제1 패드층과 상기 코어층은 상기 제1 비아홀을 통해 연결되며; 상기 제2 패드층과 상기 코어층은 상기 제2 비아홀을 통해 연결되고; 상기 브릿지층은 상기 제1 유전체층 내에 매립되며; 상기 브릿지층과 상기 코어층은 전기 절연되고; 상기 브릿지층과 상기 제1 패드층은 상기 제3 비아홀을 통해 연결되며; 상기 제1 패드층은 상기 칩과 연결하는데 사용되며; 상기 제2 패드층은 상기 PCB과 연결되는데 사용되고; 상기 브릿지층은 두 개의 칩을 상호연결하는데 사용된다.
한편, 본 발명의 상기 실시예에 따른 칩 상호연결을 구현하는 패키징 구조는 다음의 부가 기술특징을 더 포함할 수 있다.
더 나아가, 본 출원의 실시예에서, 상기 코어층은 기재, 제1 서브 회선층, 제2 서브 회선층, 제3 서브 회선층, 제4 서브 회선층, 제4 비아홀, 제5 비아홀, 제6 비아홀, 제3 유전체층 및 제4 유전체층을 포함하고; 여기서, 상기 제1 서브 회선층은 상기 기재의 제1 표면에 설치되고; 상기 제2 서브 회선층은 상기 제1 표면과 마주하는 상기 기재의 제2 표면에 설치되며, 상기 제1 서브 회선층과 상기 제2 서브 회선층은 상기 제4 비아홀을 통해 연결되고; 상기 제4 비아홀은 상기 기재 내에 설치되고; 상기 제3 유전체층은 상기 제3 서브 회선층과 상기 제1 서브 회선층 사이에 설치되고; 상기 제3 서브 회선층과 상기 제1 서브 회선층 사이는 상기 제3 유전체층에 설치된 상기 제5 비아홀을 통해 연결되며; 상기 제4 유전체층은 상기 제4 서브 회선층과 상기 제2 서브 회선층 사이에 설치되고; 상기 제4 서브 회선층과 상기 제2 서브 회선층은 상기 제4 유전체층에 설치된 상기 제6 비아홀을 통해 연결된다.
더 나아가, 본 출원의 실시예에서, 상기 브릿지층은 하나 또는 하나 이상의 브릿지를 포함한다.
더 나아가, 본 출원의 실시예에서, 상기 브릿지층은 적어도 박막 회선층, 실리콘 인터포저, 유리 인터포저 또는 칩 중의 1종 또는 복수 종의 조합을 포함한다.
더 나아가, 본 출원의 실시예에서, 상기 제1 유전체층은 점성 유전체 재료, 열경화성 유전체 재료 또는 감광성 유전체 재료 중의 1종 이상을 포함한다.
다른 한 편으로, 본 출원의 실시예는 상술한 어느 한 칩 상호연결을 구현하는 패키징 구조를 제작하는 방법을 더 제공하며, 이 방법은,
코어층을 형성하는 단계;
상기 코어층의 제1 표면에 제1 유전체층을 인가하고, 상기 코어층의 제2 표면에 제2 유전체층을 인가하는 단계;
상기 제1 유전체층을 인가하는 과정에 브릿지층을 상기 제1 유전체층에 매립하는 단계;
상기 제1 유전체층에 제1 비아홀 및 제3 비아홀을 형성하고, 상기 제2 유전체층에 제2 비아홀을 형성하는 단계, -상기 제1 비아홀은 상기 코어층과 제1 패드층 사이에 설치되며, 상기 제3 비아홀은 상기 브릿지층과 제1 패드층 사이에 설치됨-;
상기 제1 비아홀 및 상기 제3 비아홀에 제1 패드층을 형성하고, 제2 비아홀에 제2 패드층을 형성하는 단계를 포함한다.
더 나아가, 본 출원의 실시예에서, 제1 패드층에 칩을 실장하고 제2 패드층에 PCB를 용접하는 단계를 더 포함한다.
더 나아가, 본 출원의 실시예에서, 상기 코어층을 형성하는 단계는,
기재의 제1 표면에 제1 서브 회선층을 형성하고, 마주하는 제2 표면에 제2 서브 회선층을 형성하며, 상기 기재 내에 제4 비아홀을 형성하는 단계;
상기 제1 서브 회선층에 제3 유전체층을 인가하고, 제2 서브 회선층에 제4 유전체층을 인가하되, 제3 유전체층 및 제4 유전체층에 창구를 형성하는 단계;
상기 제3 유전체층에 제5 비아홀 및 제3 서브 회선층을 형성하고, 상기 제4 유전체층에 제6 비아홀 및 제4 서브 회선층을 형성하는 단계;를 포함한다.
본 출원의 장점 및 유익한 효과는 이하 설명 부분에서 나타나며, 그 일부는 다음의 설명을 통해 명확해지거나 본 출원의 실시를 통해 이해하게 될 것이다.
본 출원은 제1 유전체층에 매립된 브릿지층과 제3 비아홀을 통해 두 개 내지 복수 개의 칩을 상호연결시키고, 제1 패드층 및 제1 비아홀을 통해 패키징 구조의 코어층과 칩의 연결을 구현할 수 있으며; 제2 패드층과 제2 비아홀을 통해 패키징 구조의 코어층과 PCB의 상호연결을 구현하고, 결과적으로 패키징 구조와 PCB 및 칩 사이의 상호연결을 구현하며 복수 개의 칩 사이의 상호연결의 고밀도 집적을 구현함으로써 제조원가를 낮출 수 있다.
도 1은 본 발명의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조의 개략도이다.
도 2는 본 발명의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조의 코어층의 구조 개략도이다.
도 3은 본 발명의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조의 제작방법의 단계를 나타내는 개략도이다.
도 4는 본 발명의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조의 제작방법에서 코어층을 형성하는 단계를 나타내는 개략도이다.
도 5는 본 발명의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조의 제작방법에서 코어층이 형성되는 구조 변화를 나타내는 개략도이다.
도 6은 본 발명의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조를 제작할 때의 구조 변화를 나타내는 개략도이다.
이하에서는 첨부 도면을 결부하여 본 발명의 실시예를 상세히 설명한다.
도 1을 참조하면, 본 발명의 칩 상호연결을 구현하는 패키징 구조는 PCB와 연결하여 해당 회로 기능을 구현한다. 상기 칩 상호연결을 구현하는 패키징 구조는,
코어층(100), 브릿지층(200), 제1 유전체층(300), 제2 유전체층(400), 제1 패드층(500), 제2 패드층(600), 제1 비아홀(700), 제2 비아홀(800), 및 제3 비아홀(900)을 포함하고;
여기서, 제1 유전체층(300)은 상기 코어층(100)의 제1 표면에 설치되고; 제2 유전체층(400)은 상기 제1 표면과 마주하는 상기 코어층(100)의 제2 표면에 설치되며; 제1 유전체층과 제2 유전체층의 두께는 동일할 수도 있으며 다를 수도 있다.
제1 유전체층(300)은 코어층(100)과 제1 패드층(500) 사이에 설치되며; 제2 유전체층(400)은 제2 패드층(600)과 코어층(100) 사이에 설치되고; 제1 패드층(500)과 코어층(100)은 제1 비아홀(700)을 통해 연결되며; 제1 비아홀은 제1 유전체층의 내부에 설치될 수 있고; 제2 패드층(600)과 코어층(100)은 제2 비아홀(800)을 통해 연결되며; 브릿지층(200)은 제1 유전체층(300)에 매립되고, 제3 비아홀(900)을 통해 제1 패드층(500)과 연결될 수 있으며, 제1 비아홀(700)과 유사하게, 제3 비아홀(900)은 제1 유전체층의 내부에 설치될 수 있고, 브릿지층(200)은 설치 시 코어층(100)과 전기 절연 상태를 유지할 수 있으며; 제1 패드층(500)은 칩의 핀 또는 연결 볼과 연결하는데 사용되며; 제2 패드층(600)은 PCB와 연결하는데 사용되고; 브릿지층(200)은 두 개의 칩 사이의 상호연결을 구현하는데 사용될 수 있다. 한편, 제1 패드층(500)이 전기적 요구가 각각 다른 코어층(100) 및 브릿지층(200)에 연결될 수 있으므로 제1 패드층(500)의 각 서브 패드는 서로 다른 부피를 갖도록 구성될 수 있다.
더 나아가, 본 출원의 일부 실시예에서, 도 2를 참조하면, 코어층(100)은 기재(1001), 제1 서브 회선층(1002), 제2 서브 회선층(1003), 제3 서브 회선층(1004), 제4 서브 회선층(1005), 제3 유전체층(1006), 제4 유전체층(1007), 제4 비아홀(1008), 제5 비아홀(1009) 및 제6 비아홀(1010)을 포함하고;
여기서, 상기 제1 서브 회선층(1002)은 상기 기재(1001)의 제1 표면에 설치되고; 상기 제2 서브 회선층(1003)은 상기 제1 표면과 마주하는 상기 기재(1001)의 제2 표면에 설치되며, 상기 제1 서브 회선층(1002) 및 상기 제2 서브 회선층(1003)은 제4 비아홀(1008)을 통해 연결되고; 상기 제4 비아홀(1008)은 상기 기재(1001) 내에 설치되며; 상기 제3 유전체층(1006)은 상기 제3 서브 회선층(1004)과 상기 제1 서브 회선층(1002) 사이에 설치되고; 상기 제3 서브 회선층(1004)과 상기 제1 서브 회선층(1002) 사이는 상기 제3 유전체층(1006)에 설치된 제5 비아홀(1009)을 통해 연결되며; 상기 제4 유전체층(1007)은 상기 제4 서브 회선층(1005)과 상기 제2 서브 회선층(1003) 사이에 설치되고; 상기 제4 서브 회선층(1005)과 상기 제2 서브 회선층(1003)은 상기 제4 유전체층(1007)에 설치된 제6 비아홀(1010)을 통해 연결되며; 한편, 본 출원의 일부 실시예에서, 제3 유전체층의 재료는 제4 유전체층의 재료와 동일할 수 있다.
더 나아가, 본 출원의 일부 실시예에서, 브릿지층은 하나 또는 하나 이상의 브릿지를 포함하고; 구체적으로, 본 출원이 적어도 두 개 이상의 칩 상호연결을 구현할 수 있으므로 이와 대응되게 브릿지층도 하나 또는 복수 개가 설치될 수 있으며, 상호연결되는 칩의 개수가 두 개일 때, 브릿지층 내에는 하나의 브릿지가 설치될 수 있으며, 상호연결해야 하는 칩의 개수가 N개일 때, 브릿지층 내의 브릿지는 N-1개가 설치될 수 있으며; 그리고, 상호연결되는 칩이 상의한 전기적 요구(electrical requirement)를 가질 때, 각 브릿지의 길이, 너비 및 두께 등 파라미터는 동일하게 설정할 수 있으며, 실제 수요에 따라 일부 파라미터를 다르게 설정하거나 전체 파라미터를 다르게 설정할 수도 있다.
더 나아가, 본 출원의 일부 실시예에서, 브릿지층은 복수 개의 칩 사이의 상호연결을 구현할 수 있으며, 전기적 상호연결을 구현할 수 있는 고정밀 구조일 수 있으므로 브릿지층은 박막 회선층, 실리콘 인터포저, 유리 인터포저 또는 칩 중의 1종 또는 복수 종의 조합을 포함할 수 있다.
더 나아가, 본 출원의 일부 실시예에서, 제1 유전체층은 점성 유전체 재료, 열경화성 유전체 재료 또는 감광성 유전체 재료 중의 적어도 1종을 포함할 수 있으며; 점성 유전체 재료, 열경화성 유전체 재료 또는 감광성 유전체 재료 중의 두 개의 조합일 수도 있는 바, 구체적인 조합 형식은 제1 유전체층을 제1 서브 유전체층 및 제2 서브 유전체층인 두 개의 서브 유전체층으로 나누고, 두 개의 서브 유전체층을 각각 다른 재료를 통해 코어층에 인가하고, 예컨대 점성 유전체 재료의 제1 서브 유전체층을 먼저 인가하고, 다음으로 점성 유전체 재료의 서브 유전체층에 열경화성 유전체 재료로 이루어진 제2 서브 유전체층을 다시 인가할 수 있으며; 또한 3종류의 재료로 각각 이루어진 제1 서브 유전체층, 제2 서브 유전체층 및 제3 서브 유전체층을 분층시킨 후 혼합하여 형성된 제1 유전체층일 수도 있으며; 구체적으로, 본 출원은 우선 점성 유전체 재료로 이루어진 제1 서브 유전체층을 인가하고, 점성 유전체 재료로 이루어진 제1 서브 유전체층의 표면에 브릿지층을 설치하되, 점성 유전체 재료는 브릿지를 잘 고정시킬 수 있으므로 후속 공정이 순조롭게 진행되도록 하고, 그런 다음으로 다시 점성 유전체 재료로 이루어진 제1 서브 유전체층에 열경화성 유전체 재료로 이루어진 제2 서브 유전체층을 인가함으로써 브릿지층이 두 개 또는 복수 개의 다른 재료의 서브 유전체층으로 이루어진 제1 유전체층에 매립되도록 한다.
더 나아가, 본 출원의 일부 실시예에서, 기재는 유기 폴리머 재료 또는 유리 재료를 선택할 수 있으며; 이 두가지 재료는 화학적 성질이 안정적이며, 고온 및 부식에 잘 견디며, 양호한 절연 성능을 가지며, 반도체 제조 과정에서 양호한 안정성을 유지하므로 반도체의 제조가 정상적으로 진행할 수 있다.
한편, 도 3을 참조하면, 도 1의 칩 상호연결을 구현하는 패키징 구조와 서로 대응되며, 본 출원의 실시예에서는 칩 상호연결을 구현하는 패키징 구조의 제작방법을 더 제공한다. 이는 상술한 임의의 한 실시예에 따른 칩 상호연결을 구현하는 패키징 구조를 제작하는데 사용될 수 있다. 상기 제작방법은 다음의 단계를 포함한다.
S1: 코어층을 형성한다.
본 출원의 실시예에서, 코어층은 기재, 한층 또는 복수 층의 회선층, 및 유전체층으로 나눌 수 있으며, 회선층은 구체적인 회로 기능을 구현하는 회로층일 수 있으며, 회로가 간단할 때, 회선층은 한층일 수 있으며, 한층의 회로에 의해 전체 모듈의 기능을 구현하지 못할 경우, 코어층은 두 개의 층 또는 복수 층의 회선층을 포함할 수 있으며, 회로에 혼합 회로가 포함될 때, 코어층은 두 개의 층 또는 복수 층의 회선층을 포함할 수 있다. 디지털 논리 회로의 주파수가 45MHZ~50MHZ에 도달하거나 초과하는 고속 회로와 디지털 논리 회로의 주파수가 45MHZ~50MHZ보다 작은 저속 회로를 일정한 신호로 격리해야 하면, 그 대응되는 회로는 서로 다른 층에 설치되어야 하며; 이와 대응되게, 이때 기재의 마주하는 두 표면에 서로 다른 회선층을 설치해야 한다. 구체적으로, 본 출원은 회로 집적도 및 회로 기능의 구현 측면에서, 코어층을 기재, 제1 서브 회선층, 제2 서브 회선층, 제3 서브 회선층, 제4 서브 회선층, 제3 유전체층 및 제4 유전체층 등 다른 층으로 나눈다.
S2: 상기 코어층의 제1 표면에 제1 유전체층을 인가하고; 상기 코어층의 제2 표면에 제2 유전체층을 인가한다.
구체적으로, 제조 과정에서, 우선 제1 표면에 제1 유전체층을 인가하고, 제1 유전체층의 인가를 완료한 후, 마주하는 다른 일 표면에 제2 유전체층을 인가하되, 제1 표면에 제1 유전체층을 인가할 때, 제1 유전체층이 여러 종류의 재료를 이용하여 분층하여 적층된 것이므로 제1 유전체층을 인가하는 과정에 우선 점성 유전체 재료로 제조된 제1 서브 유전체층을 인가하고, 그런 다음으로 제1 서브 유전체층에 열경화 재료 또는 감광성 재료로 제조된 제2 서브 유전체층을 인가할 수 있으며, 제1 서브 유전체층 및 제2 서브 유전체층은 공동으로 제1 유전체층을 구성할 수 있다.
S3: 상기 제1 유전체층을 인가하는 과정에 브릿지층을 상기 제1 유전체층에 매립한다.
구체적인 제조과정에서, 우선 제1 유전체층에 한층의 제1 서브 유전체층을 설치한 다음 코어층과 마주하는 제1 서브 유전체층의 일측 표면에 브릿지층을 설치하며, 브릿지층의 브릿지 개수가 두 개 이하일 때, 임의 위치에 이격되게 설치 가능하며, 브릿지의 개수가 복수일 때, 복수 개의 브릿지는 등간격으로 설치될 수도 부등간격으로 설치될 수도 있다. 브릿지를 설치한 후, 각각의 브릿지 및 제1 서브 유전체층의 상부에 다른 한층의 제2 서브 유전체층을 인가하고; 두 개의 서브 유전체층은 모두 점성 유전체 재료, 열경화성 유전체 재료 및 감광성 유전체 재료 중의 1종을 선택할 수 있고, 또한 두 개의 서브 유전체층의 재료는 동일할 수도 있고 다를 수도 있다. 구체적으로, 본 출원은 제조 과정에 브릿지를 잘 고정하기 위하여, 제1 서브 유전체층으로 점성 유전체 재료를, 제2 서브 유전체층으로 열경화성 재료를 사용할 수 있다.
S4: 상기 제1 유전체층에 제1 비아홀 및 제3 비아홀을 형성하고 상기 제2 유전체층에 제2 비아홀을 형성한다. 여기서, 상기 제1 비아홀은 상기 코어층과 제1 패드층 사이에 설치되고, 상기 제3 비아홀은 상기 브릿지층과 제1 패드층 사이에 설치된다.
구체적으로, 본 출원의 일부 실시예에서, 제1 비아홀을 제작할 때, 우선 각각의 브릿지층을 커버하는 영역에 창구를 형성하되, 제1 비아홀의 창구를 형성한 다음 이어서 제1 유전체층의 다른 영역에 창구를 형성하여 제3 비아홀의 창구를 형성하고; 제3 비아홀의 창구 깊이는 제1 비아홀의 창구 깊이보다 깊고, 창구 형성 방식은 레이저 창구 형성 방식을 사용할 수 있으며; 제2 비아홀에 대하여, 마찬가지로 레이저 창구 형성 방식으로 제2 유전체층에 창구를 형성하며; 창구 형성이 완료된 후, 창구 형성 위치를 금속화하고, 마침내 전기적으로 도통되는 제1 비아홀, 제2 비아홀 및 제3 비아홀을 형성한다.
S5: 상기 제1 비아홀 및 상기 제3 비아홀에 제1 패드층을 형성하고, 제2 비아홀에 제2 패드층을 형성한다.
구체적으로, 본 출원의 일부 실시예에서, 제1 패드층 및 제2 패드층은 전기 도금 방법을 사용할 수 있으며, 제1 비아홀 및 제3 비아홀에 부피가 동일하거나 다른 한층의 제1 패드층을 전기 도금하고, 제2 비아홀에 부피가 동일하거나 다른 한층의 제2 패드층을 전기 도금한다. 한편, 전기 도금 시에 제1 비아홀 및 제3 비아홀의 일측 표면 및 제2 비아홀이 위치한 타측 표면을 동시에 전기 도금하여 제1 패드층 및 제2 패드층을 동시에 형성할 수도 있으며, 또한 우선 제1 비아홀 및 제3 비아홀을 전기 도금하여 제1 패드층을 형성한 다음 제2 비아홀을 전기 도금하여 제2 패드층을 형성할 수도 있다.
더 나아가, 본 출원의 일부 실시예에서, 칩 상호연결을 구현하는 패키징 구조의 제조방법은 S6: 제1 패드층에 칩을 실장하고 제2 패드층에 PCB를 용접하는 단계를 더 포함할 수 있다.
구체적으로, 제1 패드층은 칩과 코어층을 연결하는데 사용되고, 복수 개의 칩 사이의 상호연결을 구현할 수도 있으며, 제2 패드층은 코어층과 PCB를 연결시킬 수 있어 코어층의 회로가 칩 상호연결을 구현하는 패키징 구조에서 구체적인 역할을 구현하도록 한다. 따라서, 일부 실시예에서, 본 출원의 칩 상호연결을 구현하는 패키징 구조는 제1 패드층에 칩을 실장하고 제2 패드층에 PCB를 용접할 수 있다.
더 나아가, 도 4를 참조하면, 본 출원의 일부 실시예에서, 상술한 단계S1은 다음의 단계를 포함할 수 있다.
S11: 기재의 제1 표면에 제1 서브 회선층을 형성하고, 마주하는 제2 표면에 제2 서브 회선층을 형성하며 상기 기재에 제4 비아홀을 형성한다.
구체적으로, 이 단계는 기재에 드릴링한 후 비아에 대해 비아 금속화를 진행하여 제4 비아홀을 형성하고, 제4 비아홀에 대해 필링 및 전기 도금하여 제1 서브 회선층 및 제2 서브 회선층을 형성할 수 있다. 비아 금속화는 코퍼링 공정 또는 금속 스퍼터링 공정을 사용할 수 있다,
S12： 상기 제1 서브 회선층에 제3 유전체층을 인가하고 제2 서브 회선층에 제4 유전체층을 인가하며, 제3 유전체층 및 제4 유전체층에 창구를 형성한다.
구체적으로, 제3 유전체층은 열경화성 절연 재료 또는 감광성 절연 재료이며, 제4 유전체층은 열경화성 절연 재료 또는 감광성 절연 재료일 수 있다. 인가 과정에서 제3 유전체층이 전체 제1 서브 회선층을 완전히 덮고, 제4 유전체층이 제2 서브 회선층을 완전히 덮어 제1 서브 회선층 및 제2 서브 회선층이 후속 다른 회선층과 일부 영역에서 절연되도록 하고, 제3 유전체층 및 제4 유전체층을 인가한 후, 제3 유전체층에 창구를 형성하는 데, 창구 형성 방식은 유전체층 재료에 따라 각각 다른 방식을 선택할 수 있다. 감광성 절연 재료로 이루어진 유전체층은 노광 및 현상의 방식으로 창구를 형성할 수 있으며 레이저 창구 형성 공정을 사용할 수도 있다. 열경화성 재료로 이루어진 경우에는 레이저 창구 형성 공정을 사용할 수 있다.
S13: 상기 제3 유전체층에 제5 비아홀 및 제3 서브 회선층을 형성하고, 상기 제4 유전체층에 제6 비아홀 및 제4 서브 회선층을 형성한다.
구체적으로, 제3 유전체층 및 제4 유전체층의 표면에 금속 시드층을 제작한 후, 유전체층 상에 마스크를 인가하고 노광 및 현상 기술을 통해 회로 패턴층을 제작하고; 회로 패턴을 제작한 다음 S12단계에서 형성된 복수 개의 창구를 전기 도금하여 마침내 비아홀을 형성하며; 전기 도금이 완료된 후, 마스크를 스트리핑 처리하고; 마지막에 금속 시드층을 식각하여 마침내 제5 비아홀, 제6 비아홀, 제3 서브 회선층 및 제4 서브 회선층을 형성한다. 여기서, 시드층 제작은 코퍼링 공정 또는 금속 스퍼터링 공정을 이용하고. 식각은 건식 식각법 또는 습식 식각법을 이용할 수 있다.
이하에서는 두 개의 브릿지로 이루어진 칩 상호연결을 구현하는 패키징 구조를 예로, 본 출원의 실시예에 따른 칩 상호연결을 구현하는 패키징 구조의 제작 과정을 설명한다.
우선, 코어층을 제작한다.
코어층을 제작하는 제1 단계는 도 5의 a를 참조할 수 있는 바, 우선 기재(1001) 상에 드릴링하여 비아를 형성하고 비아에 대해 금속화하여 기재의 마주하는 양측 표면을 도통하는 비아홀을 형성하고, 마지막에 비아홀에 대해 필링 및 전기 도금하여 첨부 도면의 제1 비아홀(1008), 제1 회선층(1002), 제2 회선층(1003)을 형성할 수 있으며; 기재(1001)는 유기 폴리머, 유리 재료 등일 수 있다. 제2 단계는 도 5의 b를 참조하면, 코어층의 제1 회선층 및 제2 회선층에 각각 제3 유전체층(1006) 및 제4 유전체층(1007)을 인가하고 창구를 형성하되, 후속 비아홀을 제작하는데 사용되는 복수 개의 창구를 형성하며; 마지막 단계는 도 5의 c를 참조하면, 제3 유전체층(1006) 및 제4 유전체층(1007)의 표면에 금속 시드층을 제작한 후, 유전체층에 마스크를 인가하고 노광 및 현상 기술로 회로 패턴층을 제작하고; 회로 패턴을 제작한 후, 유전체층에 형성된 창구를 전기 도금하며; 전기 도금이 완료되면, 마스크를 스트리핑 처리하고; 마지막에 금속 시드층을 식각하여 마침내 제5 비아홀(1009), 제6 비아홀(1010), 제3 서브 회선층(1004) 및 제4 서브 회선층(1005)을 형성한다. 여기서 식각은 건식 식각법을 이용할 수 있다.
그런 다음, 상호연결 패키징 구조의 다른 부분을 제작한다.
도 6을 참조하면, 우선 상술한 단계의 코어층의 양측 표면에 제1 유전체층 및 제2 유전체층을 인가한다. 도 6의 a 및 b를 참조하면, 제1 유전체층을 인가할 때, 우선 한층의 점성 재료로 이루어진 제1 서브 유전체층(300a)을 인가하되, 제1 서브 유전체층(300a)은 코어층의 일측 표면을 완전히 덮어야 하고, 제1 서브 유전체층의 표면에 두 개의 브릿지를 이격되게 위치시키고, 제1 서브 유전체층은 점성 재료로 이루어지며, 점성 유전체층은 두 개의 브릿지를 고정시켜 브릿지(200)가 후속 공정에서 편이되지 않도록 하고; 제1 서브 유전체층을 인가한 후, 제1 서브 유전체층 및 브릿지(200)에 제2 서브 유전체층(300b)을 인가하되, 제2 서브 유전체층(300b)은 제1 서브 유전체층(300a) 및 두 개의 브릿지(200)를 완전히 덮어야 하며, 마침내 제1 유전체층의 인가 공정을 완료하고; 제2 유전체층의 인가 공정인 경우, 본 실시예의 제2 유전체층이 단지 열경화성 재료로만 이루어지므로 제2 유전체층(400)은 제1 유전체층과 마주하는 코어층의 일측 표면에 직접 인가될 수 있다. 설명해야 할 것은, 제2 유전체층(400)은 또한 코어층을 완전히 덮어야 한다. 제1 유전체층 및 제2 유전체층의 인가가 완료된 후, 제1 유전체층 및 제2 유전체층에 창구를 형성해야 한다. 도 6의 c를 참조하면, 유전체층에 창구를 형성할 때, 우선 노광 및 현상 공정을 통해 제1 유전체층 중 브릿지 상측의 유전체층에 창구를 형성함으로써 복수 개의 제3 창구(900a)를 형성할 수 있다. 이어서 제1 유전체층의 나머지 부분에 창구를 형성함으로써 복수 개의 제1 창구(700a)를 형성한다. 같은 원리로, 제2 유전체층에 대하여 레이저 창구 형성 공정을 통해 창구를 형성하므로 제2 유전체층에 복수 개의 제2 창구(800a)를 형성할 수도 있다. 창구 형성이 완료된 후, 양면에 제1 비아홀, 제2 비아홀, 제3 비아홀, 제1 패드층 및 제2 패드층을 제작해야 한다. 도 6의 d를 참조하면, 비아홀을 필링 및 전기 도금하여 제1 비아홀(700), 제2 비아홀(800), 제3 비아홀(900)을 형성하고, 제1 유전체층(300) 및 제2 유전체층에 금속 시드층과 회로 패턴을 제작하고, 전기 도금, 스트리핑 및 금속 시드층 시각 공정을 진행함으로써 제1 비아홀(700) 및 제3 비아홀(900)에 제1 패드층(500)을 제작하고, 제2 비아홀(800)에 제2 패드층(600)을 제작하며, 마지막에 제1 패드층(500)을 통해 복수 개의 칩 사이의 상호연결을 구현하고 칩과 코어층의 직접 연결을 구현하며, 제2 패드층(600)을 통해 코어층과 PCB 사이의 연결을 구현할 수 있다. 마지막에 도 6의 e를 참조하면, 제1 패드층 및 제2 패드층을 제작한 후, 제1 패드층의 패드 위에 약간의 칩(1000)을 용접하여 칩의 상호연결을 구현할 수 있고, 제2 패드층에 PCB(1100)를 용접하여 칩과 PCB를 집적시킬 수도 있다.
일부 선택 가능한 실시예에서, 블록도에 언급된 기능들/동작들은 작동 개략도에 언급된 순서에 따라 발생하지 않을 수 있다. 예를 들면, 상기 기능/작동에 의해, 연속적으로 나타낸 두 개의 블록은 대체적으로 동시에 실행되거나 또는 상반되는 순서로 실행될 수 있다. 이외에, 본 출원의 흐름도에 도시되고 설명된 실시예는 예시적인 방식으로 제공되고, 기술에 대한 보다 전면적인 이해를 제공하는 것을 목적으로 한다. 상기 개시된 방법은 본 명세서에 기재된 작동과 로직 흐름에 제한되지 않는다. 선택 가능한 실시예는 예상 가능한 것이고, 여기서, 다양한 작동의 순서는 변경되고 그 중에서 큰 작동의 일부분으로 설명된 서브 작동은 독립적으로 실행될 수 있다.
본 명세서의 설명에서, "일 실시방식/실시예", "다른 일 실시방식/실시예" 또는 "일부 실시방식/실시예" 등 용어는 해당 실시방식 또는 예시를 결부하여 설명된 구체적인 특징, 구조, 재료 또는 특성이 본 출원의 적어도 하나의 실시방식 또는 예시에 포함된다는 것을 나타낸다. 본 명세서에서, 상기 용어의 개략적인 표현이 반드시 동일한 실시방식 또는 예시를 의미하는 것은 아니다. 또한, 설명된 구체적인 특징, 구조, 재료 또는 특성은 임의의 하나 이상의 실시방식 또는 예시에서 적절한 방식으로 결합될 수 있다.
상술한 바와 같이 본 출원의 실시방식을 제시하고 설명하였지만, 당업자는 본 출원의 원리와 취지를 벗어나지 않는 범위내에서 상기 실시방식에 대해 다양하게 변경, 수정, 교체 및 변형을 실시할 수 있다는 것을 이해해야 하며, 본 출원의 범위는 특허청구범위와 그 등가물에 의해 한정된다.
이상 본 출원의 바람직한 실시예에 대해 구체적으로 설명하였으나, 본 출원은 상기 실시예에 한정되지 않으며, 본 기술분야의 일반 기술자는 본 출원의 정신을 위배하지 않은 전제하에 다양한 대체 또는 등가 변형을 진행할 수 있으며, 이러한 등가 변형 또는 대체는 본 출원의 특허청구범위에 속한다.

Claims (10)

  1. PCB와의 연결에 사용되는 칩 상호연결을 구현하는 패키징 구조에 있어서,
    코어층, 브릿지층, 제1 유전체층, 제2 유전체층, 제1 비아홀, 제2 비아홀, 제3 비아홀, 제1 패드층 및 제2 패드층을 포함하고;
    여기서, 상기 제1 유전체층은 상기 코어층의 제1 표면에 설치되고; 상기 제2 유전체층은 상기 제1 표면과 마주하는 상기 코어층의 제2 표면에 설치되며;
    상기 제1 유전체층은 상기 코어층과 상기 제1 패드층 사이에 설치되고; 상기 제2 유전체층은 상기 제2 패드층과 상기 코어층 사이에 설치되며; 상기 제1 패드층과 상기 코어층은 상기 제1 비아홀을 통해 연결되며; 상기 제2 패드층과 상기 코어층은 상기 제2 비아홀을 통해 연결되고; 상기 브릿지층은 상기 제1 유전체층 내에 매립되며; 상기 브릿지층과 상기 코어층은 전기 절연되고; 상기 브릿지층과 상기 제1 패드층은 상기 제3 비아홀을 통해 연결되며;
    상기 제1 패드층은 상기 칩과 연결하는데 사용되며; 상기 제2 패드층은 상기 PCB과 연결되는데 사용되고; 상기 브릿지층은 두 개의 칩을 상호연결하는데 사용되는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조.
  2. 청구항 1에 있어서,
    상기 코어층은,
    기재, 제1 서브 회선층, 제2 서브 회선층, 제3 서브 회선층, 제4 서브 회선층, 제4 비아홀, 제5 비아홀, 제6 비아홀, 제3 유전체층 및 제4 유전체층을 포함하고;
    여기서, 상기 제1 서브 회선층은 상기 기재의 제1 표면에 설치되고; 상기 제2 서브 회선층은 상기 제1 표면과 마주하는 상기 기재의 제2 표면에 설치되며, 상기 제1 서브 회선층과 상기 제2 서브 회선층은 상기 제4 비아홀을 통해 연결되고; 상기 제4 비아홀은 상기 기재 내에 설치되고;
    상기 제3 유전체층은 상기 제3 서브 회선층과 상기 제1 서브 회선층 사이에 설치되고; 상기 제3 서브 회선층과 상기 제1 서브 회선층 사이는 상기 제3 유전체층에 설치된 상기 제5 비아홀을 통해 연결되며;
    상기 제4 유전체층은 상기 제4 서브 회선층과 상기 제2 서브 회선층 사이에 설치되고; 상기 제4 서브 회선층과 상기 제2 서브 회선층은 상기 제4 유전체층에 설치된 상기 제6 비아홀을 통해 연결되는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조.
  3. 청구항 1에 있어서,
    상기 브릿지층은 하나 또는 하나 이상의 브릿지를 포함하는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조.
  4. 청구항 1에 있어서,
    상기 브릿지층은 박막 회선층, 실리콘 인터포저, 유리 인터포저 또는 칩 중의 적어도 1종 또는 복수 종의 조합을 포함하는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조.
  5. 청구항 1에 있어서,
    상기 제1 유전체층은 점성 유전체 재료, 열경화성 유전체 재료 또는 감광성 유전체 재료 중의 1종 이상을 포함하는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조.
  6. 청구항 2에 있어서,
    상기 기재는 유기 중합체 재료 또는 유리 재료를 포함하는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조.
  7. 청구항 1 내지 6 중 어느 한 항에 따른 칩 상호연결을 구현하는 패키징 구조를 제작하는 방법에 있어서,
    코어층을 형성하는 단계;
    상기 코어층의 제1 표면에 제1 유전체층을 인가하고, 상기 코어층의 제2 표면에 제2 유전체층을 인가하는 단계;
    상기 제1 유전체층을 인가하는 과정에 브릿지층을 상기 제1 유전체층에 매립하는 단계;
    상기 제1 유전체층에 제1 비아홀 및 제3 비아홀을 형성하고, 상기 제2 유전체층에 제2 비아홀을 형성하는 단계, -상기 제1 비아홀은 상기 코어층과 제1 패드층 사이에 설치되며, 상기 제3 비아홀은 상기 브릿지층과 제1 패드층 사이에 설치됨-;
    상기 제1 비아홀 및 상기 제3 비아홀에 제1 패드층을 형성하고, 제2 비아홀에 제2 패드층을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조의 제작방법.
  8. 청구항 7에 있어서,
    제1 패드층에 칩을 실장하고 제2 패드층에 PCB를 용접하는 단계를 더 포함하는 것을 특징으로 하는 칩 상호연결을 구현하는 패키징 구조의 제작방법.
  9. 청구항 7에 있어서,
    상기 코어층을 형성하는 단계는,
    기재의 제1 표면에 제1 서브 회선층을 형성하고, 마주하는 제2 표면에 제2 서브 회선층을 형성하며, 상기 기재 내에 제4 비아홀을 형성하는 단계;
    상기 제1 서브 회선층에 제3 유전체층을 인가하고, 제2 서브 회선층에 제4 유전체층을 인가하되, 제3 유전체층 및 제4 유전체층에 창구를 형성하는 단계;
    상기 제3 유전체층에 제5 비아홀 및 제3 서브 회선층을 형성하고, 상기 제4 유전체층에 제6 비아홀 및 제4 서브 회선층을 형성하는 단계;를 포함하는 칩 상호연결을 구현하는 패키징 구조의 제작방법.
  10. 청구항 1 내지 청구항 6 중 어느 한 항에 따른 칩 상호연결을 구현하는 패키징 구조를 포함하는 것을 특징으로 하는 반도체 소자.
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