JP2005527122A - 積層型ビア構造体 - Google Patents

Abstract

【課題】 高速信号の搬送や高密度電流の伝達に適合した積層型ビア構造体を提供する。
【解決手段】 電子装置キァリアの導電層を通して高周波信号または高密度電流を伝送しうるように適合した積層型ビア構造体（２００）を開示する。この積層型ビア構造体はｚ軸を基準にして位置合わせされ誘電体層（１２０）によって分離された隣接する３つの導電層（１１０ａ、１１０ｂ、１１０ｃ）に属す少なくとも３つの導電路（２０５ａ、２０５ｂ、２０５ｃ）を備えている。これら導電路間の接続は各導電層間に配置された少なくとも２つのビア（２１０、２１５）を用いて行なわれている。導電路の一側に接続されたビアは反対側に接続されたビアとはｚ軸を基準にして位置合わせされない状態で配置されている。好適な実施形態では、これら位置合わせされた導電路の形状はディスクまたは環状リングのように見える。４つのビアを用いて隣接する２つの導電層を接続している。これら４つのビアは前記導電路の各々に対称的に配置されている。隣接する第１の導電層と第２の導電層との間に設けられたビアの位置と、隣接する第２の導電層と第３の導電層との間に設けられたビアの位置とはｚ軸を基準にして４５°の角度をなしている。

Description

本発明は一般に電子印刷回路基板およびチップキァリアの構造および製造に関し、特に多層型高密度電子装置キァリアにおける積層型ビア（バイア）の特定の構造に関する。

何種類かの電子コンポーネントは半導体材料から成るチップに集積化した回路で実現されている。チップは通常、当該チップを機械的応力から保護するためにキァリアにマウントした後、パッケージ中に封緘（ふうかん）する。チップキァリアは導電路を有する絶縁基板を備えている。各導電路は通常、印刷回路基板に接続するためにチップの対応する端子にボンディングされるとともにコンコクト・パッドで終端している。一般に、チップキァリアはいくつかの導電層を備えている。信号と電流を伝達する導電路は論理的、電気的制約、およびチップキァリア製造上の制約の双方によって決まる要件に従って設計する。層間の接続はビア、またはめっきしたスルーホールを用いて行なうことが多い。

同様に、印刷回路基板は一般に絶縁材料中に形成されビアまたはめっきしたスルーホールに接続されたいくつかの導電層を備えている。これらの導電層はいくつかの電子装置間または電子装置−コネクタ間において信号を伝送しうるように適合している。

装置のスイッチング速度が１ＧＨｚのクロック速度を超えるようになったら、もはや電気信号の伝送を導電路上における単純なポイン・ツー・ポイント伝送として考えるのではなく、回路の導電路上を流れる電流が担持する電磁波の伝搬として考える必要がある。電子装置キァリア上のこのような導電路（伝送線とも呼ばれる）は特定の特性（伝送線の幅と、伝送線間の距離と、伝送線と基準面との間にある誘電体の厚さとの間の関係）を備えた少なくとも２つの導電経路を備えたシステムを表している。これらの伝送線は導電性の信号路（signal track or trace ）、他の導電路、および／または、基準電圧もしくは基準接地に近接して形成されるとともにそれに接続され信号路を電磁干渉から遮蔽する導電面を備えている。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）電磁波は信号路とその下にある基準電圧または基準接地面とによって画定され、信号電流用の完全なループ経路を形成している伝送線に沿って伝搬する。チップを高周波（たとえば１ＧＨｚ超）で動作させると、電子装置キァリアは電子システム全体の性能に重大な影響を与える。

特に、伝送線に何らかの不連続（すなわち遷移）（たとえば構造、材料特性、および設計上の特徴に何らかの変更）があると、媒体の電気インピーダンスが変化し、それにより反射波が生じる。また、システムには浮遊構造体（キャパシタ、インダクタ、および抵抗器）があり、それらが伝送信号に対して低域通過フィルタとして機能する。その結果、伝送線に沿って伝搬する電磁波の完全性が保全されなくなる。

低電圧（論理値「０」）と高電圧（論理値「１」）との間でスイッチングする伝送信号は矩形波（くけいは）を生成する。伝送線におけるすべての不連続に起因して、この矩形波は劣化し、一般に疑似正弦波として受信される。伝送波の品質はいわゆる「アイ・ダイヤグラム（eye diagram ）」によって視覚化することができる。アイ・ダイヤグラムは受信信号の値を、電子装置を制御しているクロック信号の相の関数としてプロットしたものである。伝送線に上述した不連続があると、アイ・ダイヤグラムの開き（opening)が小さくなる。この結果、スイッチング遷移が実際に起きたのか否か、あるいは信号基底線のシフトは背景雑音に起因するのか否かを判断するのがきわめて困難になる。

これらの難点は低レベルの電力供給電圧（最低１．２Ｖ）で動作する現在の電子システムにおいて特に深刻である。この場合、論理値「０」（０Ｖ）と論理値「１」（１．２Ｖ）とを識別するための裕度はきわめて小さい。

また、電子装置を小型化する継続的な傾向のためにチップキァリアと印刷回路基板の導電路の寸法を小さくすることが求められている。しかし、伝送線のインピーダンスは電子装置の性能を最適化するのに望ましい値（通常５０Ω）に維持する必要がある。したがって、導電路と接地面との間にはきわめて薄い誘電体層を用いる必要がある（なぜならば、伝送線のインピーダンスは導電路の幅に反比例し誘電体層の厚さに正比例するからである）。導電路と接地面との間の距離が短いと、対応する浮遊容量値が増大する。その結果、伝送線の帯域幅が顕著に狭くなる。

したがって、電子装置キァリア（すなわちチップキァリアまたは印刷回路基板）の伝送品質が劣化すると、電子装置はチップが許容している動作周波数よりもかなり低い周波数で動作する可能性がある。

これらの現象は積層型ビアを用い、図１に示すように遷移の数を最小化することにより低減させることができる。図１（ａ）はボール・グリッド・アレイ（ＢＧＡ）型のチップキァリア１００の断面部分を示す図であり、基台すなわちコア１０５、３つの導電層１１０ａ、１１０ｂ、１１０ｃ、表面層１１５、および誘電体層１２０を備えている。一般に誘電体層はエポキシから成り導電層は銅から成るが、他の材料を用いもよい。電子装置キァリア１００はさらに、符号１２５−１、１２５−５を付された接続用の２つのはんだボールおよびめっきした閉管（blind)スルーホール１３０を備えている。ビアは導電層を接続するために使用する。たとえば、図示するように、導電路１３５、１４０はビア１４５、１５０、１５５によって接続する。しかし、黒い矢印で示すように、導電路１３５から導電路１４０に至る伝送線は５つの遷移を備えている。この結果、上述したように、伝送線に沿って伝搬する電磁波の完全性は保全されない。図１（ｂ）は類似の電子装置キァリア１００’を示す図である。ビア１４５’、１５０’、１５５’は積層されているから、信号経路に沿う遷移の数は低減している。すなわち、黒い矢印で示すように、導電路１３５’から導電路１４０’までの伝送線には遷移が１つしかない。

ビアを積層するということは、標準のプロセスでは製造が困難であることを暗に示している。埋め込みビアを形成するということは、それらの間に誘電体が配置された２つの異なる導電層の間に垂直接続を配置することを意味する。この垂直接続を形成するプロセスにはたとえば機械的な穴あけやレーザなど多くのものがある。これらはすべて層群中の１つの層上にある導電路群のうちの１つの導電路から始まり、反対側の層に受容型導電パッドを必要とする。穴あけを行なったら、受容型導電パッドをめっきプロセスにさらす。このめっきプロセスによって、これら２つの層の間における電気信号の連続性を実現する、開口の垂直壁に沿った電気導電経路が構築される。このメタライゼーションの厚さは引き続いて行なう基板の製造状態と当該基板の動作状態において生成される熱機械的な応力とひずみを補償しうる最小の値にする必要がある。ビアと閉管ビアのめっきは、一般に逆切頭円錐（えんすい）形状をした垂直壁の形状を反映する。これらのビアの寸法はそれらを形成するのに使用する技術に関係している。上記寸法は通常、穴をあけるべき誘電体の厚さと所定の穴あけ技術に付随する所定の直径との間のアスペクト比によって表される、めっきに固有の制限を有する。このアスペクト比がめっきに影響するのは開口の寸法（幅対深さ）に起因してビア内のめっき溶液の流れが悪くなるときである。キァリアの製造における穴のメタライゼーション処理は適当な時間内に、しかも垂直壁がきわめて均質になるように行なう必要がある。ホールの薄い誘電体層の開口を過剰にメタライズすると、当該ホールの深さよりも大きくなってしまう。積層型ビアのめっきはこの大きなギャップを埋めて、製造すべき積層型ビア用に許容範囲内の受容パッドを形成する必要があるから、めっき時間が長くなる。めっき時間が長くなると、表面の銅メタライゼーションに悪影響がある。この結果、厚さが厚くなるから、微細な線間ピッチの要件にもはや適合しえなくなる。実際、微細なピッチの回路をエッチングする前に表面の銅を再薄化するために、選択銅エッチバック処理が必要になる。製造工程には電気インピーダンス値に顕著に影響する、積層型ビアの最小設計寸法を左右するプロセス裕度を見込んでおく必要がある。

米国特許第５７５８４１３号において、寸法とピッチが微細な積層型ビアを備えた多層回路基板の製造方法が開示された。導電パターンを備えた基台積層板を誘電体で被覆し、それをフォトリソグラフィで処理して下にある導電パターンの所定領域を露出させるホールを形成する。誘電体を貫通するホールをめっきし、表面と基台積層板上の導電パターンとの間にビア接続を形成する。ビアによって形成される凹部は導電性かつめっき可能なポリマで充填（じゅうてん）する。このポリマを硬化させると導電プラグが形成される。印刷回路基板構造体上に第２の誘電体層を堆積（たいせき）する。引き続きフォトリソグラフィで処理して下にあるビアとプラグを露出させる。第２の誘電体中のホールをめっきしたのち導電性ポリマで充填し、下にある第１のビアに垂直方向に位置合わせされるとともにそれに電気的に接続された第２のビアを形成する。微細なピッチの積層型ビアを形成する能力は印刷回路基板構造体（たとえばフリップ・チップ・ダイのキァリア）にとっては次の点で特に重要である。すなわち、フリップ・チップのはんだボール・アレイの微細なピッチは多層印刷回路基板層全体に面積と電気的劣化を最小にして拡張および／または分散配置させる必要があるという点である。

しかしながら、この種の技術には電子装置キァリア、特に最終顧客専用の通信製品における高速信号の搬送について難点がある。第１に、それは標準の電子装置キァリアの製造工程などでは必要としない余分な製造工程を必要とするから、価格が高くなる。第２に、積層型ビアに沿った伝送経路がいくつかの導電材料（たとえば銅や導電性ポリマ）によって形成されているから、高速信号を擾乱し、たとえば信号の反射を生成する。最後に、積層型ビアに複数の導電材料を使用すると機械的制約や化学的制約が課されるから、積層型ビア群の間に信頼性のない接触が形成され、および／または電子装置キァリアが脆弱（ぜいじゃく）になる。
米国特許第５７５８４１３号

したがって、本発明の広義の目的は上述した従来技術の難点を解消することである。

本発明の別の目的は高速信号を搬送するのに適合した積層型ビア構造体を提供することである。

本発明のさらに別の目的は高密度の電流を流すのに適合した積層型ビア構造体を提供することである。

本発明のさらに別の目的は信号伝送線または電流伝送線の長さを短くしうる積層型ビア構造体を提供することである。

これらの目的および他の関連する目的は次に示す積層型ビア構造体によって達成される。
第１の導電層に属す第１の導電路と第２の導電層に属す第２の導電路とを接続する、電子装置キァリア中の積層型ビア構造体であって、前記第１の導電層および前記第２の導電層は少なくとも１つの第３の導電層によって分離されており、前記導電層群の各々の間には誘電体層が配置されており、
前記少なくとも１つの第３の導電層に属す第３の導電路であって、前記第３の導電路は前記導電層群と垂直な軸に従って前記第１の導電路および前記第２の導電路の少なくとも一部分と位置合わせされている、第３の導電路と、
前記第１の導電路と前記第３の導電路との間に配置された少なくとも２つのビアを備えた第１のビアの組と、
前記第２の導電路と前記第３の導電路との間に配置された少なくとも２つのビアを備えた第２のビアの組とを備え、
前記第３の導電路は前記第１のビアの組および前記第２のビアの組によって前記第１の導電路および前記第２の導電路に接続されており、前記第１のビアの組のビアと前記第２のビアの組のビアとは未位置合わせである、
積層型ビア構造体。

本発明によれば、いくつかの導電層を備えた電子装置キァリアにおいて積層型ビア構造が実現される。隣接する２つの導電層に属す２つの導電路の間の電気接続はいくつか（少なくとも２つ、好ましくは４つ）のビアによって行なう。ビアの接続先の導電路部はこれらのビア全体に信号電流が対称的に配分されるように設計する。これらの導電路の形状は任意の幾何学的固体金属形状（solid metal shape)をとりうるが、好適な実施形態では、この導電路部の形状は環状リング（annula ring)のように見える。上述した製造上および電気接続上の難点を避けるために、ｚ軸に着目すると、第２の導電層と第３の導電層との間に配置したビアは第１の導電層と第２の導電層との間に配置したビアと同じ場所には位置していない。

特に、図２を参照する。図２は本発明に係る積層型ビア構造体２００を示す図である。積層型ビア構造体２００は第３の導電層によって分離された２つの異なる導電層に属す２つの導電路に接続するように適合している。第１の導電層１１０ａは環状リングの形状をしており、符号２０５ａで示す第１の導電路を備えている。環状リング２０５ａには４つのビア２１０−１〜２１０−４（一括して２１０と呼ぶ）が接続されており、導電層１１０ａに隣接する導電路１１０ｂに属す、これも環状リング形状をした導電路２０５ｂとの電気接続を実現している。上述したように、導電層１１０ａと導電層１１０ｂは誘電体層１２０によって分離されている。ビア２１０−１〜２１０−４は導電路２０５ａと導電路２０５ｂの上に対称的に配置されているから、電気信号の流れはそれらの間に均一に分配される。導電層１１０ｂと導電層１１０ｃとの間にも同様の構造が繰り返されている。環状リング２０５ｂには４つのビア２１５−１〜２１５−４（一括して２１５と呼ぶ）が接続されており、導電層１１０ｃに属す、これも環状リング形状をした導電路２０５ｃとの電気接続を実現している。各ビア２１５は導電路２０５ｂに次に示す態様で接続されている。すなわち、このビアと最も近いビア２１０との間の距離が同じであり、ビア２１０−ｉからビア２１５−ｊへの電気信号の流れが均一に分配されるようにである（ｉとｊは１〜４の間で変化する）。図２に示す例では、導電路２０５ａ、２０５ｂ、２０５ｃは大きさが同じであり、ｚ軸に沿って整列されている。導電路２０５ａ、２０５ｂ、２０５ｃの中心をｚ軸と考えると、ビア２１０は０°、９０°、１８０°、２７０°の位置に配置されており、ビア２１５は４５°、１３５°、２２５°、３１５°の位置に配置されている。

次に、電子装置キァリアの部分平面を示す図３を参照する。図３は本発明に係る積層型ビア構造体を実現している３つの導電層３００ａ、３００ｂ、３００ｃから成る導電路の構成を示す図である。図３（ａ）には同一平面上にある２つの導電路（３０５−１、３０５−２と呼ぶ）が示されている。これらは高周波差分信号を伝送するのに使用される。信号導電路３０５−１、３０５−２の回りには導電路３１０が配置されている。導電路３１０は接地に接続されており、高周波差分信号を遮蔽している。この例では、導電路３０５−１、３０５−２、３１０は導電層３００ａに形成されている。各導電路３０５−１、３０５−２は部分環状リング（それぞれ３１５−１、３１５−２と呼ぶ）のように見える。図示するように、４つのビア３２０−１と４つのビア３２０−２が接続されている。次に、図３（ｂ）を参照する。図３には環状リングの形状をした２つの導電路３２５−１、３２５−２が示されている。導電路３２５−１、３２５−２は導電層３００ｂに形成されており、それぞれビア３２０−１、３２０−２によって部分環状リング３１５−１、３１５−２に接続されている。ビア３２０−１、３２０−２に着目すると、導電層３００ｂの反対側において、導電路３２５−１、３２５−２にはそれぞれ４つのビア３３０−１と４つのビア３３０−２が接続されている。上述したように、ビア３２５−１、３２５−２は次のように配置されている。すなわち、一側の１つのビアと、同じ導電路に接続された反対側の２つの最接近したビアとの間の距離が同じになるように、である。これは、たとえば各側で４つのビアを使用する場合、それらを４５°の角度に形成することにより行なう。図３（ｃ）には高周波差分信号を伝送するのに使用する、同一平面上にある２つの導電路（３３５−１、３３５−２と呼ぶ）が示されている。信号導電路３３５−１、３３５−２の回りには導電路３４０が配置されている。導電路３４０は接地に接続され、図３（ａ）を参照して上述したように、高周波差分信号を遮蔽している。図示するように、導電路３３５−１、３３５−２、３４０は導電層３００ｃに形成されている。各導電路３３５−１、３３５−２の一端はビア３３０−１、３３０−２が接続された部分環状リング（それぞれ３４５−１、３４５−２と呼ぶ）のように見える。図３（ｃ’）は導電層３００ｃの導電路構成の別の例を示す図である。導電層３００ｃはこの場合、ディスク形状をした２つの導電路３４５’−１、３４５’−２を備えている。導電路３４５’−１、３４５’−２にはそれぞれビア３３０−１、３３０−２が接続されている。この例では、導電層３００ｃは表面層であり、はんだボール（図示せず）に接続しうるように適合している。これにより、チップまたは印刷回路基板との接続を実現することができる。

図４は高周波信号、高密度電流、および他の種類の信号を電子装置キァリアによって伝送しうるように適合した完全な導電経路を示す図である。説明の便宜のために、この電子装置キァリアは内部導電層を有さないコア４００を備えている。コア４００の両側には２つの付加導電層４０５ａ−１、４０５ｂ−１、４０５ａ−２、４０５ｂ−２、１つの外部導電層４０５ｃ−１、４０５ｃ−２が設けられている。導電層はエポキシなどの誘電体材料４１０によって分離されている。コア４００の両側には本発明に係る積層型ビア構造体４１５−１、４１５−２が配置されている。これらの構造体は埋め込みスルーホール４２０によって接続されている。積層型ビア４１５−１構造体の一側は埋め込みスルーホール４２０に接続されており、反対側ははんだボール４２５に接続されている。はんだボール４２５はチップまたは印刷回路基板に接続しうるように適合している。同様に、積層型ビア４１５−２の一側は埋め込みスルーホール４２０に接続されており、反対側は、説明の便宜のために、外部導電層４００ｃ−２の導電路４３０に接続されている。これにより、信号を別のはんだボール（図示せず）または電子装置キァリア（図示せず）の別の導電経路に伝送することを可能にしている。導電路は最適化された導電経路を形成する所定の導電層４０５ｎ−１または４０５ｍ−２に接続することができる（ｎ、ｍは図示する実施形態においてはａ〜ｃの範囲で変化する）。

図４には本発明に係る積層型ビア構造体を形成する製造工程も示されている。まず、電子装置キァリアのコア４００から開始する。コア４００は銅箔（すなわち導電層４０５ａ−１、４０５ａ−２）で被覆されている。次いで、コア４００を機械的穴あけまたはレーザ穴あけによって穴あけする。次いで、得られたホール４２０を無電界銅めっき工程を用いてめっきする。めっきしたホールに樹脂マトリクスを充填する。積層体製造工程のこの時点で、フォトマスクを感光材料とともに用いて導電路を描画する、すなわち導電路を形成すべき場所において、除去可能な材料でコアを保護する。露光済みフォトレジストを不要な銅箔とともに除去した後、未露光のフォトレジストも除去してコアの２つの表面に導電路を形成し、めっき済みホール４２０を囲む円形の金属領域または金属ランド４３５−１を上部層上に画定し、めっき済みホール４２０を囲む円形の金属領域または金属ランド４３５−２を下部層上に画定する。次いで、この回路化した基板上に誘電体材料から成る新たな層４１０を積層または堆積する。誘電体層４１０はカーテンコーティング（流し塗り）工程とその後の硬化工程によって、または膜の積層によって形成した液体ディスペンス（liquid dispense)の形態をしていてもよい。この新たな誘電体層には開口を形成することができるが、それは所定の材料が感光特性を有する場合には露光工程と現像工程によって行ない、積層膜の場合にはレーザ穴あけによって行なう。これらの新たなホールによって次の層への相互接続、すなわち導電層４０５ａ−１から導電層４０５ｂ−１への接続と導電層４０５ａ−２から導電層４０５ｂ−２への接続とが実現する。再度、無電界銅めっき工程を用いて、新たに付加した誘電体層の表面全体を積層構造体の表面層に見える新たに形成したホール４４０−１、４４０−２を含めてめっきする。再度、フォトマスクを感光材料とともに用いて導電路を描画する。露光したフォトレジストを不要な銅箔とともに除去した後、未露光のフォトレジストも除去して２つの表面に導電路を形成し、この誘電体層上に円形構造体すなわち環状構造体を画定する、つまり導電路４４５−１、４４５−２を画定する。それらの底部にあるビア４４０−１は上部コア層４０５ａ−１の銅ランド４３５−１と接続されており、それらの上部は図４に示す場所で導電層４０５ｂ−１の銅ランド４４５−１に接続されている。コアの下側にも同様の配置を適用することができる。付加誘電体層のビアは直下のランド４３５−２と導電層４０５ｂ−２の銅ランド４４５−２とに接続されることになる。この時点で、必要な回数だけ全工程を繰り返して、新たな誘電体層を付加し、ホールを処理し、ホールをめっきしてビア４５０−１、４５０−２、および銅ランド４５５−１、４３０を形成する。

次に、図５を参照する。図５は３つのビアを用いて２つの隣接する導電層の導電路を接続する場合において好適に配置する際に守るべき方法を示す図である。上述したように、ビア群は電気信号電流の流れが当該ビア群の間で均一に配分されるように配置する必要がある。図５は２つの隣接する導電層に形成された２つの環状リング５００−１、５００−２を備えている。環状リング５００−１は上部導電層に形成されている。したがって、環状リング５００−１と５００−２に着目すると、これらの環状リングを接続する３つのビア５０５−１、５０５−２、５０５−３はｚ軸を基準にして（according to）α＝３６０°／ｎ＝１２０°の角度をなす線上に配置する必要がある（ｎは本発明に係る積層型ビア構造体中の２つの隣接する導電層を接続するのに使用するビアの個数である。すなわち、この例ではｎ＝３である）。また、ビアと環状リング５００−１の中心との間の距離ｄとビアと環状リング５００−２の中心との間の距離ｄは同じにする必要がある。同様に、環状リング５００−１を上部導電層の導電路に接続する３つのビア５１０−１、５１０−２、５１０−３と、環状リング５００−２を下部導電層の導電路に接続する３つのビア５１５−１、５１５−２、５１５−３とはビア５０５−１、５０５−２、５０５−３の位置を基準にして配置する必要がある。ビア５１０−１、５１０−２、５１０−３はｚ軸と垂直に（perpendicular to）α＝１２０°の角度をなす線群上に配置する必要がある。これらの線群はビア５０５−１、５０５−２、５０５−３を配置した線群とα／２＝６０°の角度をなしている。ビアと環状リング５００−１の中心との間の距離ｄ’とビアと環状リング５００−２の中心との間の距離ｄ’とは同じにする必要があるが、距離ｄ’はビア５０５−１、５０５−２、５０５−３と環状リング５００−１との間の距離ｄおよびビア５０５−１、５０５−２、５０５−３と環状リング５００−２との間の距離ｄと同じにする必要はない。

図６と図７は本発明に係る積層型ビア構造体の上述した環状リングを置換しうる導電路の例を示す図である。各図は２つの隣接する導電層の導電路を備え、４つのビアを用いて隣接する導電路を接続する当該ビア群の位置の例を示している。これらの導電路は所定の導電層５００−ｎの各々について４５°の相対回転を行なった様子を示している（ｎはコア積層構造体の異なる側で利用可能な層の個数であるる）。環状リングに切り欠きを挿入したこの構成、または突部を設けた構成によって、電磁波の伝搬を妨げる条件を生成することになる電流のループが形成されるのを防止することができる。

特に図８を参照する。図８は図１（ａ）を参照して上述したようにビアが積層されていない既知の電子モジュールの相たい（対）周波数（曲線ａ）と、本発明に係る積層型ビア構造体を備えた電子装置の相たい（対）周波数（曲線ｂ）とを示す図である。この図が示すところによれば、これら２つの構造体が導電路の垂直（Ｚ）経路の遷移を許容している点で機械的に等価であるとしても、それらが示す電気的挙動はまったく異なる。この相違によって、入来する電気信号の伝送における遅延が異なることになる。１５ＧＨｚ（約６６ｐｓのサイクル時間に等しい）で動作する信号を用いる応用例において、これら２つの構造体と入来波に対して約１７ｐｓだけ相違する遅延を示す（図９に示すように、曲線ｓは入力信号に対応している）。この遅延の差異は合計サイクル時間の４分の１を表すにすぎないから、積層型構造体を使用すると、信号面に与えるひずみ効果の少ないより良好な信号制御が可能になる。

当然、局所的かつ特定の要件を満たすために、当業者は上述した解決策に対して多くの変更と変形をなすことができる。しかしながら、それらはすべて特許請求の範囲によって画定される本発明の保護範囲内に含まれる。

（ａ）非積層型ビアを使用したときにおける導電路間の電気経路を示す電子装置キァリアの断面図である。（ｂ）積層型ビアを使用したときにおける導電路間の電気経路を示す電子装置キァリアの断面図である。 本発明による、電子装置の隣接する３つの導電層の間における積層型ビアの３Ｄ構造を示す図である。 （ａ）第１の導電層の導電路の構成を示す積層型ビアの部分平面図である。（ｂ）第２の導電層の導電路の構成を示す積層型ビアの部分平面図である。（ｃ）第３の導電層の導電路の構成を示す積層型ビアの部分平面図である。（ｃ’）第３の導電層の導電路の別の構成例を示す図である。 本発明に係る積層型ビアをコア、めっき済みスルーホール、およびはんだボールとともに使用する方法を説明するための、コアと各面に３つの導電層を備えた電子装置キァリアの部分の透視図である。 ３つのビアを用いて２つの隣接する導電層の導電路達を接続する場合において好適に配置する際に守るべき方法を示す図である。 好適な実施形態の環状リングを置換しうる、その上にビアを接続する導電層の形状の例を示す図である。 好適な実施形態の環状リングを置換しうる、その上にビアを接続する導電層の形状の例を示す図である。 既知の電子装置の構成例の出力（曲線ａ）と本発明に係る積層型ビアを備えた電子装置（曲線ｂ）とを比較することにより、電気的挙動の観点から本発明に係る積層型ビア構造体によって得られる利点を説明する図である。

符号の説明

１００ チップキァリア
１０５ コア
１１０ａ 導電層
１１０ｂ 導電層
１１０ｃ 導電層
１１５ 表面層
１２０ 誘電体層
１２５−１ はんだボール
１２５−５ はんだボール
１３０ 盲管スルーホール
１３５ 導電路
１４０ 導電路
１４５ ビア
１５０ ビア
１５５ ビア
１３５’ 導電路
１４０’ 導電路
１４５’ ビア
１５０’ ビア
１５５’ ビア
２００ 積層型ビア構造体
２０５ａ 第１の導電路
２０５ｂ 環状リング
２０５ｃ 導電路
２１０ ビア
２１５ ビア
３００ａ 導電層
３００ｂ 導電層
３００ｃ 導電層
３０５−１ 導電路
３０５−２ 導電路
３１０ 導電路
３１５−１ 部分環状リング
３１５−２ 部分環状リング
３２０−１ ビア
３２０−２ ビア
３２５−１ 導電路
３２５−２ 導電路
３３０−１ ビア
３３０−２ ビア
３３５−１ 導電路
３３５−２ 導電路
３４０ 導電路
３４５−１ 部分環状リング
３４５−２ 部分環状リング
３４５’−１ 導電路
３４５’−２ 導電路
４００ コア
４０５ａ−１ 付加導電層
４０５ｂ−１ 付加導電層
４０５ａ−２ 付加導電層
４０５ｂ−２ 付加導電層
４０５ｃ−１ 外部導電層
４０５ｃ−２ 外部導電層
４１０ 誘電体材料
４１５−１ 積層型ビア構造体
４１５−２ 積層型ビア構造体
４２０ 埋め込みスルーホール
４２５ はんだボール
４３０ 導電路
４３５−１ 金属ランド
４３５−２ 金属ランド
４４０−１ ホール
４４０−２ ホール
４４５−１ 導電路
４４５−２ 導電路
４５０−１ ビア
４５０−２ ビア
４５５−１ 銅ランド
５００−１ 環状リング
５００−２ 環状リング
５０５−１ ビア
５０５−２ ビア
５０５−３ ビア
５１０−１ ビア
５１０−２ ビア
５１０−３ ビア
５１５−１ ビア
５１５−２ ビア
５１５−３ ビア

Claims (8)

1. 第１の導電層（１１０ａ）に属す第１の導電路（２０５ａ）と第２の導電層（１１０ｃ）に属す第２の導電路（２０５ｃ）とを接続する、電子装置キァリア中の積層型ビア構造体（２００）であって、前記第１の導電層および前記第２の導電層は少なくとも１つの第３の導電層（１００ｂ）によって分離されており、前記導電層群の各々の間には誘電体層（１２０）が配置されており、
   前記少なくとも１つの第３の導電層に属す第３の導電路（２０５ｂ）であって、前記第３の導電路は前記導電層群と垂直な軸を基準にして前記第１の導電路および前記第２の導電路の少なくとも一部分と位置合わせされている、第３の導電路と、
   前記第１の導電路と前記第３の導電路との間に配置された少なくとも２つのビアを備えた第１のビアの組（２１０）と、
   前記第２の導電路と前記第３の導電路との間に配置された少なくとも２つのビアを備えた第２のビアの組（２１５）とを備え、
   前記第３の導電路は前記第１のビアの組および前記第２のビアの組によって前記第１の導電路および前記第２の導電路に接続されており、前記第１のビアの組のビアと前記第２のビアの組のビアとは未位置合わせである、
   積層型ビア構造体。
2. 前記導電路群のうちの少なくとも１つのものの形状がディスクまたは環状リングである、
   請求項１に記載の積層型ビア構造体。
3. 前記第１のビアの組または前記第２のビアの組が４つのビアを備えている、
   請求項１または２に記載の積層型ビア構造体。
4. 前記第１のビアの組または前記第２のビアの組の隣接する２つのビアと、前記第３の導電路ならびに前記第１の導電路および前記第２の導電路の前記位置合わせされた部分の中心とがなす角が９０°に等しい、
   請求項３に記載の積層型ビア構造体。
5. 前記第１のビアの組の１つのビアと、前記第２のビアの組の最近接するビアと、前記第３の導電路ならびに前記第１の導電路および前記第２の導電路の前記位置合わせされた部分の中心とがなす角が４５°に等しい、
   請求項４に記載の積層型ビア構造体。
6. 前記第１のビアの組または前記第２のビアの組の前記ビア群は前記第３の導電路ならびに前記第１の導電路および前記第２の導電路の前記位置合わせされた部分の中心に対して等距離の場所にある、
   請求項１〜５のうちの１項に記載の積層型ビア構造体。
7. 前記第１の導電路または前記第２の導電路ははんだボールに接続しうるように適合している、
   請求項１〜６のうちの１項に記載の積層型ビア構造体。
8. 前記第１の導電路または前記第２の導電路は閉管スルーホールに接続しうるように適合している、
   請求項１〜７のうちの１項に記載の積層型ビア構造体。

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