KR100699747B1 - 쇼트키 다이오드의 제조 방법 - Google Patents

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Abstract

본 발명의 쇼트키 다이오드의 제조 방법은, 제1 도전형의 고농도 반도체 기판 위에 동일 도전형의 에피택셜층을 형성하는 단계와, 에피택셜층 위에 산화막 패턴을 형성하는 단계와, 세정 공정을 진행하면서 산화막 패턴에 의해 노출된 에피택셜층 표면에 화학적 산화막을 형성하는 단계와, 산화막 패턴 및 화학적 산화막 패턴 위에 금속 전극 패턴을 형성하는 단계, 및 열공정을 수행하여 에피택셜층과 금속 전극 패턴 사이에 실리사이드층을 형성하면서 화학적 산화막 패턴을 제거하는 단계를 포함한다.

Description

쇼트키 다이오드의 제조 방법{Method for manufacturing schottky diode}
도 1은 종래의 쇼트키 다이오드의 제조 방법의 문제점을 설명하기 위하여 나타내 보인 단면도이다.
도 2 내지 도 7은 본 발명에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 쇼트키(schottky diode)의 제조 방법에 관한 것이다.
쇼트키 다이오드는 금속 및 실리콘의 접합을 통한 정류 특성을 이용한 다이오드이다. 특히 최근의 고 전력 및 고 스피드가 요구되는 추세에 부응하기 위해서는 낮은 순방향 전압 강하, 적은 누설 전류 및 높은 스위칭 속도를 가져야 하는데, 쇼트키 다이오드는 PIN 다이오드에 비하여 이와 같은 특성들을 잘 나타낸다. 일반적으로 쇼트키 다이오드의 순방향 전압 강하 특성은 금속과 실리콘 사이의 일함수 차이에 의한 장벽층 높이 및 에피택셜층과 기판의 저항에 의해 결정된다. 즉 최적의 순방향 전압 강하값을 나타내도록 하기 위해서는 에피택셜층과 기판의 직렬 저 항을 감소시킬 필요가 있다.
도 1은 종래의 쇼트키 다이오드의 제조 방법의 문제점을 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, n+형의 반도체 기판(10) 위에 n형의 에피택셜층(11)을 형성하고, 이어서 n형의 에피택셜층(11) 상부 표면 부분에 내압 향상을 위한 p+형 가드 링(12)을 형성한다. 그리고 산화막 패턴(13)을 사용하여 컨택이 형성될 반도체 기판(10) 표면을 노출시킨다. 그리고 세정 공정을 수행하는데, 이 세정 공정은 유기 세정, 린스, 10-200:1HF 용액 처리 및 린스를 거친 후에 스핀 드라이 또는 IPA(IsoPropyl Alchol)를 사용한 건조 단계를 수행한다. 상기 세정 공정을 종료한 후에는 금속 컨택(미도시)을 형성한다.
그런데 상기와 같은 세정 공정을 수행하고 나면, 반도체 기판(10) 표면에 마크(14)가 발생될 수 있다. 또한 마크(14) 이외에도 불균일한 두께의 잔존 산화막, 실리콘 기판(10) 결함 및 불순물 발생으로 인하여 소자의 특성이 저하된다.
종래에는 이와 같은 마크(14) 발생을 억제시키기 위하여 고가의 IPA 장비를 이용하는 방법을 사용과 같은 방법을 사용하기도 하였으며, 또는 잔존 산화막을 소프트 RF 파워로 건식 식각하는 방법을 사용하기도 하였지만, 궁극적으로 상기 마크(14) 및 잔존 산화막의 발생을 억제시키지는 못하였다.
본 발명이 이루고자 하는 기술적 과제는 마크의 발생을 억제하여 소자의 특 성이 향상된 쇼트키 다이오드의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 쇼트키 다이오드의 제조 방법은, 제1 도전형의 고농도 반도체 기판 위에 동일 도전형의 에피택셜층을 형성하는 단계; 상기 에피택셜층 위에 산화막 패턴을 형성하는 단계; 세정 공정을 진행하면서 상기 산화막 패턴에 의해 노출된 에피택셜층 표면에 화학적 산화막을 형성하는 단계: 상기 산화막 패턴 및 화학적 산화막 패턴 위에 금속 전극 패턴을 형성하는 단계; 및 열공정을 수행하여 상기 에피택셜층과 상기 금속 전극 패턴 사이에 실리사이드층을 형성하면서 상기 화학적 산화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 세정 공정은 SC1(NH4OH:H2O2:탈이온수 = 1:2:30)을 이용한 유기 세정 단계를 포함하는 것이 바람직하다.
또한 상기 세정 공정은, 오버플로우 방식의 린스를 5분 동안 진행하는 단계; 및 2000:1HF 용액으로 2분 동안 에칭하는 단계를 포함하는 것이 바람직하다.
그리고 상기 열공정은 350-550℃의 온도에서 진행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2 내지 도 7은 본 발명에 따른 쇼트키 다이오드의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, n+형 반도체 기판(100) 위에 n형 에피택셜층(110)을 형성한다. 상기 반도체 기판(100)에서의 직렬 저항을 감소시키기 위해서, 반도체 기판(100)의 비저항을 대략 0.001-0.005Ω㎝로 한다. 다음에 초기 산화 공정을 수행하여 n형 에피택셜층(110) 위에 산화막(120)을 형성한다.
다음에 도 3을 참조하면, 통상의 포토리소그라피 공정을 이용한 노광 및 현상을 수행하여 포토레지스트막 패턴(미도시)을 형성하고, 이 포토레지스트막 패턴을 식각 마스크로 산화막(120)의 일부를 제거하여 제1 산화막 패턴(121)을 형성한다. 이 제1 산화막 패턴(121)은 n형 에피택셜층(110)의 일부 표면을 노출시키는 개구부(122)를 갖는다. 상기 제1 산화막 패턴(121)을 형성한 후에는 상기 포토레지스트막 패턴은 제거한다.
다음에 도 4를 참조하면, 상기 제1 산화막 패턴(121)을 이온 주입 마스크로 p형 불순물 이온을 주입한 후에 확산 공정을 수행하여 p+형 가드 링(130)을 n형 에피택셜층(110)의 상부 일정 영역에 형성한다. 상기 p+형 가드 링(130)은 액티브 영역의 모서리 부분의 전계 집중을 완화하여 내압을 향상시키기 위해 형성하는 것이다. 한편 상기 확산 공정 동안에 에피택셜층(110)의 노출 표면 위에는 자연 산화막(123)이 형성된다.
다음에 도 5를 참조하면, 상기 제1 산화막 패턴(121) 및 자연 산화막(123)을 패터닝하여 제2 산화막 패턴(124)을 형성한다. 이 제2 산화막 패턴(124)은 금속 전극 컨택을 위한 개구부를 갖는다.
다음에 도 6을 참조하면, 상기 제2 산화막 패턴(124)을 형성한 후에는 세정 공정을 수행한다. 즉 먼저 SC1(NH4OH:H2O2:탈이온수 = 1:2:30)을 사용하여 유기 물질 및 금속 성분의 오염을 제거하며, 오버플로우 방식의 탈이온수 린스조에 5분간 세정하고, 이어서 DHF(2000:1HF)에서 남아있는 중금속 성분을 2분 이상동안 제거하는 단계를 수행한다. 이때 SC1 단계에서 자연 산화막 식각과 함께 화학적 산화막(140) 성장이 동시에 이루어지는데, 형성된 화학적 산화막(140)의 두께는 대략 5-7Å이 된다. 이 화학적 산화막(140)은 후속 단계인 DHF(2000:1HF)에서 식각되지만 식각률이 상당히 낮으므로 최종적으로 남아있는 화학적 산화막(140)의 두께는 대략 4Å이 된다. 다음에 오버플로우 방식의 탈이온수 린스를 5분간 진행하고 최종 세정 린스 후에 스핀 드라이로 건조시킨다. 이와 같이 세정 공정을 진행하면서 화학적 산화막(140)을 형성함으로써, 컨택 영역의 에피택셜층(110)의 노출을 방지하여 종래의 마크(도 1의 14)와 같은 결함이 발생하는 것을 억제시킨다.
다음에 도 7을 참조하면, 금속막을 증착한 후에 패터닝을 하여 금속 전극(150)을 형성한다. 그리고 금속 전극(150)과 에피택셜층(110) 사이의 화학적 산화막(도 6의 140) 제거와 실리사이드층을 형성하기 위하여 대략 350-530℃의 열공정을 수행하면, 본 발명에 따른 쇼트키 다이오드가 완성된다.
[실시예]
100V-5A급으로서, <100>결정 방향과 2.5Ω㎝의 비저항을 갖는 n+형 비소 웨이퍼를를 반도체 기판으로 사용하였으며, 에피택셜층의 두께는 10㎛로 하였다. 초기 산화를 통하여 p+형 가드 링을 형성하였고, 이어서 금속 컨택 영역을 형성한 후 에 세정 공정을 수행하였다.
첫째로, 상기 세정 공정으로서 종래의 세정 조건을 적용해 보았다. 즉 유기세정조건 SC1을 진행 한 후에 100:1HF에서 30초간 에칭을 한 후에 다시 오버플로우 방식의 세정을 통해 실리콘 표면의 노출을 막았다. 마지막 건조 조건은 스핀 드라이로 진행하였는데, 이 경우 마크가 발생되었다. 마크의 발생 정도는 불균일하게 액티브 영역에 분포하였다.
둘째로, 상기 세정 공정으로서 본 발명에 따른 세정 조건을 적용해 보았다. 즉 SC1(NH4OH:H2O2:탈이온수 = 1:2:30)으로 유기 세정을 진행한 후에, 오버플로우 방식의 탈이온수 린스조에 5분간 세정하고, 이어서 DHF(2000:1HF)에서 2분동안 에칭을 진행하였다. 그리고 스핀 드라이로 건조시켰다. 이 경우 마크는 발생되지 않았다. 다음에 몰리브데늄을 2000Å의 두께가 되도록 스퍼터링 방법을 사용하여 증착한 후에 알루미늄을 20000Å의 두께로 증착하였다. 다음에 450℃의 온도에서 30분간 열공정을 진행하였다.
먼저 역방향 바이어스를 인가하였을 때, 종래의 경우 누설 전류량과 에벌런치 브레이크다운 전압의 산포가 크며 시간에 따라 소자 특성 변화가 있으며, 특히 에벌런치 브레이크다운 전압의 산포가 매우 심하고 단락 발생 시료도 발생되었다. 그러나 본 발명의 경우 역방향 누설 전류량의 산포가 좋으며 안정적인 에벌런치 브레이크다운 전압이 형성되며, 그리고 에벌런치 에너지가 종래의 경우보다 증가되며 산포가 균일하였다.
이상의 설명에서와 같이, 본 발명에 따른 쇼트키 다이오드의 제조 방법에 의하면, 세정 공정 중에 화학적 산화막을 에피택셜층의 노출 표면 위에 형성시킴으로써 마크와 같은 결함 발생을 억제시키며, 이에 따라 소자의 특성을 향상시킬 수 있다는 이점이 있다.

Claims (4)

  1. 제1 도전형의 고농도 반도체 기판 위에 동일 도전형의 에피택셜층을 형성하는 단계;
    상기 에피택셜층 위에 산화막 패턴을 형성하는 단계;
    세정 공정을 진행하면서 상기 산화막 패턴에 의해 노출된 에피택셜층 표면에 화학적 산화막 패턴을 형성하는 단계:
    상기 산화막 패턴 및 상기 화학적 산화막 패턴 위에 금속 전극 패턴을 형성하는 단계; 및
    열공정을 수행하여 상기 에피택셜층과 상기 금속 전극 패턴 사이에 실리사이드층을 형성하면서 상기 화학적 산화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 쇼트키 다이오드의 제조 방법.
  2. 제1항에 있어서,
    상기 세정 공정은 SC1(NH4OH:H2O2:탈이온수 = 1:2:30)을 이용한 유기 세정 단계를 포함하는 것을 특징으로 하는 쇼트키 다이오드의 제조 방법.
  3. 제1항에 있어서, 상기 세정 공정은,
    오버플로우 방식의 린스를 5분 동안 진행하는 단계; 및
    2000:1HF 용액으로 2분 동안 에칭하는 단계를 포함하는 것을 특징으로 하는 쇼트키 다이오드의 제조 방법.
  4. 제1항에 있어서,
    상기 열공정은 350-550℃의 온도에서 진행하는 것을 특징으로 하는 쇼트키 다이오드의 제조 방법.
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