KR100686824B1 - Passive component mounting structure of system in package - Google Patents

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Abstract

본 발명은 시스템인패키지의 수동소자 실장 구조에 관한 것으로, 수동소자와 섭스트레이트 사이의 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 억제할 수 있도록, 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서, 상기 수동소자가 실장되는 섭스트레이트의 회로패턴 상면에는 상기 커버코트보다 높은 면을 갖도록 도금층이 더 형성되어, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 충진된 것을 특징으로 함.The present invention relates to a passive element mounting structure of a system in a package, and to roughly eliminate the delamination, the wicking, and the extrusion phenomenon between the passive element and the substrate. A circuit pattern is formed on the surface of the ground layer, and the surface of the circuit pattern is solder paste on a substrate coated with a cover coat, a semiconductor chip bonded to the surface of the substrate, and a circuit pattern of the substrate that is the outer circumference of the semiconductor chip. The system is a package consisting of at least one passive element connected to each other, a conductive wire for electrically connecting the semiconductor chip and the circuit pattern of the substrate, and an encapsulation portion formed by encapsulating the semiconductor chip, the passive element and the conductive wire with an encapsulant. The upper surface of the circuit pattern on which the passive element is mounted is higher than the cover coat. So as to have a surface coating layer it is further formed, and also a space between the passive component and the interference straight characterized in that the sealing material is filled.

Description

시스템인패키지의 수동소자 실장 구조{Passive component mounting structure of system in package}Passive component mounting structure of system in package

도1은 종래의 통상적인 시스템인패키지를 도시한 단면도이다.1 is a cross-sectional view showing a package which is a conventional conventional system.

도2a 내지 도2c는 도1a의 A를 확대도시한 단면도로서, 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 나타낸 것이다.2A to 2C are enlarged cross-sectional views of A of FIG. 1A and illustrate delamination, wicking, and extrusion phenomena.

도2a 및 도2b는 본 발명에 의한 시스템인패키지의 수동소자 실장 구조를 도시한 단면도이다.2A and 2B are cross-sectional views showing a passive element mounting structure of a system in a package according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

100; 시스템인패키지 10; 섭스트레이트100; System in package 10; Substrate

11; 수지층 12; 회로패턴11; Resin layer 12; Circuit pattern

12a; 도금층 13; 도전성비아12a; Plating layer 13; Conductive Via

14; 커버코트 15; 관통공14; Covercoat 15; Through hole

16; 댐 20; 수동소자16; Dam 20; Passive element

21; 솔더 페이스트 41; 반도체칩21; Solder paste 41; Semiconductor chip

43; 입출력패드 50; 도전성와이어43; Input / output pad 50; Conductive Wire

60; 봉지부 71; 도전성볼60; Encapsulation 71; Conductive ball

본 발명은 시스템인패키지의 수동소자 실장 구조에 관한 것으로, 더욱 상세하게 설명하면 수동소자와 섭스트레이트 사이의 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 억제할 수 있는 시스템인패키지의 수동소자 실장 구조에 관한 것이다.The present invention relates to a passive device mounting structure of a system in a package, which will be described in more detail, which can suppress delamination, wicking, and extrusion between a passive device and a substrate. A passive element mounting structure of a system in a package is provided.

통상 시스템인패키지라 함은 능동소자인 트랜지스터 또는 IC와 같은 반도체칩과, 수동소자인 저항, 콘덴서 또는 인덕터 등이 하나의 패키지에 형성된 것을 말한다.In general, a system-in-package means a semiconductor chip such as a transistor or an IC, which is an active element, and a resistor, a capacitor, or an inductor, which is a passive element, is formed in one package.

이러한 시스템인패키지는 상기 수동소자에 의해 능동소자인 반도체칩의 신호 처리 속도를 높이거나, 필터링(Filtering) 기능 등을 수행하여 그 패키지의 전기적 성능을 향상시킬 뿐만 아니라 상기 시스템인패키지가 하나의 독립된 전기적 기능을 수행하도록 하는 역할을 한다.Such a system-in-package improves the electrical performance of the package by increasing the signal processing speed or filtering function of the semiconductor chip, which is an active element, by the passive element, and the system-in-package is one independent. It serves to perform electrical functions.

상기와 같은 시스템인패키지는 상기 수동소자 및 능동소자가 동일한 섭스트레이트에 위치됨으로써, 마더보드에의 실장밀도를 증대시키는 장점이 있어 최근 많이 제조되고 있다.Such a system-in-package has been manufactured in recent years because the passive element and the active element are located at the same substrate, thereby increasing the mounting density on the motherboard.

이러한 종래의 시스템인패키지(100')가 도1에 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다.Such a conventional system-in-package 100 ′ is shown in FIG. 1, which will be described below with reference to the prior art.

도시된 바와 같이 상,하면에 다수의 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있고, 상기 섭스트레이트(10) 상면 중앙에는 반도체칩(41)이 접착되어 있으며, 그 외측의 회로패턴(12)에는 다수의 수동소자(20)가 실장되어 있다. 상기 반도체칩(41)의 입출력패드(43)는 도전성와이어(50)에 의해 상기 섭스트레이트(10) 상면의 회로패턴(12)에 접속되어 있고, 상기 섭스트레이트(10) 하면의 회로패턴(12)에는 다수의 도전성볼(71)이 융착되어 있다. 또한, 상기 섭스트레이트(10)의 상면 전체는 봉지재로 봉지되어 일정형태의 봉지부(60)가 형성되어 있음으로써, 상기 반도체칩(41), 도전성와이어(50) 및 수동소자(20)가 외부 환경으로부터 보호되도록 되어 있다.As illustrated, a substrate 10 having a plurality of circuit patterns 12 formed on upper and lower surfaces thereof is provided, and a semiconductor chip 41 is bonded to the center of the upper surface of the substrate 10. A plurality of passive elements 20 are mounted on the pattern 12. The input / output pad 43 of the semiconductor chip 41 is connected to the circuit pattern 12 on the upper surface of the substrate 10 by a conductive wire 50, and the circuit pattern 12 on the lower surface of the substrate 10. ), A plurality of conductive balls 71 are fused. In addition, the entire upper surface of the substratum 10 is encapsulated with an encapsulant such that a certain encapsulation portion 60 is formed, such that the semiconductor chip 41, the conductive wire 50, and the passive element 20 are formed. Protected from the outside environment.

여기서, 상기 섭스트레이트(10)는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 좀더 상세히 설명하면 다음과 같다.Here, the substratum 10 generally includes various types of printed circuit boards, circuit films, circuit tapes, and the like. Here, the printed circuit board will be described in more detail as an example. .

즉, 대략 평판 모양의 열경화성 수지층(11)을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12)이 형성되어 있고, 상기 상,하면의 회로패턴(12)은 도전성 비아(13)에 의해 상호 전기적으로 연결되어 있다.That is, a plurality of conductive circuit patterns 12 are formed on upper and lower surfaces of the thermosetting resin layer 11 having a substantially flat plate shape, and the upper and lower circuit patterns 12 are formed on the conductive vias 13. Are electrically connected to each other.

또한, 상기 수지층(11) 상면의 회로패턴(12)은 커버코트(14)로 코팅되어 있되, 상기 회로패턴(12)중 일정영역은 도전성와이어(50)가 접속되도록 커버코트(14)가 코팅되어 있지 않다. 또한, 수지층(11) 하면의 회로패턴(12)도 커버코트(14)로 코팅되어 있되, 상기 회로패턴중(12)중 일정영역은 도전성볼(71)이 융착되도록 커버코트(14)가 코팅되어 있지 않다. In addition, the circuit pattern 12 of the upper surface of the resin layer 11 is coated with a cover coat 14, the predetermined area of the circuit pattern 12 is the cover coat 14 so that the conductive wire 50 is connected Not coated. In addition, the circuit pattern 12 of the lower surface of the resin layer 11 is also coated with a cover coat 14, wherein a certain area of the circuit pattern 12 is the cover coat 14 so that the conductive ball 71 is fused Not coated.

마찬가지로, 상기 수동소자(20)가 솔더 페이스트(21)에 의해 연결되는 회로 패턴(12)의 일정영역도 커버코트(14)가 코팅되어 있지 않다. 또한, 상기 도전성와이어(50) 및 수동소자(20)가 연결되는 회로패턴(12)의 일정영역은 그 표면에 니켈 및 금 도금층(12a)이 형성되어 있으며, 상기 회로패턴(12)과 도금층(12a)의 상부 표면은 상기 커버코트(14)의 상부 표면보다 낮게 형성되어 있다.(도2a 및 도2c 참조)Likewise, the cover coat 14 is not coated in a predetermined region of the circuit pattern 12 to which the passive element 20 is connected by the solder paste 21. In addition, a nickel and gold plating layer 12a is formed on a surface of the circuit pattern 12 to which the conductive wire 50 and the passive element 20 are connected, and the circuit pattern 12 and the plating layer ( The upper surface of 12a) is formed lower than the upper surface of the cover coat 14 (see Figs. 2a and 2c).

그러나 이러한 종래의 시스템인패키지는 그 수동소자의 실장 구조에 있어서, 다음과 같은 여러 가지 문제가 있다.However, such a conventional system package has various problems in the mounting structure of the passive element as follows.

첫째, 수동소자와 섭스트레이트의 수지층 사이에 딜라미네이션(Delamination) 현상 또는 팝콘(Pop-Corn) 현상이 발생하는 단점이 있다. 즉, 도2a에 도시된 바와 같이 수동소자(20)와 상기 섭스트레이트(10)의 수지층(11) 사이의 공간(s1)이 매우 작기 때문에 봉지재로 봉지부(60)를 형성하는 공정중 상기 봉지재가 상기 수동소자(20)와 섭스트레이트의 수지층(11) 사이의 공간(s1)에는 채워지지 않는다. 통상 상기 수동소자와 수지층에 의해 형성된 공간의 두께는 대략 3~5㎛ 범위내이지만, 상기 봉지재의 파티클 사이즈(Particle Size)는 10㎛ 이상이기 때문에, 상기 봉지재의 파티클이 상기 수동소자와 수지층 사이의 공간(s1)에 충진되지 않게 된다. 따라서, 상기 공간(s1)에는 통상 공기 및 수증기가 함유되어 있음으로, 상기 시스템인패키지가 고온의 공정이나 환경에 있게 되면, 상기 공기 등이 팽창함으로써, 상기 수동소자와 수지층 사이에 딜라미네이션 현상이 발생하거나 팝콘 현상이 발생하여, 결국에는 상기 섭스트레이트, 수동소자 또는 시스템인패키지 자체가 파괴되는 문제가 있다. First, there is a disadvantage in that a delamination phenomenon or a pop-corn phenomenon occurs between the passive element and the resin layer of the substrate. That is, as shown in FIG. 2A, since the space s1 between the passive element 20 and the resin layer 11 of the substrate 10 is very small, the encapsulation portion 60 is formed of an encapsulant. The encapsulant is not filled in the space s1 between the passive element 20 and the resin layer 11 of the substrate. Usually, the thickness of the space formed by the passive element and the resin layer is in the range of about 3 to 5 μm, but since the particle size of the encapsulant is 10 μm or more, the particles of the encapsulation material are the passive element and the resin layer. It is not filled in the space s1 between them. Therefore, since the space s1 usually contains air and water vapor, when the system in package is in a high temperature process or environment, the air or the like expands, causing a delamination phenomenon between the passive element and the resin layer. This occurs or the popcorn phenomenon occurs, eventually the substratum, passive elements or the system in the package itself is destroyed.                         

둘째, 수동소자(20)를 섭스트레이트(10)에 연결시키는 솔더 페이스트(21)가 고온의 공정중 섭스트레이트(10)의 회로패턴(12) 내측으로 과도하게 흘러들어 상기 회로패턴(12)을 상호 쇼트시킬 수 있는 단점이 있다.(이를 윅킹(Wicking) 현상이라고 함) 즉, 도2b에 도시된 바와 같이 상기 시스템인패키지는 도전성볼의 융착이나 또는 시스템인패키지를 마더보드에 실장하는 공정중 상기 솔더 페이스트(21)가 융용되는 온도까지 가열되는데, 이때 상기 솔더 페이스트(21)가 융용되어 상기 수동소자(20)와 수지층(11) 사이의 공간(s1)에 형성된 회로패턴(12) 내측으로 쉽게 흘러들기 때문에 결국은 상기 회로패턴(12)을 쇼트시키게 되는 단점이 있다.Second, the solder paste 21 for connecting the passive element 20 to the substrate 10 excessively flows into the circuit pattern 12 of the substrate 10 during the high temperature process, so that the circuit pattern 12 is removed. There is a disadvantage in that they can be shorted to each other (this is called a wicking phenomenon). That is, as shown in FIG. 2B, the system in package is in the process of fusion of conductive balls or mounting of the system in package on the motherboard. The solder paste 21 is heated to a temperature at which the solder paste 21 is melted. At this time, the solder paste 21 is melted to form an inside of the circuit pattern 12 formed in the space s1 between the passive element 20 and the resin layer 11. As a result, the circuit pattern 12 is short-circuited because it easily flows in.

한편, 상기 솔더 페이스트(21)가 융용되어 공간(s1)쪽으로 흘러가게 되면, 상기 솔더 페이스트(21)와 상기 봉지부(60) 사이에는 또다른 공간(s2)이 형성되며, 상기 공간(s2)으로 인해 또다른 딜라미네이션 및 팝콘 현상이 유발될 수 있다.On the other hand, when the solder paste 21 is melted and flows toward the space s1, another space s2 is formed between the solder paste 21 and the encapsulation part 60, and the space s2 This may cause another delamination and popcorn phenomenon.

셋째, 도2c에 도시된 바와 같이 수동소자(20)를 섭스트레이트(10)에 연결시키는 솔더 페이스트(21)가 상기 봉지부(60)와 섭스트레이트(10)의 커버코트(14) 계면 또는 커버코트(14)와 회로패턴(12)의 계면을 따라 외측으로 흘러가는 익스트루션(Extrusion) 현상이 발생하는 단점도 있다. 즉, 고온의 공정 또는 환경에서 융용된 상기 솔더 페이스트는 비교적 결합력이 약한 상기 계면을 따라 외측으로 흘러감으로써, 봉지부와 커버코트 또는 커버코트와 회로패턴 사이에 딜라미네이션을 유발하는 문제가 있다.Third, as shown in FIG. 2C, a solder paste 21 connecting the passive element 20 to the substrate 10 has an interface or cover with the cover coat 14 of the encapsulation 60 and the substrate 10. An extrusion phenomenon flowing outward along the interface between the coat 14 and the circuit pattern 12 may occur. That is, the solder paste melted in a high temperature process or environment flows outward along the interface having a relatively weak bonding force, causing a delamination between the encapsulation portion and the cover coat or the cover coat and the circuit pattern.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으 로, 수동소자와 섭스트레이트 사이의 딜라미네이션(Delamination), 윅킹(Wicking) 및 익스트루션(Extrusion) 현상을 억제할 수 있는 시스템인패키지의 수동소자 실장 구조를 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, a system that can suppress the delamination (Wicking) and extrusion (phenomena) between the passive element and the substrate. To provide a passive device mounting structure of the in-package.

(구성)(Configuration)

상기한 목적을 달성하기 위해 본 발명의 제1태양(態樣)에 의하면, 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서, 상기 수동소자가 실장되는 섭스트레이트의 회로패턴 상면에는 상기 커버코트보다 높은 면을 갖도록 도금층이 더 형성되어, 상기 수동소자와 섭스트레이트 표면 사이의 공간에 봉지재가 충진된 것을 특징으로 한다.According to the first aspect of the present invention for achieving the above object, a circuit pattern is formed on a substantially plate-like resin layer surface, and the surface of the circuit pattern is coated with a cover coat, and A semiconductor chip bonded to a straight surface, at least one passive element connected by solder paste to a circuit pattern of the substrate that is the outer periphery of the semiconductor chip, and a conductive wire electrically connecting the circuit pattern of the semiconductor chip and the substrate And, in the package is a system consisting of a sealing portion formed by encapsulating the semiconductor chip, the passive element and the conductive wire with an encapsulant, the plating layer on the upper surface of the circuit pattern of the substrate on which the passive element is mounted to have a surface higher than the cover coat Further formed, the sealing material is filled in the space between the passive element and the substrate surface do.

여기서, 상기 도금층은 두께가 10~100㎛ 이내로 형성됨이 바람직하다.Here, the plating layer is preferably formed within a thickness of 10 ~ 100㎛.

또한, 상기한 목적을 달성하기 위해 본 발명의 제2태양에 의하면, 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이 상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서, 상기 수동소자가 실장되는 섭스트레이트는 상기 수동소자와 대응되는 영역의 수지층에 관통공이 형성되어, 상기 수동소자와 수지층 사이의 공간이 외부와 연통된 것을 특징으로 한다.Further, in order to achieve the above object, according to the second aspect of the present invention, a circuit pattern is formed on a surface of a substantially plate-like resin layer, and the surface of the circuit pattern is formed of a substrate coated with a cover coat, and the substrate. A semiconductor chip adhered to a surface, at least one passive element connected by solder paste to a circuit pattern of the substrate that is the outer periphery of the semiconductor chip, and conductive wires electrically connecting the circuit pattern of the semiconductor chip and the substrate; In the package which is a system consisting of an encapsulation portion formed by encapsulating the semiconductor chip, the passive element and the conductive wire with an encapsulant, through-holes are formed in the resin layer in the region corresponding to the passive element. The space between the passive element and the resin layer is in communication with the outside.

여기서, 상기 관통공 상면의 수지층 표면에는 고온의 환경에서 상기 솔더 페이스트가 상기 관통공 내측으로 흘러가지 않도록 상기 관통공의 외주연에 일정두께의 댐이 형성됨이 바람직하다.Here, it is preferable that a dam having a predetermined thickness is formed on the outer circumference of the through hole so that the solder paste does not flow into the through hole in a high temperature environment on the surface of the resin layer on the upper surface of the through hole.

(작용)(Action)

상기와 같이 하여 본 발명에 의한 제1태양에 의하면, 수동소자와 섭스트레이트 사이의 공간 사이즈가 봉지재의 파티클 사이즈보다 커지게 됨으로써, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진된다. 따라서, 종래와 같은 수동소자와 섭스트레이트의 수지층 사이의 딜라미네이션 또는 팝콘 현상이 억제된다.As described above, according to the first aspect of the present invention, the space between the passive element and the substrate becomes larger than the particle size of the encapsulant, whereby the encapsulant is completely filled in the space between the passive element and the substrate. Therefore, the delamination or popcorn phenomenon between the conventional passive element and the resin layer of the substrate is suppressed.

또한, 상기와 같이 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진됨으로써, 시스템인패키지가 고온의 환경에 있게 되더라도, 융용된 솔더페이스트가 상기 수동소자와 섭스트레이트 사이의 공간으로 흘러가지 않음으로써, 종래와 같은 회로패턴 사이의 쇼트 현상 즉, 윅킹(Wicking) 현상을 억제할 수 있게 된다.In addition, since the encapsulant is completely filled in the space between the passive element and the substrate, the melted solder paste does not flow into the space between the passive element and the substrate even when the system in package is in a high temperature environment. As a result, it is possible to suppress a short phenomenon, that is, a wiping phenomenon, between the circuit patterns as in the prior art.

더불어, 본 발명의 제2태양에 의하면, 수동소자와 대응되는 영역의 섭스트레 이트에 관통공을 형성하고, 그 관통공의 외주연에는 솔더 페이스트가 흘러들지 못하게 댐이 형성됨으로써, 종래와 같은 회로패턴 사이의 쇼트 현상을 억제할 수 있게 된다. 또한, 융용된 솔더 페이스트는 상기 수동소자와 댐 사이의 영역으로 쉽게 흘러 나올 수 있기 때문에 종래와 같이 솔더 페이스트가 봉지부와 커버코트 또는 커버코트와 회로패턴 사이의 계면으로 흘러가는 익스트루션 현상도 억제하게 된다. 무론, 상기 수동소자와 섭스트레이트 사이의 공간과 외측이 연통되어 있음으로써, 공기 또는 수증기 팽창에 의한 딜라미네이션 및 팝콘 현상도 예방하게 된다.
In addition, according to the second aspect of the present invention, a through hole is formed in the substrain in a region corresponding to the passive element, and a dam is formed in the outer periphery of the through hole so that solder paste does not flow. The short phenomenon between patterns can be suppressed. In addition, since the molten solder paste can easily flow into the area between the passive element and the dam, the extrusion phenomenon in which the solder paste flows to the interface between the encapsulation part and the cover coat or the cover coat and the circuit pattern as in the prior art Will be suppressed. Of course, the space between the passive element and the substrate is in communication with the outside, it is also possible to prevent the delamination and popcorn phenomenon caused by air or steam expansion.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 종래와 동일한 부분은 도1, 도2a 내지 도2c에서 이용된 참조부호를 동일하게 사용한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention. Here, the same parts as in the prior art use the same reference numerals used in Figs. 1 and 2a to 2c.

(제1실시예)(First embodiment)

도2a는 본 발명에 의한 시스템인패키지(101)의 수동소자(20) 실장 구조를 도시한 단면도이다.Figure 2a is a cross-sectional view showing a mounting structure of the passive element 20 of the system in package 101 according to the present invention.

도시된 바와 같이 대략 판상의 수지층(11) 표면에 회로패턴(12)이 형성되고, 상기 회로패턴(12)의 표면은 커버코트(14)로 코팅된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)의 표면에는 반도체칩(41)이 접착되어 있고, 상기 반도체칩(41)의 외주연인 섭스트레이트(10)의 회로패턴(12)에는 솔더 페이스트(21)로 적어도 하나 이상의 수동소자(20)가 접속 또는 실장되어 있다. 상기 반도체칩(41) 과 섭스트레이트(10)의 회로패턴(12)은 도전성와이어(50)에 의해 상호 전기적으로 연결되어 있으며, 상기 반도체칩(41), 수동소자(20) 및 도전성와이어(50) 등은 외부 환경으로부터 보호되도록 봉지재로 봉지되어 섭스트레이트(10) 표면에서 일정형태의 봉지부(60)를 이루고 있다. 상기 봉지부(60) 반대면의 섭스트레이트(10)에는 회로패턴(12)과 연결된 다수의 도전성볼(71)이 형성되어 있으며, 이러한 구조는 종래와 동일하므로 더 이상의 설명은 생략하기로 한다.As shown, a circuit pattern 12 is formed on a surface of a substantially plate-like resin layer 11, and the substrate 10 is provided with a substrate 10 coated with a cover coat 14. The semiconductor chip 41 is adhered to the surface of the substrate 10, and at least one passive layer is soldered to the circuit pattern 12 of the substrate 10, which is the outer circumference of the semiconductor chip 41. The element 20 is connected or mounted. The circuit patterns 12 of the semiconductor chip 41 and the substrate 10 are electrically connected to each other by conductive wires 50. The semiconductor chip 41, the passive element 20, and the conductive wires 50 are electrically connected to each other. ) Is encapsulated with an encapsulant so as to be protected from the external environment, and forms a certain encapsulation part 60 on the surface of the substrate 10. A plurality of conductive balls 71 connected to the circuit pattern 12 are formed on the substrate 10 opposite to the encapsulation part 60. Since the structure is the same as in the related art, further description will be omitted.

본 발명의 특징은 상기 수동소자(20)가 실장되는 섭스트레이트(10)의 회로패턴(12) 상면에 상기 커버코트(14)보다 높은 면을 갖도록 도금층(12a)이 형성된 것이다. 즉, 수동소자(20)가 실장되는 영역의 회로패턴(12)은 커버코트(14)가 코팅되어 있지 않으며, 상기 커버코트(14) 외측으로 오픈된 회로패턴(12)의 표면에는 일정두께의 도금층(12a)이 더 형성되어 있되, 상기 도금층(12a)의 상면은 상기 커버코트(14)의 상면보다 더 높게 형성되어 있다.A feature of the present invention is that the plating layer 12a is formed on the upper surface of the circuit pattern 12 of the substrate 10 on which the passive element 20 is mounted so as to have a surface higher than the cover coat 14. That is, the cover pattern 14 is not coated on the circuit pattern 12 in the region where the passive element 20 is mounted, and the surface of the circuit pattern 12 opened to the outside of the cover coat 14 has a predetermined thickness. The plating layer 12a is further formed, and the upper surface of the plating layer 12a is formed higher than the upper surface of the cover coat 14.

상기 도금층(12a)은 통상적인 니켈(Ni) 및 금(Au)의 무전해도금 및 전해도금 방법에 의해 형성될 수 있다.The plating layer 12a may be formed by a conventional electroless plating and electroplating method of nickel (Ni) and gold (Au).

또한, 상기 도금층(12a)은 그 두께가 봉지부(60)를 구성하는 봉지재의 파티클 사이즈보다 큰 대략 10~100㎛가 되도록 함이 바람직하다. 이러한 두께는 대부분 니켈(Ni)에 의해 형성되며, 금(Au)은 수㎛가 되도록 한다.In addition, the plating layer 12a is preferably such that the thickness is approximately 10 ~ 100㎛ larger than the particle size of the sealing material constituting the sealing portion 60. This thickness is mostly formed by nickel (Ni), and gold (Au) to be several μm.

상기와 같은 도금층(12a) 두께에 의해 상기 도금층(12a)의 상면은 커버코트(14)의 상면보다 높은 평면을 가지며, 따라서 상기 수동소자(20)와 섭스트레이트(10)의 수지층(11) 사이의 거리도 최소한 10~100㎛ 범위를 유지하게 된다. Due to the thickness of the plating layer 12a as described above, the upper surface of the plating layer 12a has a plane higher than the upper surface of the cover coat 14, and thus the resin layer 11 of the passive element 20 and the substrate 10 is provided. The distance between them is also kept at least 10 ~ 100㎛ range.                     

또한, 상기 봉지부(60)를 이루는 봉지재의 파티클 사이즈는 대략 10㎛ 범위이므로, 상기 봉지재의 파티클은 상기 수동소자(20)와 섭스트레이트(10)의 수지층(11) 사이에 용이하게 충진되며, 종래와 같이 상기 수동소자(20)와 섭스트레이트(10) 사이에 일정크기의 빈 공간이 형성되지 않게 된다.In addition, since the particle size of the encapsulation material constituting the encapsulation portion 60 is in the range of approximately 10 μm, the particles of the encapsulation material are easily filled between the passive element 20 and the resin layer 11 of the substrate 10. As in the prior art, an empty space of a predetermined size is not formed between the passive element 20 and the substrate 10.

따라서, 종래와 같이 수동소자(20)와 섭스트레이트(10) 사이의 딜라미네이션, 팝콘 현상이 예방됨은 물론, 솔더 페이스트(21)가 흘러갈 공간이 없으므로 상기 솔더 페이스트(21)에 의한 회로패턴(12) 상호간의 쇼트 즉, 윅킹(Wicking) 현상도 예방된다.Therefore, as described above, since the delamination between the passive element 20 and the substrate 10 is prevented and the popcorn phenomenon is prevented, there is no space for the solder paste 21 to flow, so that the circuit pattern due to the solder paste 21 ( 12) Shorting between each other, that is, wicking, is also prevented.

(제2실시예)Second Embodiment

도2b는 본 발명에 의한 시스템인패키지(102)의 수동소자(20) 실장 구조를 도시한 다른 단면도이다.2B is another cross-sectional view showing a passive device 20 mounting structure of the system in package 102 according to the present invention.

도시된 바와 같이 대략 판상의 수지층(11) 표면에 회로패턴(12)이 형성되고, 상기 회로패턴(12)의 표면은 커버코트(14)로 코팅된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)의 표면에는 반도체칩(41)이 접착되어 있고, 상기 반도체칩(41)의 외주연인 섭스트레이트(10)의 회로패턴(12)에는 솔더 페이스트(21)로 적어도 하나 이상의 수동소자(20)가 연결되어 있다. 상기 반도체칩(41)과 섭스트레이트(10)의 회로패턴(12)은 도전성와이어(50)에 의해 상호 전기적으로 연결되어 있으며, 상기 반도체칩(41), 수동소자(20) 및 도전성와이어(50) 등은 외부 환경으로부터 보호되도록 봉지재로 봉지되어 섭스트레이트(10) 표면에서 일정형태의 봉지부(60)를 이루고 있다. 상기 봉지부(60) 반대면의 섭스트레이트(10)에는 회로 패턴(12)과 연결된 다수의 도전성볼(71)이 형성되어 있으며, 이러한 구조는 종래와 동일하므로 더 이상의 설명은 생략하기로 한다.As shown, a circuit pattern 12 is formed on a surface of a substantially plate-like resin layer 11, and the substrate 10 is provided with a substrate 10 coated with a cover coat 14. The semiconductor chip 41 is adhered to the surface of the substrate 10, and at least one passive layer is soldered to the circuit pattern 12 of the substrate 10, which is the outer circumference of the semiconductor chip 41. The element 20 is connected. The circuit patterns 12 of the semiconductor chip 41 and the substrate 10 are electrically connected to each other by conductive wires 50. The semiconductor chip 41, the passive element 20, and the conductive wires 50 are electrically connected to each other. ) Is encapsulated with an encapsulant so as to be protected from the external environment, and forms a certain encapsulation part 60 on the surface of the substrate 10. A plurality of conductive balls 71 connected to the circuit pattern 12 are formed on the substrate 10 opposite to the encapsulation part 60. Since the structure is the same as in the related art, further description will be omitted.

본 발명의 특징은 상기 수동소자(20)가 실장되는 영역과 대응되는 섭스트레이트(10)의 수지층(11)에 관통공(15)이 형성되어, 상기 수동소자(20)와 수지층(11) 사이의 공간(s)이 시스템인패키지(102)의 외부와 연통된 것을 특징으로 한다. 즉, 상기 수동소자(20)와 수지층(11) 사이의 공간(s)에 있는 공기 또는 수증기는 외부와 자유롭게 교환됨으로써, 시스템인패키지(102)가 고온의 공정 또는 환경에 있을 때, 상기 공간(s)의 공기 또는 수증기가 종래와 같이 팽창하지 않게 된다.A characteristic of the present invention is that the through hole 15 is formed in the resin layer 11 of the substrate 10 corresponding to the region in which the passive element 20 is mounted, and thus the passive element 20 and the resin layer 11 are formed. It is characterized in that the space (s) between the) is in communication with the outside of the system 102 package. That is, the air or water vapor in the space s between the passive element 20 and the resin layer 11 is freely exchanged with the outside, so that when the system-in-package 102 is in a high temperature process or environment, the space Air or water vapor of (s) does not expand as usual.

따라서, 종래와 같이 수동소자(20)와 수지층(11) 사이의 딜라미네이션 또는 팝콘 현상이 발생하지 않게 된다.Therefore, the delay or the popcorn phenomenon between the passive element 20 and the resin layer 11 does not occur as in the prior art.

또한, 상기 관통공(15) 상면의 수지층(11) 표면에는 그 관통공(15)의 외주연에 일정두께의 댐(16)이 더 형성되어 있다. 상기 댐(16)의 두께는 상기 회로패턴(12)의 두께와 같거나 또는 작게 형성되어 있으며, 재질은 상기 커버코트(14)의 재질과 유사한 것을 이용함이 바람직하다.Further, a dam 16 having a predetermined thickness is further formed on the outer periphery of the through hole 15 on the surface of the resin layer 11 on the upper surface of the through hole 15. The thickness of the dam 16 is the same as or smaller than the thickness of the circuit pattern 12, the material is preferably used similar to the material of the cover coat (14).

따라서, 상기 시스템인패키지(102)가 고온의 공정 또는 환경에 있을 때, 상기 솔더 페이스트(21)가 상기 수동소자(20)와 수지층(11) 사이의 공간(s)으로 흘러도, 상기 댐(16)에 의해 상기 솔더 페이스트(21)는 상기 관통공(15) 내측으로 흘러가지 않게 된다. 또한, 상기와 같이 하여 상기 솔더 페이스트(21)에 의해 상기 회로패턴(12)이 상호 쇼트되지 않는다. 더불어, 상기 솔더 페이스트(21)는 상기와 같이 공간 내측의 댐(16)쪽으로 흘러가기 쉽기 때문에, 종래와 같이 봉지부(60)와 커 버코트(14) 또는 커버코트(14)와 회로패턴(12) 사이의 계면으로 침투하는 익스트루션(Extrusion) 현상도 예방된다.Therefore, when the system-in-package 102 is in a high temperature process or environment, even if the solder paste 21 flows into the space s between the passive element 20 and the resin layer 11, the dam ( 16, the solder paste 21 does not flow into the through hole 15. In addition, the circuit patterns 12 are not shorted to each other by the solder paste 21 as described above. In addition, since the solder paste 21 tends to flow toward the dam 16 inside the space as described above, the encapsulation portion 60, the cover coat 14 or the cover coat 14, and the circuit pattern ( 12) The phenomenon of penetration into the interface between them is also prevented.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서, 본 발명에 의한 제1실시예에 의하면, 수동소자와 섭스트레이트 사이의 공간 사이즈가 봉지재의 파티클 사이즈보다 커지게 됨으로써, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진되며, 결국 종래와 같은 수동소자와 섭스트레이트 사이의 딜라미네이션 또는 팝콘 현상이 예방되는 효과가 있다.Therefore, according to the first embodiment of the present invention, the size of the space between the passive element and the substrate becomes larger than the particle size of the encapsulant, whereby the encapsulant is completely filled in the space between the passive element and the substrate. Delamination or popcorn phenomenon between the passive element and the substrate has the effect of preventing the conventional.

또한, 상기와 같이 수동소자와 섭스트레이트 사이의 공간에 봉지재가 완전하게 충진됨으로써, 시스템인패키지가 고온의 환경에 있게 되더라도, 융용된 솔더페이스트가 상기 수동소자와 섭스트레이트 사이의 공간으로 흘러가지 않음으로써, 종래와 같은 회로패턴 사이의 쇼트 현상 즉, 윅킹(Wicking) 현상을 예방할 수 있는 효과가 있다.In addition, since the encapsulant is completely filled in the space between the passive element and the substrate, the melted solder paste does not flow into the space between the passive element and the substrate even when the system in package is in a high temperature environment. As a result, there is an effect of preventing a short phenomenon between circuit patterns, that is, a wiping phenomenon, as in the prior art.

더불어, 본 발명의 제2실시예에 의하면, 수동소자와 대응되는 영역의 섭스트레이트에 관통공을 형성하고, 그 관통공의 외주연에는 솔더 페이스트가 흘러들지 못하게 댐이 형성됨으로써, 종래와 같은 회로패턴 사이의 쇼트 현상을 예방하는 효과가 있다. In addition, according to the second embodiment of the present invention, a through hole is formed in the substrate in the region corresponding to the passive element, and a dam is formed in the outer periphery of the through hole so that solder paste does not flow, thereby providing a circuit as in the prior art. There is an effect of preventing short phenomena between patterns.                     

또한, 융용된 솔더 페이스트는 상기 수동소자와 댐 사이의 영역(관통공의 외주연)으로 쉽게 흘러 나올 수 있기 때문에 종래와 같이 솔더 페이스트가 봉지부와 커버코트 또는 커버코트와 회로패턴 사이의 계면으로 흘러가는 익스트루션 현상도 예방하는 효과가 있다.In addition, the molten solder paste can easily flow into the area between the passive element and the dam (outer circumference of the through hole), so that the solder paste is used as an interface between the encapsulation part and the cover coat or the cover coat and the circuit pattern. It also has the effect of preventing the phenomenon of flowing.

물론, 상기 수동소자와 섭스트레이트 사이의 공간과 외측이 연통되어 있음으로써, 공기 또는 수증기 팽창에 의한 딜라미네이션 및 팝콘 현상도 예방하는 효과가 있다.Of course, the space between the passive element and the substrate is in communication with the outside, it is also effective to prevent the delamination and popcorn phenomenon caused by air or steam expansion.

Claims (4)

대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서,A circuit pattern is formed on a surface of a substantially plate-like resin layer, and the surface of the circuit pattern is a substrate having a cover coat coated thereon, a semiconductor chip bonded to the surface of the substrate, and a substrate having an outer circumference of the semiconductor chip. At least one passive element connected to the pattern by solder paste, a conductive wire electrically connecting the semiconductor chip and the circuit pattern of the substrate, and an encapsulation portion in which the semiconductor chip, the passive element, and the conductive wire are encapsulated with an encapsulant. In a package that consists of systems, 상기 수동소자가 실장되는 섭스트레이트의 회로패턴 상면에는 상기 커버코트보다 높은 면을 갖도록 도금층이 더 형성되어, 상기 수동소자와 섭스트레이트 사이의 공간에 봉지재가 충진된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.The plating layer is further formed on the circuit pattern upper surface of the substrate having the passive element mounted thereon so as to have a surface higher than the cover coat, and the encapsulant is filled in the space between the passive element and the substrate. Device mounting structure. 제1항에 있어서, 상기 도금층은 두께가 10~100㎛ 이내로 형성된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.The passive device mounting structure of claim 1, wherein the plating layer is formed within a thickness of 10 to 100 μm. 대략 판상의 수지층 표면에 회로패턴이 형성되고, 상기 회로패턴의 표면은 커버코트로 코팅된 섭스트레이트와, 상기 섭스트레이트의 표면에 접착된 반도체칩과, 상기 반도체칩의 외주연인 섭스트레이트의 회로패턴에 솔더 페이스트로 접속된 적어도 하나 이상의 수동소자와, 상기 반도체칩과 섭스트레이트의 회로패턴을 전기 적으로 연결하는 도전성와이어와, 상기 반도체칩, 수동소자 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부로 이루어진 시스템인패키지에 있어서,A circuit pattern is formed on a surface of a substantially plate-like resin layer, and the surface of the circuit pattern is a substrate having a cover coat coated thereon, a semiconductor chip bonded to the surface of the substrate, and a substrate having an outer circumference of the semiconductor chip. At least one passive element connected to the pattern by solder paste, a conductive wire electrically connecting the semiconductor chip and the circuit pattern of the substrate, and an encapsulation formed by encapsulating the semiconductor chip, the passive element, and the conductive wire with an encapsulant. In a negative system package, 상기 수동소자가 실장되는 섭스트레이트는 상기 수동소자와 대응되는 영역의 수지층에 관통공이 형성되어, 상기 수동소자와 수지층 사이의 공간이 외부와 연통된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.Substrate in which the passive element is mounted is a through-hole is formed in the resin layer of the region corresponding to the passive element, the passive element mounting of the system in the package, characterized in that the space between the passive element and the resin layer is in communication with the outside rescue. 제3항에 있어서, 상기 관통공 상면의 수지층 표면에는 고온의 환경에서 상기 솔더 페이스트가 상기 관통공 내측으로 흘러가지 않도록 상기 관통공의 외주연에 일정두께의 댐이 더 형성된 것을 특징으로 하는 시스템인패키지의 수동소자 실장 구조.The system of claim 3, wherein a dam having a predetermined thickness is further formed on an outer circumference of the through hole so that the solder paste does not flow into the through hole in a high temperature environment. Passive element mounting structure of in-package.
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