KR100708045B1 - Semiconductor package and its manufacturing method - Google Patents

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Abstract

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 수동소자를 섭스트레이트에 접속시키는 접속부재와 봉지부 사이의 딜라미네이션 현상을 방지하고, 상기 접속부재에 의한 회로패턴의 쇼트, 윅킹, 크립 및 익스트루션 현상 등을 억제할 수 있도록 열경화성 수지층을 중심으로 상,하면에 다수의 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성비아로 연결된 대략 판상의 제1섭스트레이트와; 상기 제1섭스트레이트의 상,하면에 가요성 테이프가 접착층에 의해 각각 접착되며, 상기 테이프의 표면에는 다수의 회로패턴이 형성되어 있고, 상기 회로패턴은 도전성비아를 통해 상기 제1섭스트레이트의 회로패턴에 연결된 동시에, 상기 테이프에는 다수의 관통공이 형성된 제2섭스트레이트와; 상기 제2섭스트레이트의 상면 중앙에 접착층에 의해 접착되며, 상면에는 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제2섭스트레이트의 관통공을 통하여 그 하부에 위치된 제1섭스트레이트의 회로패턴에 접속수단으로 접속된 다수의 수동소자와; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와; 상기 제2섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, which prevents a delamination between a connecting member and an encapsulation portion connecting a passive element to a substrate and prevents short circuiting, wicking, creep and extraction by the connecting member. A plurality of circuit patterns are formed on the upper and lower surfaces of the thermosetting resin layer so as to suppress the phenomenon of the phenomenon, and the upper and lower circuit patterns are substantially plate-like first substrates connected by conductive vias; A flexible tape is attached to the upper and lower surfaces of the first substrate by an adhesive layer, and a plurality of circuit patterns are formed on the surface of the tape, and the circuit patterns of the first substrate are formed through conductive vias. A second substrate having a plurality of through holes formed in the tape and connected to a pattern; A semiconductor chip bonded to the center of the upper surface of the second substrate by an adhesive layer and having a plurality of input / output pads formed on the upper surface; A plurality of conductive wires electrically connecting the input / output pad of the semiconductor chip and the circuit pattern of the second substrate; A plurality of passive elements connected as connection means to circuit patterns of the first substrate located below the through holes of the second substrate; An encapsulation part encapsulated with an encapsulant to protect the semiconductor chip, the conductive wire, the passive element, and the like from an external environment; It characterized in that it comprises a plurality of conductive balls fused to the circuit pattern of the second substrate.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}Semiconductor package and its manufacturing method

도1a는 종래의 반도체패키지를 도시한 단면도이고, 도1b는 도1a에서 Ⅰ 영역을 도시한 확대 단면도이다.FIG. 1A is a sectional view showing a conventional semiconductor package, and FIG. 1B is an enlarged sectional view showing region I in FIG. 1A.

도2a는 본 발명에 의한 반도체패키지를 도시한 단면도이고, 도2b는 도2a에서 Ⅱ 영역을 도시한 확대 단면도이다.FIG. 2A is a cross-sectional view showing a semiconductor package according to the present invention, and FIG. 2B is an enlarged cross-sectional view showing a region II in FIG. 2A.

도3a 내지 도3k는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.3A to 3K are sequential explanatory diagrams showing a method for manufacturing a semiconductor package according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

100; 본 발명에 의한 반도체패키지100; Semiconductor package according to the present invention

1; 반도체칩 2; 입출력패드One; Semiconductor chip 2; I / O pad

3,14; 접착층 10; 제1섭스트레이트3,14; Adhesive layer 10; 1st straight

11; 열경화성 수지층 12; 제1섭스트레이트의 회로패턴11; Thermosetting resin layer 12; Circuit Pattern of First Substrate

13; 제1섭스트레이트의 도전성비아 20; 제2섭스트레이트13; A conductive via 20 of the first substrate; Second Substrate

21; 제2섭스트레이트의 가요성 테이프 21; 2nd straight flexible tape

22; 제2섭스트레이트의 회로패턴22; Circuit Pattern of Second Substrate

23; 제2섭스트레이트의 도전성비아 24; 제2섭스트레이트의 관통공 23; A conductive via 24 of the second substrate; Through Hole of Second Substrate                 

30; 도전성와이어 40; 봉지부30; Conductive wire 40; Encapsulation

50; 도전성볼 60; 수동소자50; Conductive ball 60; Passive element

65; 접속부재 70; 글럽탑65; Connection member 70; Glove Top

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 다수의 수동소자가 탑재된 SIP(System in Package)형 반도체패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a SIP (System in Package) type semiconductor package equipped with a plurality of passive elements and a method of manufacturing the same.

통상 전자 부품은 능동소자와 수동소자로 나누어 볼 수 있는데, 상기 능동소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동소자는 선형이거나, 비선형 부분이 있어도 그 비선형 특성을 이용하지 않는 것을 수동소자라 한다.Generally, electronic components can be divided into active elements and passive elements. The active elements are elements that actively use nonlinear portions, and passive elements are linear elements that do not use their nonlinear characteristics even if they are linear or nonlinear portions. .

상기 능동소자의 대표적인 것은 트랜지스터, IC 반도체칩 등이며, 상기 수동소자의 대표적인 것은 콘덴서, 저항, 인덕터 등이다. 이러한 수동소자는 능동소자인 반도체칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하며, 통상 반도체패키지가 실장된 마더보드의 임의 위치에 다수가 실장된다. 그러나, 상기와 같이 반도체패키지의 주변에 실장되는 수동소자는 마더보드의 면적을 증가시키고, 반도체패키지의 실장 밀도를 크게 저하시키는 단점이 있다.
Typical examples of the active elements are transistors, IC semiconductor chips, and the like, and typical examples of the passive elements are capacitors, resistors, inductors, and the like. Such passive devices speed up the signal processing of the semiconductor chip, which is an active device, perform a filtering function, and the like, and a plurality of passive devices are usually mounted at arbitrary positions on the motherboard on which the semiconductor package is mounted. However, the passive element mounted around the semiconductor package as described above has the disadvantage of increasing the area of the motherboard and greatly lowering the mounting density of the semiconductor package.

이러한 단점을 해결하기 위해, 최근에는 상기 수동소자를 반도체패키지의 한 구성 요소인 섭스트레이트에 직접 실장한 구조(이를, System In Package라고 함) 및 방법이 제안되고 있으며, 이러한 상태가 도1a 및 도1b에 도시되어 있다.In order to solve this drawback, recently, a structure (method called System In Package) and a method in which the passive element is directly mounted on a substrate, which is a component of a semiconductor package, have been proposed. It is shown in 1b.

여기서, 도1a는 종래 수동소자를 갖는 반도체패키지(100')의 단면도이고, 도1b는 도1a의 I 영역을 도시한 확대 단면도이다.1A is a cross-sectional view of a semiconductor package 100 'having a conventional passive element, and FIG. 1B is an enlarged cross-sectional view showing region I of FIG. 1A.

도시된 바와 같이 종래에는 상,하면에 다수의 회로패턴(12')이 형성된 섭스트레이트(10')가 구비되어 있고, 상기 섭스트레이트(10') 상면 중앙에는 반도체칩(41')이 접착되어 있으며, 그 외측의 회로패턴(12')에는 다수의 수동소자(20')가 실장되어 있다. 상기 반도체칩(41')의 입출력패드(43')는 도전성와이어(50')에 의해 상기 섭스트레이트(10') 상면의 회로패턴(12')에 접속되어 있고, 상기 섭스트레이트(10') 하면의 회로패턴(12')에는 다수의 도전성볼(71')이 융착되어 있다. 또한, 상기 섭스트레이트(10')의 상면 전체에는 봉지재가 봉지되어 일정형태의 봉지부(60')가 형성되어 있음으로써, 상기 반도체칩(41'), 도전성와이어(50') 및 수동소자(20')가 외부 환경으로부터 보호되도록 되어 있다. 여기서, 상기 봉지재는 통상 에폭시몰딩컴파운드(Epoxy Molding Compound)가 이용된다.As shown in the related art, a substrate 10 'having a plurality of circuit patterns 12' formed on upper and lower surfaces is provided, and a semiconductor chip 41 'is bonded to a center of an upper surface of the substrate 10'. A plurality of passive elements 20 'are mounted on the outer circuit pattern 12'. The input / output pad 43 'of the semiconductor chip 41' is connected to the circuit pattern 12 'on the upper surface of the substrate 10' by the conductive wire 50 ', and the substrate 10'. A plurality of conductive balls 71 'are fused to the circuit pattern 12' on the lower surface. In addition, since the encapsulant is encapsulated on the entire upper surface of the substratum 10 ', the encapsulation portion 60' is formed to form the semiconductor chip 41 ', the conductive wire 50', and the passive element. 20 ') is intended to protect against the external environment. Here, the encapsulant is usually an epoxy molding compound (Epoxy Molding Compound).

상기 섭스트레이트(10')는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 등 다양한 것이 존재하지만 여기서는 인쇄회로기판을 예로 설명한다.The substrate 10 ′ generally includes a printed circuit board, a circuit film, a circuit tape, and the like, but the printed circuit board will be described as an example.

즉, 상기 섭스트레이트(10')는 열경화성 수지층(11')을 중심으로 그 상,하면에 다수의 도전성 회로패턴(12')이 형성되어 있고, 상기 상,하면의 회로패턴(12')은 도전성 비아(13')에 의해 상호 전기적으로 연결된 구조를 한다. 또한, 상기 수 지층(11') 상면의 회로패턴(12')은 도전성와이어(50')가 접속되는 본드핑거(12a')를 포함하고, 상기 수지층(11') 하면의 회로패턴(12')은 도전성볼(71')이 융착되는 랜드(12b')를 포함한다. 또한, 상기 본드핑거(12a') 및 랜드(12b')를 제외한 표면은 비전도성 커버코트(14')가 코팅되어 외부 환경으로부터 보호되도록 되어 있다. 물론, 상기 수동소자(20')가 실장되는 영역은 커버코트(14')가 코팅되어 있지 않다.That is, the conductive substrate 10 'has a plurality of conductive circuit patterns 12' formed on and under the thermosetting resin layer 11 ', and the circuit patterns 12' on the upper and lower surfaces. Silver has a structure electrically connected to each other by a conductive via (13 '). In addition, the circuit pattern 12 'on the upper surface of the resin layer 11' includes a bond finger 12a 'to which conductive wires 50' are connected, and the circuit pattern 12 on the lower surface of the resin layer 11 '. ') Includes a land 12b' to which the conductive ball 71 'is fused. In addition, the surfaces excluding the bond fingers 12a 'and the lands 12b' are coated with a non-conductive cover coat 14 'to be protected from the external environment. Of course, the cover coat 14 'is not coated in the area in which the passive element 20' is mounted.

여기서, 상기 수동소자(20')는 상기 섭스트레이트(10') 상면의 회로패턴(12')에 솔더와 같은 접속부재(21')를 이용한 SMT(Surface Mount Technology) 방식으로 실장되어 있으나, THT(Through Hole Technology) 방식으로 실장될 수도 있다.
Here, the passive element 20 'is mounted on the circuit pattern 12' on the upper substrate 10 'by SMT (Surface Mount Technology) method using a connection member 21' such as solder, but THT It may also be mounted in a (Through Hole Technology) method.

그러나 이러한 종래의 반도체패키지도 다음과 같은 문제가 있다.However, such a conventional semiconductor package also has the following problems.

즉, 상기 수동소자를 섭스트레이트에 실장시키는 접속부재 즉, 솔더로 인하여 상기 솔더와 봉지부 사이에 딜라미네이션(Delamination) 발생 확률이 매우 높아지는 문제가 있다. 다른말로 하면, 상기 솔더의 고유특성 그리고 상기 솔더의 표면에 남아 있는 플럭스 레진(Flux Resin)으로 인하여 그 솔더와 상기 봉지부와의 접착력이 매우 불량하고, 따라서 상기 솔더와 봉지부 사이에 딜라미네이션이 쉽게 발생하는 문제가 있다.That is, due to the connection member that mounts the passive element on the substrate, that is, solder, there is a problem in that a probability of occurrence of delamination between the solder and the encapsulation portion becomes very high. In other words, due to the inherent properties of the solder and the flux resin remaining on the surface of the solder, the adhesion between the solder and the encapsulation is very poor, and thus the deposition between the solder and the encapsulation is poor. There is an easily occurring problem.

또한, 상기 솔더에 의해 접속되는 부분을 제외한 상기 수동소자와 상기 섭스트레이트 표면 사이는 매우 미세한 간격을 가지고 이격되어 있기 때문에 상기 봉지 부를 형성하는 봉지재가 침투하지 못하고(즉, 에폭시몰딩컴파운드를 이루는 필러의 직경이 상기 간격보다 큼), 통상 빈 공간으로 존재하게 된다. 이때, 상기 반도체패키지가 고온의 환경에 놓여지게 되면, 상기 솔더가 재용융되고, 이것이 상기 수동소자와 섭스트레이트 사이의 빈 공간으로 흘러들고, 따라서 상기 섭스트레이트의 회로패턴이 상기 솔더에 의해 상호 쇼트되거나 또는 상기 솔더의 기포, 가스 등으로 인해 봉지부에 크랙 등이 발생된다.In addition, since the space between the passive element and the substrate surface except the portion connected by the solder is spaced at a very fine interval, the encapsulant forming the encapsulation portion does not penetrate (that is, the filler of the epoxy molding compound). The diameter is larger than the gap), usually empty space. At this time, when the semiconductor package is placed in a high temperature environment, the solder is remelted, which flows into the empty space between the passive element and the substrate, and thus the circuit pattern of the substrate is mutually shorted by the solder. Or cracks in the encapsulation part due to bubbles, gases, etc. of the solder.

더불어, 상기와 같이 반도체패키지가 고온의 환경에 놓여졌을 때, 상기 솔더가 재용융되어 상기 수동소자와 섭스트레이트 사이로 흘러 들어가는 윅킹(Wicking) 현상, 상기 솔더가 섭스트레이트의 커버코트와 회로패턴 사이로 흘러 들어가는 크립(Creep) 현상 및 상기 섭스트레이트의 커버코트와 봉지부 사이로 흘어 들어가는 익스트루션(Extrusion) 현상이 빈번하게 발생된다.In addition, when the semiconductor package is placed in a high temperature environment as described above, a wicking phenomenon in which the solder is remelted and flows between the passive element and the substrate, and the solder flows between the substrate and the cover coat of the substrate The creep phenomenon that enters and an extrusion phenomenon that flows between the cover coat and the encapsulation portion of the substrate frequently occur.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 수동소자를 섭스트레이트에 접속시키는 접속부재와 봉지부 사이의 딜라미네이션 현상을 방지하고, 상기 접속부재에 의한 회로패턴의 쇼트(Short), 윅킹(Wicking), 크립(Creep)및 익스트루션(Extrusion) 현상 등을 억제할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, and prevents the delamination between the connection member and the encapsulation portion connecting the passive element to the substrate, and the short circuit of the circuit pattern by the connection member ( The present invention provides a semiconductor package capable of suppressing short, wicking, creep, and extrusion, and a method of manufacturing the same.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 열경화성 수지층을 중심으로 상,하면에 다수의 회로패턴이 형성되어 있고, 상기 상,하면의 회로 패턴은 도전성비아로 연결된 대략 판상의 제1섭스트레이트와; 상기 제1섭스트레이트의 상,하면에 가요성 테이프가 접착층에 의해 각각 접착되며, 상기 테이프의 표면에는 다수의 회로패턴이 형성되어 있고, 상기 회로패턴은 도전성비아를 통해 상기 제1섭스트레이트의 회로패턴에 연결된 동시에, 상기 테이프에는 다수의 관통공이 형성된 제2섭스트레이트와; 상기 제2섭스트레이트의 상면 중앙에 접착층에 의해 접착되며, 상면에는 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와; 상기 제2섭스트레이트의 관통공을 통하여 그 하부에 위치된 제1섭스트레이트의 회로패턴에 접속수단으로 접속된 다수의 수동소자와; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와; 상기 제2섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention has a plurality of circuit patterns formed on upper and lower surfaces of a thermosetting resin layer, and the upper and lower circuit patterns are substantially plate-shaped first connected by conductive vias. Substrate; A flexible tape is attached to the upper and lower surfaces of the first substrate by an adhesive layer, and a plurality of circuit patterns are formed on the surface of the tape, and the circuit patterns of the first substrate are formed through conductive vias. A second substrate having a plurality of through holes formed in the tape and connected to a pattern; A semiconductor chip bonded to the center of the upper surface of the second substrate by an adhesive layer and having a plurality of input / output pads formed on the upper surface; A plurality of conductive wires electrically connecting the input / output pad of the semiconductor chip and the circuit pattern of the second substrate; A plurality of passive elements connected as connection means to circuit patterns of the first substrate located below the through holes of the second substrate; An encapsulation part encapsulated with an encapsulant to protect the semiconductor chip, the conductive wire, the passive element, and the like from an external environment; It characterized in that it comprises a plurality of conductive balls fused to the circuit pattern of the second substrate.

여기서, 상기 제2섭스트레이트의 관통부 및 수동소자는 글럽탑(Glob Top)으로 밀봉될 수도 있다.Here, the penetrating portion and the passive element of the second substrate may be sealed with a globe top.

상기 접속수단은 은충진 에폭시 또는 솔더 페이스트중 어느 하나일 수 있다.The connecting means may be either silver-filled epoxy or solder paste.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 상,하면에 도전성박막이 형성된 열경화성 수지층에 다수의 도전성비아 및 회로패턴을 형성하여 대략 판상의 제1섭스트레이트를 제공하는 단계와; 가요성 테이프를 중심으로 하면에 접착층을 접착하고, 다수의 수동소자용 관통공 및 비아를 형성한 제2섭스트레이트를 구비하고, 이를 상기 제1섭스트레이트의 상,하면에 접착하는 단 계와; 상기 제2섭스트레이트에 다수의 도전성비아 및 회로패턴을 형성하는 단계와; 상기 제2섭스트레이트의 관통공을 통해 노출된 제1섭스트레이트의 회로패턴에 접속수단을 이용하여 수동소자를 접속하는 단계와; 상기 제2섭스트레이트의 상면 중앙에, 상면에 다수의 입출력패드가 형성된 반도체칩을 부착하는 단계와; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 도전성와이어로 상호 접속하는 단계와; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 일정형태의 봉지부를 형성하는 단계와; 상기 제2섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor package according to the present invention includes forming a plurality of conductive vias and circuit patterns on a thermosetting resin layer having conductive thin films formed on upper and lower surfaces thereof to provide a substantially plate-shaped first substrate. Wow; Adhering an adhesive layer to a lower surface of the flexible tape, the second substrate having a plurality of through holes and vias for passive devices, and bonding the adhesive layer to upper and lower surfaces of the first substrate; Forming a plurality of conductive vias and circuit patterns on the second substrate; Connecting a passive element to the circuit pattern of the first substrate through the through hole of the second substrate using a connecting means; Attaching a semiconductor chip having a plurality of input / output pads formed on a top surface of the second substrate; Interconnecting the input / output pad of the semiconductor chip and the circuit pattern of the second substrate with conductive wires; Encapsulating the semiconductor chip, the conductive wire, the passive element, and the like with an encapsulant to form an encapsulation portion having a predetermined shape; And fusion bonding a plurality of conductive balls to the circuit pattern of the second substrate.

또한, 상기 수동소자 접속 단계후에는 상기 제2섭스트레이트의 관통공 및 수동소자 표면을 글럽탑으로 감싸는 단계가 더 포함될 수도 있다.
In addition, after the passive element connection step, the step of wrapping the through hole of the second substrate and the surface of the passive element with a glove top may be further included.

상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 수동소자가 일정두께를 갖는 제2섭스트레이트의 관통공 내측에 위치됨으로써 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속부재(은충진 에폭시 또는 솔더)와 봉지부와의 접촉면적이 그만큼 줄어든다. 따라서 상기 접속부재와 봉지부와의 계면박리 현상이 최소화되는 장점이 있다.According to the semiconductor package and the manufacturing method of the present invention as described above, the passive element is connected inside the through hole of the second substrate having a constant thickness, thereby connecting the passive element to the circuit pattern of the first substrate. The contact area between the member (silver filled epoxy or solder) and the encapsulation is reduced by that amount. Therefore, there is an advantage that the interface peeling phenomenon between the connection member and the sealing portion is minimized.

또한, 상기 관통공 및 수동소자가 글럽탑으로 밀봉되었을 경우에는, 상기 글럽탑의 주요 구성 요소인 필러(Filler)의 직경이 통상의 봉지재(에폭시몰딩컴파운드)에 포함된 필러의 직경보다 훨씬 작기 때문에, 상기 글럽탑이 수동소자와 제1섭 스트레이트 표면 사이에 용이하게 충진되고, 따라서 접속부재가 재용융되더라도 상기 수동소자와 제1섭스트레이트 사이로 흘러들어가는 윅킹(Wicking) 현상, 상기 접속부재가 접착층과 회로패턴 사이로 흘러 들어가는 크립(Creep) 현상 및 상기 제2섭스트레이트와 봉지부 사이로 흘어 들어가는 익스트루션(Extrusion) 현상 등이 억제된다.In addition, when the through-hole and the passive element are sealed with the glove top, the diameter of the filler, which is a main component of the glove top, is much smaller than the diameter of the filler included in the normal encapsulant (epoxy molding compound). Therefore, the glove top is easily filled between the passive element and the first sub-straight surface, and thus a wicking phenomenon that flows between the passive element and the first substraight even when the connection member is remelted, the connection member is the adhesive layer. The creep phenomenon flowing between the circuit pattern and the circuit pattern and the extrusion phenomenon flowing between the second substrate and the encapsulation portion are suppressed.

물론, 상기와 같은 글럽탑의 이용으로 접속수단의 기포 또는 가스 등이 발생되지 않아 결국 봉지부의 크랙도 억제된다.Of course, bubbles or gases, etc. of the connecting means are not generated by the use of the glove top as described above, so that cracks in the encapsulation part are also suppressed.

더불어, 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속수단이 은충진 에폭시일 경우에는 고온의 환경에서도 그 은충진 에폭시가 융용되지 않음으로써, 윅킹, 크립 및 익스트루션 현상을 원천적으로 방지할 수 있는 장점이 있다.
In addition, when the connection means for connecting the passive element to the circuit pattern of the first substrate is silver-filled epoxy, the silver-filled epoxy is not melted even in a high temperature environment, thereby causing the phenomenon of wicking, creep, and extrusion. There is an advantage that can be prevented.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2a는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도2b는 도2a에서 Ⅱ 영역을 도시한 확대 단면도이다.FIG. 2A is a cross-sectional view showing a semiconductor package 100 according to the present invention, and FIG. 2B is an enlarged cross-sectional view showing a region II in FIG. 2A.

도시된 바와 같이 먼저 열경화성 수지층(11)을 중심으로 그 상,하면에 다수의 회로패턴(12)이 형성되어 있고, 상기 상,하면의 회로패턴(12)은 도전성비아(13)에 의해 상호 연결되어 있는 제1섭스트레이트(10)가 구비되어 있다. As shown, first, a plurality of circuit patterns 12 are formed on the upper and lower surfaces of the thermosetting resin layer 11, and the upper and lower circuit patterns 12 are connected to each other by the conductive vias 13. The first substratum 10 is provided.                     

여기서, 상기 열경화성 수지층(11)은 통상적인 BT(Bismaleimide triazine) 수지가 이용될 수 있으며, 이는 높은 경도, 열저항, 낮은 유전상수 그리고 수분이 흡수된 후에도 훌륭한 전기적 절연 저항을 가지며, 본 발명에 의한 반도체패키지(100)가 워페이지(Warpage)되는 현상을 예방하는 장점이 있다.
Here, the thermosetting resin layer 11 may be a conventional BT (Bismaleimide triazine) resin, which has a high hardness, heat resistance, low dielectric constant and excellent electrical insulation resistance even after moisture is absorbed, in the present invention There is an advantage in preventing the phenomenon that the semiconductor package 100 warpage (Warpage).

상기 제1섭스트레이트(10)의 상,하면에는 가요성 테이프(21)가 접착층(14)에 의해 각각 접착되어 있으며, 상기 가요성 테이프(21)의 표면에는 각각 다수의 회로패턴(22)이 형성된 제2섭스트레이트(20)가 형성되어 있다. 또한, 상기 각 회로패턴(22)은 도전성비아(23)를 통해 상기 제1섭스트레이트(10)의 회로패턴(12)에 연결되어 있다. 즉, 상기 도전성비아(23)는 상기 가요성 테이프(21) 및 접착층(14)을 관통하여 제1섭스트레이트(10) 및 제2섭스트레이트(20)의 회로패턴(12,22)을 상호 전기적으로 연결한다.The flexible tape 21 is adhered to the upper and lower surfaces of the first substrate 10 by the adhesive layer 14, and a plurality of circuit patterns 22 are respectively formed on the surface of the flexible tape 21. The formed second substrate 20 is formed. In addition, the circuit patterns 22 are connected to the circuit patterns 12 of the first substrate 10 through the conductive vias 23. That is, the conductive via 23 penetrates through the flexible tape 21 and the adhesive layer 14 to electrically connect the circuit patterns 12 and 22 of the first and second substrates 10 and 20. Connect with

여기서, 상기 테이프(21)는 유연하고 자유롭게 휘어질 수 있는 가요성이며, 또한, 상기 테이프(21)에 형성되는 회로패턴(22)은 고밀도로 디자인할 수 있을 뿐만 아니라, 전기적 성능이 매우 우수한 장점이 있다. 이는 가요성 테이프를 이용한 써킷 테이프의 한 특성이다.Here, the tape 21 is flexible and flexible to bend freely, and the circuit pattern 22 formed on the tape 21 can not only be designed with high density, but also has excellent electrical performance. There is this. This is one characteristic of circuit tapes with flexible tapes.

따라서, 본 발명은 경질의 제1섭스트레이트(10)를 이용함으로써, 워페이지 현상을 억제함과 동시에 가요성의 제2섭스트레이트(20)를 이용함으로써 회로패턴(22)의 고밀도화를 이루고 전기적 성능을 향상시킬 수 있는 장점이 있다.
Therefore, the present invention suppresses the warpage phenomenon by using the hard first substrate 10 and at the same time increases the density of the circuit pattern 22 by using the flexible second substrate 20 and improves electrical performance. There is an advantage that can be improved.

한편, 상기 제2섭스트레이트(20)에는 다수의 관통공(24)이 형성되어 있으며, 여기에는 콘덴서, 다이오드 또는 인덕터와 같은 수동소자(60)가 위치된다. 즉, 상기 수동소자(60)는 은충진 에폭시 또는 솔더와 같은 접속부재(65)에 의해 상기 제2섭스트레이트(20)의 관통공(24)을 통해 오픈(Open)된 제1섭스트레이트(10)의 회로패턴(12)에 접속될 수 있다.Meanwhile, a plurality of through holes 24 are formed in the second substrate 20, and passive elements 60 such as capacitors, diodes, or inductors are located therein. That is, the passive element 60 is the first substrate 10 opened through the through hole 24 of the second substrate 20 by a connection member 65 such as silver filled epoxy or solder. It can be connected to the circuit pattern 12 of.

따라서, 상기 수동소자(60)의 대부분은 상기 제2섭스트레이트(20)의 관통공(24) 내측에 위치되고, 따라서 상기 접속부재(65)의 노출되는 표면적은 최소화된다. 이는 아래에서 설명하겠지만 봉지부(40) 또는 글럽탑(70)과 상기 접속부재(65)의 접촉면적이 최소화됨으로써, 계면간의 박리 현상이 최소화되는 장점이 있다.Therefore, most of the passive element 60 is located inside the through hole 24 of the second substrate 20, so that the exposed surface area of the connection member 65 is minimized. As will be described below, the contact area between the encapsulation part 40 or the glove top 70 and the connection member 65 is minimized, thereby minimizing the peeling phenomenon between the interfaces.

더불어, 상기 접속부재(65)로서의 솔더는 녹는점이 대략 200~300℃이며, 엠알티(MRT: Moisture Reliability Test) 또는 리플로우 테스트(Reflow Test)시의 온도와 비슷하여 재용융될 수 있지만, 상기 은충진 에폭시의 녹는점은 800~960℃으로서, 상기 테스트시에도 재용융되지 않는 장점이 있다. 즉, 접속부재(65)로서 은충진 에폭시가 더욱 바람직하지만, 이것으로 본 발명을 한정하는 것은 아니다.In addition, the solder as the connection member 65 has a melting point of approximately 200 to 300 ° C., and may be remelted because it is similar to a temperature at a Moisture Reliability Test (MRT) or a Reflow Test. Melting point of the silver-filled epoxy is 800 ~ 960 ℃, there is an advantage that does not remelt even during the test. That is, although silver-filled epoxy is more preferable as the connection member 65, this does not limit this invention.

또한, 상기 제2섭스트레이트(20)의 관통공(24) 및 수동소자(60)는 필러(Filler)의 직경이 매우 작은 글럽탑(70)(Glob Top)으로 감싸여질 수 있다. 즉, 에폭시몰딩컴파운드(Epoxy Molding Compound)의 필러 직경보다 작은 직경의 필러를 갖는 글럽탑(70)을 이용함으로써, 상기 수동소자(60)와 제1섭스트레이트(10) 사이에 상기 글럽탑(70)이 완전하게 충진된다. 즉, 종래에는 상기 수동소자(60)를 에폭시몰딩컴파운드와 같은 봉지재로 감싸서 그 수동소자(60)와 제1섭스트레이트(10) 사이에 상기 봉지재가 충진되지 않았으나, 상기 글럽탑(70)은 이러한 문제가 전혀 없다.
In addition, the through hole 24 and the passive element 60 of the second substrate 20 may be wrapped in a glob top 70 having a very small diameter of a filler. That is, by using a glove top 70 having a filler having a diameter smaller than that of the epoxy molding compound, the glove top 70 is formed between the passive element 60 and the first substrate 10. ) Is completely filled. That is, in the related art, the passive element 60 is encapsulated with an encapsulant such as an epoxy molding compound, and the encapsulant is not filled between the passive element 60 and the first substrate 10. There is no such problem at all.

상기 제2섭스트레이트(20)의 상면 중앙에는 접착층(3)에 의해 반도체칩(1)이 접착되어 있다. 상기 반도체칩(1)은 상면에 다수의 입출력패드(2)가 형성되어 있다.The semiconductor chip 1 is bonded to the center of the upper surface of the second substrate 20 by the adhesive layer 3. The semiconductor chip 1 has a plurality of input / output pads 2 formed on an upper surface thereof.

또한, 상기 반도체칩(1)의 입출력패드(2)와 상기 제2섭스트레이트(20)의 회로패턴(22)은 알루미늄와이어, 골드와이어 또는 구리와이어와 같은 도전성와이어(30)에 의해 상호 접속되어 있다.
In addition, the input / output pad 2 of the semiconductor chip 1 and the circuit pattern 22 of the second substrate 20 are connected to each other by a conductive wire 30 such as aluminum wire, gold wire or copper wire. have.

더불어, 상기 반도체칩(1), 도전성와이어(30) 및 수동소자(60)의 외부를 감싸는 글럽탑(70)은 다시 에폭시몰딩컴파운드와 같은 통상적인 봉지재로 봉지되어 있으며, 상기 봉지재로 봉지된 영역은 일정형태의 봉지부(40)를 형성하고 있다.In addition, the glove top 70 surrounding the outside of the semiconductor chip 1, the conductive wire 30 and the passive element 60 is again encapsulated with a conventional encapsulant such as an epoxy molding compound, and encapsulated with the encapsulant. The enclosed area forms an encapsulation portion 40 of a certain shape.

또한, 상기 하부에 위치된 제2섭스트레이트(20)의 회로패턴(22)에는 솔더볼과 같은 도전성볼(50)이 융착되어 있으며, 상기 도전성볼(50)은 차후 마더보드에 접속되는 영역이 된다.In addition, a conductive ball 50 such as a solder ball is fused to the circuit pattern 22 of the second substrate 20 positioned below the conductive ball 50, and the conductive ball 50 is an area connected to the motherboard later. .

여기서, 상기 반도체칩(1)의 전기적 신호는 도전성와이어(30), 상부에 위치된 제2섭스트레이트(20), 중앙에 위치된 제1섭스트레이트(10), 하부에 위치된 제2섭스트레이트(20), 그리고 도전성볼(50)을 통하여 마더보드(도시되지 않음)로 전달 되며, 마더보드의 전기적 신호는 상기의 역순에 의해 반도체칩(1)에 전달된다. 또한, 상기 수동소자(60)의 전기적 신호는 제1섭스트레이트(10)의 회로패턴(12) 및 상부에 위치된 제2섭스트레이트(20)의 회로패턴(22)을 통해 반도체칩(1)에 전달되거나, 또는 제1섭스트레이트(10) 및 하부에 위치된 제2섭스트레이트(20)를 통해 마더보드에 전달된다. 물론, 마더보드로부터의 전기적 신호는 그 역순으로 상기 수동소자(60)에 전달된다.
The electrical signal of the semiconductor chip 1 may include a conductive wire 30, a second substrate 20 positioned at an upper portion thereof, a first substrate 10 positioned at a center thereof, and a second substrate formed at a lower portion thereof. 20, and is transferred to the motherboard (not shown) through the conductive ball 50, the electrical signal of the motherboard is transmitted to the semiconductor chip 1 in the reverse order of the above. In addition, the electrical signal of the passive element 60 is the semiconductor chip 1 through the circuit pattern 12 of the first substrate 10 and the circuit pattern 22 of the second substrate 20 located thereon. Or to the motherboard through the first substrate 10 and the second substrate 20 located below. Of course, the electrical signal from the motherboard is transmitted to the passive element 60 in the reverse order.

계속해서, 도3a 내지 도3k를 참조하여 본 발명에 의한 반도체패키지(100)의 제조 방법을 순차적으로 설명하면 다음과 같다.Subsequently, a method of manufacturing the semiconductor package 100 according to the present invention will be described in detail with reference to FIGS. 3A to 3K as follows.

1. 제1섭스트레이트(10) 제공 단계로서, BT 수지와 같은 열경화성 수지층(11)을 중심으로 상,하면에 얇은 도전성박막(15)(통상 Cu 박막)이 형성된 제1섭스트레이트(10)에 다수의 도전성비아(13) 및 회로패턴(12)을 형성하여 대략 판상의 제1섭스트레이트(10)를 제공한다.(도3a 및 3b참조)1. As a step of providing the first substrate 10, the first substrate 10 having a thin conductive thin film 15 (usually a Cu thin film) formed on upper and lower surfaces of a thermosetting resin layer 11 such as a BT resin. A plurality of conductive vias 13 and circuit patterns 12 are formed in the substrate to provide a substantially plate-shaped first substrate 10 (see FIGS. 3A and 3B).

즉, 상,하면에 도전성박막(15)이 형성된 열경화성 수지층(11)에 다수의 비아홀(Via Hole, 도시되지 않음)을 레이저(Laser) 또는 펀칭(Punching)에 의해 형성한 후, 상기 비아홀을 도금하여 도전성비아(13)를 형성하고, 또한 상기 도전성박막(15)에 소정 패턴의 포토레지스트(Photo Resist)를 형성한 후, 이를 화학 용액으로 에칭하여 소정의 복잡하고 미세한 회로패턴(12)을 형성한다.That is, a plurality of via holes (not shown) are formed in the thermosetting resin layer 11 having the conductive thin film 15 formed on upper and lower surfaces by laser or punching, and then the via holes are formed. The conductive via 13 is formed by plating, and a photoresist having a predetermined pattern is formed on the conductive thin film 15, and then, it is etched with a chemical solution to form a predetermined and fine circuit pattern 12. Form.

2. 제2섭스트레이트(20) 제공 단계로서, 가요성 테이프(21)를 중심으로 일면에 접착층(14)을 접착하고, 다수의 수동소자용 관통공(24) 및 비아홀(25)을 형성하 며, 이를 상기 제1섭스트레이트(10)의 상,하면에 각각 접착한다.(도3c 및 도3d 참조)2. In the step of providing the second substrate 20, the adhesive layer 14 is adhered to one surface of the flexible tape 21, and a plurality of passive holes 24 and via holes 25 are formed. And, it is attached to the upper and lower surfaces of the first substrate 10, respectively (see Figures 3c and 3d).

즉, 가요성 테이프(21)와 접착층(14)을 접착한 후, 상기 테이프(21) 및 접착층(14)에 수동소자(60)가 위치될 만한 크기의 관통공(24)을 레이저 또는 펀칭 방법으로 형성하고, 또한 필요한 위치에 다수의 비아홀(25)을 형성한 후, 이를 제1섭스트레이트(10)의 상,하면에 접착한다. 물론, 이때 상기 제2섭스트레이트(20)의 비아홀(25)과 상기 제1섭스트레이트(10)의 회로패턴(12)은 그 위치가 정확히 일치하도록 한다.That is, after the flexible tape 21 and the adhesive layer 14 are adhered to each other, the through hole 24 having a size enough to place the passive element 60 in the tape 21 and the adhesive layer 14 is laser or punched. After forming a plurality of via holes 25 in the required position, it is bonded to the upper and lower surfaces of the first substrate 10. Of course, at this time, the via hole 25 of the second substrate 20 and the circuit pattern 12 of the first substrate 10 are exactly the same position.

3. 제2섭스트레이트(20)에 회로패턴(22)을 형성하는 단계로서, 상기 가요성 테이프(21) 및 접착층(14)을 관통하여 형성된 비아홀(25)에 도금을 수행함으로써 도전성비아(23)가 형성되도록 하고, 또한 상기 도전성비아(23)와 연결된 다수의 회로패턴(22)을 형성한다.(도3e 및 도3f 참조)3. The circuit pattern 22 is formed on the second substrate 20. The conductive via 23 is formed by plating the via hole 25 formed through the flexible tape 21 and the adhesive layer 14. ) And a plurality of circuit patterns 22 connected to the conductive vias 23 (see FIGS. 3E and 3F).

예를 들면, 테이프(21) 표면 전체에 구리박막(도시되지 않음)을 형성하고, 상기 구리박막 표면에 금(Au) 패턴을 형성한 후, 이를 화학 용액으로 에칭함으로써 소정의 회로패턴(22)을 형성할 수 있다. 또한 상기 테이프(21) 표면 전체에 구리박막을 형성한 후, 포토레지스트로 그 구리박막 표면에 소정 패턴을 형성한 후 이를 화학 용액으로 에칭함으로써 소정의 목적하는 회로패턴(22)을 형성할 수도 있다. 이러한 회로패턴(22)의 형성 방법은 매우 다양하게 존재하며, 여기서 특정한 것으로 한정하는 것은 아니다.For example, a predetermined circuit pattern 22 is formed by forming a copper thin film (not shown) on the entire surface of the tape 21, forming a gold (Au) pattern on the surface of the copper thin film, and then etching it with a chemical solution. Can be formed. In addition, after the copper thin film is formed on the entire surface of the tape 21, a predetermined pattern may be formed on the surface of the copper thin film by photoresist and then etched with a chemical solution to form a predetermined desired circuit pattern 22. . There are many ways to form such a circuit pattern 22, and the present invention is not limited thereto.

4. 수동소자(60) 접속 단계로서, 상기 제2섭스트레이트(20)의 관통공(24)을 통해 노출된 제1섭스트레이트(10)의 회로패턴(12)에 접속부재(65)를 이용하여 수동소자(60)를 접속한다.(도3g 참조)4. Passing the passive element 60, using the connecting member 65 in the circuit pattern 12 of the first substrate 10 exposed through the through hole 24 of the second substrate 20; To connect the passive element 60 (see Fig. 3g).

여기서, 상기 접속부재(65)는 은충진 에폭시 또는 솔더를 이용할 수 있으며, 고온의 환경에서 접속부재(65)의 재용융에 의한 불량을 완벽히 제거하기 위해서는 은충진 에폭시를 이용함이 더욱 바람직하지만, 이것으로 본 발명을 한정하는 것은 아니다.Here, the connection member 65 may use silver-filled epoxy or solder, and in order to completely remove defects due to remelting of the connection member 65 in a high temperature environment, it is more preferable to use silver-filled epoxy. It does not limit the invention.

5. 글럽탑(70) 충진 단계로서, 상기 제2섭스트레이트(20)의 관통공(24) 및 수동소자(60) 표면을 글럽탑(70)으로 감싼다.(도3h 참조)5. In the filling step of the grub top 70, the surface of the through hole 24 and the passive element 60 of the second substrate 20 is wrapped with the glove top 70 (see Fig. 3h).

따라서, 종래와 다르게 상기 수동소자(60)와 제1섭스트레이트(10) 사이에는 상기 글럽탑(70)이 모두 충진되며, 어떠한 틈도 형성되지 않게 된다.Therefore, unlike the prior art, the glove top 70 is completely filled between the passive element 60 and the first substrate 10, and no gap is formed.

이러한 글럽탑(70) 충진은 수행하지 않을 수도 있으며, 여기서 이를 한정하는 것은 아니다.Filling the glove top 70 may not be performed, but is not limited thereto.

6. 반도체칩(1) 부착 및 와이어본딩 단계로서, 상기 제2섭스트레이트(20)의 상면 중앙에 다수의 입출력패드(2)를 갖는 반도체칩(1)을 접착수단(3)으로 접착하고, 상기 반도체칩(1)의 입출력패드(2)와 상기 제2섭스트레이트(20)의 회로패턴(22)을 도전성와이어(30)를 이용하여 상호 접속한다.(도3i 참조)6. Attaching and wire bonding the semiconductor chip 1, the semiconductor chip (1) having a plurality of input and output pads (2) in the center of the upper surface of the second substrate 20, the adhesive means (3), The input / output pads 2 of the semiconductor chip 1 and the circuit patterns 22 of the second substrate 20 are interconnected using conductive wires 30 (see FIG. 3I).

7. 봉지부(40) 형성 단계로서, 상기 반도체칩(1), 도전성와이어(30) 및 수동소자(60) 등을 통상적인 에폭시몰딩컴파운드와 같은 봉지재로 봉지함으로써, 일정형태의 봉지부(40)를 형성한다.(도3j 참조)7. In the step of forming the encapsulation part 40, the semiconductor chip 1, the conductive wire 30, the passive element 60, etc. are encapsulated with an encapsulant such as a conventional epoxy molding compound, thereby forming a certain encapsulation part ( 40) (see Figure 3J).

8. 도전성볼(50) 융착 단계로서, 상기 제2섭스트레이트(20)의 회로패턴(22) 에 솔더볼과 같은 다수의 도전성볼(50)을 융착함으로써, 차후 마더보드에 실장될 수 있는 형태의 반도체패키지(100)가 되도록 한다.8. The conductive ball 50 is fusion step, by welding a plurality of conductive balls 50, such as solder balls to the circuit pattern 22 of the second substrate 20, the form that can be mounted on the motherboard later The semiconductor package 100 is to be made.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 수동소자가 일정두께를 갖는 제2섭스트레이트의 관통공 내측에 위치됨으로써 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속부재(은충진 에폭시 또는 솔더)와 봉지부와의 접촉면적이 그만큼 줄어든다. 따라서 상기 접속수단과 봉지부와의 계면박리 현상이 최소화되는 효과가 있다.Therefore, according to the semiconductor package and the manufacturing method thereof according to the present invention, the passive member is located inside the through hole of the second substrate having a constant thickness, thereby connecting the passive member to the circuit pattern of the first substrate ( The area of contact between the silver-filled epoxy or solder) and the encapsulation is reduced accordingly. Therefore, there is an effect that the interface peeling phenomenon between the connecting means and the sealing portion is minimized.

또한, 상기 관통공 및 수동소자가 글럽탑으로 밀봉되었을 경우에는, 상기 글럽탑의 주요 구성 요소인 필러(Filler)의 직경이 통상의 봉지재(에폭시몰딩컴파운드)에 포함된 필러의 직경보다 훨씬 작기 때문에, 상기 글럽탑이 수동소자와 제1섭스트레이트 표면 사이에 용이하게 충진되고, 따라서 접속수단이 재용융되더라도 상기 수동소자와 제1섭스트레이트 사이로 흘러들어가는 윅킹(Wicking) 현상, 상기 접속부재가 접착층과 회로패턴 사이로 흘러 들어가는 크립(Creep) 현상 및 상기 제2섭스트레이트와 봉지부 사이로 흘어 들어가는 익스트루션(Extrusion) 현상이 억제되는 효과가 있다.In addition, when the through-hole and the passive element are sealed with the glove top, the diameter of the filler, which is a main component of the glove top, is much smaller than the diameter of the filler included in the normal encapsulant (epoxy molding compound). Therefore, the globtop is easily filled between the passive element and the first substratum surface, and thus, a wicking phenomenon that flows between the passive element and the first substratum even when the connecting means is remelted, the connection member is bonded to the adhesive layer. The creep phenomenon flowing between the circuit pattern and the circuit pattern and the extrusion phenomenon flowing between the second substrate and the encapsulation portion are suppressed.

물론, 상기와 같은 글럽탑의 이용으로 접속수단의 기포 또는 가스 등이 발생 되지 않아 결국 봉지부의 크랙도 억제되는 효과가 있다.Of course, the use of such a glove top does not generate bubbles or gases of the connecting means, so that there is an effect that the crack of the encapsulation part is also suppressed.

더불어, 상기 수동소자를 제1섭스트레이트의 회로패턴에 접속시키는 접속부재가 은충진 에폭시일 경우에는 고온의 환경에서도 그 은충진 에폭시가 융용되지 않음으로써, 윅킹, 크립 및 익스트루션 현상이 모두 원천적으로 억제되는 효과가 있다.In addition, when the connection member for connecting the passive element to the circuit pattern of the first substrate is silver filled epoxy, the silver filled epoxy is not melted even in a high temperature environment, and thus all of the wicking, creep and extrusion phenomena are inherent. There is an effect that is suppressed.

Claims (5)

열경화성 수지층을 중심으로 상,하면에 다수의 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성비아로 연결된 대략 판상의 제1섭스트레이트와;A plurality of circuit patterns are formed on upper and lower surfaces of the thermosetting resin layer, and the upper and lower circuit patterns comprise a substantially plate-shaped first substrate connected by conductive vias; 상기 제1섭스트레이트의 상,하면에 가요성 테이프가 접착층에 의해 각각 접착되며, 상기 테이프의 표면에는 다수의 회로패턴이 형성되어 있고, 상기 회로패턴은 도전성비아를 통해 상기 제1섭스트레이트의 회로패턴에 연결된 동시에, 상기 테이프에는 다수의 관통공이 형성된 제2섭스트레이트와;A flexible tape is attached to the upper and lower surfaces of the first substrate by an adhesive layer, and a plurality of circuit patterns are formed on the surface of the tape, and the circuit patterns of the first substrate are formed through conductive vias. A second substrate having a plurality of through holes formed in the tape and connected to a pattern; 상기 제2섭스트레이트의 상면 중앙에 접착층에 의해 접착되며, 상면에는 다수의 입출력패드가 형성된 반도체칩과;A semiconductor chip bonded to the center of the upper surface of the second substrate by an adhesive layer and having a plurality of input / output pads formed on the upper surface; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 상호 전기적으로 접속하는 다수의 도전성와이어와;A plurality of conductive wires electrically connecting the input / output pad of the semiconductor chip and the circuit pattern of the second substrate; 상기 제2섭스트레이트의 관통공을 통하여 그 하부에 위치된 제1섭스트레이트의 회로패턴에 접속수단으로 접속된 다수의 수동소자와;A plurality of passive elements connected as connection means to circuit patterns of the first substrate located below the through holes of the second substrate; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와;An encapsulation part encapsulated with an encapsulant to protect the semiconductor chip, the conductive wire, the passive element, and the like from an external environment; 상기 제2섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.A semiconductor package comprising a plurality of conductive balls fused to the circuit pattern of the second substrate. 제1항에 있어서, 상기 제2섭스트레이트의 관통부 및 수동소자는 글럽탑(Glob Top)으로 밀봉된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 1, wherein the penetrating portion and the passive element of the second substrate are sealed with a glove top. 제1항에 있어서, 상기 접속수단은 은충진 에폭시 또는 솔더 페이스트중 어느 하나 인 것을 특징으로 하는 반도체패키지.The semiconductor package according to claim 1, wherein the connection means is any one of silver filled epoxy or solder paste. 상,하면에 도전성박막이 형성된 열경화성 수지층에 다수의 도전성비아 및 회로패턴을 형성하여 대략 판상의 제1섭스트레이트를 제공하는 단계와;Forming a plurality of conductive vias and circuit patterns on a thermosetting resin layer having conductive thin films formed on upper and lower surfaces thereof to provide a substantially plate-shaped first substrate; 가요성 테이프를 중심으로 하면에 접착층을 접착하고, 다수의 수동소자용 관통공 및 비아를 형성한 제2섭스트레이트를 구비하고, 이를 상기 제1섭스트레이트의 상,하면에 접착하는 단계와;Adhering an adhesive layer to a lower surface of the flexible tape and having a second substrate having a plurality of through holes and vias for passive devices, and bonding the adhesive layers to upper and lower surfaces of the first substrate; 상기 제2섭스트레이트에 다수의 도전성비아 및 회로패턴을 형성하는 단계와;Forming a plurality of conductive vias and circuit patterns on the second substrate; 상기 제2섭스트레이트의 관통공을 통해 노출된 제1섭스트레이트의 회로패턴에 접속수단을 이용하여 수동소자를 접속하는 단계와;Connecting a passive element to the circuit pattern of the first substrate through the through hole of the second substrate using a connecting means; 상기 제2섭스트레이트의 상면 중앙에, 상면에 다수의 입출력패드가 형성된 반도체칩을 부착하는 단계와;Attaching a semiconductor chip having a plurality of input / output pads formed on a top surface of the second substrate; 상기 반도체칩의 입출력패드와 상기 제2섭스트레이트의 회로패턴을 도전성와이어로 상호 접속하는 단계와;Interconnecting the input / output pad of the semiconductor chip and the circuit pattern of the second substrate with conductive wires; 상기 반도체칩, 도전성와이어 및 수동소자 등을 외부 환경으로부터 보호하기 위해 봉지재로 봉지하여 일정형태의 봉지부를 형성하는 단계와;Encapsulating the semiconductor chip, the conductive wire, the passive element, and the like with an encapsulant to form an encapsulation portion having a predetermined shape; 상기 제2섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포 함하여 이루어진 반도체패키지의 제조 방법.A method of manufacturing a semiconductor package comprising the step of fusion bonding a plurality of conductive balls to the circuit pattern of the second substrate. 제4항에 있어서, 상기 수동소자 접속 단계후에는 상기 제2섭스트레이트의 관통공 및 수동소자 표면을 글럽탑으로 감싸는 단계가 더 포함된 것을 특징으로 하는 반도체패키지의 제조 방법.5. The method of claim 4, further comprising wrapping a through hole of the second substrate and a surface of the passive element with a glove top after the passive element connection step.
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722728A (en) * 1993-07-06 1995-01-24 Ibiden Co Ltd Substrate for mounting electronic component
JPH11145180A (en) * 1997-11-14 1999-05-28 Matsushita Electric Ind Co Ltd Electronic component and manufacture of the same
JPH11233711A (en) * 1998-02-06 1999-08-27 Hitachi Ltd Semiconductor device and its manufacture
JPH11340387A (en) * 1998-05-29 1999-12-10 Hitachi Ltd Semiconductor device, its mounting method and electronic device
JP2001267473A (en) * 2000-03-17 2001-09-28 Hitachi Ltd Semiconductor device and its manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722728A (en) * 1993-07-06 1995-01-24 Ibiden Co Ltd Substrate for mounting electronic component
JPH11145180A (en) * 1997-11-14 1999-05-28 Matsushita Electric Ind Co Ltd Electronic component and manufacture of the same
JPH11233711A (en) * 1998-02-06 1999-08-27 Hitachi Ltd Semiconductor device and its manufacture
JPH11340387A (en) * 1998-05-29 1999-12-10 Hitachi Ltd Semiconductor device, its mounting method and electronic device
JP2001267473A (en) * 2000-03-17 2001-09-28 Hitachi Ltd Semiconductor device and its manufacturing method

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