KR101858954B1 - Semiconductor package and method of manufacturing the same - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩, 상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임 및 상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 포함한다. 따라서, 커버부재가 반도체 칩을 커버하며, 커버부재는 배선부와 접촉하는 메탈 프레임과 접촉하여 전자파 간섭현상을 줄이는 것이 가능하며, 반도체 패키지의 동작 간 노이즈를 최소화하고 신호 속도를 향상시킬 수 있다.A semiconductor package and a method of manufacturing the same are disclosed. A semiconductor package according to an embodiment of the present invention includes a wiring portion including an insulating layer and a wiring layer, a semiconductor chip mounted on the wiring portion and electrically connected to the wiring layer through a bonding pad, And a cover member that covers the semiconductor chip and the metal frame and contacts the metal frame. Therefore, the cover member covers the semiconductor chip, and the cover member contacts the metal frame in contact with the wiring portion to reduce the electromagnetic wave interference phenomenon, thereby minimizing the noise between the operations of the semiconductor package and improving the signal speed.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Technical Field [0001] The present invention relates to a semiconductor package,

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 패키지 별로 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package and a manufacturing method thereof capable of reducing the electromagnetic wave interference phenomenon for each semiconductor package.

최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.In recent semiconductor devices, as the chip size is reduced and the number of input / output terminals is increased due to miniaturization of process technology and diversification of functions, the pitch of electrode pads is getting smaller and more various functions are being fused, A system-level packaging technology is being developed. System-level packaging technology is also being transformed into a three-dimensional stacking technique that can maintain a short signal distance to minimize signal-to-noise and minimize signal-to-noise.

최근 전자 부품의 동작 속도가 빨라지고 다양한 기능이 덧붙여지면서 부품 간 전자파 간섭현상(Electro Magnetic Interference; EMI)을 줄이는 것이 주요 화두로 떠오르고 있다. 기존에는 인쇄회로기판(PCB)과 커넥터에 EMI 차폐 공정을 적용했으나, 개별 패키지에 EMI 차폐를 하는 것에 비해 차폐 성능이 떨어지고, 전체 시스템의 크기가 커지는 제약에 따라 최근 핵심 칩에 직접 EMI 차폐 기술을 적용하는 방향으로 변화하고 있다.Recently, as the operation speed of electronic parts has been increased and various functions have been added, reducing electromagnetic interference (EMI) between parts has become a main topic. In the past, EMI shielding was applied to printed circuit boards (PCBs) and connectors. However, shielding performance deteriorates compared to EMI shielding in individual packages, and EMI shielding technology It is changing in the direction to apply.

종래의 팬아웃 패키지의 경우, 반도체 칩이 PCB 기판 위에 접착제를 이용하여 부착되고 와이어 본딩을 통하여 PCB 기판과 전기적으로 연결되고, EMC 몰딩을 통하여 반도체 칩, 와이어 본딩이 보호되고, 패키지 전면과 측면에 EMI 차폐막을 형성하는 구조를 갖는다. 이때 EMI 차폐를 위한 물질의 증착시, 패키지 측면의 단차 피복(step coverage)가 좋지 않아 차폐막과 반도체 칩 하부의 배선층과의 접촉 면적이 감소하거나, 오픈되어 EMI 차폐 성능이 현저히 낮아지게 된다. 또한, 와이어 본딩 및 PCB 기판으로 인한 최종 패키지 두께가 두꺼워질 뿐만 아니라, 와이어의 루프 길이가 길어짐에 따른 전기적 성능이 저하되는 단점이 있다.In the conventional fan-out package, the semiconductor chip is attached to the PCB substrate using an adhesive, electrically connected to the PCB substrate through wire bonding, the semiconductor chip and the wire bonding are protected through the EMC molding, EMI shielding film. At this time, when the material for the EMI shielding is deposited, the step coverage of the side surface of the package is not good, so that the contact area between the shielding film and the wiring layer under the semiconductor chip is decreased or the EMI shielding performance is significantly lowered. In addition, not only the final package thickness due to the wire bonding and the PCB substrate is thickened but also the electrical performance is deteriorated as the loop length of the wire becomes longer.

예를 들어, 특허문헌1에는 기판에 다수의 칩을 탑재하고 본딩와이어 등으로 기판과 칩을 전기적으로 연결하는 실장공정, 칩 둘레에 에폭시 등으로 몰딩부를 형성하는 몰딩공정, 기판은 남겨두고 각 칩을 둘러싸는 몰딩부를 절단기로 절단하는 1차 절단공정, 스터터링을 통해 몰딩부의 상면과 측면에 도전성 물질의 차폐막을 형성하는 스퍼터링 공정, 기판을 절단하여 개별 패키지로 분리하는 2차 절단공정 등의 과정을 포함하는 스퍼터링으로 차폐막을 형성하는 방법에 관하여 개시하고 있다. 다만, 특허문헌1에 따른 차폐막을 형성하는 방법은 스퍼터링 후에 기판을 절단하기 때문에 기판의 측면 일부에는 차폐막이 형성되지 않으며, 따라서 기판의 측면까지 차폐막을 형성하기 위한 추가 공정을 수행해야 하는 문제점이 있다.For example, Patent Document 1 discloses a chip mounting process in which a plurality of chips are mounted on a substrate and electrically connected to the chip by a bonding wire, a molding process for forming a molding portion by epoxy or the like around the chip, A sputtering step of forming a shielding film of a conductive material on the upper and side surfaces of the molding part through stuttering, a second cutting step of cutting the substrate into individual packages, and the like Discloses a method for forming a shielding film by sputtering. However, in the method of forming the shielding film according to Patent Document 1, since the substrate is cut after the sputtering, a shielding film is not formed on a part of the side surface of the substrate, and thus a further process for forming a shielding film to the side of the substrate must be performed .

한국등록특허 제10-0877551호(2009.01.07 공고)Korean Patent No. 10-0877551 (published on Jan. 7, 2009)

본 발명의 실시예는 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지를 제공하고자 한다.An embodiment of the present invention is to provide a semiconductor package capable of reducing electromagnetic interference phenomenon.

또한, 이러한 반도체 패키지를 제조하는 방법을 제공하고자 한다.It is also intended to provide a method of manufacturing such a semiconductor package.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩, 상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임 및 상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a wiring part including an insulating layer and a wiring layer; a semiconductor chip mounted on the wiring part, electrically connected to the wiring layer through a bonding pad; And a cover member which covers the semiconductor chip and the metal frame and is in contact with the metal frame, the metal frame being in contact with the wiring layer.

또한, 본 발명의 일 실시예에 따르면, 상기 배선부는, 상기 반도체 칩의 상기 본딩 패드와 접속되는 재배선층, 상기 반도체 칩과 상기 재배선층 사이에 배치된 제1 절연층, 상기 재배선층과 접속되는 범프 하부 금속층 및 상기 재배선층 및 상기 범프 하부 금속층 사이에 배치된 제2 절연층을 포함할 수 있다.According to an embodiment of the present invention, the wiring portion may include: a re-wiring layer connected to the bonding pad of the semiconductor chip; a first insulating layer disposed between the semiconductor chip and the re-wiring layer; A bump lower metal layer, and a second insulating layer disposed between the redistribution layer and the bump lower metal layer.

또한, 본 발명의 일 실시예에 따르면, 상기 범프 하부 금속층과 접속되는 외부 연결단자를 더 포함할 수 있다.In addition, according to an embodiment of the present invention, an external connection terminal connected to the bump lower metal layer may be further included.

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 배선부 상에 배치되어 내부에 수용부를 가지며, 상기 반도체 칩은 상기 수용부 내에 실장될 수 있다.According to an embodiment of the present invention, the metal frame is disposed on the wiring portion and has a receiving portion therein, and the semiconductor chip can be mounted in the receiving portion.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩 및 상기 메탈 프레임을 밀봉하는 봉지재를 더 포함할 수 있다.According to an embodiment of the present invention, the semiconductor chip and the metal frame may be sealed.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재 및 상기 메탈 프레임의 상면은 서로 동일한 평면으로 마련될 수 있다.According to an embodiment of the present invention, the sealing material and the upper surface of the metal frame may be provided on the same plane.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 반도체 칩의 상면 및 측면을 커버할 수 있다.According to an embodiment of the present invention, the sealing material may cover the upper surface and the side surface of the semiconductor chip.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 봉지재 및 상기 메탈 프레임을 커버할 수 있다.According to an embodiment of the present invention, the cover member may cover the encapsulant and the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임의 상면과 접촉할 수 있다.According to an embodiment of the present invention, the cover member may be in contact with the upper surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 메탈 프레임의 양 측면을 커버할 수 있다.According to an embodiment of the present invention, the sealing material may cover both sides of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩 및 상기 메탈 프레임의 상면은 서로 동일한 평면으로 마련될 수 있다.According to an embodiment of the present invention, the upper surfaces of the semiconductor chip and the metal frame may be formed in the same plane.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 반도체 칩의 측면 및 상기 메탈 프레임의 측면을 커버할 수 있다.According to an embodiment of the present invention, the sealing material may cover the side surface of the semiconductor chip and the side surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 메탈 프레임의 측면의 일부를 노출할 수 있다.According to an embodiment of the present invention, the sealing material may expose a part of a side surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 노출된 상기 메탈 프레임의 측면의 일부는 상기 커버부재와 접촉할 수 있다.Further, according to an embodiment of the present invention, a part of the side surface of the exposed metal frame may be in contact with the cover member.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다.Also, according to an embodiment of the present invention, the cover member may be a shielding film capable of shielding EMI (Electro Magnetic Interference).

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include a conductive material including at least one selected from the group consisting of metals and ceramics.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include any one or more selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti)

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계, 상기 수용부 내에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계, 상기 반도체 칩 상에 상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계 및 상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including: forming a metal frame having a housing portion on a carrier substrate; mounting a semiconductor chip including a bonding pad on the housing portion, Forming a wiring part including a wiring layer and an insulating layer on the semiconductor chip, the wiring layer being connected to the bonding pad, and forming a cover member covering the semiconductor chip and the metal frame, the cover member being in contact with the metal frame .

또한, 본 발명의 일 실시예에 따르면, 상기 배선부를 형성하는 단계는, 상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출하는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 상기 본딩 패드와 접속되는 재배선층을 형성하는 단계, 상기 재배선층 상에 상기 재배선층의 일부를 노출하는 제2 절연층을 형성하는 단계 및 상기 제2 절연층 상에 상기 재배선층과 접속되는 범프 하부 금속층을 형성하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the step of forming the wiring portion may include the steps of: forming a first insulating layer on the one surface of the semiconductor chip on which the bonding pad is disposed, the first insulating layer exposing the bonding pad; A step of forming a re-wiring layer connected to the bonding pad on the layer, a step of forming a second insulating layer exposing a part of the re-wiring layer on the re-wiring layer, To form a bump underlying metal layer.

또한, 본 발명의 일 실시예에 따르면, 상기 범프 하부 금속층과 접속되는 외부 연결단자를 형성하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the method may further include forming an external connection terminal connected to the bump lower metal layer.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩을 실장한 이후에, 봉지재를 밀봉하는 단계를 포함할 수 있다.Further, according to an embodiment of the present invention, after the semiconductor chip is mounted, sealing the sealing material may be included.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 반도체 칩 및 상기 메탈 프레임을 커버하도록 밀봉될 수 있다.Further, according to an embodiment of the present invention, the sealing material may be sealed to cover the semiconductor chip and the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재 상면의 일부를 제거하여 상기 메탈 프레임을 노출시키는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the step of exposing the metal frame by removing a part of the top surface of the encapsulant may be further included.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재 및 상기 메탈 프레임의 상면은 서로 동일한 평면으로 마련될 수 있다.According to an embodiment of the present invention, the sealing material and the upper surface of the metal frame may be provided on the same plane.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재의 상면의 일부를 제거하여 상기 반도체 칩 및 상기 메탈 프레임을 노출시키는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a step of exposing the semiconductor chip and the metal frame by removing a part of the upper surface of the encapsulation material may be further included.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩 및 상기 메탈 프레임은 서로 동일한 평면으로 마련될 수 있다.According to an embodiment of the present invention, the semiconductor chip and the metal frame may be provided on the same plane.

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 연장된 상기 메탈 프레임의 측면과 상기 커버부재가 접촉할 수 있다.According to an embodiment of the present invention, the metal frame may contact the side surface of the extended metal frame and the cover member.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩을 실장한 이후에, 상기 반도체 칩 상에 봉지재를 밀봉하는 단계를 포함할 수 있다.According to an embodiment of the present invention, after the semiconductor chip is mounted, sealing the sealing material on the semiconductor chip may be included.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 반도체 칩 및 상기 메탈 프레임을 커버하도록 밀봉될 수 있다.Further, according to an embodiment of the present invention, the sealing material may be sealed to cover the semiconductor chip and the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 메탈 프레임의 측면의 일부를 노출할 수 있다.According to an embodiment of the present invention, the sealing material may expose a part of a side surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 봉지재 및 상기 메탈 프레임을 커버하며, 상기 커버부재는 노출된 상기 메탈 프레임의 측면의 일부와 접촉할 수 있다.According to an embodiment of the present invention, the cover member covers the encapsulant and the metal frame, and the cover member can contact a part of a side surface of the exposed metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐 물질을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include a shielding material capable of shielding EMI (Electro Magnetic Interference).

또한, 본 발명의 일 실시예에 따르면, 상기 차폐 물질을 이용하여 필름 라미네이팅(film laminating), 페이스트 프린팅(paste printing), 스프레이 코팅(spray coating), 스퍼터링(sputtering) 및 플레이팅(plating)으로 이루어진 그룹에서 선택되는 어느 하나 이상의 공정을 통하여 상기 커버부재를 형성할 수 있다.According to an embodiment of the present invention, the shielding material may be formed by film laminating, paste printing, spray coating, sputtering, and plating. The cover member can be formed through at least one process selected from the group.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include a conductive material including at least one selected from the group consisting of metals and ceramics.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include any one or more selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti)

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계, 상기 수용부 내에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계, 상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 형성하는 단계 및 상기 반도체 칩 상에 상기 본딩 패드 및 상기 메탈 프레임과 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including: forming a metal frame having a housing portion on a carrier substrate; mounting a semiconductor chip including a bonding pad on the housing portion, Forming a cover member covering the semiconductor chip and the metal frame, the cover member being in contact with the metal frame, and a wiring layer including the wiring layer and the insulating layer connected to the bonding pad and the metal frame on the semiconductor chip, And forming a part.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재를 형성하기 전에, 상기 반도체 칩 상에 봉지재를 밀봉하는 단계를 더 포함할 수 있다.Further, according to an embodiment of the present invention, before forming the cover member, sealing the sealing material on the semiconductor chip may further include sealing the semiconductor chip.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재는 상기 반도체 칩 및 상기 메탈 프레임을 커버하도록 밀봉될 수 있다.Further, according to an embodiment of the present invention, the sealing material may be sealed to cover the semiconductor chip and the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 봉지재 상면의 일부를 제거하여 상기 메탈 프레임을 노출시키는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the step of exposing the metal frame by removing a part of the top surface of the encapsulant may be further included.

본 발명의 실시예에 따른 반도체 패키지에 따르면, 반도체 패키지의 측면에 배치된 메탈 프레임이 반도체 패키지 상면의 커버부재와 반도체 칩 하부에 형성된 배선부와 접촉하여 전자파 간섭현상을 줄이는 것이 가능하며, 반도체 패키지의 동작 간 노이즈를 최소화하고 신호 속도를 향상시킬 수 있다.According to the semiconductor package according to the embodiment of the present invention, the metal frame disposed on the side surface of the semiconductor package can contact the cover member on the upper surface of the semiconductor package and the wiring portion formed under the semiconductor chip to reduce the electromagnetic wave interference phenomenon, Thereby minimizing the noise between operations and improving the signal speed.

또한, 반도체 패키지의 측면의 스텝 커버리지(step coverage)를 고려할 필요가 없이 차폐 성능을 유지할 수 있어, 커버부재를 형성하는 공정이 용이하다.Further, the shielding performance can be maintained without considering the step coverage of the side surface of the semiconductor package, and the process of forming the cover member is easy.

또한, 반도체 패키지의 제조를 반도체 패키지 레벨이 아닌 패널 레벨에서 커버부재를 형성함으로써 패키지 레벨 공정 대비 제조 공정이 단순해지고 공정 비용을 감소시킬 수 있다.Also, by forming the cover member at the panel level rather than at the semiconductor package level, the manufacturing process can be simplified and the process cost can be reduced compared to the package level process.

또한, 반도체 칩과 PCB 기판의 전기적 연결을 위한 본딩 와이어를 사용하지 않아, 전체 반도체 패키지 두께를 감소시킬 수 있으며, 전기 신호의 전달 속도를 향상시킬 수 있다.Further, since the bonding wire for electrically connecting the semiconductor chip and the PCB substrate is not used, the thickness of the entire semiconductor package can be reduced, and the speed of transmission of the electric signal can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1의 반도체 패키지를 I-I' 라인을 따라 절단한 단면도이다.
도 3은 도 1의 반도체 패키지를 I-I' 라인을 따라 절단한 단면도이다.
도 4 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 19는 도 18의 반도체 패키지를 II-II' 라인을 따라 절단한 단면도이다.
도 20은 도 18의 반도체 패키지를 II-II' 라인을 따라 절단한 단면도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 22는 도 21의 반도체 패키지를 III-III' 라인을 따라 절단한 단면도이다.
도 23은 도 21의 반도체 패키지를 III-III' 라인을 따라 절단한 단면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line II '. FIG.
3 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line II '.
4 to 16 are cross-sectional views for explaining a method of manufacturing a semiconductor package according to an embodiment of the present invention.
17 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
18 is a plan view for explaining a semiconductor package according to an embodiment of the present invention.
FIG. 19 is a cross-sectional view of the semiconductor package of FIG. 18 taken along line II-II '. FIG.
20 is a cross-sectional view of the semiconductor package of FIG. 18 taken along line II-II '.
21 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 22 is a cross-sectional view of the semiconductor package of FIG. 21 taken along line III-III '. FIG.
23 is a cross-sectional view of the semiconductor package of FIG. 21 taken along line III-III '.

이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the embodiments described below are provided only to illustrate the present invention and are not intended to limit the scope of the present invention. The present invention may be embodied in other embodiments. In order to clearly explain the present invention, parts not related to the description are omitted from the drawings, and the width, length, thickness, etc. of the components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification. In addition, the following terms "and / or" include any one of the listed items and any combination of one or more of them.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 도 1의 반도체 패키지를 I-I' 라인을 따라 절단한 단면도이다. 도 3은 도 1의 반도체 패키지를 I-I' 라인을 따라 절단한 단면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line I-I '. 3 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line I-I '.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 칩(10), 배선부(20), 메탈 프레임(30), 커버부재(40), 봉지재(50) 및 외부 연결단자(60)를 포함한다.1 to 3, a semiconductor package 100 according to an embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a metal frame 30, a cover member 40, 50 and an external connection terminal 60. [

상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다.The wiring portion 20 includes insulating layers 21 and 23 and wiring layers 22 and 24.

상기 반도체 칩(10)은, 상기 배선부(20) 상에 실장되고, 상기 배선층(22)과 본딩 패드(11)를 통하여 전기적으로 연결된다.The semiconductor chip 10 is mounted on the wiring part 20 and is electrically connected to the wiring layer 22 through a bonding pad 11.

예를 들어, 상기 반도체 칩(10)은 집적 회로(Die 또는 IC: Integrated Circuit) 일 수 있다. 또는, 상기 반도체 칩(110)은 메모리 칩이거나 로직 칩일 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 예를 들어, 상기 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.For example, the semiconductor chip 10 may be an integrated circuit (Die or IC: Integrated Circuit). Alternatively, the semiconductor chip 110 may be a memory chip or a logic chip. For example, the memory chip may include DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. . For example, the logic chip may be a controller that controls memory chips.

도시되지는 않았으나, 하나의 패키지 안에 둘 이상의 반도체 칩(미도시)이 마련될 수 있다. 복수의 반도체 칩은 서로 같은 종류의 것일 수도, 또는 서로 다른 종류의 것일 수도 있다. 예를 들어, 복수의 반도체 칩이 다른 종류의 것으로 마련되되 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP) 일 수 있다. 예를 들어, 하나의 반도체 칩은 직접 회로이고, 다른 반도체 칩은 능동소자 또는 수동소자 일 수 있다.Although not shown, two or more semiconductor chips (not shown) may be provided in one package. The plurality of semiconductor chips may be of the same kind or may be of different kinds. For example, the package may be a system in package (SiP), which is a system in which a plurality of semiconductor chips are provided in different types but are electrically connected to each other and operated as a single system. For example, one semiconductor chip may be a direct circuit, and the other semiconductor chip may be an active device or a passive device.

도시되지는 않았으나, 반도체 칩(10)은 회로가 형성되는 활성영역을 포함하는 활성면, 그리고 활성면의 반대면인 비활성면을 가질 수 있다.Although not shown, the semiconductor chip 10 may have an active surface including an active area in which a circuit is formed, and an inactive surface opposite to the active surface.

활성면에는 외부와 신호를 교환하기 위한 본딩 패드(11)가 형성될 수 있다. 이 경우 상기 본딩 패드(11)는 상기 반도체 칩(10)과 일체로 형성되며, 본딩 패드(11)와 활성면은 동일 평면으로 마련될 수 있다.A bonding pad 11 for exchanging signals with the outside may be formed on the active surface. In this case, the bonding pad 11 is formed integrally with the semiconductor chip 10, and the bonding pad 11 and the active surface may be formed in the same plane.

이와 달리, 반도체 칩과 일체로 형성되는 본딩 패드가 아닌 반도체 칩(10)의 일면에 부착되는 범프일 수 있다. 예를 들어, 범프는 구리 필러 범프(Cu pillar bump) 또는 솔더 범프(Solder bump) 일 수 있다.Alternatively, the bump may be a bump attached to one surface of the semiconductor chip 10 rather than a bonding pad formed integrally with the semiconductor chip. For example, the bump may be a copper pillar bump or a solder bump.

상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다. 상기 배선부(20)는 반도체 칩(10)과 후술하는 외부 연결단자(30)를 서로 전기적으로 연결할 수 있다.The wiring portion 20 includes insulating layers 21 and 23 and wiring layers 22 and 24. The wiring part 20 can electrically connect the semiconductor chip 10 and an external connection terminal 30 to be described later.

예를 들어, 상기 배선부(20)는, 제1 절연층(21), 재배선층(22), 제2 절연층(23) 및 범프 하부 금속층(24)을 포함할 수 있다.For example, the wiring portion 20 may include a first insulating layer 21, a re-wiring layer 22, a second insulating layer 23, and a bump lower metal layer 24.

예를 들어, 상기 제1 절연층(21)은 상기 반도체 칩(10)과 상기 재배선층(22) 사이에 배치될 수 있다. 상기 재배선층(22)은 상기 반도체 칩(10)의 상기 본딩 패드(11)와 접속될 수 있다. 상기 제2 절연층(23)은 상기 재배선층(22) 및 상기 범프 하부 금속층(24) 사이에 배치될 수 있다. 상기 범프 하부 금속층(24)은 상기 재배선층(22)과 접속될 수 있다.For example, the first insulating layer 21 may be disposed between the semiconductor chip 10 and the redistribution layer 22. The re-distribution layer 22 may be connected to the bonding pad 11 of the semiconductor chip 10. The second insulating layer 23 may be disposed between the redistribution layer 22 and the bump lower metal layer 24. The bump lower metal layer 24 may be connected to the redistribution layer 22.

상기 배선부(20)는 금속 배선의 재배치 공정으로 형성할 수 있다. 예를 들어, 본딩 패드(11)가 형성된 반도체 웨이퍼의 일면, 즉 활성면에 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선을 형성할 수 있다.The wiring part 20 can be formed by a metal wiring rearrangement step. For example, metal wirings having a fine pattern can be formed on one surface of a semiconductor wafer on which the bonding pads 11 are formed, that is, active surfaces, by using a photoresist process and a plating process.

배선부(20)는 절연층(21, 23), 재배선층(22) 및 범프 하부 금속층(24)을 포함할 수 있다.The wiring portion 20 may include insulating layers 21 and 23, a re-wiring layer 22, and a bump lower metal layer 24.

상기 재배선층(22) 및 상기 범프 하부 금속층(24)은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.The re-distribution layer 22 and the bump lower metal layer 24 comprise a conductive material and may include, for example, a metal, for example, copper (Cu), aluminum (Al) can do.

상기 제1 절연층(21) 및 상기 제2 절연층(23)은 유기 또는 무기 절연 물질을 포함할 수 있다. 상기 제1 절연층(21) 및 상기 제2 절연층(23)은, 예를 들어, 에폭시 수지 등의 유기 절연 물질을 포함할 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다.The first insulating layer 21 and the second insulating layer 23 may include an organic or inorganic insulating material. The first insulating layer 21 and the second insulating layer 23 may include an organic insulating material such as an epoxy resin and may be formed of a material such as silicon oxide (SiOx), silicon nitride (SiNx) Insulating material.

또한, 상기 재배선층(22)은 상기 반도체 칩(10)의 상기 본딩 패드(11)에 접속되고, 상기 범프 하부 금속층(24)은 재배선층(22)에 연결되고, 상기 외부 연결단자(30)에 접속될 수 있다. 그리고 상기 재배선층(22) 및 상기 범프 하부 금속층(24)은 상기 제1 절연층(21) 및 상기 제2 절연층(23) 상에 각각 금속 패터닝(metal patterning) 공법으로 형성될 수 있다.The rewiring layer 22 is connected to the bonding pad 11 of the semiconductor chip 10 and the bump lower metal layer 24 is connected to the rewiring layer 22. The rewiring layer 22 is connected to the external connection terminal 30, Lt; / RTI > The redistribution layer 22 and the bump lower metal layer 24 may be formed on the first insulation layer 21 and the second insulation layer 23 by a metal patterning technique.

또한, 상기 제1 절연층(21) 및 상기 제2 절연층(23)은 절연 코팅(Dielectric coating)으로 형성될 수 있다.The first insulating layer 21 and the second insulating layer 23 may be formed of a dielectric coating.

상기 배선부(20)는 상기 반도체 칩(10)을 재배선하여 회로를 형성할 수 있다. 즉, 상기 반도체 칩(10)이 상기 배선부(20)에 의해 재배선됨으로서 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다. 따라서 반도체 칩(10)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.The wiring part 20 can rewire the semiconductor chip 10 to form a circuit. That is, since the semiconductor chip 10 is rewired by the wiring portion 20, the semiconductor package 100 may have a fan-out structure. Therefore, the input / output terminals of the semiconductor chip 10 can be miniaturized and the number of input / output terminals can be increased.

상기 메탈 프레임(30)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다.The metal frame 30 is spaced apart from the semiconductor chip 10 and disposed on the wiring portion 20 and contacts the wiring layer 22. [

상기 메탈 프레임(30)은 상기 배선부(20) 상에 배치되어 내부에 수용부를 가진다. 이에 따라, 상기 반도체 칩(10)은 상기 수용부 내에 실장될 수 있다.The metal frame 30 is disposed on the wiring part 20 and has a receiving part therein. Accordingly, the semiconductor chip 10 can be mounted in the accommodating portion.

상기 메탈 프레임(30)은 도전성 물질을 포함한다. 예를 들어, 상기 메탈 프레임(30)은 금속을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다. 예를 들어, 상기 메탈 프레임(30)은 상기 반도체 칩(10)과 서로 동일한 두께로 형성될 수 있으며, 상기 메탈 프레임(30)이 상기 반도체 칩(10) 보다 큰 두께로 형성될 수 있다.The metal frame 30 includes a conductive material. For example, the metal frame 30 may include a metal, for example, copper (Cu), aluminum (Al), or an alloy thereof. For example, the metal frame 30 may be formed to have the same thickness as the semiconductor chip 10, and the metal frame 30 may be formed to have a thickness larger than that of the semiconductor chip 10.

상기 메탈 프레임(30)은 상기 반도체 칩(10)의 측면에 인접하여 배치됨으로써, 반도체 패키지(100) 자체의 강성을 증가시켜 줄 수 있다. 상기 반도체 패키지(100)에 외부 충격이 가하여지더라도 상기 메탈 프레임(30)이 1차적으로 충격을 흡수 및 분산하여 상기 반도체 칩(10)에 가하여지는 충격을 감소시킬 수 있어, 결과적으로, 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.The metal frame 30 is disposed adjacent to the side surface of the semiconductor chip 10, thereby increasing the rigidity of the semiconductor package 100 itself. Even when an external impact is applied to the semiconductor package 100, the metal frame 30 primarily absorbs and disperses the impact, thereby reducing the impact applied to the semiconductor chip 10. As a result, The reliability of the package 100 can be improved.

상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버하며, 상기 메탈 프레임(30)과 접촉한다.The cover member 40 covers the semiconductor chip 10 and the metal frame 30 and contacts the metal frame 30.

상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 외부로부터 보호하도록 마련될 수 있다.The cover member 40 may be provided to protect the semiconductor chip 10 and the metal frame 30 from the outside.

상기 커버부재(40)는 상기 반도체 칩(10)의 두께에 비해 얇은 막으로 마련됨으로써 상기 반도체 패키지(100)의 슬림화가 가능하다.The cover member 40 is thinner than the semiconductor chip 10 so that the semiconductor package 100 can be made slim.

상기 커버부재(40)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다.The cover member 40 may be a shielding film capable of shielding EMI (Electro Magnetic Interference).

예를 들어, 상기 커버부재(40)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로, 상기 커버부재(40)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.For example, the cover member 40 may include a conductive material including at least one selected from the group consisting of metals and ceramics. Specifically, the cover member 40 may include copper (Cu), gold (Au), silver (Ag), and titanium (Ti).

또한, 도면에는 한 층의 커버부재(40)가 반도체 칩(10)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부재(40)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.Although one cover member 40 seals the semiconductor chip 10 in the figure, the cover member 40 can be formed by continuously coating two or more members having different functions have. For example, after coating with an EMI shielding material, it can be coated again with a high strength material.

상기 봉지재(50)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 밀봉한다.The encapsulation material 50 seals the semiconductor chip 10 and the metal frame 30.

상기 봉지재(50)는 반도체 칩(10), 배선부(20) 및 메탈 프레임(30)을 일체화하도록 몰딩될 수 있다. 상기 봉지재(50)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.The encapsulation material 50 may be molded to integrate the semiconductor chip 10, the wiring portion 20, and the metal frame 30 together. The encapsulant 50 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant.

상기 봉지재(50)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 예를 들어, 상기 봉지재(50)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 상기 봉지재(50) 내부의 가스 등을 제거할 수 있다. 상기 봉지재(50)가 경화되면서 반도체 칩(10)과 배선부(20)는 일체화되어 하나의 구조체를 이룬다.The encapsulant 50 may be injected in a fluid state and then cured in a high temperature environment. For example, it may include a process of heating and pressing the encapsulation material 50, and a gas or the like in the encapsulation material 50 may be removed by adding a vacuum process. As the encapsulation material 50 is cured, the semiconductor chip 10 and the wiring part 20 are integrated to form a single structure.

상기 봉지재(50)가 밀봉된 이후에 반도체 패키지(100)는 단면이 직사각형 형상으로 마련될 수 있다.After the encapsulation material 50 is sealed, the semiconductor package 100 may have a rectangular cross-section.

예를 들어, 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100-1)는 상기 봉지재(50) 및 상기 메탈 프레임(30)의 상면은 서로 동일한 평면으로 마련될 수 있다.For example, referring to FIG. 2, in the semiconductor package 100-1 according to the embodiment of the present invention, the sealing material 50 and the upper surface of the metal frame 30 may be provided on the same plane .

따라서, 상기 메탈 프레임(30) 및 상기 봉지재(50) 상에 형성되는 상기 커버부재(40)가 상기 반도체 패키지(100-1) 전면에 걸쳐 균일하게 형성될 수 있다.Therefore, the metal frame 30 and the cover member 40 formed on the encapsulation material 50 can be uniformly formed over the entire surface of the semiconductor package 100-1.

상기 봉지재(50)는 상기 반도체 칩(10)의 상면 및 측면을 커버하며, 이 경우 상기 봉지재(50)는 상기 반도체 칩(10)의 상면으로부터 전달되는 충격을 흡수하여 상기 반도체 칩(10)을 보호할 수 있다. 이에 상기 커버부재(40)는 상기 봉지재(50) 및 상기 메탈 프레임(30)을 커버할 수 있으며, 상기 커버부재(40)는 상기 메탈 프레임(30)의 상면과 접촉할 수 있다.The encapsulation material 50 covers the upper surface and the side surface of the semiconductor chip 10. In this case, the encapsulation material 50 absorbs impact transmitted from the upper surface of the semiconductor chip 10, ). ≪ / RTI > The cover member 40 may cover the encapsulant 50 and the metal frame 30 and the cover member 40 may contact the upper surface of the metal frame 30.

이와 달리, 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100-2)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)의 상면은 서로 동일한 평면으로 마련될 수 있다.3, the upper surface of the semiconductor chip 10 and the upper surface of the metal frame 30 may be formed to be flush with each other in the semiconductor package 100-2 according to an embodiment of the present invention.

상기 봉지재(50)는 상기 반도체 칩(10)의 측면 및 상기 메탈 프레임(30)의 측면을 커버하며, 이 경우 상기 반도체 칩(10)으로부터 발생하는 열을 효과적으로 외부로 방출할 수 있다. 즉, 다른 실시예에서 반도체 칩 상에 봉지재가 존재하는 경우 커버부재보다 상대적으로 열전도율이 낮은 봉지재에 의하여 반도체 칩의 열이 외부로 방출이 지연될 수 있다. 이에 상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버할 수 있으며, 상기 커버부재(40)는 상기 메탈 프레임(30)의 상면과 접촉할 수 있다.The encapsulant 50 covers the side surface of the semiconductor chip 10 and the side surface of the metal frame 30 and can effectively dissipate the heat generated from the semiconductor chip 10 to the outside. That is, in another embodiment, when the sealing material is present on the semiconductor chip, the heat of the semiconductor chip may be delayed to the outside due to the sealing material having a relatively lower thermal conductivity than the cover material. The cover member 40 may cover the semiconductor chip 10 and the metal frame 30 and the cover member 40 may contact the upper surface of the metal frame 30.

상기 외부 연결단자(60)는 상기 범프 하부 금속층(24)과 접속될 수 있다. 따라서 상기 반도체 칩(10)과 서로 전기적으로 연결되어 전기적 신호의 입출력이 가능하다.The external connection terminal 60 may be connected to the bump lower metal layer 24. Therefore, the semiconductor chip 10 is electrically connected to each other to enable input and output of electrical signals.

상기 외부 연결단자(60)는 상기 배선부(20)와 전기적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지(미도시)에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(60)는 일 측이 상기 범프 하부 금속층(24)에 접속되고, 타 측이 외부에 노출될 수 있다.The external connection terminal 60 is electrically connected to the wiring portion 20 and can be used as a medium for connecting the semiconductor package 100 to an external circuit or another semiconductor package (not shown). For example, one side of the external connection terminal 60 may be connected to the bump lower metal layer 24, and the other side may be exposed to the outside.

도면에는 상기 외부 연결단자(60)의 일 예로 솔더 볼을 도시하였지만, 솔더 범프 등 일 수 있다. 그리고 외부 연결단자(60)는 솔더 이외의 다른 소재로도 마련될 수 있다.Although the solder ball is shown as an example of the external connection terminal 60 in the drawing, it may be a solder bump or the like. The external connection terminal 60 may be made of a material other than solder.

또한, 외부 연결단자(60)의 표면에는 유기물 코팅 또는 금속 도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물 코팅은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속 도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.In addition, the surface of the external connection terminal 60 can be prevented from being oxidized by performing surface treatment such as organic coating or metal plating. For example, the organic coating may be an OSP (Organic Solder Preservation) coating, and the metal plating may be treated with gold (Au), nickel (Ni), lead (Pb), silver (Ag)

도 4 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.4 to 16 are cross-sectional views for explaining a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 캐리어 기판(C) 상에 내부에 수용부를 가지는 메탈 프레임(30)을 형성하는 단계, 상기 수용부 내에 본딩 패드(11)를 포함하는 반도체 칩(10)을 실장하는 단계, 상기 반도체 칩(10) 상에 상기 본딩 패드(11)와 접속하는 배선층(22, 24) 및 절연층(21, 23)을 포함하는 배선부(20)를 형성하는 단계 및 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버하며, 상기 메탈 프레임(30)과 접촉하는 커버부재(40)를 형성하는 단계를 포함한다.1 to 16, a semiconductor package 100 according to an embodiment of the present invention includes a step of forming a metal frame 30 having a housing portion on a carrier substrate C, A step of mounting the semiconductor chip 10 including the bonding pads 11 and wiring layers 22 and 24 and insulating layers 21 and 23 connected to the bonding pads 11 on the semiconductor chip 10 And forming a cover member (40) covering the semiconductor chip (10) and the metal frame (30) and contacting the metal frame (30) .

이하, 도 1 내지 도 3에서 반도체 칩을 설명한 내용과 중복되는 내용은 간략히 하거나 생략하도록 한다.Hereinafter, the contents overlapping with those of the semiconductor chip in FIGS. 1 to 3 will be simplified or omitted.

도 4 내지 도 6을 참조하면, 접착층(A)이 형성된 캐리어 기판(C) 상에 메탈 프레임(30)을 형성한다. 상기 메탈 프레임(30)은 수용부를 가지도록 형성되는데, 상기 수용부 내에 반도체 칩(10)이 실장된다. 예를 들어, 상기 캐리어 기판(C)은 웨이퍼 레벨(wafer level)로 마련될 수 있다.4 to 6, a metal frame 30 is formed on a carrier substrate C on which an adhesive layer A is formed. The metal frame 30 is formed to have a receiving portion, and the semiconductor chip 10 is mounted in the receiving portion. For example, the carrier substrate C may be provided at a wafer level.

도 7을 참조하면, 상기 반도체 칩(10)을 실장한 이후에, 봉지재(50)를 밀봉한다.Referring to FIG. 7, after the semiconductor chip 10 is mounted, the sealing material 50 is sealed.

상기 봉지재(50)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.The encapsulant 50 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant.

상기 봉지재(50)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버하도록 밀봉될 수 있다. 따라서, 상기 봉지재(50)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 일체화할 수 있다.The encapsulation material 50 may be sealed to cover the semiconductor chip 10 and the metal frame 30. Therefore, the encapsulation material 50 can integrate the semiconductor chip 10 and the metal frame 30 together.

도 8을 참조하면, 이후, 상기 봉지재(50) 상면의 일부를 제거하여 상기 메탈 프레임(30)을 노출시킬 수 있다. 상기 봉지재(50)의 상면의 일부는 그라인딩(grinding) 등을 통하여 제거할 수 있다.Referring to FIG. 8, a portion of the upper surface of the sealing material 50 may be removed to expose the metal frame 30. A part of the upper surface of the encapsulation material 50 can be removed by grinding or the like.

이에 따라, 상기 봉지재(50) 및 상기 메탈 프레임(30)의 상면은 서로 동일한 평면으로 마련될 수 있다.Accordingly, the sealing material 50 and the upper surface of the metal frame 30 may be provided on the same plane.

도시하지는 않았으나, 상기 봉지재(50)의 상면의 일부가 제거되어 상기 메탈 프레임(30), 뿐만 아니라, 상기 반도체 칩(10)을 노출시킬 수 있다. 이때, 상기 메탈 프레임(30) 및 상기 반도체 칩(10)은 서로 동일한 두께를 가질 수 있다. 이에 따라, 상기 반도체 칩(10) 및 상기 메탈 프레임(30)은 서로 동일한 평면을 가질 수 있다.A part of the upper surface of the encapsulation material 50 may be removed to expose not only the metal frame 30 but also the semiconductor chip 10. [ At this time, the metal frame 30 and the semiconductor chip 10 may have the same thickness. Accordingly, the semiconductor chip 10 and the metal frame 30 may have the same plane.

도 9를 참조하면, 상기 봉지재(50)가 형성되어 일체화된 반도체 칩(10)과 접착된 캐리어 기판(C)을 제거하고, 상기 반도체 칩(10)의 반대면, 즉 상기 봉지재(50) 및 상기 메탈 프레임(30)과 공정 캐리어 기판(P)의 접착층(A)을 서로 마주하도록 하여 접착시킨다. 이에 따라, 본딩 패드(11)가 형성된 면, 즉, 반도체 칩의 활성면이 상부로 노출될 수 있다.9, the encapsulation material 50 is formed to remove the integrated semiconductor chip 10 and the bonded carrier substrate C, and the opposite surface of the semiconductor chip 10, that is, the encapsulation material 50 And the adhesive layer (A) of the metal frame (30) and the process carrier substrate (P) are adhered to each other. Thus, the surface on which the bonding pads 11 are formed, that is, the active surface of the semiconductor chip, can be exposed upward.

예를 들어, 상기 공정 캐리어 기판(P)은 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 마련될 수 있다.For example, the process carrier substrate P may be provided at a wafer level or a panel level.

상기 공정 캐리어 기판(P)은 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.The process carrier substrate P may be a rigid type material. For example, a material such as a molded product or a polyimide tape may be used.

그리고 상기 공정 캐리어 기판(P)의 일 면에는 상기 반도체 칩(10)을 밀착시키기 위한 접착층(A)이 더 배치될 수 있다. 상기 접착층(A)은 양면 접착필름을 사용할 수 있으며, 일 면이 상기 공정 캐리어 기판(P) 상에 부착되어 고정되고 타 면에 상기 봉지재(50) 및 상기 메탈 프레임(30)이 부착될 수 있다.An adhesive layer (A) for adhering the semiconductor chip (10) may further be disposed on one surface of the process carrier substrate (P). The adhesive layer (A) may be a double-sided adhesive film. The adhesive layer (A) may be adhered and fixed on the process carrier substrate (P), and the sealing material (50) and the metal frame have.

도 10을 참조하면, 상기 반도체 칩(10)의 활성면, 즉 상기 본딩 패드(11)가 형성된 상기 반도체 칩(10)의 일면 상에 제1 절연층(21)을 형성한다. 상기 제1 절연층(21)은 상기 반도체 칩(10)의 일면에 절연 물질을 코팅한 후 식각 공정을 통하여 상기 본딩 패드(11)를 노출하는 홀(hole)을 가질 수 있다.10, a first insulating layer 21 is formed on the active surface of the semiconductor chip 10, that is, on one side of the semiconductor chip 10 on which the bonding pad 11 is formed. The first insulating layer 21 may have a hole for exposing the bonding pad 11 through an etching process after an insulating material is coated on one surface of the semiconductor chip 10.

도 11을 참조하면, 상기 제1 절연층(21) 상에 재배선층(22)을 형성한다. 상기 재배선층(22)은 상기 본딩 패드(11)와 접속된다. 상기 재배선층(22)은 상기 제1 절연층(21) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성할 수 있다. 예를 들어, 상기 재배선층(22)은 일반 도금 공정을 거쳐 코팅될 수 있다. 상기 반도체 칩(10)이 상기 재배선층(22)에 의해 재배선됨으로서 상기 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다.Referring to FIG. 11, a re-wiring layer 22 is formed on the first insulating layer 21. The re-distribution layer 22 is connected to the bonding pad 11. The re-distribution layer 22 may be formed by coating a metal material on the first insulation layer 21 and then forming a metal pattern through a photoresist process or the like. For example, the re-distribution layer 22 may be coated through a general plating process. The semiconductor chip 10 may be rewired by the rewiring layer 22 so that the semiconductor package 100 may have a fan-out structure.

도 12를 참조하면, 상기 재배선층(22) 상에 제2 절연층(23)을 형성한다. 상기 제2 절연층(23)은 상기 재배선층(22) 상에 절연 물질을 코팅한 후 식각 공정을 통하여 상기 재배선층(22)의 일부를 노출하는 홀(hole)을 가질 수 있다.Referring to FIG. 12, a second insulation layer 23 is formed on the re-distribution layer 22. The second insulation layer 23 may have a hole for exposing a part of the re-distribution layer 22 through an etching process after an insulating material is coated on the re-distribution layer 22.

도 13을 참조하면, 상기 제2 절연층(23) 상에 범프 하부 금속층(24)을 형성한다. 상기 범프 하부 금속층(24)은 상기 재배선층(22)과 접속된다. 상기 범프 하부 금속층(24)은 상기 제2 절연층(23) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성할 수 있다.Referring to FIG. 13, a bump lower metal layer 24 is formed on the second insulating layer 23. The bump lower metal layer (24) is connected to the redistribution layer (22). The bump lower metal layer 24 may be formed by coating a metal material on the second insulating layer 23 and then forming a metal pattern through a photoresist process or the like.

도 14를 참조하면, 상기 반도체 칩(10)의 배선부(20)의 범프 하부 금속층(24) 상에 외부 연결단자(60)를 형성한다. 예를 들어, 상기 외부 연결단자(60)는 상기 범프 하부 금속층(24)과 접속될 수 있다.Referring to FIG. 14, an external connection terminal 60 is formed on the bump-lower metal layer 24 of the wiring portion 20 of the semiconductor chip 10. For example, the external connection terminal 60 may be connected to the bump lower metal layer 24.

상기 외부 연결단자(60)는 상기 배선부(20)와 전기적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지(미도시)에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(30)는 일 측이 상기 범프 하부 금속층(24)에 접속되고, 타 측이 외부에 노출될 수 있다.The external connection terminal 60 is electrically connected to the wiring portion 20 and can be used as a medium for connecting the semiconductor package 100 to an external circuit or another semiconductor package (not shown). For example, one side of the external connection terminal 30 may be connected to the bump lower metal layer 24, and the other side may be exposed to the outside.

도 15를 참조하면, 이후, 상기 공정 캐리어 기판(P)을 제거할 수 있으며, 이때, 접착층(A) 역시 동시에 제거될 수 있다.Referring to FIG. 15, the process carrier substrate P may then be removed, and the adhesive layer A may also be removed at the same time.

도 16을 참조하면, 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버하며, 상기 메탈 프레임(30)과 접촉하는 커버부재(40)을 형성할 수 있다.Referring to FIG. 16, a cover member 40 covering the semiconductor chip 10 and the metal frame 30 and contacting the metal frame 30 may be formed.

상기 커버부재(40)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다. 예를 들어, 상기 커버부재(40)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로, 상기 커버부재(40)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.The cover member 40 may be a shielding film capable of shielding EMI (Electro Magnetic Interference). For example, the cover member 40 may include a conductive material including at least one selected from the group consisting of metals and ceramics. Specifically, the cover member 40 may include copper (Cu), gold (Au), silver (Ag), and titanium (Ti).

또한, 도면에는 한 층의 커버부재(40)가 반도체 칩(10)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부재(40)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.Although one cover member 40 seals the semiconductor chip 10 in the figure, the cover member 40 can be formed by continuously coating two or more members having different functions have. For example, after coating with an EMI shielding material, it can be coated again with a high strength material.

개별 반도체 칩(10) 단위로 커팅하여 분리하여 반도체 칩(10)의 최종 제품을 완성할 수 있다.And the final product of the semiconductor chip 10 can be completed by cutting and separating the individual semiconductor chips 10.

도 17을 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도이다.17 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 4 내지 도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법은, 캐리어 기판(C) 상에 내부에 수용부를 가지는 메탈 프레임(30)을 형성하고, 상기 수용부 내에 본딩 패드(11)를 포함하는 반도체 칩(10)을 실장하며, 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버하며, 상기 메탈 프레임(30)과 접촉하는 커버부재(40')를 형성한 후, 상기 반도체 칩(10) 상에 상기 본딩 패드(11) 및 상기 메탈 프레임(30)과 접속하는 배선층(22, 24) 및 절연층(21, 23)을 포함하는 배선부(20)를 형성한다.4 to 17, a method of manufacturing a semiconductor package according to an embodiment of the present invention includes forming a metal frame 30 having a receiving portion therein on a carrier substrate C, A cover member 40 'that covers the semiconductor chip 10 and the metal frame 30 and contacts the metal frame 30 is mounted on the semiconductor chip 10 including the bonding pad 11, Wiring layers 20 and 24 are formed on the semiconductor chip 10 and connected to the bonding pads 11 and the metal frame 30 and insulation layers 21 and 23 are formed on the semiconductor chip 10, .

상기 커버부재(40')를 형성하기 전에, 상기 반도체 칩(10) 상에 봉지재(50)를 밀봉할 수 있다. 예를 들어, 상기 봉지재(50)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 커버하도록 밀봉될 수 있다.It is possible to seal the sealing material 50 on the semiconductor chip 10 before forming the cover member 40 '. For example, the encapsulation material 50 may be sealed to cover the semiconductor chip 10 and the metal frame 30.

도 18에 따른 반도체 패키지의 제조 방법은 도 4 내지 도 16에 따른 반도체 패키지의 제조 방법과 상기 커버부재(40')를 형성하는 순서를 제외하고는 나머지는 동일하다.The manufacturing method of the semiconductor package according to FIG. 18 is the same except for the manufacturing method of the semiconductor package according to FIGS. 4 to 16 and the formation of the cover member 40 '.

여기서, 상기 커버부재(40')는 봉지재(50)를 형성한 후 형성하며, 상기 커버부재(40')이 형성된 후에 나머지 공정들, 즉 배선부(20)의 형성, 외부 연결단자(60)의 형성 공정 등은 동일하게 수행될 수 있다.The cover member 40 'is formed after the sealing member 50 is formed. After the cover member 40' is formed, the remaining processes, that is, the formation of the wiring unit 20, ) Can be performed in the same manner.

도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 19는 도 18의 반도체 패키지를 II-II' 라인을 따라 절단한 단면도이다. 도 20은 도 18의 반도체 패키지를 II-II' 라인을 따라 절단한 단면도이다.18 is a plan view for explaining a semiconductor package according to an embodiment of the present invention. FIG. 19 is a cross-sectional view of the semiconductor package of FIG. 18 taken along line II-II '. FIG. 20 is a cross-sectional view of the semiconductor package of FIG. 18 taken along line II-II '.

도 18 내지 도 20을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(200)는 반도체 칩(10), 배선부(20), 메탈 프레임(31), 커버부재(41), 봉지재(51) 및 외부 연결단자(60)를 포함한다.18 to 20, a semiconductor package 200 according to an embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a metal frame 31, a cover member 41, 51 and an external connection terminal 60.

상기 반도체 패키지(200)는 도 1 내지 도 16에 따른 반도체 패키지(100)와 메탈 프레임(31), 커버부재(41), 봉지재(51)를 제외한 나머지 구성을 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.The semiconductor package 200 is the same as the semiconductor package 100 of FIG. 1 through FIG. 16 except for the metal frame 31, the cover member 41, and the sealing member 51, Or briefly.

상기 메탈 프레임(31)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다. 상기 메탈 프레임(31)은 상기 반도체 패키지(200)의 양 측면으로 이격된 위치에 배치될 수 있으며, 도 1의 반도체 패키지(100)보다 얇은 폭을 가질 수 있으며, 이에 따라, 반도체 패키지 제조 공정 비용을 보다 절감할 수 있다.The metal frame 31 is spaced apart from the semiconductor chip 10 and is disposed on the wiring part 20 and contacts the wiring layer 22. The metal frame 31 may be disposed at a position spaced apart from both sides of the semiconductor package 200 and may have a smaller width than the semiconductor package 100 of FIG. Can be further reduced.

상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(31)을 커버하며, 상기 메탈 프레임(31)과 접촉한다.The cover member 41 covers the semiconductor chip 10 and the metal frame 31 and contacts the metal frame 31.

상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 외부로부터 보호하도록 마련될 수 있다.The cover member 41 may be provided to protect the semiconductor chip 10 and the metal frame 30 from the outside.

상기 봉지재(51)는 상기 반도체 칩(10) 및 상기 메탈 프레임(31)을 밀봉한다.The encapsulation material 51 seals the semiconductor chip 10 and the metal frame 31.

도 19를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(200-1)는 상기 봉지재(51) 및 상기 메탈 프레임(31)의 상면은 서로 동일한 평면으로 마련될 수 있다. 상기 봉지재(51)는 상기 반도체 칩(10)의 상면 및 측면을 커버하며, 이 경우 상기 봉지재(51)는 상기 반도체 칩(10)의 상면으로부터 전달되는 충격을 흡수하여 상기 반도체 칩(10)을 보호할 수 있다. 이에 상기 커버부재(41)는 상기 봉지재(51) 및 상기 메탈 프레임(31)을 커버할 수 있으며, 상기 커버부재(41)는 상기 메탈 프레임(31)의 상면과 접촉할 수 있다.Referring to FIG. 19, in the semiconductor package 200-1 according to an embodiment of the present invention, the sealing material 51 and the upper surface of the metal frame 31 may be formed in the same plane. The encapsulation material 51 covers an upper surface and a side surface of the semiconductor chip 10. In this case, the encapsulation material 51 absorbs impact transmitted from the upper surface of the semiconductor chip 10, ). ≪ / RTI > The cover member 41 may cover the encapsulant 51 and the metal frame 31 and the cover member 41 may contact the upper surface of the metal frame 31.

이와 달리, 도 20을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(200-2)는 상기 반도체 칩(10) 및 상기 메탈 프레임(31)의 상면은 서로 동일한 평면으로 마련될 수 있다. 상기 봉지재(51)는 상기 반도체 칩(10)의 측면 및 상기 메탈 프레임(31)의 측면을 커버하며, 이 경우 상기 반도체 칩(10)으로부터 발생하는 열을 효과적으로 외부로 방출할 수 있다. 즉, 다른 실시예에서 반도체 칩 상에 봉지재가 존재하는 경우 커버부재보다 상대적으로 열전도율이 낮은 봉지재에 의하여 반도체 칩의 열이 외부로 방출이 지연될 수 있다. 이에 상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(31)을 커버할 수 있으며, 상기 커버부재(41)는 상기 메탈 프레임(31)의 상면과 접촉할 수 있다.20, in the semiconductor package 200-2 according to the embodiment of the present invention, the upper surfaces of the semiconductor chip 10 and the metal frame 31 may be formed in the same plane. The sealing material 51 covers the side surface of the semiconductor chip 10 and the side surface of the metal frame 31. In this case, heat generated from the semiconductor chip 10 can be effectively discharged to the outside. That is, in another embodiment, when the sealing material is present on the semiconductor chip, the heat of the semiconductor chip may be delayed to the outside due to the sealing material having a relatively lower thermal conductivity than the cover material. The cover member 41 may cover the semiconductor chip 10 and the metal frame 31 and the cover member 41 may contact the upper surface of the metal frame 31.

상기 봉지재(51)는 상기 메탈 프레임(31)의 측면을 커버할 수 있다. 예를 들어, 상기 봉지재(51)는 상기 메탈 프레임(31)의 양측면에 걸쳐 형성될 수 있으며, 반도체 칩(10), 배선부(20) 및 메탈 프레임(31)을 일체화하도록 몰딩될 수 있다.The encapsulation material 51 may cover the side surface of the metal frame 31. For example, the sealing material 51 may be formed on both sides of the metal frame 31 and may be molded to integrate the semiconductor chip 10, the wiring portion 20, and the metal frame 31 .

도 21은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 22는 도 21의 반도체 패키지를 III-III' 라인을 따라 절단한 단면도이다. 도 23은 도 21의 반도체 패키지를 III-III' 라인을 따라 절단한 단면도이다.21 is a plan view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 22 is a cross-sectional view of the semiconductor package of FIG. 21 taken along line III-III '. FIG. 23 is a cross-sectional view of the semiconductor package of FIG. 21 taken along line III-III '.

도 21 내지 도 23을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(300)는 반도체 칩(10), 배선부(20), 메탈 프레임(32), 커버부재(42), 봉지재(52) 및 외부 연결단자(60)를 포함한다.21 to 23, a semiconductor package 300 according to an embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a metal frame 32, a cover member 42, 52 and an external connection terminal 60. [

상기 반도체 패키지(300)는 도 1 내지 도 16에 따른 반도체 패키지(100)와 메탈 프레임(32), 커버부재(42), 봉지재(52)를 제외한 나머지 구성을 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.The semiconductor package 300 is the same as the semiconductor package 100 according to the first to the sixth embodiments except for the metal frame 32, the cover member 42 and the encapsulating material 52, Or briefly.

상기 반도체 패키지(300)는 메탈 프레임(32) 및 패시베이션층(34)을 포함한다.The semiconductor package 300 includes a metal frame 32 and a passivation layer 34.

상기 메탈 프레임(32)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다. 상기 메탈 프레임(32) 및 상기 반도체 칩(10) 사이에는 상기 봉지재(52)가 배치될 수 있다. 상기 봉지재(52)는 상기 메탈 프레임(32)의 측면을 커버한다. 상기 메탈 프레임(32)은 그 일부가 상기 반도체 칩(10)의 반대방향으로 연장될 수 있다.The metal frame 32 is spaced apart from the semiconductor chip 10 and is disposed on the wiring portion 20 and contacts the wiring layer 22. [ The encapsulation material 52 may be disposed between the metal frame 32 and the semiconductor chip 10. The sealing material 52 covers the side surface of the metal frame 32. A part of the metal frame 32 may extend in a direction opposite to the semiconductor chip 10.

상기 봉지재(52)는 상기 반도체 칩(10) 및 상기 메탈 프레임(32)을 밀봉한다.The encapsulation material 52 seals the semiconductor chip 10 and the metal frame 32.

도 22를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(300-1)는 상기 봉지재(52) 및 상기 메탈 프레임(32)의 상면은 서로 동일한 평면으로 마련될 수 있다. 상기 봉지재(52)는 상기 반도체 칩(10)의 상면 및 측면을 커버하며, 이 경우 상기 봉지재(52)는 상기 반도체 칩(10)의 상면으로부터 전달되는 충격을 흡수하여 상기 반도체 칩(10)을 보호할 수 있다. 이에 상기 커버부재(42)는 상기 봉지재(52) 및 상기 메탈 프레임(32)을 커버할 수 있으며, 상기 커버부재(42)는 상기 메탈 프레임(32)의 상면과 접촉할 수 있다.Referring to FIG. 22, in the semiconductor package 300-1 according to an embodiment of the present invention, the sealing material 52 and the upper surface of the metal frame 32 may be formed in the same plane. The encapsulation material 52 covers an upper surface and a side surface of the semiconductor chip 10. In this case, the encapsulation material 52 absorbs impact transmitted from the upper surface of the semiconductor chip 10, ). ≪ / RTI > The cover member 42 may cover the encapsulant 52 and the metal frame 32 and the cover member 42 may contact the upper surface of the metal frame 32.

이와 달리, 도 23을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(300-2)는 상기 반도체 칩(10) 및 상기 메탈 프레임(32)의 상면은 서로 동일한 평면으로 마련될 수 있다. 상기 봉지재(52)는 상기 반도체 칩(10)의 측면 및 상기 메탈 프레임(32)의 측면을 커버하며, 이 경우 상기 반도체 칩(10)으로부터 발생하는 열을 효과적으로 외부로 방출할 수 있다. 즉, 다른 실시예에서 반도체 칩 상에 봉지재가 존재하는 경우 커버부재보다 상대적으로 열전도율이 낮은 봉지재에 의하여 반도체 칩의 열이 외부로 방출이 지연될 수 있다. 이에 상기 커버부재(42)는 상기 반도체 칩(10) 및 상기 메탈 프레임(32)을 커버할 수 있으며, 상기 커버부재(42)는 상기 메탈 프레임(32)의 상면과 접촉할 수 있다.23, the upper surface of the semiconductor chip 10 and the upper surface of the metal frame 32 may be formed to be flush with each other in the semiconductor package 300-2 according to an embodiment of the present invention. The sealing material 52 covers the side surface of the semiconductor chip 10 and the side surface of the metal frame 32. In this case, heat generated from the semiconductor chip 10 can be effectively discharged to the outside. That is, in another embodiment, when the sealing material is present on the semiconductor chip, the heat of the semiconductor chip may be delayed to the outside due to the sealing material having a relatively lower thermal conductivity than the cover material. The cover member 42 may cover the semiconductor chip 10 and the metal frame 32 and the cover member 42 may contact the upper surface of the metal frame 32.

상기 봉지재(52)는 상기 반도체 칩(10) 및 상기 메탈 프레임(32)의 상면 및 측면 일부를 커버할 수 있다. 예를 들어, 상기 봉지재(52)는 상기 반도체 칩(10)의 상면 및 측면을 커버하며, 상기 봉지재(52)는 상기 메탈 프레임(32)의 일부를 커버할 수 있다. 즉, 상기 봉지재(52)는 반도체 칩(10), 배선부(20) 및 메탈 프레임(32)을 일체화하도록 몰딩될 수 있다.The encapsulation material 52 may cover a top surface and a side surface of the semiconductor chip 10 and the metal frame 32. For example, the encapsulation material 52 covers an upper surface and a side surface of the semiconductor chip 10, and the encapsulation material 52 covers a part of the metal frame 32. That is, the sealing material 52 may be molded to integrate the semiconductor chip 10, the wiring portion 20, and the metal frame 32 together.

상기 커버부재(42)는 상기 반도체 칩(10) 및 상기 메탈 프레임(32)을 커버하며, 상기 메탈 프레임(32)과 접촉한다. 예를 들어, 상기 커버부재(42)는 상기 봉지재(52) 및 상기 메탈 프레임(32)을 커버하며, 상기 메탈 프레임(32)의 측면과 접촉한다. 즉, 상기 반도체 칩(10)의 반대방향으로 연장된 상기 메탈 프레임(32)의 측면과 상기 커버부재(42)가 접촉할 수 있다.The cover member 42 covers the semiconductor chip 10 and the metal frame 32 and contacts the metal frame 32. For example, the cover member 42 covers the encapsulant 52 and the metal frame 32 and contacts the side surface of the metal frame 32. That is, the side surface of the metal frame 32 extending in the direction opposite to the semiconductor chip 10 can be in contact with the cover member 42.

이러한, 본 발명의 일 실시예에 따른 반도체 패키지(300-2)에 의하면, 메탈 프레임(32)의 두께를 감소시켜, 반도체 패키지 전체 두께를 감소시킬 수 있으며, 메탈 프레임의 측면을 통해 커버부재와 접촉하여 EMI 차폐 성능을 유지할 수 있다.According to the semiconductor package 300-2 according to the embodiment of the present invention, the thickness of the metal frame 32 can be reduced to reduce the overall thickness of the semiconductor package, The EMI shielding performance can be maintained.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. Accordingly, the true scope of the invention should be determined only by the appended claims.

100, 200, 300: 반도체 패키지 10: 반도체 칩
11: 본딩 패드 20: 배선부
21, 23: 절연층 22: 재배선층
24: 범프 하부 금속층 30, 31, 32: 메탈 프레임
40, 41, 42: 커버부재 50, 51, 52: 봉지재
60: 외부 연결단자 S: 캐리어 기판
P: 공정 캐리어 기판 A: 접착층100, 200, 300: semiconductor package 10: semiconductor chip
11: bonding pad 20: wiring part
21, 23: insulating layer 22: rewiring layer
24: bump lower metal layer 30, 31, 32: metal frame
40, 41, 42: cover member 50, 51, 52: sealing member
60: External connection terminal S: Carrier substrate
P: Process carrier substrate A: Adhesive layer

Claims (39)

절연층 및 배선층을 포함하는 배선부;
상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩;
상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임; 및
상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 포함하되,
상기 메탈 프레임은 상기 커버부재와 인접한 측면 일부가 상기 반도체 칩의 반대방향으로 연장되며, 연장된 상기 메탈 프레임의 측면의 일부와 상기 커버부재가 접촉하고,
봉지재는 상기 커버부재가 접촉하는 상기 메탈 프레임의 측면의 일부를 노출하고,
노출된 상기 메탈 프레임의 측면의 일부는 상기 커버부재와 접촉하는 반도체 패키지.A wiring portion including an insulating layer and a wiring layer;
A semiconductor chip mounted on the wiring portion and electrically connected to the wiring layer through a bonding pad;
A metal frame spaced apart from the semiconductor chip and disposed on the wiring portion, the metal frame being in contact with the wiring layer; And
A cover member covering the semiconductor chip and the metal frame and contacting the metal frame,
Wherein the metal frame has a portion of a side surface adjacent to the cover member extending in a direction opposite to the semiconductor chip and the cover member is in contact with a part of a side surface of the extended metal frame,
The sealing material exposes a part of the side surface of the metal frame to which the cover member contacts,
And a part of a side surface of the exposed metal frame is in contact with the cover member. 제1항에 있어서, 상기 배선부는,
상기 반도체 칩의 상기 본딩 패드와 접속되는 재배선층;
상기 반도체 칩과 상기 재배선층 사이에 배치된 제1 절연층;
상기 재배선층과 접속되는 범프 하부 금속층; 및
상기 재배선층 및 상기 범프 하부 금속층 사이에 배치된 제2 절연층을 포함하는 반도체 패키지.The semiconductor device according to claim 1,
A re-wiring layer connected to the bonding pads of the semiconductor chip;
A first insulating layer disposed between the semiconductor chip and the re-wiring layer;
A bump lower metal layer connected to the re-wiring layer; And
And a second insulating layer disposed between the re-wiring layer and the bump-lower metal layer. 제2항에 있어서,
상기 범프 하부 금속층과 접속되는 외부 연결단자를 더 포함하는 반도체 패키지.3. The method of claim 2,
And an external connection terminal connected to the bump lower metal layer. 제1항에 있어서,
상기 메탈 프레임은 상기 배선부 상에 배치되어 내부에 수용부를 가지며,
상기 반도체 칩은 상기 수용부 내에 실장되는 반도체 패키지.The method according to claim 1,
Wherein the metal frame is disposed on the wiring portion and has a receiving portion therein,
And the semiconductor chip is mounted in the accommodating portion. 제1항에 있어서,
상기 반도체 칩 및 상기 메탈 프레임을 밀봉하는 봉지재를 더 포함하는 반도체 패키지.The method according to claim 1,
And a sealing material sealing the semiconductor chip and the metal frame. 제5항에 있어서,
상기 봉지재 및 상기 메탈 프레임의 상면은 서로 동일한 평면으로 마련되는 반도체 패키지.6. The method of claim 5,
Wherein the sealing material and the upper surface of the metal frame are provided in the same plane. 제6항에 있어서,
상기 봉지재는 상기 반도체 칩의 상면 및 측면을 커버하는 반도체 패키지.The method according to claim 6,
Wherein the sealing material covers the upper surface and the side surface of the semiconductor chip. 제6항에 있어서,
상기 커버부재는 상기 봉지재 및 상기 메탈 프레임을 커버하는 반도체 패키지.The method according to claim 6,
And the cover member covers the encapsulant and the metal frame. 제8항에 있어서,
상기 커버부재는 상기 메탈 프레임의 상면과 접촉하는 반도체 패키지.9. The method of claim 8,
And the cover member contacts the upper surface of the metal frame. 제5항에 있어서,
상기 봉지재는 상기 메탈 프레임의 양 측면을 커버하는 반도체 패키지.6. The method of claim 5,
Wherein the sealing material covers both sides of the metal frame. 제5항에 있어서,
상기 반도체 칩 및 상기 메탈 프레임의 상면은 서로 동일한 평면으로 마련되는 반도체 패키지.6. The method of claim 5,
Wherein the upper surfaces of the semiconductor chip and the metal frame are provided in the same plane. 제11항에 있어서,
상기 봉지재는 상기 반도체 칩의 측면 및 상기 메탈 프레임의 측면을 커버하는 반도체 패키지.12. The method of claim 11,
And the sealing material covers the side surface of the semiconductor chip and the side surface of the metal frame. 삭제delete 삭제delete 제1항에 있어서,
상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막인 반도체 패키지.The method according to claim 1,
Wherein the cover member is a shielding film capable of shielding EMI (Electro Magnetic Interference). 제1항에 있어서,
상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하는 반도체 패키지.The method according to claim 1,
Wherein the cover member comprises a conductive material comprising at least one selected from the group consisting of metals and ceramics. 제1항에 있어서,
상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 반도체 패키지.The method according to claim 1,
Wherein the cover member comprises at least one selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti). 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계;
상기 수용부 내에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계;
상기 반도체 칩 상에 상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계; 및
상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 형성하는 단계를 포함하되,
상기 메탈 프레임은 상기 커버부재와 인접한 측면의 일부가 상기 반도체 칩의 반대방향으로 연장되며, 연장된 상기 메탈 프레임의 측면의 일부와 상기 커버부재가 접촉하고,
봉지재는 상기 메탈 프레임의 측면의 일부를 노출하고,
노출된 상기 메탈 프레임의 측면의 일부는 상기 커버부재와 접촉하는 반도체 패키지의 제조 방법.Forming a metal frame having a receptacle therein on a carrier substrate;
Mounting a semiconductor chip including a bonding pad in the accommodating portion;
Forming a wiring portion including a wiring layer and an insulating layer on the semiconductor chip, the wiring layer being connected to the bonding pad; And
Forming a cover member covering the semiconductor chip and the metal frame, the cover member being in contact with the metal frame,
Wherein a part of a side surface of the metal frame adjacent to the cover member extends in a direction opposite to the semiconductor chip and the cover member contacts a part of a side surface of the metal frame,
The sealing material exposes a part of the side surface of the metal frame,
Wherein a part of a side surface of the exposed metal frame is in contact with the cover member. 제18항에 있어서, 상기 배선부를 형성하는 단계는,
상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출하는 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 상기 본딩 패드와 접속되는 재배선층을 형성하는 단계;
상기 재배선층 상에 상기 재배선층의 일부를 노출하는 제2 절연층을 형성하는 단계; 및
상기 제2 절연층 상에 상기 재배선층과 접속되는 범프 하부 금속층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.The method of claim 18, wherein forming the wiring portion comprises:
Forming a first insulation layer on one surface of the semiconductor chip on which the bonding pads are disposed, the first insulation layer exposing the bonding pads;
Forming a re-wiring layer connected to the bonding pad on the first insulating layer;
Forming a second insulating layer exposing a part of the re-wiring layer on the re-wiring layer; And
And forming a bump lower metal layer on the second insulating layer to be connected to the redistribution layer. 제19항에 있어서,
상기 범프 하부 금속층과 접속되는 외부 연결단자를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.20. The method of claim 19,
And forming an external connection terminal to be connected to the bump lower metal layer. 제18항에 있어서,
상기 반도체 칩을 실장한 이후에, 봉지재를 밀봉하는 단계를 포함하는 반도체 패키지의 제조 방법.19. The method of claim 18,
And sealing the sealing material after mounting the semiconductor chip. 제21항에 있어서,
상기 봉지재는 상기 반도체 칩 및 상기 메탈 프레임을 커버하도록 밀봉되는 반도체 패키지의 제조 방법.22. The method of claim 21,
And the sealing material is sealed to cover the semiconductor chip and the metal frame. 제22항에 있어서,
상기 봉지재 상면의 일부를 제거하여 상기 메탈 프레임을 노출시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.23. The method of claim 22,
And removing a part of the top surface of the encapsulant to expose the metal frame. 제23항에 있어서,
상기 봉지재 및 상기 메탈 프레임의 상면은 서로 동일한 평면으로 마련되는 반도체 패키지의 제조 방법.24. The method of claim 23,
Wherein the sealing material and the upper surface of the metal frame are provided in the same plane. 제22항에 있어서,
상기 봉지재의 상면의 일부를 제거하여 상기 반도체 칩 및 상기 메탈 프레임을 노출시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.23. The method of claim 22,
And removing the part of the upper surface of the encapsulant to expose the semiconductor chip and the metal frame. 제25항에 있어서,
상기 반도체 칩 및 상기 메탈 프레임은 서로 동일한 평면으로 마련되는 반도체 패키지의 제조 방법.
26. The method of claim 25,
Wherein the semiconductor chip and the metal frame are provided in the same plane.
삭제delete 제18항에 있어서,
상기 반도체 칩을 실장한 이후에, 상기 반도체 칩 상에 봉지재를 밀봉하는 단계를 포함하는 반도체 패키지의 제조 방법.19. The method of claim 18,
And sealing the sealing material on the semiconductor chip after the semiconductor chip is mounted. 제28항에 있어서,
상기 봉지재는 상기 반도체 칩 및 상기 메탈 프레임을 커버하도록 밀봉되는 반도체 패키지의 제조 방법.29. The method of claim 28,
And the sealing material is sealed to cover the semiconductor chip and the metal frame. 제28항에 있어서,
상기 봉지재는 상기 메탈 프레임의 측면의 일부를 노출하는 반도체 패키지의 제조 방법.29. The method of claim 28,
Wherein the sealing material exposes a part of a side surface of the metal frame. 제30항에 있어서,
상기 커버부재는 상기 봉지재 및 상기 메탈 프레임을 커버하며,
상기 커버부재는 노출된 상기 메탈 프레임의 측면의 일부와 접촉하는 반도체 패키지의 제조 방법.31. The method of claim 30,
Wherein the cover member covers the encapsulant and the metal frame,
And the cover member is in contact with a part of a side surface of the exposed metal frame. 제18항에 있어서,
상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐 물질을 포함하는 반도체 패키지의 제조 방법.19. The method of claim 18,
Wherein the cover member includes a shielding material capable of shielding EMI (Electro Magnetic Interference). 제32항에 있어서,
상기 차폐 물질을 이용하여 필름 라미네이팅(film laminating), 페이스트 프린팅(paste printing), 스프레이 코팅(spray coating), 스퍼터링(sputtering) 및 플레이팅(plating)으로 이루어진 그룹에서 선택되는 어느 하나 이상의 공정을 통하여 상기 커버부재를 형성하는 반도체 패키지의 제조 방법.33. The method of claim 32,
The shielding material may be applied to the substrate by any one or more processes selected from the group consisting of film laminating, paste printing, spray coating, sputtering and plating. Thereby forming a cover member. 제18항에 있어서,
상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하는 반도체 패키지의 제조 방법.19. The method of claim 18,
Wherein the cover member comprises a conductive material including at least one selected from the group consisting of metals and ceramics. 제18항에 있어서,
상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 반도체 패키지의 제조 방법.19. The method of claim 18,
Wherein the cover member comprises at least one selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti). 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계;
상기 수용부 내에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계;
상기 반도체 칩 및 상기 메탈 프레임을 커버하며, 상기 메탈 프레임과 접촉하는 커버부재를 형성하는 단계; 및
상기 반도체 칩 상에 상기 본딩 패드 및 상기 메탈 프레임과 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계를 포함하되,
상기 메탈 프레임은 상기 커버부재와 인접한 측면의 일부가 상기 반도체 칩의 반대방향으로 연장되며, 연장된 상기 메탈 프레임의 측면의 일부와 상기 커버부재가 접촉하고,
봉지재는 상기 메탈 프레임의 측면의 일부를 노출하고,
노출된 상기 메탈 프레임의 측면의 일부는 상기 커버부재와 접촉하는 반도체 패키지의 제조 방법.Forming a metal frame having a receptacle therein on a carrier substrate;
Mounting a semiconductor chip including a bonding pad in the accommodating portion;
Forming a cover member covering the semiconductor chip and the metal frame, the cover member being in contact with the metal frame; And
And forming a wiring portion including a wiring layer and an insulating layer on the semiconductor chip, the wiring layer being connected to the bonding pad and the metal frame,
Wherein a part of a side surface of the metal frame adjacent to the cover member extends in a direction opposite to the semiconductor chip and the cover member contacts a part of a side surface of the metal frame,
The sealing material exposes a part of the side surface of the metal frame,
Wherein a part of a side surface of the exposed metal frame is in contact with the cover member. 제36항에 있어서,
상기 커버부재를 형성하기 전에, 상기 반도체 칩 상에 봉지재를 밀봉하는 단계를 더 포함하는 반도체 패키지의 제조 방법.37. The method of claim 36,
And sealing the encapsulation material on the semiconductor chip before forming the cover member. 제37항에 있어서,
상기 봉지재는 상기 반도체 칩 및 상기 메탈 프레임을 커버하도록 밀봉되는 반도체 패키지의 제조 방법.39. The method of claim 37,
And the sealing material is sealed to cover the semiconductor chip and the metal frame. 제38항에 있어서,
상기 봉지재 상면의 일부를 제거하여 상기 메탈 프레임을 노출시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.


39. The method of claim 38,
And removing a part of the top surface of the encapsulant to expose the metal frame.


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