KR101837514B1 - Semiconductor package, method of manufacturing the same and system in package - Google Patents

Semiconductor package, method of manufacturing the same and system in package Download PDF

Info

Publication number
KR101837514B1
KR101837514B1 KR1020160070147A KR20160070147A KR101837514B1 KR 101837514 B1 KR101837514 B1 KR 101837514B1 KR 1020160070147 A KR1020160070147 A KR 1020160070147A KR 20160070147 A KR20160070147 A KR 20160070147A KR 101837514 B1 KR101837514 B1 KR 101837514B1
Authority
KR
South Korea
Prior art keywords
cover member
layer
wiring
semiconductor chip
metal frame
Prior art date
Application number
KR1020160070147A
Other languages
Korean (ko)
Other versions
KR20170138605A (en
Inventor
권용태
이준규
이재천
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020160070147A priority Critical patent/KR101837514B1/en
Publication of KR20170138605A publication Critical patent/KR20170138605A/en
Application granted granted Critical
Publication of KR101837514B1 publication Critical patent/KR101837514B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지, 이의 제조 방법 및 시스템 인 패키지가 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함한다. 따라서, 커버부재가 반도체 칩을 커버하며 배선층과 연결되어 전자파 간섭현상을 줄이는 것이 가능하며, 반도체 패키지의 동작 간 노이즈를 최소화하고 신호 속도를 향상시킬 수 있다.A semiconductor package, a method of manufacturing the same, and a package that is a system are disclosed. A semiconductor package according to an embodiment of the present invention includes a wiring part including an insulating layer and a wiring layer, a semiconductor chip mounted on the wiring part and electrically connected to the wiring layer through a bonding pad, And a cover member connected to the wiring layer. Therefore, the cover member covers the semiconductor chip and is connected to the wiring layer to reduce the electromagnetic wave interference phenomenon, thereby minimizing the noise between the operation of the semiconductor package and improving the signal speed.

Description

반도체 패키지, 이의 제조 방법 및 시스템 인 패키지{SEMICONDUCTOR PACKAGE, METHOD OF MANUFACTURING THE SAME AND SYSTEM IN PACKAGE}TECHNICAL FIELD [0001] The present invention relates to a semiconductor package, a method of manufacturing the same,

본 발명은 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지 또는 시스템 인 패키지의 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, a method of manufacturing the same, and a package that is a system. More particularly, the present invention relates to a semiconductor package capable of reducing the electromagnetic interference phenomenon of a semiconductor package or a package that is a system.

최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.In recent semiconductor devices, as the chip size is reduced and the number of input / output terminals is increased due to miniaturization of process technology and diversification of functions, the pitch of electrode pads is getting smaller and more various functions are being fused, A system-level packaging technology is being developed. System-level packaging technology is also being transformed into a three-dimensional stacking technique that can maintain a short signal distance to minimize signal-to-noise and minimize signal-to-noise.

최근 전자 부품의 동작 속도가 빨라지고 다양한 기능이 덧붙여지면서 부품 간 전자파 간섭현상(Electro Magnetic Interference; EMI)을 줄이는 것이 주요 화두로 떠오르고 있다. 기존에는 인쇄회로기판(PCB)과 커넥터에 EMI 차폐 공정을 적용했으나, 개별 패키지에 EMI 차폐를 하는 것에 비해 차폐 성능이 떨어지고, 전체 시스템의 크기가 커지는 제약에 따라 최근 핵심 칩에 직접 EMI 차폐 기술을 적용하는 방향으로 변화하고 있다.Recently, as the operation speed of electronic parts has been increased and various functions have been added, reducing electromagnetic interference (EMI) between parts has become a main topic. In the past, EMI shielding was applied to printed circuit boards (PCBs) and connectors. However, shielding performance deteriorates compared to EMI shielding in individual packages, and EMI shielding technology It is changing in the direction to apply.

종래의 팬아웃 패키지의 경우, 반도체 칩이 PCB 기판 위에 접착제를 이용하여 부착되고 와이어 본딩을 통하여 PCB 기판과 전기적으로 연결되고, EMC 몰딩을 통하여 반도체 칩, 와이어 본딩이 보호되고, 패키지 전면과 측면에 EMI 차폐막을 형성하는 구조를 갖는다. 이때 EMI 차폐를 위한 물질의 증착시, 패키지 측면의 단차 피복(step coverage)가 좋지 않아 차폐막과 반도체 칩 하부의 배선층과의 접촉 면적이 감소하거나, 오픈되어 EMI 차폐 성능이 현저히 낮아지게 된다. 또한, 와이어 본딩 및 PCB 기판으로 인한 최종 패키지 두께가 두꺼워질 뿐만 아니라, 와이어의 루프 길이가 길어짐에 따른 전기적 성능이 저하되는 단점이 있다.In the conventional fan-out package, the semiconductor chip is attached to the PCB substrate using an adhesive, electrically connected to the PCB substrate through wire bonding, the semiconductor chip and the wire bonding are protected through the EMC molding, EMI shielding film. At this time, when the material for the EMI shielding is deposited, the step coverage of the side surface of the package is not good, so that the contact area between the shielding film and the wiring layer under the semiconductor chip is decreased or the EMI shielding performance is significantly lowered. In addition, not only the final package thickness due to the wire bonding and the PCB substrate is thickened but also the electrical performance is deteriorated as the loop length of the wire becomes longer.

예를 들어, 특허문헌1에는 기판에 다수의 칩을 탑재하고 본딩와이어 등으로 기판과 칩을 전기적으로 연결하는 실장공정, 칩 둘레에 에폭시 등으로 몰딩부를 형성하는 몰딩공정, 기판은 남겨두고 각 칩을 둘러싸는 몰딩부를 절단기로 절단하는 1차 절단공정, 스터터링을 통해 몰딩부의 상면과 측면에 도전성 물질의 차폐막을 형성하는 스퍼터링 공정, 기판을 절단하여 개별 패키지로 분리하는 2차 절단공정 등의 과정을 포함하는 스퍼터링으로 차폐막을 형성하는 방법에 관하여 개시하고 있다. 다만, 특허문헌1에 따른 차폐막을 형성하는 방법은 스퍼터링 후에 기판을 절단하기 때문에 기판의 측면 일부에는 차폐막이 형성되지 않으며, 따라서 기판의 측면까지 차폐막을 형성하기 위한 추가 공정을 수행해야 하는 문제점이 있다.For example, Patent Document 1 discloses a chip mounting process in which a plurality of chips are mounted on a substrate and electrically connected to the chip by a bonding wire, a molding process for forming a molding portion by epoxy or the like around the chip, A sputtering step of forming a shielding film of a conductive material on the upper and side surfaces of the molding part through stuttering, a second cutting step of cutting the substrate into individual packages, and the like Discloses a method for forming a shielding film by sputtering. However, in the method of forming the shielding film according to Patent Document 1, since the substrate is cut after the sputtering, a shielding film is not formed on a part of the side surface of the substrate, and thus a further process for forming a shielding film to the side of the substrate must be performed .

한국등록특허 제10-0877551호(2009.01.07 공고)Korean Patent No. 10-0877551 (published on Jan. 7, 2009)

본 발명의 실시예는 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지를 제공하고자 한다.An embodiment of the present invention is to provide a semiconductor package capable of reducing electromagnetic interference phenomenon.

또한, 본 발명의 실시예는 이러한 반도체 패키지를 제조하는 방법을 제공하고자 한다.Embodiments of the present invention also provide a method of manufacturing such a semiconductor package.

또한, 본 발명의 실시예는 전자파 간섭현상을 줄이는 것이 가능한 시스템 인 패키지를 제공하고자 한다.In addition, the embodiment of the present invention is intended to provide a package which is a system capable of reducing electromagnetic wave interference phenomenon.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함한다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a wiring part including an insulating layer and a wiring layer; a semiconductor chip mounted on the wiring part and electrically connected to the wiring layer through a bonding pad; And a cover member covering the semiconductor chip and the wiring portion and connected to the wiring layer.

또한, 본 발명의 일 실시예에 따르면, 상기 배선부는, 상기 반도체 칩의 상기 본딩 패드와 접속되는 재배선층, 상기 반도체 칩과 상기 재배선층 사이에 배치된 제1 절연층, 상기 재배선층과 접속되는 범프 하부 금속층 및 상기 재배선층 및 상기 범프 하부 금속층 사이에 배치된 제2 절연층을 포함할 수 있다.According to an embodiment of the present invention, the wiring portion may include: a re-wiring layer connected to the bonding pad of the semiconductor chip; a first insulating layer disposed between the semiconductor chip and the re-wiring layer; A bump lower metal layer, and a second insulating layer disposed between the redistribution layer and the bump lower metal layer.

또한, 본 발명의 일 실시예에 따르면, 상기 범프 하부 금속층과 접속되는 외부 연결단자를 더 포함할 수 있다.In addition, according to an embodiment of the present invention, an external connection terminal connected to the bump lower metal layer may be further included.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재 상에 형성되는 봉지재를 더 포함할 수 있다.According to an embodiment of the present invention, an encapsulant may be further formed on the cover member.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막 일 수 있다.Also, according to an embodiment of the present invention, the cover member may be a shielding film capable of shielding EMI (Electro Magnetic Interference).

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include a conductive material including at least one selected from the group consisting of metals and ceramics.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include any one or more selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti)

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, the cover member may be connected to the wiring layer via a ground via formed in the insulating layer.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임을 더 포함하며, 상기 커버부재는 상기 메탈 프레임을 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, there is provided a semiconductor device, further comprising a metal frame spaced apart from the semiconductor chip and disposed on the wiring part, the metal frame contacting the wiring layer, and the cover member is connected to the wiring layer through the metal frame .

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, the metal frame may be connected to the wiring layer through a ground via formed in the insulating layer.

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 배선부 상에 배치되어 내부에 수용부를 가지며, 상기 반도체 칩은 상기 수용부 내에 실장될 수 있다.According to an embodiment of the present invention, the metal frame is disposed on the wiring portion and has a receiving portion therein, and the semiconductor chip can be mounted in the receiving portion.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 반도체 칩을 커버하며, 상기 메탈 프레임의 측면과 접촉할 수 있다.Further, according to an embodiment of the present invention, the cover member covers the semiconductor chip and can contact the side surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임을 더 커버하며, 상기 메탈 프레임의 측면 및 상면과 접촉할 수 있다.Further, according to an embodiment of the present invention, the cover member further covers the metal frame, and can contact the side surface and the upper surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임의 일 측면을 노출할 수 있다.Further, according to an embodiment of the present invention, the cover member may expose one side of the metal frame.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 캐리어 기판 상에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계, 상기 반도체 칩 상에 상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method including mounting a semiconductor chip including a bonding pad on a carrier substrate, forming a wiring layer on the semiconductor chip, Forming a wiring portion including an insulating layer, and forming a cover member covering the semiconductor chip and the wiring portion and connected to the wiring layer.

또한, 본 발명의 일 실시예에 따르면, 상기 배선부를 형성하는 단계는, 상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출하는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 상기 본딩 패드와 접속되는 재배선층을 형성하는 단계, 상기 재배선층 상에 상기 재배선층의 일부를 노출하는 제2 절연층을 형성하는 단계 및 상기 제2 절연층 상에 상기 재배선층과 접속되는 범프 하부 금속층을 형성하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the step of forming the wiring portion may include the steps of: forming a first insulating layer on the one surface of the semiconductor chip on which the bonding pad is disposed, the first insulating layer exposing the bonding pad; A step of forming a re-wiring layer connected to the bonding pad on the layer, a step of forming a second insulating layer exposing a part of the re-wiring layer on the re-wiring layer, To form a bump underlying metal layer.

또한, 본 발명의 일 실시예에 따르면, 상기 범프 하부 금속층과 접속되는 외부 연결단자를 형성하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, the method may further include forming an external connection terminal connected to the bump lower metal layer.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재를 형성한 이후에, 봉지재를 밀봉하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, after the cover member is formed, sealing the sealing member may further be included.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐 물질을 포함할 수 있다.According to an embodiment of the present invention, the cover member may include a shielding material capable of shielding EMI (Electro Magnetic Interference).

또한, 본 발명의 일 실시예에 따르면, 상기 차폐 물질은 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다.According to an embodiment of the present invention, the shielding material may include a conductive material including at least one selected from the group consisting of metals and ceramics.

또한, 본 발명의 일 실시예에 따르면, 상기 차폐 물질은 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.According to an embodiment of the present invention, the shielding material may include at least one selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti).

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, the cover member may be connected to the wiring layer via a ground via formed in the insulating layer.

또한, 본 발명의 일 실시예에 따르면, 반도체 칩을 실장하기 전에, 상기 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계를 더 포함하며, 상기 반도체 칩은 상기 수용부 내에 실장될 수 있다.According to an embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a metal frame having a housing portion on a carrier substrate before mounting the semiconductor chip; have.

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, the metal frame may be connected to the wiring layer through a ground via formed in the insulating layer.

또한, 본 발명의 일 실시예에 따르면, 상기 배선부는 상기 메탈 프레임과 접촉하도록 형성되며, 상기 커버부재는 상기 반도체 칩을 커버하며, 상기 메탈 프레임의 측면과 접촉하도록 형성될 수 있다.According to an embodiment of the present invention, the wiring portion is formed to be in contact with the metal frame, and the cover member covers the semiconductor chip, and may be formed to contact the side surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임을 더 커버하며, 상기 메탈 프레임의 측면 및 상면과 접촉하도록 형성될 수 있다.According to an embodiment of the present invention, the cover member further covers the metal frame, and may be formed to contact with the side surface and the upper surface of the metal frame.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 메탈 프레임의 일 측면을 노출할 수 있다.Further, according to an embodiment of the present invention, the cover member may expose one side of the metal frame.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템 인 패키지는, 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 복수의 반도체 칩들 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함한다.According to an aspect of the present invention, there is provided a package comprising: a wiring part including an insulating layer and a wiring layer; a plurality of And a cover member covering the semiconductor chips, the semiconductor chip, and the wiring portion and connected to the wiring layer.

또한, 본 발명의 일 실시예에 따르면, 상기 반도체 칩들과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 복수의 메탈 프레임들을 더 포함하며, 상기 커버부재는 상기 메탈 프레임들을 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, there is provided a semiconductor device, further comprising a plurality of metal frames spaced apart from the semiconductor chips and disposed on the wiring portion, the plurality of metal frames being in contact with the wiring layer, Lt; / RTI >

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결될 수 있다.According to an embodiment of the present invention, the metal frame may be connected to the wiring layer through a ground via formed in the insulating layer.

또한, 본 발명의 일 실시예에 따르면, 상기 메탈 프레임들은 상기 배선부 상에 배치되어 내부에 수용부를 가지며, 상기 반도체 칩들은 상기 수용부 내에 실장될 수 있다.According to an embodiment of the present invention, the metal frames are disposed on the wiring portion and have a receiving portion therein, and the semiconductor chips can be mounted in the receiving portion.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉할 수 있다.Also, according to an embodiment of the present invention, the cover member covers the semiconductor chips and the metal frames, and can contact the metal frames.

또한, 본 발명의 일 실시예에 따르면, 상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉하되, 상기 커버부재는 상기 메탈 프레임의 일 측면을 노출할 수 있다.According to an embodiment of the present invention, the cover member covers the semiconductor chips and the metal frames, and is in contact with the metal frames, and the cover member can expose one side of the metal frame.

본 발명의 실시예에 따른 반도체 패키지 및 시스템 인 패키지에 따르면, 반도체 패키지의 측면에 배치된 메탈 프레임이 반도체 패키지 상면의 커버부재와 반도체 칩 하부에 형성된 배선부와 접촉하여 전자파 간섭현상을 줄이는 것이 가능하며, 반도체 패키지의 동작 간 노이즈를 최소화하고 신호 속도를 향상시킬 수 있다.According to the semiconductor package and the package according to the embodiments of the present invention, the metal frame disposed on the side surface of the semiconductor package can contact the cover member on the upper surface of the semiconductor package and the wiring portion formed under the semiconductor chip to reduce electromagnetic interference So that the noise between the operations of the semiconductor package can be minimized and the signal speed can be improved.

또한, 반도체 패키지 및 시스템 인 패키지의 측면의 스텝 커버리지(step coverage)를 고려할 필요가 없이 차폐 성능을 유지할 수 있어, 커버부재를 형성하는 공정이 용이하다.Further, the shielding performance can be maintained without considering the step coverage of the side surface of the semiconductor package and the package, which is a system, and the process of forming the cover member is easy.

또한, 반도체 패키지의 제조를 반도체 패키지 레벨이 아닌 패널 레벨에서 커버부재를 형성함으로써 패키지 레벨 공정 대비 제조 공정이 단순해지고 공정 비용을 감소시킬 수 있다.Also, by forming the cover member at the panel level rather than at the semiconductor package level, the manufacturing process can be simplified and the process cost can be reduced compared to the package level process.

또한, 반도체 칩과 PCB 기판의 전기적 연결을 위한 본딩 와이어를 사용하지 않아, 전체 반도체 패키지 두께를 감소시킬 수 있으며, 전기 신호의 전달 속도를 향상시킬 수 있다.Further, since the bonding wire for electrically connecting the semiconductor chip and the PCB substrate is not used, the thickness of the entire semiconductor package can be reduced, and the speed of transmission of the electric signal can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 13은 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 시스템 인 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
FIGS. 2 to 13 are cross-sectional views illustrating a method for manufacturing the semiconductor package of FIG.
14 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
15 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
16 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
17 is a cross-sectional view illustrating a package which is a system according to an embodiment of the present invention.

이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the embodiments described below are provided only to illustrate the present invention and are not intended to limit the scope of the present invention. The present invention may be embodied in other embodiments. In order to clearly explain the present invention, parts not related to the description are omitted from the drawings, and the width, length, thickness, etc. of the components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification. In addition, the following terms "and / or" include any one of the listed items and any combination of one or more of them.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 반도체 칩(10), 배선부(20), 메탈 프레임(30), 커버부재(40), 봉지재(50) 및 외부 연결단자(60)를 포함한다.1, a semiconductor package 100 according to an embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a metal frame 30, a cover member 40, an encapsulating material 50, And an external connection terminal (60).

상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다.The wiring portion 20 includes insulating layers 21 and 23 and wiring layers 22 and 24.

상기 반도체 칩(10)은, 상기 배선부(20) 상에 실장되고, 상기 배선층(22)과 본딩 패드(11)를 통하여 전기적으로 연결된다.The semiconductor chip 10 is mounted on the wiring part 20 and is electrically connected to the wiring layer 22 through a bonding pad 11.

예를 들어, 상기 반도체 칩(10)은 집적 회로(Die 또는 IC: Integrated Circuit) 일 수 있다. 또는, 상기 반도체 칩(110)은 메모리 칩이거나 로직 칩일 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 예를 들어, 상기 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.For example, the semiconductor chip 10 may be an integrated circuit (Die or IC: Integrated Circuit). Alternatively, the semiconductor chip 110 may be a memory chip or a logic chip. For example, the memory chip may include DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. . For example, the logic chip may be a controller that controls memory chips.

도시되지는 않았으나, 반도체 칩(10)은 회로가 형성되는 활성영역을 포함하는 활성면, 그리고 활성면의 반대면인 비활성면을 가질 수 있다.Although not shown, the semiconductor chip 10 may have an active surface including an active area in which a circuit is formed, and an inactive surface opposite to the active surface.

활성면에는 외부와 신호를 교환하기 위한 본딩 패드(11)가 형성될 수 있다. 이 경우 상기 본딩 패드(11)는 상기 반도체 칩(10)과 일체로 형성되며, 본딩 패드(11)와 활성면은 동일 평면으로 마련될 수 있다.A bonding pad 11 for exchanging signals with the outside may be formed on the active surface. In this case, the bonding pad 11 is formed integrally with the semiconductor chip 10, and the bonding pad 11 and the active surface may be formed in the same plane.

이와 달리, 반도체 칩과 일체로 형성되는 본딩 패드가 아닌 반도체 칩(10)의 일면에 부착되는 범프일 수 있다. 예를 들어, 범프는 구리 필러 범프(Cu pillar bump) 또는 솔더 범프(Solder bump) 일 수 있다.Alternatively, the bump may be a bump attached to one surface of the semiconductor chip 10 rather than a bonding pad formed integrally with the semiconductor chip. For example, the bump may be a copper pillar bump or a solder bump.

상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다. 상기 배선부(20)는 반도체 칩(10)과 후술할 외부 연결단자(60)를 서로 전기적으로 연결할 수 있다.The wiring portion 20 includes insulating layers 21 and 23 and wiring layers 22 and 24. The wiring part 20 can electrically connect the semiconductor chip 10 and an external connection terminal 60 to be described later.

예를 들어, 상기 배선부(20)는, 제1 절연층(21), 재배선층(22), 제2 절연층(23) 및 범프 하부 금속층(24)을 포함할 수 있다.For example, the wiring portion 20 may include a first insulating layer 21, a re-wiring layer 22, a second insulating layer 23, and a bump lower metal layer 24.

예를 들어, 상기 제1 절연층(21)은 상기 반도체 칩(10)과 상기 재배선층(22) 사이에 배치될 수 있다. 상기 재배선층(22)은 상기 반도체 칩(10)의 상기 본딩 패드(11)와 접속될 수 있다. 상기 제2 절연층(23)은 상기 재배선층(22) 및 상기 범프 하부 금속층(24) 사이에 배치될 수 있다. 상기 범프 하부 금속층(24)은 상기 재배선층(22)과 접속될 수 있다.For example, the first insulating layer 21 may be disposed between the semiconductor chip 10 and the redistribution layer 22. The re-distribution layer 22 may be connected to the bonding pad 11 of the semiconductor chip 10. The second insulating layer 23 may be disposed between the redistribution layer 22 and the bump lower metal layer 24. The bump lower metal layer 24 may be connected to the redistribution layer 22.

상기 배선부(20)는 금속 배선의 재배치 공정으로 형성할 수 있다. 예를 들어, 본딩 패드(11)가 형성된 반도체 웨이퍼의 일면, 즉 활성면에 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선을 형성할 수 있다.The wiring part 20 can be formed by a metal wiring rearrangement step. For example, metal wirings having a fine pattern can be formed on one surface of a semiconductor wafer on which the bonding pads 11 are formed, that is, active surfaces, by using a photoresist process and a plating process.

상기 재배선층(22) 및 상기 범프 하부 금속층(24)은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.The re-distribution layer 22 and the bump lower metal layer 24 comprise a conductive material and may include, for example, a metal, for example, copper (Cu), aluminum (Al) can do.

상기 제1 절연층(21) 및 상기 제2 절연층(23)은 유기 또는 무기 절연 물질을 포함할 수 있다. 상기 제1 절연층(21) 및 상기 제2 절연층(23)은, 예를 들어, 에폭시 수지 등의 유기 절연 물질을 포함할 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(21)은 후술할 메탈 프레임(30)을 노출하는 그라운드 비아(GV, ground via)가 형성되어 있다.The first insulating layer 21 and the second insulating layer 23 may include an organic or inorganic insulating material. The first insulating layer 21 and the second insulating layer 23 may include an organic insulating material such as an epoxy resin and may be formed of a material such as silicon oxide (SiOx), silicon nitride (SiNx) Insulating material. For example, the first insulation layer 21 is formed with a ground via (GV) that exposes a metal frame 30 to be described later.

또한, 상기 재배선층(22)은 상기 반도체 칩(10)의 상기 본딩 패드(11)에 접속되고, 상기 범프 하부 금속층(24)은 재배선층(22)에 연결되고, 상기 외부 연결단자(30)에 접속될 수 있다. 그리고 상기 재배선층(22) 및 상기 범프 하부 금속층(24)은 상기 제1 절연층(21) 및 상기 제2 절연층(23) 상에 각각 금속 패터닝(metal patterning) 공법으로 형성될 수 있다.The rewiring layer 22 is connected to the bonding pad 11 of the semiconductor chip 10 and the bump lower metal layer 24 is connected to the rewiring layer 22. The rewiring layer 22 is connected to the external connection terminal 30, Lt; / RTI > The redistribution layer 22 and the bump lower metal layer 24 may be formed on the first insulation layer 21 and the second insulation layer 23 by a metal patterning technique.

또한, 상기 제1 절연층(21) 및 상기 제2 절연층(23)은 절연 코팅(Dielectric coating)으로 형성될 수 있다.The first insulating layer 21 and the second insulating layer 23 may be formed of a dielectric coating.

상기 배선부(20)는 상기 반도체 칩(10)을 재배선하여 회로를 형성할 수 있다. 즉, 상기 반도체 칩(10)이 상기 배선부(20)에 의해 재배선됨으로서 반도체 패키지(100)는 팬-아웃(fan-out) 구조를 가질 수 있다. 따라서 반도체 칩(10)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.The wiring part 20 can rewire the semiconductor chip 10 to form a circuit. That is, since the semiconductor chip 10 is rewired by the wiring portion 20, the semiconductor package 100 can have a fan-out structure. Therefore, the input / output terminals of the semiconductor chip 10 can be miniaturized and the number of input / output terminals can be increased.

상기 메탈 프레임(30)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다. 예를 들어, 상기 메탈 프레임(30)은 상기 제1 절연층(21)에 형성된 그라운드 비아(GV)를 통하여 상기 재배선층(22)과 연결될 수 있다.The metal frame 30 is spaced apart from the semiconductor chip 10 and disposed on the wiring portion 20 and contacts the wiring layer 22. [ For example, the metal frame 30 may be connected to the redistribution layer 22 through a ground via GV formed in the first insulation layer 21.

상기 메탈 프레임(30)은 상기 배선부(20) 상에 배치되어 내부에 수용부를 가진다. 이에 따라, 상기 반도체 칩(10)은 상기 수용부 내에 실장될 수 있다.The metal frame 30 is disposed on the wiring part 20 and has a receiving part therein. Accordingly, the semiconductor chip 10 can be mounted in the accommodating portion.

상기 메탈 프레임(30)은 도전성 물질을 포함한다. 예를 들어, 상기 메탈 프레임(30)은 금속을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다. 예를 들어, 상기 메탈 프레임(30)은 상기 반도체 칩(10)보다 큰 두께로 형성될 수 있으며, 상기 메탈 프레임(30)이 상기 반도체 칩(10)과 서로 동일한 두께로 형성될 수 있다.The metal frame 30 includes a conductive material. For example, the metal frame 30 may include a metal, for example, copper (Cu), aluminum (Al), or an alloy thereof. For example, the metal frame 30 may have a thickness greater than that of the semiconductor chip 10, and the metal frame 30 may have the same thickness as the semiconductor chip 10.

상기 메탈 프레임(30)은 상기 반도체 칩(10)의 측면에 인접하여 배치됨으로써, 반도체 패키지(100) 자체의 강성을 증가시켜 줄 수 있다. 상기 반도체 패키지(100)에 외부 충격이 가하여지더라도 상기 메탈 프레임(30)이 1차적으로 충격을 흡수 및 분산하여 상기 반도체 칩(10)에 가하여지는 충격을 감소시킬 수 있어, 결과적으로, 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.The metal frame 30 is disposed adjacent to the side surface of the semiconductor chip 10, thereby increasing the rigidity of the semiconductor package 100 itself. Even when an external impact is applied to the semiconductor package 100, the metal frame 30 primarily absorbs and disperses the impact, thereby reducing the impact applied to the semiconductor chip 10. As a result, The reliability of the package 100 can be improved.

상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 배선부(20)를 커버하며, 상기 배선층(22)과 연결된다.The cover member 40 covers the semiconductor chip 10 and the wiring portion 20 and is connected to the wiring layer 22.

예를 들어, 상기 커버부재(40)는 상기 메탈 프레임(30)을 통하여 상기 배선층(22)과 서로 연결될 수 있다.For example, the cover member 40 may be connected to the wiring layer 22 through the metal frame 30.

예를 들어, 상기 커버부재(40)는 상기 반도체 칩(10), 뿐만 아니라 상기 메탈 프레임(30)을 커버할 수 있다. 상기 커버부재(40)는 상기 메탈 프레임(30)의 상면 및 측면과 접촉할 수 있다.For example, the cover member 40 may cover the semiconductor chip 10, as well as the metal frame 30. The cover member 40 may be in contact with the upper surface and side surfaces of the metal frame 30.

이때에 상기 커버부재(40)는 상기 메탈 프레임(30)의 일 측면을 노출할 수 있다.At this time, the cover member 40 may expose one side of the metal frame 30.

상기 커버부재(40)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 외부로부터 보호하도록 마련될 수 있다.The cover member 40 may be provided to protect the semiconductor chip 10 and the metal frame 30 from the outside.

상기 커버부재(40)는 상기 반도체 칩(10)의 두께에 비해 얇은 막으로 마련됨으로써 상기 반도체 패키지(100)의 슬림화가 가능하다.The cover member 40 is thinner than the semiconductor chip 10 so that the semiconductor package 100 can be made slim.

상기 커버부재(40)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다.The cover member 40 may be a shielding film capable of shielding EMI (Electro Magnetic Interference).

예를 들어, 상기 커버부재(40)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로, 상기 커버부재(40)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.For example, the cover member 40 may include a conductive material including at least one selected from the group consisting of metals and ceramics. Specifically, the cover member 40 may include copper (Cu), gold (Au), silver (Ag), and titanium (Ti).

또한, 도면에는 한 층의 커버부재(40)가 반도체 칩(10)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부재(40)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.Although one cover member 40 seals the semiconductor chip 10 in the figure, the cover member 40 can be formed by continuously coating two or more members having different functions have. For example, after coating with an EMI shielding material, it can be coated again with a high strength material.

상기 봉지재(50)는 상기 커버부재(40) 상에 형성된다. 따라서, 상기 봉지재(50)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 밀봉할 수 있다.The encapsulant 50 is formed on the cover member 40. Accordingly, the encapsulation material 50 can seal the semiconductor chip 10 and the metal frame 30.

상기 봉지재(50)는 반도체 칩(10), 배선부(20) 및 메탈 프레임(30)을 일체화하도록 몰딩될 수 있다. 상기 봉지재(50)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.The encapsulation material 50 may be molded to integrate the semiconductor chip 10, the wiring portion 20, and the metal frame 30 together. The encapsulant 50 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant.

상기 봉지재(50)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 예를 들어, 상기 봉지재(50)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 상기 봉지재(50) 내부의 가스 등을 제거할 수 있다. 상기 봉지재(50)가 경화되면서 반도체 칩(10), 배선부(20), 메탈 프레임(30) 및 커버부재(40)는 서로 일체화되어 하나의 구조체를 이룬다.The encapsulant 50 may be injected in a fluid state and then cured in a high temperature environment. For example, it may include a process of heating and pressing the encapsulation material 50, and a gas or the like in the encapsulation material 50 may be removed by adding a vacuum process. The semiconductor chip 10, the wiring portion 20, the metal frame 30 and the cover member 40 are integrated with each other to form a single structure while the encapsulation material 50 is cured.

상기 봉지재(50)가 밀봉된 이후에 반도체 패키지(100)는 단면이 직사각형 형상으로 마련될 수 있다.After the encapsulation material 50 is sealed, the semiconductor package 100 may have a rectangular cross-section.

상기 봉지재(50)는 상기 커버부재(40)의 상면 및 측면을 커버하며, 이 경우 상기 봉지재(50)는 상기 반도체 칩(10)의 상면으로부터 전달되는 충격을 흡수하여 상기 반도체 칩(10)을 보호할 수 있다.The encapsulation material 50 covers an upper surface and a side surface of the cover member 40. In this case, the encapsulation material 50 absorbs impact transmitted from the upper surface of the semiconductor chip 10, ). ≪ / RTI >

상기 외부 연결단자(60)는 상기 범프 하부 금속층(24)과 접속될 수 있다. 따라서 상기 반도체 칩(10)과 서로 전기적으로 연결되어 전기적 신호의 입출력이 가능하다.The external connection terminal 60 may be connected to the bump lower metal layer 24. Therefore, the semiconductor chip 10 is electrically connected to each other to enable input and output of electrical signals.

상기 외부 연결단자(60)는 상기 배선부(20)와 전기적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지(미도시)에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(60)는 일 측이 상기 범프 하부 금속층(24)에 접속되고, 타 측이 외부에 노출될 수 있다.The external connection terminal 60 is electrically connected to the wiring portion 20 and can be used as a medium for connecting the semiconductor package 100 to an external circuit or another semiconductor package (not shown). For example, one side of the external connection terminal 60 may be connected to the bump lower metal layer 24, and the other side may be exposed to the outside.

도면에는 상기 외부 연결단자(60)의 일 예로 솔더 볼(solder ball)을 도시하였지만, 솔더 범프(solder bump) 등 일 수 있다. 그리고 외부 연결단자(60)는 솔더 이외의 다른 소재로도 마련될 수 있다.Although a solder ball is shown as an example of the external connection terminal 60 in the drawing, it may be a solder bump or the like. The external connection terminal 60 may be made of a material other than solder.

또한, 외부 연결단자(60)의 표면에는 유기물 코팅 또는 금속 도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물 코팅은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속 도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.In addition, the surface of the external connection terminal 60 can be prevented from being oxidized by performing surface treatment such as organic coating or metal plating. For example, the organic coating may be an OSP (Organic Solder Preservation) coating, and the metal plating may be treated with gold (Au), nickel (Ni), lead (Pb), silver (Ag)

도 2 내지 도 13은 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.FIGS. 2 to 13 are cross-sectional views illustrating a method for manufacturing the semiconductor package of FIG.

도 1 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 캐리어 기판(C) 상에 본딩 패드(11)를 포함하는 반도체 칩(10)을 실장하는 단계, 상기 반도체 칩(10) 상에 상기 본딩 패드(11)와 접속하는 배선층(22, 24) 및 절연층(21, 23)을 포함하는 배선부(20)를 형성하는 단계 및 상기 반도체 칩(10) 및 상기 배선부(20)를 커버하며, 상기 배선층(22, 24)과 연결되는 커버부재(40)를 형성하는 단계를 포함한다.1 to 13, a semiconductor package 100 according to an embodiment of the present invention includes a step of mounting a semiconductor chip 10 including a bonding pad 11 on a carrier substrate C, A method for manufacturing a semiconductor device, comprising the steps of: forming wiring portions (20) including wiring layers (22, 24) and insulating layers (21, 23) to be connected to the bonding pads (11) on a semiconductor chip (10) And forming a cover member (40) covering the wiring part (20) and connected to the wiring layers (22, 24).

이하, 도 1에서 반도체 칩을 설명한 내용과 중복되는 내용은 간략히 하거나 생략하도록 한다.Hereinafter, in FIG. 1, the description overlapping with the description of the semiconductor chip will be simplified or omitted.

도 2 및 도 3을 참조하면, 접착층(A)이 형성된 캐리어 기판(C) 상에 메탈 프레임(30)을 형성한다. 상기 메탈 프레임(30)은 수용부를 가지도록 형성되는데, 상기 수용부 내에 반도체 칩(10)이 실장된다. 예를 들어, 상기 캐리어 기판(C)은 웨이퍼 레벨(wafer level)로 마련될 수 있다.2 and 3, a metal frame 30 is formed on a carrier substrate C on which an adhesive layer A is formed. The metal frame 30 is formed to have a receiving portion, and the semiconductor chip 10 is mounted in the receiving portion. For example, the carrier substrate C may be provided at a wafer level.

도 4를 참조하면, 상기 반도체 칩(10) 및 상기 배선부(20)를 커버하며, 상기 배선층(22, 24)과 연결되는 커버부재(40)를 형성한다.Referring to FIG. 4, a cover member 40 covering the semiconductor chip 10 and the wiring portion 20 and connected to the wiring layers 22 and 24 is formed.

예를 들어, 상기 커버부재(40)는 상기 메탈 프레임(30)을 커버하며, 상기 메탈 프레임(30)의 측면 및 상면과 접촉하도록 형성될 수 있다. 즉, 상기 커버부재(40)는 상기 반도체 칩(10)이 실장되고, 상기 메탈 프레임(30)이 형성된 캐리어 기판(C) 상에 전면에 걸쳐 형성될 수 있다.For example, the cover member 40 covers the metal frame 30 and may be formed to be in contact with the side surface and the upper surface of the metal frame 30. That is, the cover member 40 may be formed over the entire surface of the carrier substrate C on which the semiconductor chip 10 is mounted and on which the metal frame 30 is formed.

상기 커버부재(40)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다. 예를 들어, 상기 커버부재(40)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로, 상기 커버부재(40)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.The cover member 40 may be a shielding film capable of shielding EMI (Electro Magnetic Interference). For example, the cover member 40 may include a conductive material including at least one selected from the group consisting of metals and ceramics. Specifically, the cover member 40 may include copper (Cu), gold (Au), silver (Ag), and titanium (Ti).

또한, 도면에는 한 층의 커버부재(40)가 반도체 칩(10)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부재(40)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.Although one cover member 40 seals the semiconductor chip 10 in the figure, the cover member 40 can be formed by continuously coating two or more members having different functions have. For example, after coating with an EMI shielding material, it can be coated again with a high strength material.

도 5를 참조하면, 상기 커버부재(40)를 형성한 이후에, 봉지재(50)를 밀봉한다.Referring to FIG. 5, after the cover member 40 is formed, the sealing member 50 is sealed.

상기 봉지재(50)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.The encapsulant 50 may comprise an insulator and may include, for example, an epoxy mold compound (EMC) or an encapsulant.

상기 봉지재(50)는 상기 커버부재(40)를 커버하도록 밀봉될 수 있다. 따라서, 상기 봉지재(50)는 상기 커버부재(40)를 보호하여 외부로 노출시키지 않아, 금속을 포함하는 커버부재(40)의 산화를 방지할 수 있으며, 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 일체화할 수 있다.The encapsulant 50 may be sealed to cover the cover member 40. Therefore, the sealing member 50 protects the cover member 40 and does not expose the cover member 40 to the outside, thereby preventing oxidation of the cover member 40 including the metal, The frame 30 can be integrated.

도 6을 참조하면, 상기 봉지재(50)가 형성되어 일체화된 반도체 칩(10)과 접착된 캐리어 기판(C)을 제거하고, 상기 반도체 칩(10)의 반대면, 즉 상기 봉지재(50)와 공정 캐리어 기판(P)의 접착층(A)을 서로 마주하도록 하여 접착시킨다. 이에 따라, 본딩 패드(11)가 형성된 면, 즉, 반도체 칩의 활성면이 상부로 노출될 수 있다.6, the encapsulation material 50 is formed to remove the integrated semiconductor chip 10 and the bonded carrier substrate C, and the opposite side of the semiconductor chip 10, that is, the encapsulation material 50 And the adhesive layer (A) of the process carrier substrate (P) are adhered to each other. Thus, the surface on which the bonding pads 11 are formed, that is, the active surface of the semiconductor chip, can be exposed upward.

예를 들어, 상기 공정 캐리어 기판(P)은 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 마련될 수 있다.For example, the process carrier substrate P may be provided at a wafer level or a panel level.

상기 공정 캐리어 기판(P)은 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.The process carrier substrate P may be a rigid type material. For example, a material such as a molded product or a polyimide tape may be used.

그리고 상기 공정 캐리어 기판(P)의 일 면에는 상기 반도체 칩(10)을 밀착시키기 위한 접착층(A)이 더 배치될 수 있다. 상기 접착층(A)은 양면 접착필름을 사용할 수 있으며, 일 면이 상기 공정 캐리어 기판(P) 상에 부착되어 고정되고 타 면에 상기 봉지재(50)가 부착될 수 있다.An adhesive layer (A) for adhering the semiconductor chip (10) may further be disposed on one surface of the process carrier substrate (P). The adhesive layer (A) may be a double-sided adhesive film, and one side thereof may be attached and fixed on the process carrier substrate (P), and the sealing material (50) may be attached to the other side.

도 7을 참조하면, 상기 반도체 칩(10)의 활성면, 즉 상기 본딩 패드(11)가 형성된 상기 반도체 칩(10)의 일면 상에 제1 절연층(21)을 형성한다. 상기 제1 절연층(21)은 상기 반도체 칩(10)의 일면에 절연 물질을 코팅한 후 식각 공정을 통하여 상기 본딩 패드(11)를 노출하는 홀(hole)을 가질 수 있다. 이때, 예를 들어, 상기 제1 절연층(21)의 일부는 식각되어 상기 메탈 프레임(30)을 노출하는 그라운드 비아(GV, ground via)가 동시에 형성된다.Referring to FIG. 7, a first insulating layer 21 is formed on the active surface of the semiconductor chip 10, that is, on one side of the semiconductor chip 10 on which the bonding pad 11 is formed. The first insulating layer 21 may have a hole for exposing the bonding pad 11 through an etching process after an insulating material is coated on one surface of the semiconductor chip 10. At this time, a part of the first insulating layer 21 is etched, for example, and a ground via (GV) exposing the metal frame 30 is simultaneously formed.

도 8을 참조하면, 상기 제1 절연층(21) 상에 재배선층(22)을 형성한다. 상기 재배선층(22)은 상기 본딩 패드(11)와 접속되며, 상기 그라운드 비아(GV)를 통하여 상기 메탈 프레임(30)과 접속된다. 상기 재배선층(22)은 상기 제1 절연층(21) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성할 수 있다. 예를 들어, 상기 재배선층(22)은 일반 도금 공정을 거쳐 코팅될 수 있다. 상기 반도체 칩(10)이 상기 재배선층(22)에 의해 재배선됨으로서 상기 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다.Referring to FIG. 8, a re-wiring layer 22 is formed on the first insulating layer 21. The re-distribution layer 22 is connected to the bonding pad 11 and is connected to the metal frame 30 via the ground vias GV. The re-distribution layer 22 may be formed by coating a metal material on the first insulation layer 21 and then forming a metal pattern through a photoresist process or the like. For example, the re-distribution layer 22 may be coated through a general plating process. The semiconductor chip 10 may be rewired by the rewiring layer 22 so that the semiconductor package 100 may have a fan-out structure.

도 9를 참조하면, 상기 재배선층(22) 상에 제2 절연층(23)을 형성한다. 상기 제2 절연층(23)은 상기 재배선층(22) 상에 절연 물질을 코팅한 후 식각 공정을 통하여 상기 재배선층(22)의 일부를 노출하는 홀(hole)을 가질 수 있다.Referring to FIG. 9, a second insulating layer 23 is formed on the redistribution layer 22. The second insulation layer 23 may have a hole for exposing a part of the re-distribution layer 22 through an etching process after an insulating material is coated on the re-distribution layer 22.

도 10을 참조하면, 상기 제2 절연층(23) 상에 범프 하부 금속층(24)을 형성한다. 상기 범프 하부 금속층(24)은 상기 재배선층(22)과 접속된다. 상기 범프 하부 금속층(24)은 상기 제2 절연층(23) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성할 수 있다.Referring to FIG. 10, a bump lower metal layer 24 is formed on the second insulating layer 23. The bump lower metal layer (24) is connected to the redistribution layer (22). The bump lower metal layer 24 may be formed by coating a metal material on the second insulating layer 23 and then forming a metal pattern through a photoresist process or the like.

도 11을 참조하면, 상기 반도체 칩(10)의 배선부(20)의 범프 하부 금속층(24) 상에 외부 연결단자(60)를 형성한다. 예를 들어, 상기 외부 연결단자(60)는 상기 범프 하부 금속층(24)과 접속될 수 있다.Referring to FIG. 11, an external connection terminal 60 is formed on the bump-lower metal layer 24 of the wiring portion 20 of the semiconductor chip 10. For example, the external connection terminal 60 may be connected to the bump lower metal layer 24.

상기 외부 연결단자(60)는 상기 배선부(20)와 전기적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지(미도시)에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 상기 외부 연결단자(30)는 일 측이 상기 범프 하부 금속층(24)에 접속되고, 타 측이 외부에 노출될 수 있다.The external connection terminal 60 is electrically connected to the wiring portion 20 and can be used as a medium for connecting the semiconductor package 100 to an external circuit or another semiconductor package (not shown). For example, one side of the external connection terminal 30 may be connected to the bump lower metal layer 24, and the other side may be exposed to the outside.

도 12를 참조하면, 이후, 상기 공정 캐리어 기판(P)을 제거할 수 있으며, 이때, 접착층(A) 역시 동시에 제거될 수 있다.Referring to FIG. 12, the process carrier substrate P may then be removed, and the adhesive layer A may also be removed at the same time.

도 13을 참조하면, 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 마련된 반도체 패키지들을 개별 반도체 패키지(100) 단위로 커팅하여 분리함으로써 개별 반도체 패키지의 최종 제품을 제조할 수 있다.Referring to FIG. 13, the final products of the individual semiconductor packages can be manufactured by cutting and separating the semiconductor packages provided from the wafer level to the panel level into individual semiconductor packages 100.

도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.14 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 도 1의 반도체 패키지(100)와 커버부재가 메탈 프레임의 양측면을 커버하는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.14, the semiconductor package 200 according to another embodiment of the present invention has the same configuration except that the semiconductor package 100 of FIG. 1 and the cover member cover both sides of the metal frame, The explanation to be made is omitted or simplified.

도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 칩(10), 배선부(20), 메탈 프레임(31), 커버부재(40), 봉지재(50) 및 외부 연결단자(60)를 포함한다.14, a semiconductor package 200 according to another embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a metal frame 31, a cover member 40, an encapsulant 50, And an external connection terminal 60.

상기 메탈 프레임(31)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다. 상기 메탈 프레임(31)은 상기 반도체 패키지(200)의 양 측면으로 이격된 위치에 배치될 수 있으며, 도 1의 반도체 패키지(100)보다 얇은 폭을 가질 수 있으며, 이에 따라, 반도체 패키지 제조 공정 비용을 보다 절감할 수 있다.The metal frame 31 is spaced apart from the semiconductor chip 10 and is disposed on the wiring part 20 and contacts the wiring layer 22. The metal frame 31 may be disposed at a position spaced apart from both sides of the semiconductor package 200 and may have a smaller width than the semiconductor package 100 of FIG. Can be further reduced.

상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(31)을 커버하며, 상기 메탈 프레임(31)과 접촉한다. 상기 커버부재(41)는 상기 메탈 프레임(31)의 측면 및 상면과 접촉할 수 있다.The cover member 41 covers the semiconductor chip 10 and the metal frame 31 and contacts the metal frame 31. The cover member 41 may be in contact with the side surface and the upper surface of the metal frame 31.

상기 커버부재(41)는 상기 반도체 칩(10) 및 상기 메탈 프레임(30)을 외부로부터 보호하도록 마련될 수 있다.The cover member 41 may be provided to protect the semiconductor chip 10 and the metal frame 30 from the outside.

도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.15 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 도 1의 반도체 패키지(100)와 커버부재가 반도체 칩 및 배선부를 커버하는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.15, the semiconductor package 300 according to another embodiment of the present invention has the same configuration as the semiconductor package 100 of FIG. 1 except that the cover member covers the semiconductor chip and the wiring portion. Duplicate descriptions should be omitted or abbreviated.

도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 반도체 칩(10), 배선부(20), 메탈 프레임(30), 커버부재(42), 봉지재(50) 및 외부 연결단자(60)를 포함한다.15, a semiconductor package 300 according to another embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a metal frame 30, a cover member 42, an encapsulant 50, And an external connection terminal (60).

상기 메탈 프레임(30)은 상기 반도체 칩(10)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다.The metal frame 30 is spaced apart from the semiconductor chip 10 and disposed on the wiring portion 20 and contacts the wiring layer 22. [

상기 커버부재(42)는 상기 반도체 칩(10) 및 상기 배선부(20)을 커버하며, 상기 메탈 프레임(30)의 측면과 접촉할 수 있다.The cover member 42 covers the semiconductor chip 10 and the wiring portion 20 and can contact the side surface of the metal frame 30.

즉, 상기 커버부재(42)는 상기 반도체 칩(10)의 상면 및 측면을 커버하고, 상기 배선부(20) 상면의 일부를 커버한다. 그러나, 상기 커버부재(42)는 상기 메탈 프레임(30)의 상면을 커버하지 않으며, 상기 메탈 프레임(30)의 측면 일부와 접촉하여 상기 메탈 프레임(30)을 통하여 상기 재배선층(22)과 연결될 수 있다.That is, the cover member 42 covers an upper surface and a side surface of the semiconductor chip 10, and covers a part of the upper surface of the wiring portion 20. However, the cover member 42 does not cover the upper surface of the metal frame 30 and contacts the side surface of the metal frame 30 to be connected to the re-wiring layer 22 through the metal frame 30 .

도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.16 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 도 1의 반도체 패키지(100)와 커버부재가 반도체 칩 및 배선부를 커버하는 것, 메탈 프레임을 포함하지 않는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.16, the semiconductor package 400 according to another embodiment of the present invention includes the semiconductor package 100 of FIG. 1 and the cover member covering the semiconductor chip and the wiring portion, except that it does not include the metal frame And the remaining components are the same, and redundant descriptions are omitted or simplified.

도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 반도체 칩(10), 배선부(20), 커버부재(43), 봉지재(50) 및 외부 연결단자(60)를 포함한다.16, a semiconductor package 400 according to another embodiment of the present invention includes a semiconductor chip 10, a wiring portion 20, a cover member 43, a sealing material 50, and external connection terminals 60 ).

상기 커버부재(43)는 상기 배선층(22)과 접촉하며 직접 서로 연결될 수 있다.The cover member 43 may be directly connected to the wiring layer 22.

도 1의 반도체 패키지(100)와 달리, 메탈 프레임을 형성하지 않으며, 반도체 칩(10)을 실장한 후, 상기 커버부재(43)를 상기 반도체 칩(10)이 실장된 캐리어 기판(C) 상에 상기 반도체 칩(10)의 비활성 면의 상부에 형성할 수 있다. 이후, 배선부(20)의 형성 공정에서 상기 커버부재(43)와 배선부의 재배선층(22)이 접촉할 수 있다.Unlike the semiconductor package 100 of FIG. 1, after the semiconductor chip 10 is mounted without forming a metal frame, the cover member 43 is mounted on the carrier substrate C on which the semiconductor chip 10 is mounted On the non-active surface of the semiconductor chip 10. Then, in the step of forming the wiring part 20, the cover member 43 and the re-wiring layer 22 of the wiring part can be brought into contact with each other.

즉, 상기 커버부재(43)는 상기 배선부(20)의 상면에 형성되며, 재배선층(22)과 접촉한다. 상기 도 1의 반도체 패키지(100)와 달리 메탈 프레임을 형성하지 않아 제조 비용을 감소시킬 수 있으며, 공정을 단순화 할 수 있다.That is, the cover member 43 is formed on the upper surface of the wiring portion 20 and contacts the re-wiring layer 22. [ Unlike the semiconductor package 100 of FIG. 1, since the metal frame is not formed, the manufacturing cost can be reduced and the process can be simplified.

도 17은 본 발명의 일 실시예에 따른 시스템 인 패키지를 설명하기 위한 단면도이다.17 is a cross-sectional view illustrating a package which is a system according to an embodiment of the present invention.

도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템 인 패키지(1000)는 도 1의 반도체 패키지(100)와 반도체 칩들(10A, 10B), 메탈 프레임들(32, 33), 커버부재(44)를 제외하고는 것을 제외하고는 나머지 구성이 동일한 바, 중복되는 설명은 생략하거나 간략히 하도록 한다.17, a package 1000, which is a system according to another embodiment of the present invention, includes the semiconductor package 100 and the semiconductor chips 10A and 10B, the metal frames 32 and 33, (44), except for the remaining components, and redundant descriptions are omitted or simplified.

도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템 인 패키지(1000)는 반도체 칩들(10A, 10B), 배선부(20), 메탈 프레임들(32, 33), 커버부재(44), 봉지재(50) 및 외부 연결단자(60)를 포함한다.17, a package 1000 that is a system according to another embodiment of the present invention includes semiconductor chips 10A and 10B, a wiring portion 20, metal frames 32 and 33, a cover member 44, An encapsulating material 50, and an external connection terminal 60. [

상기 배선부(20)는 절연층(21, 23) 및 배선층(22, 24)을 포함한다.The wiring portion 20 includes insulating layers 21 and 23 and wiring layers 22 and 24.

상기 반도체 칩들(10A, 10B)은, 상기 배선부(20) 상에 실장되고, 상기 배선층(22)과 본딩 패드들(11A, 11B)을 통하여 전기적으로 연결된다.The semiconductor chips 10A and 10B are mounted on the wiring part 20 and are electrically connected to the wiring layer 22 through the bonding pads 11A and 11B.

상기 시스템 인 패키지(1000)는 2 이상의 반도체 칩들을 포함한다. 즉, 본 발명의 시스템 인 패키지(1000)는 하나의 패키지 안에 2 이상의 반도체 칩들(10A, 10B)이 마련된 것이다.The package 1000, which is the system, includes two or more semiconductor chips. That is, in the package 1000 of the present invention, two or more semiconductor chips 10A and 10B are provided in one package.

복수의 반도체 칩은 서로 다른 종류의 것일 수 있다. 따라서, 복수의 반도체 칩이 다른 종류의 것으로 마련되되 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP)이다. 예를 들어, 하나의 반도체 칩은 직접 회로이고, 다른 반도체 칩은 능동소자 또는 수동소자 일 수 있다.The plurality of semiconductor chips may be of different kinds. Therefore, the package is a system in package (SiP), which is a system in which a plurality of semiconductor chips are provided in different types but are electrically connected to each other and operated as a single system. For example, one semiconductor chip may be a direct circuit, and the other semiconductor chip may be an active device or a passive device.

예를 들어, 상기 반도체 칩들(10A, 10B)은 집적 회로(Die 또는 IC: Integrated Circuit), 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 상기 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 예를 들어, 상기 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.For example, the semiconductor chips 10A and 10B may be an integrated circuit (Die or IC: Integrated Circuit), a memory chip, or a logic chip. For example, the memory chip may include DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. . For example, the logic chip may be a controller that controls memory chips.

상기 메탈 프레임들(32, 33)은 상기 반도체 칩들(10A, 10B)과 이격되어 상기 배선부(20) 상에 배치되며, 상기 배선층(22)과 접촉한다.The metal frames 32 and 33 are spaced apart from the semiconductor chips 10A and 10B and are disposed on the wiring part 20 and are in contact with the wiring layer 22.

상기 메탈 프레임들(32, 33)은 상기 배선부(20) 상에 배치되어 내부에 수용부를 가진다. 이에 따라, 상기 반도체 칩들(10A, 10B)은 상기 수용부 내에 실장될 수 있다.The metal frames 32 and 33 are disposed on the wiring part 20 and have a receiving part therein. Accordingly, the semiconductor chips 10A and 10B can be mounted in the accommodating portion.

상기 커버부재(44)는 상기 반도체 칩들(10A, 10B) 및 상기 메탈 프레임들(32, 33)을 커버하며, 상기 메탈 프레임들(32, 33)과 접촉할 수 있다. 상기 커버부재(44)는 상기 메탈 프레임들(32, 33)의 일 측면을 노출할 수 있다.The cover member 44 covers the semiconductor chips 10A and 10B and the metal frames 32 and 33 and can contact the metal frames 32 and 33. [ The cover member 44 may expose one side of the metal frames 32 and 33.

예를 들어, 상기 커버부재(44)는 상기 메탈 프레임(30)을 통하여 상기 배선층(22)과 서로 연결될 수 있다.For example, the cover member 44 may be connected to the wiring layer 22 through the metal frame 30.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. Accordingly, the true scope of the invention should be determined only by the appended claims.

100, 200, 300: 반도체 패키지 10: 반도체 칩
11: 본딩 패드 20: 배선부
21, 23: 절연층 22: 재배선층
24: 범프 하부 금속층 30, 31, 32, 33: 메탈 프레임
40, 41, 42: 커버부재 50, 51, 52: 봉지재
60: 외부 연결단자 GV: 그라운드 비아
S: 캐리어 기판 P: 공정 캐리어 기판
A: 접착층100, 200, 300: semiconductor package 10: semiconductor chip
11: bonding pad 20: wiring part
21, 23: insulating layer 22: rewiring layer
24: bump lower metal layer 30, 31, 32, 33: metal frame
40, 41, 42: cover member 50, 51, 52: sealing member
60: External connection terminal GV: Ground Via
S: Carrier substrate P: Process carrier substrate
A: Adhesive layer

Claims (33)

절연층 및 배선층을 포함하는 배선부;
상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩; 및
상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함하되,
상기 반도체 칩과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 메탈 프레임을 더 포함하며,
상기 커버부재는 상기 메탈 프레임을 통하여 상기 배선층과 연결되고,
상기 커버부재는 상기 반도체 칩과 상기 메탈 프레임을 커버하며, 상기 메탈 프레임의 좌우 양 측면 및 상면과 접촉하는
반도체 패키지.A wiring portion including an insulating layer and a wiring layer;
A semiconductor chip mounted on the wiring portion and electrically connected to the wiring layer through a bonding pad; And
And a cover member covering the semiconductor chip and the wiring portion and connected to the wiring layer,
Further comprising a metal frame spaced apart from the semiconductor chip and disposed on the wiring portion, the metal frame being in contact with the wiring layer,
The cover member is connected to the wiring layer through the metal frame,
The cover member covers the semiconductor chip and the metal frame, and contacts the left and right sides and the upper surface of the metal frame
Semiconductor package. 제1항에 있어서, 상기 배선부는,
상기 반도체 칩의 상기 본딩 패드와 접속되는 재배선층;
상기 반도체 칩과 상기 재배선층 사이에 배치된 제1 절연층;
상기 재배선층과 접속되는 범프 하부 금속층; 및
상기 재배선층 및 상기 범프 하부 금속층 사이에 배치된 제2 절연층을 포함하는 반도체 패키지.The semiconductor device according to claim 1,
A re-wiring layer connected to the bonding pads of the semiconductor chip;
A first insulating layer disposed between the semiconductor chip and the re-wiring layer;
A bump lower metal layer connected to the re-wiring layer; And
And a second insulating layer disposed between the re-wiring layer and the bump-lower metal layer. 제2항에 있어서,
상기 범프 하부 금속층과 접속되는 외부 연결단자를 더 포함하는 반도체 패키지.3. The method of claim 2,
And an external connection terminal connected to the bump lower metal layer. 제1항에 있어서,
상기 커버부재 상에 형성되는 봉지재를 더 포함하는 반도체 패키지.The method according to claim 1,
And a sealing material formed on the cover member. 제1항에 있어서,
상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막인 반도체 패키지.The method according to claim 1,
Wherein the cover member is a shielding film capable of shielding EMI (Electro Magnetic Interference). 제1항에 있어서,
상기 커버부재는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하는 반도체 패키지.The method according to claim 1,
Wherein the cover member comprises a conductive material comprising at least one selected from the group consisting of metals and ceramics. 제1항에 있어서,
상기 커버부재는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 반도체 패키지.The method according to claim 1,
Wherein the cover member comprises at least one selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti). 제1항에 있어서,
상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지.The method according to claim 1,
Wherein the cover member is connected to the wiring layer via a ground via formed in the insulating layer. 삭제delete 제1항에 있어서,
상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지.The method according to claim 1,
Wherein the metal frame is connected to the wiring layer via a ground via formed in the insulating layer. 제1항에 있어서,
상기 메탈 프레임은 상기 배선부 상에 배치되어 내부에 수용부를 가지며,
상기 반도체 칩은 상기 수용부 내에 실장되는 반도체 패키지.
The method according to claim 1,
Wherein the metal frame is disposed on the wiring portion and has a receiving portion therein,
And the semiconductor chip is mounted in the accommodating portion.
삭제delete 삭제delete 제1항에 있어서,
상기 커버부재는 상기 메탈 프레임의 일 측면을 노출하는 반도체 패키지.The method according to claim 1,
Wherein the cover member exposes one side of the metal frame. 캐리어 기판 상에 본딩 패드를 포함하는 반도체 칩을 실장하는 단계;
상기 반도체 칩 상에 상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계; 및
상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 형성하는 단계를 포함하되,
반도체 칩을 실장하기 전에, 상기 캐리어 기판 상에 내부에 수용부를 가지는 메탈 프레임을 형성하는 단계를 더 포함하며,
상기 반도체 칩은 상기 수용부 내에 상기 메탈 프레임과 이격되도록 실장되고,
상기 배선부는 상기 메탈 프레임과 접촉하도록 형성되며,
상기 커버부재는 상기 반도체 칩과 상기 메탈 프레임을 커버하며, 상기 메탈 프레임의 좌우 양 측면 및 상면과 접촉하도록 형성되는 반도체 패키지의 제조 방법.Mounting a semiconductor chip including a bonding pad on a carrier substrate;
Forming a wiring portion including a wiring layer and an insulating layer on the semiconductor chip, the wiring layer being connected to the bonding pad; And
Forming a cover member covering the semiconductor chip and the wiring portion and connected to the wiring layer,
Further comprising the step of forming a metal frame having a receptacle inside the carrier substrate before mounting the semiconductor chip,
Wherein the semiconductor chip is mounted in the accommodating portion so as to be spaced apart from the metal frame,
The wiring part is formed to be in contact with the metal frame,
Wherein the cover member covers the semiconductor chip and the metal frame, and is formed to be in contact with both left and right side surfaces and an upper surface of the metal frame. 제15항에 있어서, 상기 배선부를 형성하는 단계는,
상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출하는 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 상기 본딩 패드와 접속되는 재배선층을 형성하는 단계;
상기 재배선층 상에 상기 재배선층의 일부를 노출하는 제2 절연층을 형성하는 단계; 및
상기 제2 절연층 상에 상기 재배선층과 접속되는 범프 하부 금속층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.16. The method of claim 15, wherein forming the wiring portion comprises:
Forming a first insulation layer on one surface of the semiconductor chip on which the bonding pads are disposed, the first insulation layer exposing the bonding pads;
Forming a re-wiring layer connected to the bonding pad on the first insulating layer;
Forming a second insulating layer exposing a part of the re-wiring layer on the re-wiring layer; And
And forming a bump lower metal layer on the second insulating layer to be connected to the redistribution layer. 제16항에 있어서,
상기 범프 하부 금속층과 접속되는 외부 연결단자를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.17. The method of claim 16,
And forming an external connection terminal to be connected to the bump lower metal layer. 제15항에 있어서,
상기 커버부재를 형성한 이후에, 봉지재를 밀봉하는 단계를 더 포함하는 반도체 패키지의 제조 방법.16. The method of claim 15,
Further comprising the step of sealing the sealing material after forming the cover member. 제15항에 있어서,
상기 커버부재는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐 물질을 포함하는 반도체 패키지의 제조 방법.16. The method of claim 15,
Wherein the cover member includes a shielding material capable of shielding EMI (Electro Magnetic Interference). 제19항에 있어서,
상기 차폐 물질은 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하는 반도체 패키지의 제조 방법.20. The method of claim 19,
Wherein the shielding material comprises a conductive material including at least one selected from the group consisting of metals and ceramics. 제19항에 있어서,
상기 차폐 물질은 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 반도체 패키지의 제조 방법.20. The method of claim 19,
Wherein the shielding material comprises at least one selected from the group consisting of copper (Cu), gold (Au), silver (Ag), and titanium (Ti). 제15항에 있어서,
상기 커버부재는 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지의 제조 방법.16. The method of claim 15,
And the cover member is connected to the wiring layer through a ground via formed in the insulating layer. 삭제delete 제15항에 있어서,
상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 반도체 패키지의 제조 방법.
16. The method of claim 15,
Wherein the metal frame is connected to the wiring layer via a ground via formed in the insulating layer.
삭제delete 삭제delete 제15항에 있어서,
상기 커버부재는 상기 메탈 프레임의 일 측면을 노출하는 반도체 패키지의 제조 방법.16. The method of claim 15,
And the cover member exposes one side of the metal frame. 절연층 및 배선층을 포함하는 배선부;
상기 배선부 상에 실장되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 복수의 반도체 칩들; 및
상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함하되,
상기 반도체 칩들과 이격되어 상기 배선부 상에 배치되며, 상기 배선층과 접촉하는 복수의 메탈 프레임들을 더 포함하며,
상기 커버부재는 상기 메탈 프레임들을 통하여 상기 배선층과 연결되고,
상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기메탈 프레임들 각각의 좌우 양 측면 및 상면과 접촉하는 시스템 인 패키지.A wiring portion including an insulating layer and a wiring layer;
A plurality of semiconductor chips mounted on the wiring portion and electrically connected to the wiring layer through a bonding pad; And
And a cover member covering the semiconductor chip and the wiring portion and connected to the wiring layer,
Further comprising a plurality of metal frames spaced apart from the semiconductor chips and disposed on the wiring portion and in contact with the wiring layer,
The cover member is connected to the wiring layer through the metal frames,
Wherein the cover member covers the semiconductor chips and the metal frames and is in contact with both the left and right sides and the top face of each of the metal frames. 삭제delete 제28항에 있어서,
상기 메탈 프레임은 상기 절연층에 형성된 그라운드 비아(ground via)를 통하여 상기 배선층과 연결되는 시스템 인 패키지.29. The method of claim 28,
Wherein the metal frame is connected to the wiring layer via a ground via formed in the insulating layer. 제28항에 있어서,
상기 메탈 프레임들은 상기 배선부 상에 배치되어 내부에 수용부를 가지며,
상기 반도체 칩들은 상기 수용부 내에 실장되는 시스템 인 패키지.
29. The method of claim 28,
Wherein the metal frames are disposed on the wiring portion and have a receiving portion therein,
Wherein the semiconductor chips are mounted in the receiving portion.
삭제delete 제28항에 있어서,
상기 커버부재는 상기 반도체 칩들 및 상기 메탈 프레임들을 커버하며, 상기 메탈 프레임들과 접촉하되,
상기 커버부재는 상기 메탈 프레임의 일 측면을 노출하는 시스템 인 패키지.



29. The method of claim 28,
Wherein the cover member covers the semiconductor chips and the metal frames and is in contact with the metal frames,
Wherein the cover member exposes one side of the metal frame.



KR1020160070147A 2016-06-07 2016-06-07 Semiconductor package, method of manufacturing the same and system in package KR101837514B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160070147A KR101837514B1 (en) 2016-06-07 2016-06-07 Semiconductor package, method of manufacturing the same and system in package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160070147A KR101837514B1 (en) 2016-06-07 2016-06-07 Semiconductor package, method of manufacturing the same and system in package

Publications (2)

Publication Number Publication Date
KR20170138605A KR20170138605A (en) 2017-12-18
KR101837514B1 true KR101837514B1 (en) 2018-03-14

Family

ID=60922904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160070147A KR101837514B1 (en) 2016-06-07 2016-06-07 Semiconductor package, method of manufacturing the same and system in package

Country Status (1)

Country Link
KR (1) KR101837514B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797021B2 (en) 2018-09-03 2020-10-06 Samsung Electronics Co., Ltd. Semiconductor packages having improved thermal discharge and electromagnetic shielding characteristics

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102038602B1 (en) * 2017-07-14 2019-10-31 전자부품연구원 High heat radiating fan-out package and manufacturing method thereof
KR102196173B1 (en) * 2018-01-29 2020-12-30 주식회사 네패스 Semiconductor package and method of manufacturing the same
KR102609629B1 (en) * 2021-07-22 2023-12-04 한국전자기술연구원 Semiconductor package for high frequency power amplifier, mounting structure thereof, and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010528881A (en) * 2007-06-04 2010-08-26 エプコス アクチエンゲゼルシャフト Manufacturing method of MEMS package
US20150108621A1 (en) * 2013-10-17 2015-04-23 Eduard J. Pabst Shielded device packages and related fabrication methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010528881A (en) * 2007-06-04 2010-08-26 エプコス アクチエンゲゼルシャフト Manufacturing method of MEMS package
US20150108621A1 (en) * 2013-10-17 2015-04-23 Eduard J. Pabst Shielded device packages and related fabrication methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797021B2 (en) 2018-09-03 2020-10-06 Samsung Electronics Co., Ltd. Semiconductor packages having improved thermal discharge and electromagnetic shielding characteristics
US11205637B2 (en) 2018-09-03 2021-12-21 Samsung Electronics Co., Ltd. Semiconductor packages having improved thermal discharge and electromagnetic shielding characteristics

Also Published As

Publication number Publication date
KR20170138605A (en) 2017-12-18

Similar Documents

Publication Publication Date Title
KR101858952B1 (en) Semiconductor package and method of manufacturing the same
CN106711094B (en) Semiconductor package and method of manufacturing the same
CN110060992B (en) Semiconductor package
KR102196173B1 (en) Semiconductor package and method of manufacturing the same
KR101809521B1 (en) Semiconductor package and method of manufacturing the same
KR101858954B1 (en) Semiconductor package and method of manufacturing the same
US8330267B2 (en) Semiconductor package
US7944043B1 (en) Semiconductor device having improved contact interface reliability and method therefor
KR101837511B1 (en) Semiconductor package and method of manufacturing the same
EP3147942B1 (en) Semiconductor package, semiconductor device using the same and manufacturing method thereof
KR101837514B1 (en) Semiconductor package, method of manufacturing the same and system in package
KR20200018357A (en) Emi shielding for flip chip package with exposed die backside
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
KR101944007B1 (en) Semiconductor package and method of manufacturing the same
CN106601692B (en) Semiconductor package, method of manufacturing the same, and semiconductor module
KR101892903B1 (en) Fan-out semiconductor package
KR20180002913A (en) Semiconductor package and method of manufacturing the same
KR100762423B1 (en) Semiconductor package and method of manufacturing the same
US20190252325A1 (en) Chip package structure and manufacturing method thereof
KR100673379B1 (en) Stack package and manufacturing method thereof
KR20130112353A (en) Semiconductor package and method for fabricating the same
CN108807294B (en) Package structure and method for fabricating the same
KR101819558B1 (en) Semiconductor package and method of manufacturing the same
KR101870421B1 (en) Ems antenna module and method of manufacturing the same and semiconductor package including the same
CN111463176A (en) Electronic package and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant