KR100682189B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

반도체소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 저장전극 콘택 영역 사이의 소자분리영역이 좁아 트렌치형 소자분리막에 보이드가 유발되는 현상을 방지할 수 있도록 하기 위하여,
소자분리마스크를 이용하여 상기 유기 반사방지막, 패드산화막 및 패드질화막의 적층구조를 식각하고 과도식각공정으로 상기 적층구조의 측면 및 반도체기판을 소정두께 리세스하되, 상기 과도식각공정은 NF3/O2 혼합가스와 질소가스를 첨가하여 실시함으로써 활성영역 중에서 비트라인 콘택 영역의 크기를 감소시키고, 이웃하는 활성영역에 위치하는 비트라인 콘택 영역과의 거리를 증가시켜 상기 비트라인 콘택 영역 사이의 트렌치형 소자분리막의 특성 및 신뢰성을 향상시킬 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 소자분리막 제조방법{Method for manufacturing isolated oxide of semiconductor devices}
도 1 은 종래기술에 따라 형성된 반도체소자의 소자분리막을 도시한 평면도.
도 2 는 본 발명에 따라 형성된 반도체소자의 소자분리막을 도시한 평면도.
도 3 은 본 발명과 종래기술의 활성영역 선폭을 비교 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100,300 : 활성영역 200,400 : 소자분리영역
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로서, 특히 활성영역에 형성된 저장전극 콘택영역과 이웃하는 활성영역의 저장전극 콘택 영역 사이의 간격이 좁게 형성됨으로써 소자분리막에 보이드 ( void ) 가 형성되는 문제점이 있다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크기 때문에 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트렌치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1 은 종래기술에 따른 반도체소자의 소자분리막 제조공정을 도시한 평면도이다.
도 1을 참조하면, 반도체기판(미도시) 상에 패드산화막(미도시)과 패드질화막(미도시)을 적층하고 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 활성영역(100) 상에 상기 적층구조를 남겨 소자분리영역(200)에 트렌치(미도시)를 형성한다.
후속 공정으로, 상기 트렌치를 매립하는 HDP 산화막(미도시)을 전체표면상부에 형성하고 이를 평탄화식각하여 상기 트렌치를 매립하는 HDP 산화막을 형성한다.
그 다음, 상기 패드질화막 및 패드산화막을 제거하여 상기 소자분리영역(200)에 소자분리막을 남긴다.
그러나, 이웃하는 활성영역(100) 상의 저장전극 콘택 영역 ⓧ 사이 거리가 ⓐ 와 같이 좁아 저장전극 콘택 영역 ⓧ 간의 소자분리영역(200)을 매립하는 HDP 산화막 내에 보이드(미도시)가 유발된다.
이러한 문제점을 해결하기 위하여 저장전극 콘택 영역의 활성영역 사이 거리 를 증가시키는 경우 상대적으로 비트라인 콘택 영역의 활성영역 면적이 감소되어 비트라인 콘택 저항이 증가되는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 저장전극 콘택 영역에서 생성되는 폴리머의 양보다 측면식각되는 폴리머의 양이 많도록 소자분리영역을 식각하여 저장전극 콘택 영역 사이의 면적을 확보함으로써 저장전극 콘택영역 사이의 소자분리면적을 확보하여 갭필 특성을 향상시킬 수 있도록 하는 반도체소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은,
반도체기판 상에 패드산화막, 패드질화막 및 유기 반사방지막의 적층구조를 형성하는 공정과,
소자분리마스크를 이용하여 상기 적층구조를 식각하고, 과도식각공정을 수행하여 상기 반도체기판이 일부 리세스되도록 하되, 상기 과도식각공정은 상기 적층구조의 측면이 일부 리세스되도록 NF3/O2 혼합가스와 질소가스를 첨가하여 실시하는 공정과,
후속 공정으로 상기 반도체기판에 트렌치형 소자분리막을 형성하는 공정을 포함하는 것을 특징으로 하고,
삭제
삭제
상기 유기 반사방지막의 식각공정은 70～90 mTorr, 280～320 W, 45～55 sccm 의 CF4, 27～33 sccm 의 CHF3, 7～9 sccm 의 O2를 사용하는 조건으로 실시하는 것 과,
상기 패드질화막 및 패드산화막의 식각공정은 35～45 mTorr, 600～800 W, 25～35 sccm 의 CF4, 8～12 sccm 의 CHF3, 1～3 sccm 의 O2를 사용하는 조건으로 실시하는 것과,
상기 과도식각공정은 50～200 mTorr, 600～800 W, 25～35 sccm 의 CF4, 8～12 sccm 의 CHF3, 1～3 sccm 의 O2를 사용하며 , 질소가스(N2) 및 NF3/O2 혼합가스의 첨가하여 실시하되,
상기 과도식각공정은 사용되는 가스의 총 유량을 50～100 sccm 으로 하여 실시하고, 상기 과도식각공정은 N2 : NF3 : O2 = 16 : 5 : 1 의 유량 비율로 실시하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 반도체소자의 소자분리막 제조방법을 도시한 평면도이다.
도 2를 참조하면, 반도체기판(미도시) 상에 패드산화막(미도시), 패드질화막(미도시) 및 유기 반사방지막의 적층구조를 형성하고, 소자분리마스크를 이용한 사진식각공정으로 상기 유기 반사방지막, 패드질화막 및 패드산화막을 식각하여 활성영역(300) 상에 소자분리영역(400)을 정의한다.
이때, 상기 사진식각공정은 상기 유기 반사방지막의 식각공정, 패드질화막 및 패드산화막의 식각공정 그리고 상기 반도체기판 상의 적층구조물을 완전하게 패터닝하기 위한 과도식각공정으로 이루어진다.
상기 과도식각공정으로 상기 반도체 기판의 소정 두께 리세스시키되, 상기 과도식각공정은 NF3/02 혼합가스와 질소가스를 첨가하여 상기 적층구조의 측면이 리세스되도록 하는 것이 바람직하다.
여기서, 상기 유기 반사방지막의 식각공정은 70～90 mTorr, 280～320 W에서 45～55 sccm의 CF4, 27～33 sccm의 CHF3 및 7～9 sccm의 O2 를 사용하여 진행되며, 상기 패드질화막 및 패드산화막의 식각공정은 35～45 mTorr, 600～800 W에서 25～35 sccm의 CF4, 8～12 sccm의 CHF3 및 1～3 sccm의 O2를 사용하여 진행하는 것이 바람직하다.
삭제
상기 과도식각공정은 50～200 mTorr, 600～800 W에서 25～35 sccm의 CF4, 8～12 sccm의 CHF3 및 1～3 sccm의 O2 를 사용하여 진행하며, 클로린 베이스 ( chlorine base )에 폴리머 생성 가스인 질소가스(N2)와 측면식각을 유도하는 NF3/O2 혼합가스의 첨가로 생성된 폴리머가 다시 제거되는 반응을 이루게 된다. 이때, 챔버 내 압력을 50～200 mTorr 로 유지하며 사용되는 가스의 총 유량을 50～100 sccm 으로 유지하고 첨가되는 질소가스(N2), NF3 및 O2 가스의 유량을 N2 : NF3 : O2 = 16 : 5 : 1 의 비율로 사용하여 실시함으로써 비트라인 콘택 영역 ⓨ 에 쌓이는 폴리머의 양과 제거되는 양을 동일하게 유지하고, 저장전극 콘택 영역 ⓧ 에 쌓이는 폴리머의 양보다 제거되는 양이 증가하게 된다.
상기한 바와 같은 과도식각공정으로 종래기술에서 저장전극 콘택 영역 ⓧ 사이 거리인 ⓐ 보다 넓은 ⓑ 의 저장전극 콘택 영역 간 소자분리영역을 확보한다.
후속 공정으로, 패터닝된 적층구조물을 마스크로 하여 반도체기판을 식각함으로써 트렌치(미도시)를 형성하고 이를 매립하는 HDP CVD 산화막으로 보이드 없는 소자분리막을 형성한다.
도 3 은 종래기술과 본 발명에 따른 활성영역 선폭의 변화를 도시한 그래프로서, y축은 활성영역의 선폭(㎛)을 나타낸다.
여기서, 상기 그래프의 y축의 좌측은 저장전극 콘택 영역의 활성영역 선폭으로, 본 발명에 따라 상기 저장전극 콘택 영역의 활성영역 선폭이 감소하는 것을 나타내며, y축의 우측은 비트라인 콘택 영역의 활성영역 선폭으로, 본 발명에 따라 상기 비트라인 콘택 영역의 활성영역 선폭이 증가되어 저장전극 콘택 영역 사이의 소자분리영역이 넓어졌음을 알 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 제조방법은, 저장전극 콘택 영역을 감소시켜 저장전극 콘택 영역 사이 소자분리영역의 면적을 확보함으로써 소자분리영역에 형성되는 트렌치형 소자분리막의 형성 시 보이드의 유발을 방지할 수 있도록 하고 그에 따른 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체기판 상에 패드산화막, 패드질화막 및 유기 반사방지막의 적층구조를 형성하는 공정과,
    소자분리마스크를 이용하여 상기 적층구조를 식각하고, 과도식각공정을 수행하여 상기 반도체기판이 일부 리세스되도록 하되, 상기 과도식각공정은 상기 적층구조의 측면이 일부 리세스되도록 NF3/O2 혼합가스와 질소가스를 첨가하여 실시하는 공정과,
    후속 공정으로 상기 반도체기판에 트렌치형 소자분리막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  2. 제 1 항에 있어서,
    상기 유기 반사방지막의 식각공정은 70～90 mTorr, 280～320 W, 45～55 sccm 의 CF4, 27～33 sccm 의 CHF3, 7～9 sccm 의 O2를 사용하는 조건으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 제 1 항에 있어서,
    상기 패드질화막 및 패드산화막의 식각공정은 35～45 mTorr, 600～800 W, 25～35 sccm 의 CF4, 8～12 sccm 의 CHF3, 1～3 sccm 의 O2를 사용하는 조건으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 제 1 항에 있어서,
    상기 과도식각공정은 50～200 mTorr, 600～800 W, 25～35 sccm 의 CF4, 8～12 sccm 의 CHF3, 1～3 sccm 의 O2를 사용하며 , 질소가스(N2) 및 NF3/O2 혼합가스의 첨가하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  5. 제 4 항에 있어서,
    상기 과도식각공정은 사용되는 가스의 총 유량을 50～100 sccm 으로 하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  6. 제 4 항에 있어서,
    상기 과도식각공정은 N2 : NF3 : O2 = 16 : 5 : 1 의 유량 비율로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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