KR100665018B1 - 다주파대용 피드포워드 증폭장치 및 그 조정방법 - Google Patents

다주파대용 피드포워드 증폭장치 및 그 조정방법 Download PDF

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가부시키가이샤 엔.티.티.도코모
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Abstract

복수 대역의 신호를 포함하는 입력 신호를 변형 검출 회로의 선형 신호경로와 N개의 벡터 조정 경로에 분배하는 분배부와, N개의 벡터 조정 경로에 각각 설치한 N개의 주파수대의 신호를 추출하는 주파수대 추출기와, 각각의 주파수대 추출기의 출력 신호를 벡터 조정하는 N개의 벡터 조정기와, N개의 벡터 조정기의 출력 신호를 증폭하는 주증폭기와, 증폭된 신호와 선형 신호경로의 신호를 합성하고, 변형 제거 회로의 선형 신호경로와 N개의 변형 주입 경로에 분배하는 합성·분배부와, N개의 변형 주입 경로에 각각 설치한 N개의 주파수대의 신호를 추출하는 주파수대 추출기와, N개의 주파수대별로 분리된 신호를 벡터 조정하는 벡터 조정기와, 벡터 조정된 N개의 신호를 증폭하는 보조 증폭부와, 증폭된 신호와 변형 제거 회로의 선형 신호경로의 신호를 합성하는 합성부에 의해 구성된다.
다주파대용 피드포워드 증폭장치, 변형 검출 회로, 주파수대 추출기, 벡터 조정기, 주증폭기, 합성·분배부

Description

다주파대용 피드포워드 증폭장치 및 그 조정방법{MULTI-BAND FEED-FORWARD AMPLIFIER AND ADJUSTMENT METHOD THEREFOR}
도 1은, 종래의 피드포워드 증폭장치의 기본구성과 그 동작을 설명하기 위한 블록도이다.
도 2는, 본 발명에 의한 다주파대 신호처리회로의 기본구성을 설명하기 위한 블록도이다.
도 3은, 본 발명에 의한 다주파대 신호처리회로에 있어서의 주파대 추출기를 구성하는 대역 통과 필터의 특성을 설명하기 위한 도면이다.
도 4는, 본 발명에 의한 다주파대 신호처리회로에 있어서의 주파대 추출기를 구성하는 대역 저지 필터의 특성을 설명하기 위한 도면이다.
도 5는, 대역 저지 필터에 의해 구성한 주파대 추출기를 도시한 블록도이다.
도 6은, 본 발명에 의한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 7은, 본 발명에 의한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 8은, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이 다.
도 9는, 본 발명의 피드포워드 증폭장치에 의한 변형 보상을 설명하기 위한 도면이다.
도 10은, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 11은, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 12는, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 13은, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 14는, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 15는, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 16은, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 17은, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도, 18은, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리 회로의 실시예를 설명하기 위한 블록도이다.
도 19는, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 20은, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 21은, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 22는, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 23은, 본 발명의 피드포워드 증폭장치에 있어서의 변형 검출 회로의 실시예를 설명하기 위한 블록도이다.
도 24는, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 25는, 본 발명의 피드포워드 증폭장치에 적용 가능한 다주파대 신호처리회로의 실시예를 설명하기 위한 블록도이다.
도 26는, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
도 27은, 본 발명의 피드포워드 증폭장치의 실시예를 설명하기 위한 블록도이다.
본 발명은, 복수의 주파수대를 일괄해서 증폭하는 다주파대용 피드포워드 증폭장치 및 그 조정방법에 관한 것이다.
종래부터 이용되고 있는 피드포워드 증폭장치의 기본구성을 도 1에 도시한다. 피드포워드 증폭장치는 기본적으로 2개의 신호처리회로에 의해 구성된다. 1개는 변형 검출 회로(100)이며, 다른 1개는 변형 제거 회로(200)이다. 변형 검출 회로(100)는 주증폭기 신호경로(101)와 선형 신호경로(102)로 구성된다. 변형 제거 회로(200)는 주신호경로(201)와 변형 주입 경로(202)로 구성된다. 또한 주증폭기 신호경로(101)(벡터 조정 경로로도 부른다)는 가변위상기(101-1)와 가변감쇠기(101-2)의 종속접속으로 이루어지는 벡터 조정기(101V)와 주증폭기(101-3)로 구성되고, 선형 신호경로(102)는 지연선로로 구성된다. 또, 주신호경로(201)는 지연선로로 구성되고, 변형 주입 경로(202)(벡터 조정 경로로도 부른다)는 가변위상기(201-1)와 가변감쇠기(202-2)의 종속접속으로 이루어지는 벡터 조정기(202V)와 보조 증폭기(202-3)로 구성된다. 여기에서, 전력 분배기(301) 및 전력합성·분배기(302), 전력합성기(303)는 트랜스 회로, 하이브리드 회로 등으로 구성되는 단순한 무손실 전력분배기 및 전력합성기이다.
우선, 피드포워드 증폭장치의 기본적인 동작에 관하여 설명한다. 피드포워드 증폭장치에 입력된 신호는, 전력분배기(301)에 의해 주증폭기 신호경로(101)와 선형 신호경로(102)에 분배된다. 이 때 주증폭기 신호경로(101)와 선형 신호경로(102)의 신호가, 전력합성·분배기(302)에 있어서 등진폭, 또한 역위상이 되도록 주증폭기 신호경로(101)의 가변위상기(101-1)와 가변감쇠기(101-2)를 조정한다. 다만, 역위상의 조건은, 전력분배기(301) 또는 전력합성·분배기(302)에 있어서의 입출력 단자간의 이상량을 적당히 설정함으로써 실현하든지, 또는, 주증폭기(101-3)에서의 위상반전을 이용하는 등의 방법으로 실현한다. 전력합성·분배기(302)는 그 1방 및 타방의 출력 단자에 주증폭기 신호경로(101)로부터의 신호와 선형 신호경로(102)로부터의 신호의 합과 차를 각각 출력한다.
변형 검출 회로(100)가 이렇게 구성되어 있기 때문에, 전력합성·분배기(302)의 출력측에는 주증폭기 신호경로(101)와 선형 신호경로(102)의 두개의 경로의 신호의 차 성분이 검출된다. 이 차 성분이 바로 주증폭기(103-3)에서 발생하는 변형 성분 바로 그것이다. 이것으로부터, 상기 도 1에 도시한 블록(100)은 변형 검출 회로로 불린다.
다음으로, 변형 제거 회로(200)에 관하여 설명한다. 전력합성·분배부(302)의 합성분 출력은 주신호경로(201)에 부여되고, 전력합성·분배부(302)의 차성분 출력은 변형 주입 경로(202)에 부여된다. 주신호경로(201)에 입력된 합성분은 주로 주증폭기(101-3)로부터의 출력으로부터 이루어지고, 주증폭기(101-3)가 발생한 변형 성분을 포함한다. 또, 변형 주입 경로(202)에 입력된 차성분은 주로 변형 검출 회로(100)에 검출된 주증폭기(101-3)의 변형 성분으로부터 이루어진다. 주신호경로(201)로부터의 변형 성분과 변형 주입 경로(202)로부터의 변형 성분이, 등진폭, 또한 역위상이 되도록 변형 주입 경로(202)의 가변위상기(202-1)와 가변감쇠기 (202-2)를 조정한다. 이 결과, 변형 제거 회로(200)의 출력에 주증폭기(101-3)의 변형 성분이 변형 주입 경로(202)로부터의 변형 성분과 역위상, 등진폭으로 주입되기 때문에, 증폭회로 전체의 변형 성분의 상쇄가 실현된다.
또한, 주지의 사항이지만, 피드포워드 증폭장치에 이용되는 주증폭기(101-3)에서 발생하는 변형 성분을 제거하기 위하여 보조 증폭기(202-3)는 선형증폭기가 이용된다.
이상이, 이상적인 피드포워드 증폭장치의 동작이다. 실제로는, 변형 검출 회로(100) 및 변형 제거 회로(200)의 각각의 회로의 평형성을 완전히 유지하는 것은 용이하지 않다. 또, 가령 초기 설정이 완전하더라도, 주위 온도, 전원 등의 변동에 의해 증폭기의 특성이 변화하기 때문에, 시간적으로 안정되게 양호한 평균성을 유지하는 것은 극히 곤란하다.
이 피드포워드 증폭장치의 변형 검출 회로(100) 및 변형 제거 회로(200)의 평형성을 고정밀도로 유지하는 방법으로서, 파일럿 신호를 이용한 자동 조정방법이 예를 들면, 일본 특허출원 공개 제 1-198809, 이하 특허문헌1이라 한다,에 나타나 있고, 이들을 실용화한 장치로서, 노지마 토시오, 나라하시 요우이치, 「이동통신용 초저 변형 다주파수 공통증폭기----자기조정 피드포워드 증폭장치(SAFF-A)----」, 전자정보통신학회, 무선통신 시스템 연구회, RCS90-4, 1990, 이하 비특허문헌1이라 부른다,에 나타난 장치가 알려져 있다. 이들의 피드포워드 증폭장치는 PDC(퍼스널·디지털·셀룰러)의 800MHz대, 1.5GHz대로 실용화되고 있다. 피드포워드 증폭장치는 일반적으로 증폭하는 각 주파수대마다 설계되고, 조정되어 있다.
일본 특허출원 공개 제 2000-223961 및 2001-284975, 이하 특허문헌2 및 특허문헌3이라 부른다,에서는 어느 단일 송신 대역, 예를 들면 2GHz대역내 20MHz를 복수의 밴드패스 필터로 세분화하고, 세분화해서 추출한 신호를 증폭하고, 세분화한 각 주파수마다 증폭기에서 발생하는 진폭 어긋남이나 위상 어긋남을 보상하고, 변형 보상 정밀도를 높일 수 있는 피드포워드 증폭장치를 제안하고 있다.
증폭해야 할 복수의 주파수대가 각 주파대의 대역폭과 비교해서 크게 떨어져 있을 경우, 즉 이산된 주파수대의 경우에 있어서, 각각의 주파수대에 의해 지연선의 전기장의 상이 등으로부터, 피드포워드 증폭장치의 변형 검출 회로(100)와 변형 제거 회로(200)의 각각의 가변위상기(101-1 및 202-1) 및 가변감쇠기(101-2 및 202-2)는 증폭해야 할 주파수대에 의해 변형 검출 회로(100)와 변형 제거 회로(200)의 평형도를 달성하기 위한 조정량이 다르다. 예를 들면, 800MHz대로 최적의 조정을 행하여도 700MHz나 떨어진 1.5GHz대의 신호에 대하여 최적의 조정이 안된다. 이 때문에, 상기와 같이 800MHz대와 1.5GHz대를 동시에 증폭하는 피드포워드 증폭장치는 각각의 주파수대에 대하여 소정의 변형 보상량을 동시에 달성할 수 없었다. 800MHz대와 1.5GHz대의 각각의 피드포워드 증폭장치가 제조되고 있다.
또, 상기한 특허문헌2 및 특허문헌3에서는 변형 제거 회로측에 밴드패스 필터가 설치되지 않고, 단일 벡터 조정기로 벡터 조정을 행하고 있다. 이 때문에, 이러한 구성에 의해 예를 들면 800MHz대와 1.5GHz대를 동시에 변형 제거를 행할 수는 없다.
구체적으로 말하면, 각각의 주파수대에서 변형 보상을 행할 수 있는 피드포 워드 증폭장치를 공통된 지연선로에 의해 조합시켰을 경우, 변형 검출 회로 및 변형 제거 회로의 벡터 조정기에는 각각의 주파수대의 신호가 입력된다. 그들의 벡터 조정기는 복수의 주파수대에 대하여, 각각의 주파수대에 최적의 벡터 조정을 행할 수 없다. 예를 들면, 800MHz대와 1.5GHz대의 신호가 동일한 벡터 조정기에 입력될 경우, 어느 쪽 주파수대에 대하여 최적의 벡터 조정을 행할 수 있지만, 타방의 주파수대에 대하여 최적의 벡터 조정을 행할 수 없다. 즉, 타방의 주파수대에서는 변형 보상을 행할 수 없다. 이것은, 벡터 조정기가 단일의 주파수대에 대하여 진폭과 위상을 조정할 수 있기 때문이다.
또, 각각의 주파대마다 피드포워드 증폭장치를 구성하면, 단일의 피드포워드 증폭장치로 실현할 경우와 비교해서 장치규모, 소비전력의 점에서 불리하다.
본 발명의 목적은 복수의 주파수대에 대하여 동시에 변형 보상을 가능하게 하는 피드포워드 증폭장치와 그 조정방법을 제공하는 것이다.
본 발명에 의하면, 변형 검출 회로와 변형 제거 회로를 가지는 피드포워드 증폭장치이며, 상기 변형 검출 회로는,
제1지연 수단에 의해 구성된 제1선형 신호경로와,
N개의 제1벡터 조정 경로와, N은 2이상의 정수이며,
상기 변형 검출 회로에의 입력 신호를 상기 선형 신호경로와 상기 N개의 제1벡터 조정경로에 분배하는 제1분배부와,
상기 N개의 제1벡터 조정 경로에 각각 설치되고, 서로 이산적인 주파수대의 신호를 추출하는 N개의 제1주파수대 추출기와,
상기 N개의 제1벡터 조정 경로에 각각 설치되고, 상기 제1주파수대 추출기의 출력 신호의 위상과 진폭을 조정하는 N개의 제1벡터 조정기와,
상기 N개의 제1벡터 조정기의 출력을 증폭하는 제1다주파수대 증폭부와,
상기 제1선형 신호경로의 출력과 상기 제1다주파수대 증폭부의 출력을 합성해서 출력하는 제1합성부를 포함하도록 구성되어 있다.
변형 제거 회로는,
제2지연 수단에 의해 구성된 제2선형 신호경로와,
N개의 제2벡터 조정 경로와, N은 2이상의 정수이며,
상기 변형 제거 회로의 입력 신호를 상기 선형 신호경로와 상기 N개의 제2벡터 조정 경로에 분배하는 제2분배부와,
상기 N개의 제2벡터 조정 경로에 각각 설치되고, 서로 이산적인 주파수대의 신호를 추출하는 N개의 제2주파수대 추출기와,
상기 N개의 제2벡터 조정 경로에 각각 설치되고, 상기 제2주파수대 추출기의 출력 신호의 위상과 진폭을 조정하는 N개의 제2벡터 조정기와,
상기 N개의 제2벡터 조정기의 출력을 증폭하는 제2다주파수대 증폭부와,
상기 제2선형 신호경로의 출력과 상기 제2다주파수대 증폭부의 출력을 합성해서 출력하는 제2합성부를 포함하도록 구성되어 있다.
또, 본 발명의 조정방법에 의하면, 상기 변형 검출 회로의 출력 신호를 검출 하고, 그 검출 신호 레벨이 최소가 되도록 상기 N개의 제1벡터 조정기를 각각 조정한다. 상기 변형 제거 회로의 출력 신호를 검출하고, 그 검출 신호 레벨이 최소가 되도록 상기 N개의 제2벡터 조정기를 각각 조정한다.
본 발명에 의하면, 복수의 주파수대에 대한 변형 보상을 가능하게 하는 피드포워드 증폭장치를 실현할 수 있다.
복수의 주파수대를 일괄해서 증폭하는 피드포워드 증폭장치의 구성을 간이화하고, 저소비 전력화를 실현할 수 있다.
본 발명의 구성에 의하면 선형 신호경로를 구성하는 지연선로의 전기장 차에 상관없이 각각의 주파수대마다 소정의 변형 보상량을 달성하는 조정을 행할 수 있다.
(바람직한 실시예의 상세한 설명)
도 2에 본 발명의 피드포워드 증폭장치에 적용되는 다주파대 신호처리회로의 원리적 구성을 도시한다. 이 다주파대 신호처리회로는, 지연선으로 구성된 선형 신호경로(10)와, 각각의 주파수대 벡터 조정 경로(11-12, …)와, 각각의 주파수대 벡터 조정 경로의 신호를 증폭하는 다주파대 증폭부(20)와, 선형 신호경로(10)와 각각의 주파수대 벡터 조정 경로에 입력 신호를 분배하는 분배부(30)와, 다주파대 증폭부(20)의 출력과 선형 신호경로(10)의 출력을 합성하는 합성부(40)로 구성되어 있다.
제1주파수대 벡터 조정 경로(11)는 중심주파수(f1)의 제1주파수대 신호를 추출하는 제1주파수대 추출기(11-1)와, 제1주파수대 신호의 진폭과 위상을 조정하는 벡터 조정기(11-2)를 포함한다. 제2주파수대 벡터 조정 경로(12)는 중심주파수(f2)의 제2주파수대 신호를 추출하는 제2주파수대 추출기(12-1)와, 제2주파수대 신호의 진폭과 위상을 조정하는 벡터 조정기(12-2)를 포함한다. 이들 벡터 조정기(11-2, 12-2)의 출력은 다주파대 증폭부(20)에서 증폭된다.
도 2에서는 또 다른 주파수대 벡터 조정 경로를 설치해도 좋은 것을 도시하고 있다. 각 벡터 조정기(11-2, 12-2)는 도시하고 있지 않지만 예를 들면 가변감쇠기와 가변위상기의 직렬접속으로 구성된다. 분배부(30)는, 입력 신호를 선형 신호경로(10)와, 제1 및 제2주파수대 벡터 조정 경로(11, 12)에 분배하고, 합성부(40)는 그들의 경로의 출력을 합성한다. 도 2에 도시한 다주파대 신호처리회로를 예를 들면 도 1에서 설명한 피드포워드 증폭장치의 변형 검출 회로(100)과 변형 제거 회로(200)에 적용해서 본 발명의 피드포워드 증폭장치를 구성할 수 있다.
이동통신을 예시하여 설명하면, 주파수(f1)가 예를 들면 800MHz대, 주파수(f2)가 1.5GHz대에 대응하고, 또한 도면에 도시되어 있지 않는 주파수(f3 및 f4)의 제3 및 제4주파대로서 2GHz대, 5GHz대를 사용하여도 좋다. 이들의 주파대는 그들의 주파수대의 대역폭과 비교해서 충분히 떨어진 이산적인 관계를 가지고, 각각의 주파수대에 대응해서 주파수대 추출기(11-1, 12-1, …)가 설치되어 있다. 이 주파수대 추출기(11-1, 12-1, …)에서 추출한 각 주파수대의 신호를 벡터 조정기(11-2, 12-2, …)에서 벡터 조정하고, 다주파대 증폭부(20)에서 각각 증폭하고, 그 증폭 출력을 선형 신호경로(10)의 출력과 합성부(40)에서 합성한다. 이렇게, 본 발명에서 사용되는 다주파대 신호처리회로는 대상으로 하는 주파수대의 수는 2개로 한정 되나 것은 아니지만, 이하에서는 설명을 간소하게 하기 위해서 증폭 대상으로 하는 주파수대의 수를 2개로 한해서 설명하기로 한다.
제1 및 제2주파수대 추출기(11-1 및 12-1)의 특성은 각각 중심주파수를 f1, f2로 하는 원하는 대역폭을 가지고, 각각 제1주파수대 및 제2주파수대의 신호를 추출한다. 이러한 각 주파수대 추출기는 예를 들면 대역 통과 필터(밴드패스 필터:BPF)로 구성하여도 좋고, 또는 대역 저지 필터(밴드 일리미네이션 필터:BEF)로 구성하여도 좋다.
도 3에 제1 및 제2주파수대 추출기(11-1, 12-1)를 대역 통과 필터로 구성했을 경우의 주파수대 감쇠특성을 각각 실선과 파선으로 개념적으로 도시한다. 중심주파수가 각각 f1,f2의 주파수대의 대역외에서 가파르게 감쇠량이 증대하고, 주파수대간의 분리가 충분한 특성으로 할 필요가 있다. 그러한 특성은 일반적으로 복수의 대역 통과 필터를 종속접속해서 얻을 수 있다.
도 4는 예를 들면 제1주파수대 추출기(11-1)를 대역 저지 필터로 구성했을 경우의 주파수대 감쇠량 특성을 도시한다. 다만, 이 예는 도 2의 다주파대 신호처리회로에 중심주파수가 각각 f3, f4의 제3 및 제3벡터 조정 경로가 더욱 추가되어 있는 것으로 했을 경우의 제1주파수대 추출기(11-1)에 요구되는 특성을 개념적으로 도시하고 있다. 이 특성은, 도 4에서 분명하게 나타나 있는 바와 같이 제1주파수대 이외의 주파수대인 제2, 제3 및 제4주파수대를 각각 저지하는 3개의 대역 저지 필터(BEF1, BEF2, BEF3)의 도 5에 도시한 바와 같은 종속접속에 의해 형성할 수 있다. 각 대역 저지 필터는 그 대역에서 충분한 대역 저지 특성을 가지고, 또한 그 이외의 대역에서 충분히 저손실의 통과 특성을 가지도록 구성한다. 그러한 각 대역 저지 필터는 예를 들면 노치 필터로 구성할 수 있다. 노치 필터에는, 유전체 공진기를 이용하는 대역 저지 필터, 마이크로스트립 라인에 의한 스터브를 이용한 필터 등을 적용할 수 있다. 도면에 나타나 있지 않지만, 마찬가지로, 제2주파수대 추출기(12-1)의 특성은 다른 제1, 제3 및 제4주파수대를 각각 저지하는 3개의 대역 저지 필터의 종속접속으로 형성할 수 있다. 도시되어 있지 않은 제3 및 제4주파수대 추출기에 관해서도 동일하다.
각 주파수대 추출기를 대역 통과 필터로 구성할 경우에는, 중심주파수의 대역주변을 추출하기 쉽고, 또 중심주파수로부터의 아이솔레이션이 비교적 취하기 쉬운 이점이 있다. 그러나, 중심주파수가 대역 통과 필터의 공진주파수가 되기 때문에, 신호의 지연이 커진다. 따라서, 그 지연량에 맞춰서 도 2에 있어서의 선형 신호경로(10)를 구성하는 지연선의 선로 길이를 길게 할 필요가 있고, 감쇠량도 커지는 결점이 있다. 각 주파수대 추출기를 대역 저지 필터로 구성할 경우에는, 추출하는 주파수대역에 있어서 대역 저지 필터의 중심주파수가 아니기 때문에, 그 추출되는 주파수대역에 있어서의 지연이 작다. 따라서 선형 신호경로(10)의 선로 길이는 짧고, 저손실이 되는 이점이 있다. 또한, 대역 저지 필터의 설계도 용이하다.
합성부(40)의 입력에 있어서 선형 신호경로(10)에 의한 신호지연량이 거의 벡터 조정 경로(11, 12)에 의한 지연량과 같아지도록 미리 선형 신호경로(10)의 선로 길이가 선택되어 있다. 벡터 조정기(11-2)는 선형 신호경로(10)의 출력 신호 중의 제1주파수대 신호성분과 다주파대 증폭부(20)의 출력 중의 제1주파수대 신호 성분이 등진폭, 역위상이 되도록, 제1주파수대 벡터 조정 경로(11)의 신호의 위상과 진폭을 제어한다. 마찬가지로, 벡터 조정기(12-2)는 선형 신호경로(10)의 출력 신호 중의 제2주파수대 신호성분과 다주파대 증폭부(20)의 출력 중의 제2주파수대 신호성분이 등진폭, 역위상이 되도록 제2주파수대 벡터 조정 경로(12)의 신호의 위상과 진폭을 제어한다. 이 조정에 의해, 합성부(40)는 선형 신호경로(10)의 출력과, 각각의 주파수대 벡터 조정 경로의 합성 출력과의 차 성분과 합 성분을 각각 단자(41과 42)에 출력한다.
도 2의 다주파대 신호처리회로에 있어서의 제1 및 제2주파대 벡터 조정 경로(11, 12)의 벡터 조정기(11-2와 12-2)는, 각각 선형 신호경로(10)를 기준으로 하여 조정한다. 이에 따라, 주파수(f1)와 주파수(f2)에 대하여 벡터 조정을 독립적으로 행할 수 있다.
이하에 각 부의 실시예를 설명한다. 각 실시예에 있어서, 부를 칭하는 부분은 아날로그 회로로 구성할 수 있는 것은 물론, 디지털 연산 처리장치와 소프트웨어에 의해서도 실현가능한 부분을 나타낸다.
도 6은 도 2에 도시한 다주파대 신호처리 회로의 보다 구체적인 제1의 구성예를 나타낸다. 이 제1의 구성예는, 도 2에 있어서의 다주파대 증폭부(20)를 각각의 주파수대마다 증폭하는 개별증폭기(11-3, 12-3)와 그들의 증폭기의 출력을 합성해서 다주파대 증폭부(20)의 출력으로 하는 합성기(21)에 의해 구성되어 있다. 또, 분배부(30)는, 입력 신호를 2개로 분배하고, 분배된 일방을 선형 신호경로(10)에 주는 분배기(30-1)와, 분배된 타방을 각각의 주파수대의 벡터 조정 경로(11, 12)에 분배하는 분배기(30-2)로 구성되어 있다. 각 주파수대의 벡터 조정 경로(11, 12)에 의한 신호 벡터의 조정과, 그것에 의해서 합성부(40)의 출력 단자(41, 42)에 얻어지는 차 성분과 합 성분은 도 2의 경우와 동일하므로, 설명을 생략한다. 각각의 벡터 조정 경로의 출력 신호를 합성하는 합성기(21)는 방향성 결합기, 윌킨슨형 전력합성기 등을 이용할 수 있다.
도 7에 다주파대 신호처리회로의 제2의 구성예를 도시한다. 이 예는, 도 6의 구성에 있어서의 주파대 증폭부(20)를 합성기(21)와 공통의 증폭기(23)에 의해 구성한 것이다. 즉 벡터 조정기(11-2, 12-2)의 출력은 합성기(21)에 의해 합성되고, 합성된 다주파대의 신호를 공통의 증폭기(23)에 의해 증폭하고, 다주파대 증폭기(20)의 출력으로서 합성부(40)에 주고 있다. 다른 부분은 도 6이 대응하는 부분과 동일하므로, 설명을 생략한다.
제1실시예
도 8에 본 발명에 의한 피드포워드 증폭장치의 제1실시예를 도시한다. 이 실시예는, 변형 검출 회로(100)로서 도 6에 도시한 다주파대 신호처리회로를 적용하고, 그 각 부의 참조 번호에 A를 부가해서 나타내고, 변형 제거 회로(200)로서 마찬가지로 도 6의 다주파대 신호처리회로를 적용하고, 그 각 부의 참조 번호에 B를 부가해서 나타내고 있다. 또한, 이후의 모든 실시예에 있어서도 도면과 설명을 간단하게 하기 위해서, 사용 주파수대의 수를 2로 하여 설명하지만, 일반적으로 2이상의 임의인 수의 주파수대를 사용하여도 좋다.
변형 검출 회로(100)를 구성하는 다주파대 신호처리회로의 합성부(40A)는 변 형 제거 회로(200)를 구성하는 다주파대 신호처리회로에 있어서의 분배기(30-1)(도 6참조)와 겸용되어, 합성·분배기로서 기능한다. 또, 변형 검출 회로(100)에 있어서의 개별증폭기(11-3A, 12-3A)에 의해 구성된 다주파대 증폭부(20A)는 피드포워드 증폭장치에 있어서의 주증폭기를 구성하고, 각 개별 증폭기(11-3A, 12-3A)는 전력증폭기로 구성된다. 변형 제거 회로(200)에 있어서의 다주파대 증폭부(20B)는 피드포워드 증폭장치에 있어서의 보조 증폭기를 구성하고, 개별증폭기(11-3B, 12-3B)로서는 선형증폭기가 사용된다.
이 구성에 있어서, 합성·분배기(40A)는 그 출력 단자(41A)에 선형 신호경로(10A)의 출력과 벡터 조정 경로(11A, 12A)의 합성 출력(합성기(21A)의 출력)과의 차 성분을 출력하고, 변형 제거 회로(200)의 분배기(30-2B)에 준다. 또, 합성·분배기(40A)는 그 출력 단자(42A)에 선형 신호경로(10A)의 출력과 합성기(21A)의 출력의 합 성분을 출력하고, 변형 제거 회로(200)의 선형 신호경로(10B)에 준다. 각 개별 증폭기(11-3A, 12-3A)와 구성하는 전력증폭기는 신호의 증폭 시에 상호 변조변형을 생성하므로, 단자(41A)에 출력되는 차 성분은 이들 개별증폭기(11-3A, 12-3A)가 생성한 변형 성분이 된다. 한편, 단자(42A)에는 합 성분으로서 다주파대의 입력 신호와 개별증폭기(11-3A, 12-3A)의 출력 신호의 합성 신호가 출력된다.
변형 제거 회로(200)에 있어서는, 합성부(40B)는 선형 신호경로(10B)의 출력과, 각각의 주파수대의 벡터 조정 경로(11B, 12B)의 합성 출력(합성기(21B)의 출력)과의 차 성분을 단자(41B)에 출력한다. 따라서, 선형 신호경로(10B)의 출력 신호 중의 주증폭기(20A)에 의해 생성된 변형 성분이 벡터 조정 경로의 합성 출력에 의해 상쇄되고, 다주파대의 신호성분이 단자(41B)에 출력된다.
이러한 변형 제거 회로(200)에서의 변형 제거량을 실현시키기 위해서는, 변형 검출 회로(100)와 변형 제거 회로(200)에 있어서 도 2에서 설명한 다주파대 신호처리회로에 있어서의 벡터 조정을 행하면 좋다.
제1실시예의 피드포워드 증폭장치는, 각각의 주파수대마다 벡터 조정기(11-2A, 11-2B 및 12-2A,12-2B)를 이용하기 때문에, 각각의 주파수대마다 독립적으로 변형 보상을 행할 수 있다. 벡터 조정기(11-2A, 12-2A 및 11-2B,12-2B)는, 변형 검출 회로(100) 및 변형 제거 회로(200)로 각각 지연선로(10A 및 10B)에 대하여 등진폭, 역위상, 등지연이 되도록 각 벡터 조정기를 지나는 신호의 진폭과 위상을 조정한다.
도 9는 2주파수대의 신호를 도 8의 피드포워드 증폭장치에 의해 증폭했을 경우의 변형 보상량을 개념적으로 도시하고 있다. 본 발명의 피드포워드 증폭장치에 의하면, 증폭한 중심주파수(f1과 f2)의 각 주파수대의 신호에 포함되는 주증폭기(20A)의 변형 성분이 각각의 주파수대마다 독립적으로 소정의 값(목표치)이하가 되도록, 각 주파수대마다 변형 검출 회로(100) 및 변형 제거 회로(200)의 벡터 조정기(11-2A, 12-2A 및 11-2B, 12-2B)를 조정한다.
각 벡터 조정 경로의 각각의 아이솔레이션이 충분히 얻어지고 있으면, 1개의 주파수대의 벡터 조정기를 조정해도 타방의 주파수대의 벡터 조정기에 영향을 주지 않는다. 이렇게 하여, 복수의 주파수대의 벡터 조정기를 독립적으로 조정할 수 있다. 벡터 조정 경로의 추가에 의해 피드포워드 증폭장치가 변형 보상하는 주파수 대를 유연하게 추가할 수 있다.
제1실시예에 나타낸 피드포워드 증폭장치에 있어서의 벡터 조정기(11-2A, 및 12-2A)는, 서로 병렬로 선형 신호경로(10A)에 설치하여도 좋고, 마찬가지로 벡터 조정기(11-2B, 12-2B)도 서로 병렬로 선형 신호경로(10B)에 설치하여도 좋다. 이것은 이하의 모든 실시예에도 적합하다.
제1실시예에서 나타낸 피드포워드 증폭장치에 있어서의 제1 및 제2주파수대 추출 수단은, BPF 또는 BEF 중 어느 쪽으로 구성할 수 있다. 또, 변형 검출 회로의 제1 및 제2주파수대 추출 수단에 BPF를 이용해도 좋고, 변형 제거 회로의 제1 및 제2주파수대 추출 수단에 BEF를 이용해도 좋다. 마찬가지로 변형 검출 회로의 제1 및 제2주파수대 추출 수단에 BEF를 이용해도 좋고, 변형 제거 회로의 제1 및 제2주파수대 추출 수단에 BPF를 이용해도 좋다.
제2실시예
도 10에 제2실시예를 도시한다. 제2실시예는, 도 8의 실시예에 있어서의 변형 제거 회로(200)로서 도 7에 도시한 다주파대 신호처리회로를 적용한 것이다. 이 제2실시예의 피드포워드 증폭장치에 있어서도, 각각의 주파수대마다 벡터 조정기(11-2A, 11-2B 및 12-2A, 12-2B)를 이용해서 벡터 조정하기 때문에, 각각의 주파수대마다 독립적으로 변형 보상을 행할 수 있다. 각 벡터 조정 경로의 각각의 아이솔레이션이 충분히 얻어지고 있으면, 1개의 주파수대의 벡터 조정기를 조정해도 타방의 주파수대의 벡터 조정기에 영향을 주지 않는다. 이렇게 하여, 복수의 주파수대의 벡터 조정기를 독립적으로 조정할 수 있다. 필요에 따라 원하는 벡터 조정 경로의 추가에 의해 피드포워드 증폭장치가 변형 보상하는 주파수대를 유연하게 추가할 수 있다.
변형 제거 회로(200)의 보조 증폭기(20B)는 도 7에서 도시한 바와 같이 복수의 주파수대를 동시에 증폭하는 단일 공통의 증폭기(23B)에 의해 구성되어 있으므로 증폭기의 사용 개수 저감에 의한 장치구성의 간이화와 저소비 전력화를 가능하게 한다.
제3실시예
도 11에 제3실시예를 도시한다. 제3실시예는, 도 8의 실시예에 있어서의 변형 검출 회로(100)로서 도 7에 도시한 다주파대 신호처리회로를 적용한 것이다. 제3실시예의 피드포워드 증폭장치도, 각각의 주파수대마다 벡터 조정기(11-2A, 11-2B 및 12-2A, 12-2B)를 이용해서 벡터 조정을 행하기 때문에, 각각의 주파수대마다 독립적으로 변형 보상을 행할 수 있다.
변형 검출 회로(100)의 주증폭기(20A)는 도 7에서 도시한 바와 같이 복수의 주파수대를 동시에 증폭하는 공통의 증폭기(23A)로 구성되어 있으므로, 증폭기의 사용 개수 저감에 의한 장치구성의 간이화와 저소비 전력화를 가능하게 한다.
제4실시예
도 12에 제4실시예를 도시한다. 제4실시예는, 도 8의 실시예에 있어서의 변형 검출 회로(100)와 변형 제거 회로(200)의 양방에 도7의 다주파대 신호처리회로를 적용한 것이다.
변형 검출 회로(100)의 주증폭기(20A)는 복수의 주파수대를 동시에 증폭하는 공통의 증폭기(23A)로 구성되고, 또, 변형 제거 회로(200)의 보조 증폭기(23B)도 복수의 주파수대를 동시에 증폭하는 공통의 증폭기(23B)로 구성되어 있다. 주증폭기(20A) 및 보조 증폭기(20B)를 각각 단일 증폭기로 구성함으로써 증폭기의 사용 개수 저감에 의한 장치의 간이화와 저소비 전력화를 이룰 수 있다.
제5실시예
도 13은 도 6에 도시한 다주파대 신호처리회로에 있어서의 벡터 조정기(11-2, 12-2)에 대한 자동조정을 가능하게 하는 다주파대 신호처리회로의 실시예를 도시한다. 이 실시예는 도 8, 10, 11의 피드포워드 증폭장치에 있어서의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용 가능하다.
도 13의 실시예에서는, 도 6의 구성에 대하여, 더, 제1 및 제2 주파수대의 파일럿 신호(Pf1, Pf2)를 발생하는 제1 및 제2 주파수대 신호발생기(511, 512)와, 제1 및 제2 주파수대 신호발생기(511, 512)의 출력을 합성하는 합성기(53)와, 분배부(30)의 입력측에 삽입된 합성기(54)와, 합성부(40)의 출력측에 삽입된 분배기(57)와, 그 분배기(57)의 출력을 2계통에 분배하는 분배기(62)와, 2계통의 신호발생기(511, 512)에서 발생한 파일럿 신호(Pf1, Pf2)를 검출하는 2계통의 신호검출기(641, 642)와, 2계통의 제어기(651, 652)가 설치되어 있다.
입력 신호는 다른 주파수대의 2파로 한다. 벡터 조정 경로(11)에서는, 입력 신호의 제1주파수대를 제1주파수대 추출기(11-1)에서 추출하고, 벡터 조정기(11-2)로 벡터 조정이 행해진다. 마찬가지로, 입력 신호의 제2주파수대를 제2주파수대 추출기(12-1)에서 추출하고, 벡터 조정부(12-2)로 벡터 조정이 행해진다. 합성부(40)는 다주파대 증폭부(20)의 개별증폭기(11-3, 12-3)를 통해 2개의 벡터 조정기(11-2, 12-2)로부터 주어진 신호와 선형 신호경로(10)의 출력 신호를 합성한다. 이 합성부(40)의 출력에 있어서, 각각의 벡터 조정 경로(11, 12)로 조정된 파일럿 신호(Pf1, Pf2)가 선형 신호경로(10)의 출력 파일럿 신호(Pf1, Pf2 )를 캔슬하도록 각각의 주파수대마다 역위상, 등지연, 등진폭으로 조정된다.
제1 및 제2주파수대용 신호발생기(511, 512)는 각각 제1 및 제2주파수대로 파일럿 신호(Pf1, Pf2)를 발생한다. 발생한 파일럿 신호(Pf1, Pf2 )는 합성기(53)에서 합성되고, 또한 합성기(54)를 통해 다주파대 신호처리회로의 입력에 주입된다. 다주파대 신호처리회로의 출력에 있어서, 분배기(57)에 의해 제1 및 제2주파수대의 파일럿 신호(Pf1, Pf2)를 추출한다. 추출된 파일럿 신호(Pf1, Pf2 )는, 분배기(62)에 의해 2계통에 분배되고, 제1주파수대용 신호검출기(641) 및 제2주파수대용 신호검출기(642)에 입력된다.
각각의 신호검출기(641, 642)는, 파일럿 신호(Pf1, Pf2)가 각각 톤 신호(CW신호)의 파일럿 신호이면 레벨 검출기로 구성되고, 변조 신호의 파일럿 신호이면 상관검파기 또는 동기검파기로 구성할 수 있다. 이렇게 하여, 신호검출기(641, 642)는 각각의 주파대의 파일럿 신호(Pf1, Pf2)를 검출한다. 검출된 파일럿 신호(Pf1 , Pf2)는 제어기(641, 642)에 주어진다. 제어기(651, 652)는 주어진 파일럿 신호의 레벨을 최소로 하도록 벡터 조정기(11-2, 12-2)를 제어한다. 벡터 조정기(11-2, 12-2)는 도 1에 있어서의 벡터 조정기(101V)와 마찬가지로 진폭을 조정하는 가변감쇠기와 위상을 조정하는 가변위상기에 의해 구성된다. 벡터 조정 경로(11, 12)의 벡터 조정기(11-2, 12-2)는, 각각의 제어기(651, 652)에 의해 각 주파대의 벡터 조정 경로(11, 12)의 신호와 선형 신호경로(10)의 신호가 합성부(40)의 입력에 있어서 역위상, 등지연, 등진폭이 되도록 제어된다.
제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는, 검출된 각각의 파일럿 신호(Pf1, Pf2)의 레벨을 최소로 하도록, 제어기(651, 652)에 의해 독립적으로 제어된다. 제어기(651, 652)는, 신호검출기(641, 642)의 검출 파일럿 신호(Pf1, Pf2)의 레벨을 참조해서 벡터 조정기(11-2, 12-2)를 제어하지만, 무선방식의 대역외 누설 전력비의 규격치를 충족할 때까지 제어기(651, 652)에 의해 벡터 조정기(11-2, 12-2)를 제어하여도 좋다. 제어기(651, 652)는, 실제로는 파일럿 신호 레벨이 최소가 될 때까지 조정을 행할 필요는 없고, 미리 정한 레벨이하가 된 시점에서 조정을 종료하여도 좋다. 이것은 후술의 다주파대 신호처리회로의 전부에 적합하다.
제6실시예
도 14는 도 8, 10, 11의 피드포워드 증폭장치에 있어서의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용 가능한 다주파대 신호처리회로의 실시예를 도시한다. 이 실시예는 도 13의 다주파대 신호처리회로에 있어서 2개의 제어 기(651, 652)를 일체화해서 1개의 제어기(65)로 한 것이다.
신호검출기(641, 642)에 의해 검출된 파일럿 신호(Pf1, Pf2)는 공통의 제어기(65)에 입력된다. 제어기(65)는, 제1주파수대용 신호검출기(641)의 검출 파일럿 신호(Pf1)의 레벨이 최소가 되도록, 제1주파수대용 벡터 조정기(11-2)를 제어한다. 다음으로, 제어기(65)는 제2주파수대용 신호검출기(642)의 검출 파일럿 신호(Pf2)의 레벨이 최소가 되도록, 제2주파수대용 벡터 조정기(12-2)를 조정한다. 통상, 제2주파수대용 벡터 조정기(12-2)의 제어에 의해, 제1주파수대용 벡터 조정기(11-2)에서 조정한 제1주파수대용 파일럿 신호(Pf1)의 레벨에 영향을 준다. 이 영향은, 제1주파수대용 벡터 조정 경로(11)와 제1주파수대용 벡터 조정 경로(12)와의 사이의 아이솔레이션에 의존한다. 이 때문에, 제1주파수대에 주입된 파일럿 신호(Pf1)의 레벨을 최소로 하도록, 제어기(65)는 다시 제1주파수대용 벡터 조정기(11-2)를 제어한다. 이렇게 하여, 제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는 제어기(65)에 의해 번갈아 제어된다. 이 결과, 제1주파수대에 주입된 파일럿 신호(Pf1)와 제2주파수대에 주입된 파일럿 신호(Pf2)의 레벨을 최소로 할 수 있다. 또, 제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는, 각각의 파일럿 신호의 레벨을 최소로 하도록 제어기(65)에 의해 동시에 제어하여도 좋다.
제7실시예
도 15는 도 8, 10, 11의 피드포워드 증폭장치에 있어서의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용 가능한 다주파대 신호처리회로의 실시예를 도시한다. 이 실시예는, 도 14의 다주파대 신호처리회로에 있어서, 2개의 신호발생기(511, 512)와 합성기(53)를 1개의 신호발생기(51)로 치환하고, 분배기(62)와 2개의 신호검출기(641, 642)를 1개의 신호검출기(64)로 치환한 구성으로 되어 있다.
신호발생기(51)는 제어기(65)의 지시에 의해 제1주파수대로 파일럿 신호(Pf1)를 발생한다. 발생한 파일럿 신호(Pf1)는, 합성기(54)를 통해 다주파대 신호처리회로의 입력에 주입된다. 다주파대 신호처리회로의 출력에 있어서, 분배기(57)에 의해 제1주파대의 파일럿 신호(Pf1)를 추출한다. 추출된 파일럿 신호(Pf1)는, 신호검출기(64)에 입력된다. 신호검출기(64)는, 상기와 동일히게, 파일럿 신호(Pf1)가 CW의 파일럿 신호이면 레벨 검출기로 구성하고, 변조 신호이면 상관검파기 또는 동기검파기로 구성할 수 있다.
이렇게 하여, 신호검출기(64)는 제1주파수대의 파일럿 신호(Pf1)를 검출한다. 검출된 파일럿 신호(Pf1)는 제어기(65)에 주어진다. 제어기(65)는, 주어진 파일럿 신호(Pf1)의 레벨을 최소로 하도록 제1주파수대용 벡터 조정기(11-2)를 제어한다.
제어기(65)는, 제1주파수대용 벡터 조정기(11-2)의 조정 후에 신호발생기 (51)에 제2주파수대의 파일럿 신호(Pf2)를 발생하도록 지시한다. 제어기(65)는, 제1주파수대용 벡터 조정기(11-2)의 조정과 동일하게, 신호검출기(64)에서 검출한 제2주파수대의 파일럿 신호(Pf2)의 레벨을 최소로 하도록, 제2주파수대용 벡터 조정기(12-2)를 제어한다. 제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는, 다른 시간에 검출된 각각의 파일럿 신호(Pf1, Pf2)의 레벨을 최소로 하도록 제어기(65)에 의해 번갈아 제어된다.
제8실시예
도 16은 도 10, 11, 12의 피드포워드 증폭장치에 있어서의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용 가능한 다주파대 신호처리회로의 실시예를 도시한다. 이 실시예는, 도 13의 실시예에 있어서 다주파대 증폭부(20)를 도 7의 경우와 마찬가지로 합성기(21)와 공통의 증폭기(23)에 의해 구성한 것이다. 다주파대 증폭부(20)는, 공통의 증폭기(23)에 의해 구성되어 있기 때문에, 제1주파수대와 제2주파수대의 벡터 조정은 서로 의존하기 쉽게 되어 있다. 이 때문에, 2개의 제어기(651, 652)는, 각각의 참조하는 파일럿 신호(Pf1, Pf2)의 레벨을 최소로 하도록 번갈아 제어를 행한다. 다른 구성과 동작은 도 13의 경우와 동일하므로, 설명을 생략한다.
제9실시예
도 17은 도 10, 11, 12의 피드포워드 증폭장치에 있어서의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용 가능한 다주파대 신호처리회로의 실시 예를 도시한다. 이 실시예는, 도 16의 실시예에 있어서 2개의 제어기(651, 652)를 1개의 제어기(65)로 일체화한 것이다. 제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는, 검출된 각각의 파일럿 신호(Pf1, Pf2)의 레벨이 최소가 되도록, 제어기(65)에 의해 벌갈아 제어된다. 그 밖의 구성 및 동작은 도 16의 실시예와 동일하므로, 설명을 생략한다. 또, 제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는, 각각의 파일럿 신호의 레벨을 최소로 하도록 제어기(65)에 의해 동시에 제어하여도 좋다.
제10실시예
도 18은 도 10, 11, 12의 피드포워드 증폭장치에 있어서의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용 가능한 다주파대 신호처리회로의 실시예를 도시한다. 이 실시예는, 도 15의 실시예에 있어서 다주파대 증폭부(20)의 2개의 개별증폭기(11-3, 12-3)와 합성기(21)를 제1 및 제2주파수대용 벡터 조정 경로(11, 12)의 출력을 합성하는 합성기(21)와, 그 합성 출력을 증폭하는 공통의 증폭기(23)로 치환한 것이다. 그 밖의 구성 및 동작은 도 15의 경우와 동일하므로, 설명을 생략한다.
제11실시예
도 19에 피드포워드 증폭장치의 실시예를 도시한다. 이 실시예는, 도 8, 10, 11, 12에 도시한 피드포워드 증폭장치의 임의의 실시예에 대하여, 벡터 조정기(11-2A, 12-2A, 11-2B, 12-2B)의 조정을 자동적으로 행하는 기능 구성을 부가한 것 이다. 따라서, 주증폭기(20A) 및 보조 증폭기(20B)는 어느 것이나 주파수대마다 복수의 개별증폭기로 구성하여도 좋고, 1개의 공통의 증폭기로 구성하여도 좋다. 또, 이 실시예를 포함하는 이후의 모든 실시예에 있어서는, 각 주파대 추출기(11-1A, 12-1A, 11-1B, 12-1B)를 밴드 일리미네이션 필터(BEF)로 구성한 예로서 도시하지만, 밴드패스 필터(BPF)로 구성하여도 좋다.
이 실시예에서는, 변형 검출 회로(100)의 2개의 벡터 조정기(11-2A, 12-2A)를 제어하기 위해서, 제1 및 제2주파대용 파일럿 신호(Pf1A, Pf2A)를 발생하는 제1 및 제2주파수대용 제1신호발생기(511A, 512A)를 구비하고 있다. 제1 및 제2주파수대용 제1신호발생기(511A, 412A)의 출력은 합성기(57)에 의해 합성되고, 변형 검출 회로(100)의 입력측에 설치한 합성기(54)를 통해 변형 검출 회로(100)에 주입된다.
변형 제거 회로(200)의 변형 주입 경로에 분배된 차 성분신호를 분배하는 분배기(57A)가 분배기(30-2B)의 입력측에 설치되어 있고, 그 분배 출력을 또 2분배하는 분배기(62A)와, 그들 2분배된 신호가 주어지고, 제1주파수대용 파일럿 신호(Pf1A) 및 제2주파수대용 파일럿 신호(Pf2A)를 검출하는 제1주파수대용 제1신호검출기(641A) 및 제2주파수대용 제1신호검출기(642A)와, 그들의 검출 파일럿 신호(Pf1A, Pf2A)에 의거하여 각각의 주파수대용 벡터 조정기(11-2A, 12-2A)를 제어하는 제어기(651A, 652A)가 설치되어 있다.
동일하게 하여, 변형 제거 회로(200)의 2개의 벡터 조정기(11-2B, 12-2B)를 제어하기 위해서, 변형 검출 회로(100)의 주증폭기(20A)의 입력측에 제1 및 제2주 파수대용 파일럿 신호(Pf1B, Pf2B)를 발생하는 제2신호발생기(511A, 512B)가 설치되어 있다. 제1 및 제2주파수대용 제2신호발생기(511B, 512B)의 출력 파일럿 신호(Pf1B, Pf2B)는 주증폭기(20A)의 각각의 주파수대의 입력측에 합성기(551, 552)를 통해 주입된다. 합성기(40B)의 출력측에 설치한 분배기(57B)에 의해 분배된 신호를 또 분배기(62B)에서 제1 및 제2주파수대용 제2신호검출기(641B, 642B)에 분배하고, 그들에 의해 제1 및 제2주파수대용 파일럿 신호(Pf1B, Pf2B)를 검출한다. 검출된 파일럿 신호(Pf1B, Pf2B)에 의거하여 제어기(651B, 652B)는 변형 제거 회로(200)의 벡터 조정기(11-2B, 12-2B)를 조정한다.
제1주파수대용 제1신호발생기(511A) 및 제2주파수대용 제1신호발생기(512A)가 발생한 제1주파수대의 파일럿 신호(Pf1A) 및 제2주파수대의 파일럿 신호(Pf2A)는, 합성기(53)에 의해 합성되고, 또한 합성기(54)에서 입력 신호와 합성되어서 변형 검출 회로(100)에 입력된다. 변형 검출 회로(100)의 출력측에 있어서 차 성분을 분배기(57A)에 의해 분배기(30-2B)와 분배기(62A)에 분배하고, 분배기(62A)는 그 분배된 차 성분을 또 2계통에 분배하고, 각각 제1주파수대용 제1신호검출기(641A) 및 제2주파수대용 제1차신호검출기(642A)에 준다. 각각의 신호검출기(641A, 642A)는, 파일럿 신호(Pf1A, Pf2A)로서 CW의 파일럿 신호를 사용할 경우는 레벨 검출기로 구성하고, 변조 신호의 파일럿 신호를 사용할 경우는 상관검파기 또는 동기검파기로 구성할 수 있다. 이렇게 하여, 신호검출기(641A, 642A)는 각각의 주파수대의 파일럿 신호(Pf1A, Pf2A)를 검출한다. 검출된 파일럿 신호(Pf1A, Pf2A )는 각각 제어기(651A, 652A)에 입력된다.
각 제어기(651A, 652A)는 검출된 파일럿 신호(Pf1A, Pf2A)의 레벨을 최소로 하도록 벡터 조정기(11-2A, 12-2A)를 제어한다. 각 벡터 조정기는 진폭을 조정하든지 가변감쇠기와 위상을 조정하는 가변위상기에 의해 구성되어 있다. 각 주파수대 벡터 조정 경로(11A, 12A)의 벡터 조정기(11-2A, 12-2A)는, 제어기(651A, 652A)에 의해 검출 파일럿 신호의 레벨이 최소가 되도록 제어함으로써, 각 주파수대마다 독립적으로 선형 신호경로(10A)로부터의 신호와 각 벡터 조정 경로(11A, 12A)로부터의 신호가 합성·분배기(40)의 A의 입력에 있어서 역위상, 등지연, 등진폭이 되도록 조정된다. 실제로는 제어기(651A, 652A)는 검출 파일럿 신호 레벨을 최소가 되도록 제어하는 것이 아니라, 미리 정한 레벨이하가 되도록 조정하면 된다. 제어기(651A, 652A)는, 신호검출기(641A, 642A)의 검출 파일럿 신호의 레벨을 참조해서 벡터 조정기(11-2A, 12-2A)를 제어하지만, 무선방식의 대역외 누설 전력비의 규격치를 충족할 때까지 이들 벡터 조정기를 제어하여도 좋다. 이들은 이후의 모든 실시예에도 적합하다.
마찬가지로, 제1주파수대용 제2신호발생회로(511B) 및 제2주파수대용 제2신호발생회로(512B)로부터 벡터 조정 경로(11A, 12A)에 주입된 파일럿 신호(Pf1B, Pf2B)는 주증폭기(20A)를 거쳐서 합성·분배기(40A)에 주어지고, 변형 제거 회로(200)의 선형 신호경로(10B)와 변형 주입 경로(벡터 조정 경로(11B, 12B))에 분배된다. 이 들의 경로(11B, 12B)를 거친 파일럿 신호(Pf1B, Pf2B)는 합성기(40B)에서 합성되고, 그 출력이 분배기(57B)에서 분배기(62B)에 분배된다. 이 분배된 신호는 또한 제1주파수대용 제2신호검출기(641B)와 제2주파수대용 제2신호검출기(642B)에 주어지고, 각각 파일럿 신호(Pf1B, Pf2B)가 검출된다. 검출된 파일럿 신호(Pf1B, Pf2B)는 각각 제어기(651B, 652B)에 주어지고, 제어기(651B, 652B)는 검출 파일럿 신호(Pf1B, Pf2B)의 레벨이 최소가 되도록 벡터 조정기(11-2B, 12-2B)를 조정한다.
변형 검출 회로(100)에 있어서의 벡터 조정기(11-2A)에 대하여 제1주파수대용 제1신호검출기(651A)에 의한 파일럿 신호(Pf1A)의 검출 레벨이 최소가 되도록 제어하는 제어기(651A)와, 벡터 조정기(12-2A)에 대하여 제2주파수대용 제1신호검출기(642A)에 의한 파일럿 신호(Pf2A)의 검출 레벨이 최소가 되도록 제어하는 제어기(652A)는, 서로 독립적이고, 제1 및 제2주파수대 벡터 조정 경로(11A, 12A)간의 아이솔레이션이 높으면, 2개의 파일럿 신호(Pf1A, Pf2A)를 이용해서 각각의 주파수대의 벡터 조정기(11-2A, 12-2A)를 동시에 각각 1회로 제어하는 것이 가능하다. 그러나, 아이솔레이션이 낮은 경우에는, 일방의 주파수대의 벡터 조정이 타방의 주파수대의 벡터 조정에 영향을 주므로, 번갈아 복수회 조정을 행할 필요가 있다.
마찬가지로 변형 제거 회로(200)에 있어서의 벡터 조정기(11-2B, 12-2B)에 대하여도 2개의 주파수대의 벡터 조정 경로(11B, 12B)간의 아이솔레이션이 높으면 2개의 제어기(651B, 652B)에 의해 독립적으로 동시에 제어를 행할 수 있지만, 아이 솔레이션이 낮으면 번갈아 복수회 조정을 행한다. 이렇게 하여, 피드포워드 증폭장치의 자동조정이 가능하게 된다.
제12실시예
도 20에 피드포워드 증폭장치의 실시예를 도시한다. 제12실시예는, 도 19의 실시예에 있어서 변형 검출 회로(100)의 2개의 벡터 조정기(11-2A, 12-2A)를 조정하는 2개의 제어기(651A, 652A)를 1개의 제어기(65A)로 치환하고, 변형 제거 회로(200)의 2개의 벡터 조정기(11-2B, 12-2B)를 제어하는 2개의 제어기(651B, 652B)를 1개의 제어기(65B)로 치환한 구성이며, 그 밖의 부분은 도 19의 실시예와 동일하다. 따라서, 제어기(65A)는 검출된 파일럿 신호(Pf1A, Pf2A)가 주어지고, 그들의 레벨이 최소가 되도록 벡터 조정기(11-2A, 12-2A)를 조정한다. 마찬가지로, 제어기(65B)는 검출된 파일럿 신호(Pf1B, Pf2B)가 주어지고, 그들의 레벨이 최소가 되도록 벡터 조정기(11-2B, 12-2B)를 조정한다.
제13실시예
도 21은 피드포워드 증폭장치의 실시예를 도시한다. 제13실시예는 도 19의 실시예에 있어서, 2개의 제1신호발생기(511A, 512A)와 합성기(53) 대신에 1개의 제1신호발생기(51A)에 의해 제1 및 제2주파수대의 파일럿 신호(Pf1A, Pf2A)를 전환해서 발생하고, 또, 2개의 제2신호발생기(511B, 512B) 대신에 1개의 제2신호발생기(51B)와 전환기(56)에 의해 제1 및 제2주파수대의 파일럿 신호(Pf1B, Pf2B)를 전환해서 발생시키도록 구성한 것이다. 그에 따라, 도 19에 있어서의 분배기(62A)와 2개의 제 1신호검출기(641A, 642A)와 2개의 제어기(651A, 652A)는 1개의 제1신호검출기(64A)와 1개의 제어기(65A)로 치환되어 있다. 또, 분배기(62B)와 2개의 제2신호검출기(641B, 642B)와 2개의 제어기(651B, 652B)는 1개의 제2신호검출기(64B)와 1개의 제어기(65B)로 치환되어 있다.
변형 검출 회로(100)에 있어서의 제1주파대용의 벡터 조정기(11-2A)를 조정할 경우에는, 제어기(65A)는 제1신호발생기(51A)에 제1주파수대의 파일럿 신호(Pf1A)를 발생시키도록 제어하고, 제1신호검출기(64A)에 의한 파일럿 신호(Pf1A)의 검출 레벨이 최소가 되도록 벡터 조정기(11-2A)를 조정한다. 제2주파수대의 벡터 조정기(12-2A)를 조정할 경우는, 제어기(65A)는 제1신호발생기(51A)에 제2주파수대의 파일럿 신호(Pf2A)를 발생시키도록 제어하고, 제1신호검출기(64A)에 의한 파일럿 신호(Pf2A)의 검출 레벨이 최소가 되도록 벡터 조정기(12-2A)를 조정한다.
제1 및 제2주파수대용 벡터 조정 경로(11A, 12A)간의 아이솔레이션이 낮은 경우는 일방의 벡터 조정 경로의 벡터 조정기를 조정하면 타방의 벡터 조정 경로의 벡터 조정기에 대한 최적조정량이 변화해 버리므로, 제1 및 제2주파수대용 벡터 조정기(11-2A, 12-2A)를 번갈아 복수회 조정을 되풀이한다.
마찬가지로, 변형 제거 회로(200)에 있어서, 제1주파수대용의 벡터 조정기(11-2B)를 조정할 경우에는, 제어기(65B)는 제2신호발생기(51B)에 제1주파수대의 파일럿 신호(Pf1B)을 발생시키고, 전환기(56)에 의해 파일럿 신호(Pf1B)를 합성기 (551)에 주도록 제어하고, 제2신호검출기(64B)에 의한 파일럿 신호(Pf1B)의 검출 레벨이 최소가 되도록 벡터 조정기(11-2B)를 조정한다. 제2주파수대용의 벡터 조정기(12-2B)를 조정할 경우는, 제어기(65B)는 제2신호발생기(51B)에 제2주파수대의 파이럿 신호(Pf2B)를 발생시키고, 전환기(56)에 의해 파일럿 신호(Pf2B)를 합성기(552)에 주도록 제어하고, 제2신호검출기(64B)에 의한 파일럿 신호(Pf2B)의 검출 레벨이 최소가 되도록 벡터 조정기(12-2B)를 조정한다. 변형 제거 회로(200)에 있어서도, 제1 및 제2주파수대용 벡터 조정 경로(11B, 12B)간의 아이솔레이션이 낮은 경우는, 벡터 조정기(11-2B, 12-2B)의 조정을 번갈아 복수회 되풀이한다.
피드포워드 증폭장치의 벡터 조정과 파일럿 신호를 발생하는 신호발생기 등의 제어 구성에 대해서, 제11실시예와, 제12실시예와, 제13실시예의 제어 구성을 변형 검출 회로와 변형 제거 회로로 각각 적용하여도 좋다. 예를 들면, 변형 제거 회로는 제11실시예의 구성으로 하고, 변형 검출 회로는 제12실시예의 구성을 이용해도 좋다. 이렇게, 변형 검출 회로와 변형 제거 회로의 제어 구성을 제11∼제13실시예의 구성에서 선택할 수 있으로써, 변형 검출 회로 또는 변형 제거 회로의 평형 조정 특성에 따라 최적의 제어 구성을 선택할 수 있다. 이에 따라, 피드포워드 증폭장치의 유연한 장치구성을 가능하게 한다.
제14실시예
도 22는 피드포워드 증폭장치의 실시예를 도시한다. 제14실시예는 도 21의 실시예에 있어서, 변형 검출 회로(100)용의 공통의 제어기(65A)와 변형 제거 회로 (200)용의 공통의 제어기(65B)를 1개의 제어기(65)로 일체화한 구성이다. 도 22에 있어서의 실시예의 공통의 제어기(65)는, 제1신호발생기(51A)와, 제2신호발생기(51B)와, 전환기(56)와, 변형 검출 회로(100)의 벡터 조정기(11-2A, 12-2A)와, 변형 제거 회로(200)의 벡터 조정기(11-2B, 12-2B)를 제어한다.
공통의 제어기(65)는, 제1신호발생기(51A)에 제1주파수대의 파일럿 신호(Pf1A)를 발생시키는 제어와, 제2신호발생기(51B)에 제1주파수대의 파일럿 신호(Pf1B)를 발생시키는 제어와, 전환기(56)에 제2신호발생기(51B)에서 발생한 파일럿 신호(Pf1B)를 제1주파수대용 벡터 조정 경로(11A)에 주입시키는 제어를 준다. 제1신호검출기(64A)와 제2신호검출기(64B)는, 각각 변형 검출 회로(100)과 변형 제거 회로(200)에서의 제1주파수대의 파일럿 신호(Pf1A, Pf1B)를 검출한다. 공통의 제어기(65)는, 검출된 2개의 제1주파수대용 파일럿 신호(Pf1A, Pf1B)를 참조 신호로서 이용하고, 2개의 파일럿 신호의 레벨을 최소로 하도록, 변형 검출 회로(100)의 제1주파수대용 벡터 조정기(11-2A)와 변형 제거 회로(200)의 제1주파수대용 벡터 조정기(11-2B)를 동시에 제어한다. 이에 따라 조정 속도를 높일 수 있다.
다음으로 공통의 제어기(65)는, 제1주파수대의 파일럿 신호(Pf1A ,Pf1B)를 이용한 벡터 조정기(11-2A, 11-2B)의 조정 종료 후에, 제1신호발생기(51A)에 제2주파수대의 파일럿 신호(Pf2A)를 발생시키는 제어와, 제2신호발생기(51B)에 제2주파수대의 파일럿 신호(Pf2B)를 발생시키는 제어와, 전환기(56)에 제2신호발생기(51B)에서 발생한 파일럿 신호(Pf2B)를 제2주파수대용 벡터 조정 경로(12A)에 주입시키는 제어를 준다. 제1신호검출기(64A)와 제2신호검출기(64B)는, 각각 변형 검출 회로(100)와 변형 제거 회로(200)에서의 제2주파수대의 파일럿 신호(Pf2A, Pf2B)를 검출한다. 공통의 제어기(65)는, 검출된 2개의 제2주파수대용 파일럿 신호(Pf2A, Pf2B)를 참조 신호로서 이용하고, 2개의 파일럿 신호의 레벨을 최소로 하도록, 변형 검출 회로(100)의 제2주파수대용 벡터 조정기(12-2A)와 변형 제거 회로(200)의 제2주파수대용 벡터 조정기(12-2B)를 동시에 제어한다. 이에 따라 조정 속도를 높일 수 있다.
이 때, 제1 및 제2주파수대용 벡터 조정 경로(11A, 12A)간 및 (11B, 12B)간의 아이솔레이션이 낮으면, 제2주파수대의 벡터 조정기(12-2A, 12-2B)의 조정량을 제어함으로써, 먼저 조정한 제1주파수대의 벡터 조정기(11-2A, 11-2B)의 최적조정량이 변화한다. 그러한 경우는, 공통의 제어기(65)는, 제1주파수대의 파일럿 신호(Pf1A, Pf1B)를 이용한 제어와, 제2주파수대의 파일럿 신호(Pf2A, Pf2B )를 이용한 제어를 번갈아 되풀이함으로써, 제1주파수대와 제2주파수대의 벡터 조정기(11-2A, 11-2B 및 12-2A, 12-2B)의 조정을 최적으로 할 수 있다.
상기와 같이, 도 19∼22의 실시예에 있어서는, 주증폭기(20A) 및 보조 증폭기(20B)는 어느 것이나 주파수대마다의 개별증폭기로 구성하여도 좋고, 또는 1개의 공통의 증폭기로 구성하여도 좋다. 주증폭기(20A) 및 보조 증폭기(20B)를 각각 1개의 공통의 증폭기로 구성한 경우에는, 동일증폭회로로 2개의 주파수대의 신호를 증폭하기 때문에, 다른 주파수대의 벡터 조정 경로간에서 아이솔레이션이 작아지게 되고, 벡터 조정이 서로 의존하기 쉽게 되므로, 변형 검출 회로(100) 및 변형 제거 회로(200)의 제1주파대 및 제2주파수대의 벡터 조정을 번갈아 되풀이하는 것이 바람직하다.
또, 제어기(65)는 제1신호검출기(64A)와 제2신호검출기(64B)를 입력하고, 그 입력되는 2개의 파일럿 신호를 최소로 하도록 벡터 조정기(11-2A, 12-2A, 11-2B, 12-2B)를 동시에 제어하여도 좋다. 이 제어 방법은, 피드포워드 증폭장치의 변형 성분을 일정치이하로 유지하면서, 피드포워드 증폭장치의 송신 출력을 확대할 수 있다.
제15실시예
도 23는 도 19, 20의 각 실시예에 있어서 주증폭기(20A)를 1개의 공통의 증폭기로 구성했을 경우에, 파일럿 신호(Pf1B, Pf2B)를 주입하는 별도의 방법을 나타낸 변형 검출 회로(100)의 실시예를 도시한다. 여기에서는 주증폭기(20A)의 합성기(21A)와 공통의 증폭기(23A)의 사이에 합성기(55)를 설치하고, 2개의 제2신호발생기(511B, 512B)로부터의 파일럿 신호(Pf1B, Pf2B)를 합성기(53B)에서 합성하고, 또한 합성기(55)를 통해서 공통의 증폭기(23A)에 입력한다.
제16실시예
도 24는 도 7의 다주파대 신호처리회로에 대하여, 파일럿 신호를 사용하지 않고 벡터 조정을 행하는 기능 구성을 준 다주파대 신호처리회로의 실시예를 도시한다. 이 실시예는, 도 6의 실시예에 있어서, 합성부(40)의 출력측에 설치한 분배 기(57)와, 분배기(57)로부터 분배된 각 주파수대의 신호를 검출하는 신호검출기(64)와, 검출된 신호에 의거하여 제1 및 제2주파수대의 벡터 조정기(11-2, 12-2)를 조정하는 제어기(65)가 추가된 구성으로 되어 있다.
입력 신호는 각각 다른 주파수대의 2파로 한다. 이 다주파대 신호처리회로의 출력에 있어서, 분배기(52)에 의해 다주파수대의 송신 신호를 추출하고, 신호검출기(64)에 준다. 신호검출기(64)는, 제어기(65)에 의해 제1주파수대의 송신 신호를 수신하도록 설정된다. 신호검출기(64)는 상관검파기 또는 동기검파기 등, 송신하는 신호에 맞춰서 최적의 수신기를 선택할 수 있다. 검출된 제1주파수대의 송신 신호는 제어기(65)에 주어진다. 제어기(65)는 주어진 송신 신호의 레벨을 최소로 하도록 제1주파수대용 벡터 조정기(11-2)를 제어한다.
제어기(65)는 제1주파수대용 벡터 조정기(11-2)의 조정 종료 후에 신호검출기(64)에 제2주파수대의 송신 신호를 수신하도록 설정한다. 제어기(65)는 신호검출기(64)에서 검출한 제2주파수대의 송신 신호의 레벨이 최소가 되도록, 제2주파수대용의 벡터 조정기(12-2)를 제어한다.
제1주파수대용 벡터 조정기(11-2)와 제2주파수대용 벡터 조정기(12-2)는, 다른 시간에 검출된 각각의 송신 신호의 레벨을 최소로 하도록, 제어기(65)에 의해 번갈아 제어된다.
도 24의 다주파대 신호처리회로는, 도 10, 11, 12의 피드포워드 증폭장치의 변형 검출 회로(100) 및/또는 변형 제거 회로(200)에 적용할 수 있다.
제17실시예
도 25에 제17실시예를 도시한다. 이 실시예는, 도 24의 다주파대 신호처리회로에 있어서, 입력측에 설치한 분배기(52)와, 분배기(52)의 분배 출력으로부터 다주파대 신호처리회로의 입력 신호를 모니터하기 위한 지연선로(59)와, 지연선로(59)의 출력과 분배기(57B)의 분배 출력으로부터 다주파대 신호처리회로의 입력과 출력의 차분을 취하고, 신호검출기(64)에 주는 감산기(63)를 또한 포함하는 구성이다.
지연선로(59)의 전기장과, 다주파대 신호처리회로의 입력측과 출력측의 분배기(52, 57)의 분배계수를 최적으로 선택함으로써, 신호검출기(64)의 입력 신호는 공통의 증폭기(23)에서 발생하는 변형 성분만으로 할 수 있다. 이 변형 성분을 참조 신호로서 각각의 주파대의 벡터 조정기(11-2, 12-2)를 제어함으로써, 변형 성분에 대하여 다주파대 신호처리회로를 최적으로 동작시킬 수 있다.
제18실시예
도 26는 제18실시예를 도시한다. 이 실시예는 도 22의 실시예에 있어서 신호발생기(51A, 51B)를 사용하지 않고, 송신 신호를 이용해서 벡터 조정기를 제어하는 구성이다. 따라서, 도 22에 있어서의 신호발생기(51A, 51B), 합성기(54), 전환기(56), 합성기(551, 552)는 제거되어 있다. 또, 도 22의 실시예에 있어서는, 주증폭기(20A) 및 보조 증폭기(20B)도 각각 공통의 증폭기(23A, 23B)에 의해 구성하고 있지만, 이들은 주파수대마다의 개별증폭기로 구성하여도 좋다.
제어 방법에 대해서는, 도 22의 실시예와 동일하다. 공통의 증폭기(23A, 23B)를 사용함으로써 제1주파수대와 제2주파수대의 조정은 서로 의존하기 쉽게 된 다. 이 때문에, 도 26의 실시예의 공통의 증폭기(23A, 23B)는, 각각의 참조하는 신호를 최소로 하도록 이하의 제어를 행한다.
제1신호검출기(64A)에는 분배기(57A)를 통해 합성·분배기(40A)의 차 성분 출력이 주어진다. 공통의 제어기(65)는, 제1신호검출기(64A)의 출력이 주증폭기(20A)에서 발생하는 변형 성분이 되도록 변형 검출 회로(100)의 벡터 조정기(11-2A, 12-2A)를 제어한다. 제2신호검출기(64B)에는 피드포워드 증폭장치의 출력 신호가 분배기(57B)를 통해 주어진다. 공통의 제어기(65)는, 제2신호검출기(64B)의 출력 중의 변형 성분을 최소로 하도록 변형 제거 회로(200)의 벡터 조정기(11-2B, 12-2B)를 제어한다. 이렇게, 각각의 벡터 조정기를 제어함으로써, 피드포워드 증폭장치의 자동조정을 행할 수 있다.
공통의 제어기(65)는, 제1 및 제2신호검출기(64A, 64B)의 출력 신호의 레벨을 참조해서 벡터 조정기(11-2A, 12-2A 및 11-2B, 12-2B)를 제어한다. 공통의 제어기(65)는 피드포워드 증폭장치의 출력으로 소정의 대역외 누설 전력비의 규격치를 충족하도록, 변형 검출 회로(100)와 변형 제거 회로(200)의 벡터 조정기를 제어한다. 이 경우, 각각의 벡터 조정기(11-2A, 12-2A, 11-2B, 12-2B)는, 제1 및 제2신호검출기(64A, 64B)의 출력을 최소로 하도록 제어시킨다고는 한정할 수 없다. 예를 들면, 변형 검출 회로(100)의 벡터 조정기(11-2A, 12-2A)는 전력합성·분배기(40)로부터 변형 주입 경로에 부여되는 차분 성분에 주증폭기(20A)에서 발생하는 변형 성분뿐만아니라, 송신 신호도 어느 정도 잔류하는 것과 같은 조정을 행한다. 변형 제거 회로(200)의 변형 주입 경로(벡터 조정 경로)로 변형 성분과 잔류 송신 신호도 벡터 조정 후에 합성·분배부(40B)에 선형 신호경로(10B)로부터의 송신 신호 및 변형 성분과 합성을 실시한다. 이에 따라, 송신 신호를 동상합성하면서, 변형 성분을 역상합성함으로써, 소정의 대역외 누설 전력비를 유지하면서, 송신 출력을 확대하는 벡터 조정기의 제어가 가능하게 된다.
제19실시예
도 27은 제19실시예를 도시한다. 이 실시예는, 도 26의 실시예에 또한 피드포워드 증폭장치의 입력측에 설치한 분배기(58)와, 분배기(58)에서 분배된 피드포워드 증폭장치의 입력 신호를 전송하는 지연선로(59)와, 지연선로(59)의 출력과 분배기(57B)로부터의 분배 출력의 차분을 취하고, 제2신호검출기(64B)에 주는 감산기(63)를 새롭게 설치하고 있다. 이에 따라, 지연선로(59)에의 분배계수를 최적으로 선택함으로써, 제2신호검출기(64B)의 입력 신호를 피드포워드 증폭장치의 출력의 변형 성분으로 할 수 있다. 이 구성에 의해, 제2신호검출기(64B)에서 검출하는 신호는 변형 성분이 되기 때문에, 피드포워드 증폭장치의 출력으로 변형 성분을 제거하기 위한 변형 제거 회로(200)의 벡터 조정기(11-2B, 12-2B)의 제어를 용이하게 할 수 있다.
본 발명에 의한 다주파대 신호처리회로 및 이 다주파대 신호처리회로를 이용해서 구성되는 다주파대용 피드포워드 증폭장치는 복수의 주파수대의 신호를 송신하는 이동통신용 송신 증폭기에 이용할 수 있다.

Claims (24)

  1. 변형 검출 회로와 변형 제거 회로를 가지는 피드포워드 증폭장치로서, 상기 변형 검출 회로는,
    제1지연 수단에 의해 구성된 제1선형 신호경로와,
    N개(N은 2이상의 정수)의 제1벡터 조정 경로와,
    상기 변형 검출 회로의 입력 신호를 상기 선형 신호경로와 상기 N개의 제1벡터 조정 경로에 분배하는 제1분배부와,
    상기 N개의 제1벡터 조정 경로에 각각 설치되고, 서로 이산적인 주파수대의 신호를 추출하는 N개의 제1주파수대 추출기와,
    상기 N개의 제1벡터 조정 경로에 각각 설치되고, 상기 제1주파수대 추출기의 출력 신호의 위상과 진폭을 조정하는 N개의 제1벡터 조정기와,
    상기 N개의 제1벡터 조정기의 출력을 증폭하는 제1다주파대 증폭부와,
    상기 제1선형 신호경로의 출력과 상기 제1다주파대 증폭부의 출력을 합성해서 출력하는 제1합성부를 포함하고,
    상기 변형 제거 회로는
    제2지연 수단에 의해 구성된 제2선형 신호경로와,
    N개의 제2벡터 조정 경로와,
    상기 N개의 제2벡터 조정 경로에 각각 설치되고, 상기 N개의 제1주파수대 추출기와 각각 같은 주파대의 신호를 추출하는 N개의 제2주파수대 추출기와,
    상기 N개의 제2벡터 조정 경로에 각각 설치되고, 상기 제2주파수대 추출기의 출력 신호의 위상과 진폭을 조정하는 N개의 제2벡터 조정기와,
    상기 N개의 제2벡터 조정기의 출력을 증폭하는 제2다주파대 증폭부와,
    상기 제2선형 신호경로의 출력과 상기 제2다주파대 증폭부의 출력을 합성해서 출력하는 제2합성부를 포함하고,
    상기 변형 검출 회로의 상기 제1합성부는, 상기 제1선형 신호경로의 출력과 상기 제1다주파대 증폭부의 출력과의 합 성분과 차 성분을 각각 상기 제2선형 신호경로와 상기 N개의 제2벡터 조정 경로에 분배하는 합성·분배기로 구성되는 것을 특징으로 하는 피드포워드 증폭장치.
  2. 제 1 항에 있어서, 상기 제1다주파대 증폭부는, 상기 N개의 제1벡터 조정기의 출력을 각각 개별적으로 증폭하는 N개의 제1증폭기와, 상기 N개의 제1증폭기의 출력을 합성하고, 상기 제1다주파대 증폭부의 출력으로 하는 제1출력 합성기를 포함하고, 상기 제2다주파대 증폭부는, 상기 N개의 제2벡터 조정기의 출력을 각각 개별적으로 증폭하는 N개의 제2증폭기와, 상기 N개의 제2증폭기의 출력을 합성하고, 상기 제2다주파대 증폭부의 출력으로 하는 제2출력 합성기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  3. 제 1 항에 있어서, 상기 제1다주파대 증폭부는, 상기 N개의 제1벡터 조정기의 출력을 합성하는 제1출력 합성기와, 상기 제1출력 합성기의 출력을 증폭하고, 상기 제1다주파대 증폭부의 출력으로 하는 공통의 제1증폭기를 포함하고, 상기 제2다주파대 증폭부는, 상기 N개의 제2벡터 조정기의 출력을 각각 개별적으로 증폭하는 N개의 제2증폭기와, 상기 N개의 제2증폭기의 출력을 합성하고, 상기 제2다주파대 증폭부의 출력으로 하는 제2출력 합성기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  4. 제 1 항에 있어서, 상기 제1다주파대 증폭부는, 상기 N개의 제1벡터 조정기의 출력을 각각 개별적으로 증폭하는 N개의 제1증폭기와, 상기 N개의 제1증폭기의 출력을 합성하고, 상기 제1다주파대 증폭부의 출력으로 하는 제1출력 합성기를 포함하고, 상기 제2다주파대 증폭부는, 상기 N개의 제2벡터 조정기의 출력을 합성하는 제2출력 합성기와, 상기 제2출력 합성기의 출력을 증폭하고, 상기 제2다주파대 증폭부의 출력으로 하는 공통의 제2증폭기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  5. 제 1 항에 있어서, 상기 제1다주파대 증폭부는, 상기 N개의 제1벡터 조정기의 출력을 합성하는 제1출력 합성기와, 상기 제1출력 합성기의 출력을 증폭하고, 상기 제1다주파대 증폭부의 출력으로 하는 공통의 제1증폭기를 포함하고, 상기 제2다주파대 증폭부는, 상기 N개의 제2벡터 조정기의 출력을 합성하는 제2출력 합성기와, 상기 제2출력 합성기의 출력을 증폭하고, 상기 제2다주파대 증폭부의 출력으로 하는 공통의 제2증폭기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 N개의 각 제1주파수대 추출기는, 남은 N-1개의 제1주파수대 추출기의 각각의 주파수대를 각각 저지하는 N-1개의 종속접속된 제1대역 저지 필터로 구성되어 있고, 상기 N개의 각 제2주파수대 추출기는, 남은 N-1개의 제2주파수대 추출기의 각각의 주파대를 각각 저지하는 N-1개의 종속접속된 제2대역 저지 필터로 구성되어 있는 것을 특징으로 하는 피드포워드 증폭장치.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 N개의 각 제1주파수대 추출기는, 각각의 주파수대를 중심주파수로 하는 제1대역 통과 필터로 구성되어 있고, 상기 N개의 각 제2주파대 추출기는, 각각의 주파수를 중심으로 하는 제2대역 통과 필터로 구성되어 있는 것을 특징으로 하는 피드포워드 증폭장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 합성·분배기의 상기 차 성분의 출력측에 삽입된 제1신호 추출 수단과,
    상기 제1신호 추출 수단의 출력이 입력되고, 상기 N개의 주파수대의 신호를 검출하는 제1신호 검출 수단과,
    상기 제2합성부의 출력측에 삽입된 제2신호 추출 수단과,
    상기 제2신호 추출 수단의 출력이 입력되고, 상기 N개의 주파수대의 신호를 검출하는 제2신호 검출 수단과,
    상기 제1 및 제2신호 검출 수단의 출력이 주어지고, 상기 N개의 제1벡터 조정기 및 상기 N개의 제2벡터 조정기를 각각 제어하는 제어 수단을 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  9. 제 8 항에 있어서, 상기 제1신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 N개의 제1신호검출기를 포함하고,
    상기 제2신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 N개의 제2신호검출기를 포함하고,
    상기 제어 수단은, 상기 N개의 제1벡터 조정기를 제어하는 N개의 제1제어기와, 상기 N개의 제2벡터 조정기를 제어하는 N개의 제2제어기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  10. 제 8 항에 있어서, 상기 제1신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 1개의 제1신호검출기를 포함하고,
    상기 제2신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 1개의 제2신호검출기를 포함하고,
    상기 제어 수단은, 상기 N개의 제1벡터 조정기를 제어하는 1개의 제1제어기와, 상기 N개의 제2벡터 조정기를 제어하는 1개의 제2제어기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  11. 제 8 항에 있어서, 상기 제1신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 N개의 제1신호검출기를 포함하고,
    상기 제2신호 검출 수단는, 상기 N개의 주파수대의 신호를 검출하는 N개의 제2신호검출기를 포함하고,
    상기 제어 수단은, 상기 N개의 제1벡터 조정기를 제어하는 1개의 제1제어기와, 상기 N개의 제2신호검출기의 출력이 주어지고, 상기 N개의 제2벡터 조정기를 제어하는 1개의 제2제어기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  12. 제 8 항에 있어서, 상기 제1신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 N개의 제1신호검출기를 포함하고,
    상기 제2신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 N개의 제2신호검출기를 포함하고,
    상기 제어 수단은, 상기 N개의 제1벡터 조정기를 제어하고, 상기 N개의 제2벡터 조정기를 제어하는 1개의 제어기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  13. 제 8 항에 있어서, 상기 제1신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 1개의 제1신호검출기를 포함하고,
    상기 제2신호 검출 수단은, 상기 N개의 주파수대의 신호를 검출하는 1개의 제2신호검출기를 포함하고,
    상기 제어 수단은, 상기 N개의 제1벡터 조정기를 제어하고, 상기 N개의 제2벡터 조정기를 제어하는 1개의 제어기를 포함하는 것을 특징으로 하는 피드포워드 증폭장치.
  14. 제 8 항에 있어서, 상기 N개의 주파수대의 제1파일럿 신호를 발생하는 N개의 제1신호발생기와,
    상기 N개의 제1신호발생기의 출력을 상기 변형 검출 회로의 입력에 주입하는 제1신호 주입 수단과,
    상기 N개의 주파수대의 제2파일럿 신호를 발생하는 N개의 제2신호발생기와,
    상기 N개의 제2신호발생기의 출력을 상기 제1다주파대 증폭부의 입력에 주입하는 제2신호 주입 수단을 더 포함하고, 상기 제1신호 검출 수단은 상기 N개의 주파수대의 신호로서 상기 N개의 제1파일럿 신호를 검출하고, 상기 제2신호 검출 수단은 상기 N개의 주파수대의 신호로서 상기 N개의 제2파일럿 신호를 검출하는 것을 특징으로 하는 피드포워드 증폭장치.
  15. 제 8 항에 있어서, 상기 N개의 주파수대의 제1파일럿 신호를 발생하는 1개의 제1신호발생기와,
    상기 제1신호발생기의 출력을 상기 변형 검출 회로의 입력에 주입하는 제1신호 주입 수단과,
    상기 N개의 주파수대의 제2파일럿 신호를 발생하는 1개의 제2신호발생기와,
    상기 제2신호발생기의 출력을 상기 제1다주파대 증폭부의 입력에 주입하는 제2신호주입 수단을 더 포함하고, 상기 제1신호 검출 수단은 상기 N개의 주파수대의 신호로서 상기 N개의 제1파일럿 신호를 검출하고, 상기 제2신호 검출 수단은 상기 N개의 주파수대의 신호로서 상기 N개의 제2파일럿 신호를 검출하는 것을 특징으로 하는 피드포워드 증폭장치.
  16. 제 8 항에 있어서, 상기 제1신호 검출 수단은 상기 N개의 주파수대의 신호로서 상기 제1다주파대 증폭부가 증폭한 송신 신호 성분을 검출하는 것을 특징으로 하는 피드포워드 증폭장치.
  17. 제 8 항에 있어서, 상기 제2신호 검출 수단은 상기 N개의 주파수대의 신호로서 상기 제1다주파대 증폭부가 발생한 변형 성분을 검출하는 것을 특징으로 하는 피드포워드 증폭장치.
  18. 제 8 항에 있어서, 상기 제어 수단은 상기 제1신호 검출 수단 및 상기 제2신호 검출 수단의 출력 레벨을 최소로 하도록 상기 N개의 제1벡터 조정기 및 상기 N개의 제2벡터 조정기를 전환해서 제어하는 것을 특징으로 하는 피드포워드 증폭장치.
  19. 제 8 항에 있어서, 상기 제어 수단은, 상기 제1신호 검출 수단의 출력 레벨 과 상기 제2신호 검출 수단의 출력 레벨을 최소로 하도록, 상기 N개의 제1벡터 조정기와, 상기 N개의 제2벡터 조정기를 동시에 제어하는 것을 특징으로 하는 피드포워드 증폭장치.
  20. 제 1 항에 기재된 피드포워드 증폭장치의 조정방법으로서,
    (a)상기 변형 검출 회로의 차 성분 출력 신호를 검출하고, 그 검출 레벨이 최소가 되도록 상기 N개의 제1주파수대 벡터 조정기를 각각 조정하는 공정과,
    (b)상기 변형 제거 회로의 출력 신호를 검출하고, 그 검출 레벨이 최소가 되도록 상기 N개의 제2주파수대 벡터 조정기를 각각 조정하는 공정을 포함하는 것을 특징으로 하는 조정방법.
  21. 제 20 항에 있어서, 상기 공정(a)은 상기 N개의 제1벡터 조정기를 순서대로 조정하는 것을 적어도 2회이상 되풀이해서 행하는 것을 특징으로 하는 조정방법.
  22. 제 21 항에 있어서, 상기 공정(b)은 상기 N개의 제2벡터 조정기를 순서대로 조정하는 것을 적어도 2회이상 되풀이해서 행하는 것을 특징으로 하는 조정방법.
  23. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서, 상기 공정(a)은, 상기 N개의 주파수대의 N개의 제1파일럿 신호를 상기 변형 검출 회로의 입력에 주입하는 공정과, 상기 차 성분 중의 상기 N개의 제1파일럿 신호를 검출하는 공정과, 상기 N개 의 검출한 제1파일럿 신호의 레벨이 최소가 되도록 상기 N개의 제1벡터 조정기를 조정하는 공정을 포함하는 것을 특징으로 하는 조정방법.
  24. 제 23 항에 있어서, 상기 공정(b)은, 상기 N개의 주파수대의 N개의 제2파일럿 신호를 상기 N개의 벡터 조정 경로에 주입하는 공정과, 상기 변형 제거 회로의 출력 신호 중의 상기 N개의 제2파일럿 신호를 검출하는 공정과, 상기 N개의 검출한 제2파일럿 신호의 레벨이 최소가 되도록 상기 N개의 제2벡터 조정기를 조정하는 공정을 포함하는 것을 특징으로 하는 조정방법.
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