KR100655843B1 - 디지털 데이터 스트림의 비디오 공백 주기를 이용한양방향 데이터 전송 - Google Patents

디지털 데이터 스트림의 비디오 공백 주기를 이용한양방향 데이터 전송 Download PDF

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Abstract

디지털 화소 데이터는 컴퓨터 시스템으로부터 비디오 디스플레이 하드웨어에 순방향으로 전송된다. 그러나, 컴퓨터와 모니터를 접속시키는 케이블을 따라 양방향으로 디지털 화소 데이터가 전송되어야 하는 많은 이유가 있다. 본 발명은 모니터로부터 컴퓨터에 역방향으로 디지털 데이터를 전송하는 방법을 개시한다. 디지털 화소 데이터의 순방향 전송에는, 디지털 화소 데이터를 클럭 신호에 재동기화하기 위해 특별 문자들이 전송되는 수평 및 수직 공백 주기가 있다. 이러한 시스템에서, 이들 특별 문자의 전송은 공백 주기의 일부만을 요구한다. 공백 주기의 나머지 동안, 역방향으로 디지털 데이터를 전송하기 위해 몇몇 또는 모든 데이터 경로가 사용될 수 있다. 모든 데이터 경로가 사용되면, 공백 주기의 가용 부분의 시작과 끝이 고정된 수의 클럭 사이클 동안 유지될 것이다. 대안적으로, 공백 주기의 가용 부분의 시작과 끝이 데이터 경로들 중 하나를 통해 순방향으로 전송되는 신호에 의해 표시될 수 있으며, 여기서 역방향에서 모든 데이터 경로가 사용되는 것이 아니다.
프로세서, 주변 장치, 양방향 통신, 비디오 공백 주기, 데이터 인에이블 신호

Description

디지털 데이터 스트림의 비디오 공백 주기를 이용한 양방향 데이터 전송{BI-DIRECTIONAL DATA TRANSFER USING THE VIDEO BLANKING PERIOD IN A DIGITAL DATA STREAM}
대부분의 컴퓨터 시스템은 프로세서 유닛 및 이 프로세서 유닛에 결합되는 복수의 주변 장치들을 포함한다. 주변 장치는 프로세서와 정보를 송수신하고, 통상적으로는, 복수의 배선을 구비하는 개별 케이블 세트에 의해 각 주변 장치가 개별적으로 프로세서 유닛에 접속된다. 액티브 매트릭스 플랫 패널 디스플레이로 디지털 화소가 전송되는 경우에, 배선은 프로세서로부터 주변 장치로 정보를 전송하기 위해 사용되거나; 또는 키보드나 마우스로부터 프로세서 유닛으로 디지털 데이터가 전송되는 경우에, 배선은 주변 장치로부터 프로세서 유닛으로 디지털 정보를 전송하기 위해 사용될 수 있다. 정보를 전송하기 위해 사용되는 통신 프로토콜 및 배선의 수에 따라서, 정보는 직렬 또는 병렬로 전송된다.
도 1은 프로세서 유닛(101) 및 프로세서에 결합되는 복수의 주변 장치들을 구비하는 종래의 컴퓨터 시스템(100)을 도시한다. 주변 장치는 키보드(102), 마우스(103), 디스플레이(104), 디지털 카메라(105) 및 한 쌍의 스피커(106a, 106b)를 포함한다. 도 1에 도시된 바와 같이, 각각의 주변 장치들은 개별 케이블 조립체를 통해 프로세서 유닛에 결합된다. 즉, 디스플레이(104)는 케이블 조립체(110)를 통해 프로세서(101)에 결합되고, 키보드(102)는 케이블 조립체(111)를 통해 프로세서(101)에 결합되고, 마우스(103)는 케이블 조립체(112)를 통해 프로세서(101)에 결합되고, 디지털 카메라(105)는 케이블 조립체(114)를 통해 프로세서(101)에 결합되며, 한 쌍의 스피커(106a, 106b)는 케이블 조립체(115a, 115b)를 통해 프로세서(101)에 결합된다. 각 케이블 조립체는 프로세서(101)와 특정 주변 장치 사이의 정보의 통신을 위해 복수의 배선을 요구한다. 도 1에 도시되는 바와 같이, 이러한 종래의 컴퓨터 시스템(100)은 프로세서(101)에 직접 결합되어야 할 많은 수의 배선을 요구한다. 이러한 구성은 당업자에게 명백한 많은 이유로 바람직하지 못하다.
사용자가 프로세서 유닛에 접속해야 할 배선의 수를 감소시키기 위해서는, 프로세서와 허브 시스템 사이에 결합되는 제한된 수의 배선으로 허브 시스템과 정보가 교환되어야 하며, 이 정보는 그 다음에 적절한 주변 장치로 라우트 된다. 허브 시스템은 독립형 디바이스로 설계되거나, 또는 바람직하게는 주변 장치 중의 하나에 다른 주변 장치들이 결합되어 구현되기도 한다. 도 2는 프로세서 유닛(202)에 결합되는 허브 시스템(201)을 구비하는 컴퓨터 시스템(200)을 도시한다. 도 2에 도시된 종래의 실시예에서, 허브 시스템(201)은 디스플레이(203) 내에 구현되며 디스플레이(203) 내에서 전체가 집적화된다. 키보드(204), 마우스(205), 디지털 카메라(206) 및 한 쌍의 스피커(207a, 207b) 등의 부가적인 주변 장치들이 각각 허브 시스템(201)에 결합된다. 허브 시스템(201)은 포트 또는 라우팅 시스템을 통해 경로로서 동작하고, 각 주변 장치들과 프로세서 유닛(202) 사이에 정보를 라우트한다.
도 2에 도시된 바와 같이, 프로세서 유닛(202) 및 허브 시스템(201)은 2개의 서로 다른 케이블 조립체(210a, 210b)에 의해 함께 결합된다. 바람직하게는, 디스플레이(203)에 제1 방향으로 디지털 화소 데이터를 전송하기 위해 케이블 조립체 중 하나(210a)가 사용되고; 프로세서 유닛(202)과, 허브 시스템(201)에 결합되는 다른 주변 장치들 각각 사이에 직렬 디지털 데이터를 통신하기 위해 케이블 조립체 중 다른 하나(210b)가 사용된다. 각 케이블 조립체는 제한된 수의 배선을 갖기 때문에, 이러한 구성은 도 1에 도시된 종래의 시스템에 비하여 바람직하였다. 종래의 컴퓨터 시스템에서는, TMDS(Transition Minimized Differential Sensing), LVDS(Low Voltage Differential Sensing) 또는 아날로그 RGB 통신 등의 여러 적용가능한 전송 프로토콜 중 임의의 하나를 사용하여 디지털 화소 데이터를 디스플레이(203)에 전송하도록 케이블 조립체(210a)가 구성되기도 하였다. 케이블 조립체(210b)는 USB(Universal Serial Bus) 표준 등의 임의의 적용가능한 디지털 통신 프로토콜을 사용하여 디지털 데이터를 전송하도록 구성되기도 하였다.
디스플레이(203)에 의해 표시될 디지털 화소 데이터는 제1 케이블 조립체(210a)를 통해 수신 및 유지되어, 디스플레이(203)에 의한 표시를 위해 적절히 처리된다. 임의의 다른 주변 장치용 직렬 디지털 데이터는 제2 케이블 조립체(210b)를 통해 수신되고, 허브 시스템(201)을 통과하여, 적절한 주변 장치로 라우트된다. 따라서, 다른 주변 장치들 각각은 케이블 조립체(210b)를 경유하여 허브 시스템(201)을 통해 프로세서 유닛(202)에 정보를 전송하거나 또는 프로세서 유닛(202)로부터 정보를 수신하는 한편, 디스플레이(203)는 케이블 조립체(210a)를 통해 디지털 화소 데이터를 수신한다.
디지털 화소 데이터를 전송하기 위해 TMDS 통신이 사용되는 컴퓨터 시스템에서, 케이블 조립체(210a)는 4개의 트위스트 배선 차동쌍을 포함할 것이다. 대안적으로, 디지털 화소 데이터를 전송하기 위해 LVDS 통신이 사용되는 컴퓨터 시스템에서는, 케이블 조립체(210a)는 5개의 트위스트 배선 차동쌍을 포함할 것이다. TMDS 통신에서는, 주요 적색, 녹색, 청색 디지털 화소 데이터 스트림의 각각에 대해서 하나의 트위스트 배선 차동쌍이 사용되고, 4번째 트위스트 배선 차동쌍은 클럭 신호를 전송하기 위해 사용된다. LVDS 통신을 사용하는 시스템은 4개의 듀얼 배선쌍을 통해 디지털 화소 데이터를 전송하고, 5번째 듀얼 배선쌍은 클럭 신호를 전송하기 위해 사용된다. 높은 전송 레이트를 달성하기 위해, 듀얼 차동쌍 당 6비트인 4개의 듀얼 배선쌍을 통해 디지털 적색, 녹색, 청색 화소 데이터의 24 비트가 전송된다. TMDS 및 LVDS 통신 모두는, 디스플레이의 각 라인에 대한 디지털 화소 데이터의 전송 사이의 수평 비디오 공백 주기, 및 디스플레이될 각 프레임의 전송 사이의 수직 공백 주기를 요구한다.
도 3은 또한 TMDS 통신을 사용하는 컴퓨터 시스템에서 프로세서 유닛(202)과 디스플레이(203) 사이의 케이블 조립체(210a)를 통한 디지털 화소 데이터의 통신을 도시한다. 도시된 바와 같이, 프로세서(202)로부터 디스플레이(203)로 디지털 화소 데이터를 전송하기 위해 송신기(301)가 프로세서(202) 내에 구현된다. 프로세서(202)로부터 디스플레이용 디지털 화소 데이터를 수신하기 위한 수신기(302)는 허브 시스템을 구비하는 디스플레이(203) 내에 구현된다. 케이블 조립체(210a)는 4개의 트위스트 배선쌍으로 구성되는데, 제1 트위스트 배선쌍(305a)은 프로세서(202)로부터 디스플레이(203)로 적색 화소 데이터를 전송하기 위해 사용되고, 제2 트위스트 배선쌍(305b)은 프로세서(202)로부터 디스플레이(203)로 녹색 화소 데이터를 전송하기 위해 사용되며, 제3 트위스트 배선쌍(305c)은 프로세서(202)로부터 디스플레이(203)로 청색 화소 데이터를 전송하기 위해 사용된다. 제4 트위스트 배선쌍(305d)은 수신기에서 디지털 화소 데이터를 동기화시키기 위해 클럭 신호를 프로세서(202)로부터 디스플레이(203)로 라우팅하기 위해 사용된다. 또한, 도 3에 도시된 바와 같이, 인에이블 신호 DATA ENABLE이 송신기(301)에 결합된다. DATA ENABLE 신호가 액티브일 때, 디지털 화소 데이터는 트위스트 배선 차동쌍(305a-305c)를 통해 디스플레이(203)에 능동적으로 전송된다.
도 4는 디스플레이(203)로의 디지털 화소 데이터의 순방향 전송을 위한 파형을 도시하는 타이밍 다이어그램이다. 타이밍 다이어그램에 도시된 바와 같이, DATA ENABLE 신호가 액티브(active)일 때, 디스플레이의 단일 라인에 대한 디지털 화소 데이터가 트위스트 배선 차동쌍(305a-305c)을 통해 디스플레이(203)로 전송된다. DATA ENABLE 신호가 인액티브(inactive)일 때는, 트위스트 배선 차동쌍(305a-305c)을 통해 어떠한 유효 디지털 화소 데이터도 전송되지 않는다. 라인간에 있어서는 이것은 수평 비디오 공백 주기로 알려져 있다. 프레임간에 있어서는 이것이 수직 비디오 공백 주기라고 알려져 있다. 도 4는 수평 및 수직 비디오 공백 주기 모두를 도시한다. 도시된 바와 같이, 수직 비디오 공백 주기가 수평 비디오 공백 주기보다 훨씬 길다. 디스플레이될 다음 라인 또는 다음 프레임의 최초 라인에 대한 디지털 화소 데이터가 전송되기 전에 3개의 컬러 채널(적색, 녹색, 청색)들을 재동기화하기 위해서, 수평 및 수직 비디오 공백 주기동안, 동기화 데이터의 간단한 샘플링이 3개의 모든 트위스트 배선 차동쌍(305a-305c)을 통해 펄스화된다. 그러나, 도 4에 도시된 바와 같이, 동기화 데이터의 전송은 수평 또는 수직 공백 주기의 작은 세그먼트일 뿐이다. 수평 및 수직 비디오 공백 주기의 나머지 동안에는, 3개의 트위스트 배선 차동쌍(305a-305c)를 통해 어떠한 데이터도 전송되지 않는다.
디스플레이의 각 라인에 대한 디지털 화소 데이터의 전송간, 또는 디스플레이될 각 프레임간 수평 및 수직 비디오 공백 주기를 각각 요구하는 디스플레이에 디지털 화소 데이터를 전송하기 위해 사용되는 방법 또는 프로토콜(TMDS, LVDS 및 아날로그 RGB 시그널링 등)은 거의 공지되었다는 것이 이해된다. 수평 또는 수직 비디오 공백 주기의 길이 또는 기간은 사용되는 통신 프로토콜의 타입 및 라인 당 화소의 수(즉, 디스플레이 사이즈 또는 용적)에 따라 시스템별로 다양하다. 본 발명은, 내장 허브 시스템을 구비한 디스플레이로부터 프로세서로의 역방향으로 디지털 데이터의 양방향 통신을 위해 이들 비디오 공백 주기들을 사용한다.
도 3을 참조하면, 케이블 조립체(210b)는 또한 내장 허브 시스템을 구비하는 디스플레이에 결합되는 각각의 주변 장치들과 프로세서 유닛 사이에 디지털 데이터를 전송하기 위한 복수의 배선을 포함한다. 배선의 수는 특정 시스템 구성에 따른다. 예를 들어, 디지털 카메라로부터 프로세서로 디지털 데이터를 전송할 수 있는 것이 바람직한 한편, 마우스나 키보드로부터 데이터를 전송하는 것도 바람직하며, 따라서 여러 배선이 요구된다. 따라서, 도 3에 도시된 바와 같이, 프로세서 유닛(202)은 수신기(310)를 더 포함하는 한편, 허브 시스템을 구비하는 디스플레이(203)는 송신기(315)를 포함한다. 허브 시스템을 구비하는 디스플레이(203)의 송신기는 디스플레이(203)에 결합되는 다른 주변 장치들로부터 인입하는 디지털 정보를 프로세서(202)의 수신기로 라우트한다.
도 3에 도시된 컴퓨터 시스템은 프로세서(202)에 직접 결합되는 케이블 조립체의 전체 수를 감소시키는 하지만, 이것은 여전히 많은 수의 배선 및 2개의 서로 다른 케이블 조립체를 요구하기 때문에 바람직하지 못하다. 따라서, 다중 케이블링을 요구하지 않고도 프로세서에 결합되는 배선의 수를 감소시켜 프로세서 유닛을 허브 시스템에 링크시키기 위한 보다 간단한 시스템에 의해서, 시스템의 비용을 절감하고 시스템 사용의 용이성을 개선하는 것이다.
디지털 화소 데이터는 TMDS 또는 LVDS와 같은 공지의 통신 프로토콜을 사용하여 한 방향으로 컴퓨터 시스템으로부터 비디오 디스플레이 하드웨어로 전송된다. 그러나, 컴퓨터 시스템 내의 임의의 수의 주변 장치로부터 프로세서로의 반대 방향으로 디지털 데이터가 전송되어야 하는 많은 이유가 있다. 본 발명은 프로세서와 디스플레이 사이에 결합되는 일 세트의 라인들을 통해 역방향으로 컴퓨터 시스템 내의 임의의 수의 주변 장치로부터 프로세서로 디지털 데이터를 전송하는 방법을 개시한다. 프로세서와 디스플레이 사이에 결합되는 라인의 세트들을 통한 비디오 데이터의 전송은 통상적으로 다음 라인 또는 디지탈 화소 데이터의 최로 라인의 다음 프레임의 순방향 전송을 클럭 신호에 재동기화하기 위해 특별 문자들이 사용되는 수평 및 수직 비디오 공백 주기를 요구한다. 이러한 시스템에서, 몇몇 또는 모든 순방향 데이터 경로는 수평 및 수직 비디오 공백 주기동안 역방향으로 디지털 데이터를 전송하기 위해 "전환(turned around)"될 수 있다. 수평 및 수직 비디오 공백 주기의 가용 부분의 시작부 및 종료부는 모든 라인들이 디지털 데이터의 역방향 전송을 위해 사용되도록 자동적으로 프로그램 가능하며, 가용 부분은 사전에 정의되고 모든 라인들은 선정된 시간에 순방향에서 역방향으로 자동 스위치하여 다시 복귀한다. 대안적으로는, 라인들 중 하나가 수평 및 수직 비디오 공백 주기의 가용 부분을 마크하기 위해 사용되기도 하는데, 다른 모든 라인들은 "전환되고" 그 하나의 라인은 순방향으로 계속 데이터를 전송함으로써, 수평 및 수직 비디오 공백 주기의 가용 부분을 나타낸다. 클럭 신호를 이송하는 별도의 라인이 데이터 전송의 양방향에서 데이터를 클럭하기 위해 사용되기도 한다.
도 1은 프로세서 유닛 및 이 프로세서 유닛에 결합되는 복수의 주변 장치들을 구비하는 종래의 컴퓨터 시스템을 도시하는 도면;
도 2는 프로세서 유닛에 결합되는 허브 시스템을 구비하고, 프로세서 유닛과 허브 시스템 사이의 통신을 위해 2개의 단방향 케이블 조립체를 사용하는 컴퓨터 시스템의 종래의 실시예를 도시하는 도면;
도 3은 프로세서 유닛과 디스플레이 사이에 결합되는 제1 세트의 배선을 통 해 순방향으로 디지털 화소 데이터를 전송하고, 프로세서 유닛과 디스플레이 사이에 결합되는 제2 세트의 배선을 통해 제2 방향으로 디지털 데이터를 수신하기 위한 종래의 시스템을 도시하는 도면;
도 4는 종래에 디지털 화소 데이터를 디스플레이로 순방향 전송하기 위한 파형을 나타내는 타이밍 다이어그램을 도시하는 도면;
도 5는 본 발명에 따라서 단일 세트의 배선을 통해 양방향 데이터 전송으로 상호 결합되는 프로세서 및 디스플레이 터미널을 구비하는 컴퓨터 시스템의 바람직한 실시예를 도시하는 도면;
도 6a-6b는 본 발명의 바람직한 실시예에서 디지털 데이터의 역방향 전송을 나타내는 파형을 도시하는 도면;
도 7은 본 발명에 따라서 단일 세트의 배선을 통해 양방향 데이터 전송을 하기 위한 대안적인 실시예를 도시하는 도면; 및
도 8a-8d는 본 발명의 대안적인 실시예에 따른 디지털 데이터의 역방향 전송을 나타내는 파형을 도시하는 도면이다.
프로세서, 내장형 허브 시스템이 구비된 비디오 디스플레이 및 내장형 허브 시스템을 구비하는 비디오 디스플레이에 결합되는 여러 부가적인 주변 장치들을 구비하는 컴퓨터 시스템에서, 비디오 디스플레이의 각 라인에 대한 디지털 화소 데이터는 데이터 인에이블 신호가 액티브일 때마다 일련의 배선 또는 차동쌍을 통해 프로세서로부터 비디오 디스플레이로 제1 방향으로 전송된다. 데이터 인에이블 신호가 인액티브일 때, 비디오 디스플레이의 다음 라인에 대한 디지털 화소 데이터 및 대응 제어 신호들이 재동기화된다. 이것은 수평 비디오 공백 주기로 알려져 있다. 이러한 수평 비디오 공백 주기동안에는, 어떠한 유효 디지털 화소 데이터도 일련의 배선 또는 차동쌍들을 통해 전송되지 않는다. 또한, 프레임들 사이에서, 데이터 인에이블 신호가 또한 인액티브이고, 디스플레이될 새로운 프레임의 제1 라인에 대한 디지털 화소 데이터 및 대응 제어 신호가 재동기화된다. 이것은 수직 비디오 공백 주기로 알려져 있다. 본 발명은 프로세서와, 내장형 허브 시스템이 구비된 비디오 디스플레이 사이에 결합되는 일련의 배선 또는 차동쌍을 통해 수평 및 수직 비디오 공백 주기 동안 양방향 데이터 전송을 허용한다.
본 발명에서, 적색, 녹색, 청색 디지털 화소 데이터는 TMDS 또는 LVDS와 같은 공지의 통신 프로토콜을 사용하여 제1 방향으로 복수의 배선을 통해 전송된다. 데이터 인에이블 신호가 액티브일 때마다 프로세서로부터 디스플레이 터미널로 디지털 화소 데이터가 전송된다. 그러나, 데이터 인에이블 신호가 인액티브일 때는, 몇몇 또는 모든 복수의 배선을 통해 허브 시스템에 의해 디스플레이 터미널로부터 역방향으로 디지털 데이터가 직렬로 전송되기도 한다. 이러한 방식으로, 양방향 데이터 전송이 달성되고, 프로세서와 허브 시스템이 구비된 디스플레이 터미널 사이에 결합되는 배선의 수가 감소된다.
도 5는 본 발명의 양방향 데이터 전송 시스템의 바람직한 실시예를 포함하는 컴퓨터 시스템을 도시한다. 도 5에 도시된 컴퓨터 시스템에서, 프로세서(401)는 송신기(406), 수신기(410) 및 송신기(406)와 수신기(410) 모두에 결합되는 제1 송/수신 회로(420)를 포함한다. 본 바람직한 실시예에서는, 프로세서(401)로부터 디스플레이 터미널(402)로 디지털 화소 데이터를 전송하기 위해 TMDS 통신 프로토콜이 사용된다. 따라서, 프로세서는 4개의 트위스트 배선쌍(405a-d)을 통해 비디오 디스플레이 터미널(402)에 결합된다. 바람직하게는, 비디오 디스플레이 터미널(402)은 액티브 매트릭스 플랫 패널 디스플레이지만; 프로세서(401)와 디스플레이 터미널(402) 사이의 통신이 디지털 포맷이기만 하면, 대안적인 실시예에서는 임의의 다른 비디오 디스플레이 터미널이 사용되어도 좋다. 4개의 트위스트 배선쌍(405a-d)가 바람직하게는 단일 케이블 조립체 내에서 구현된다.
디스플레이 터미널(402)은 수신기(407), 송신기(415) 및 수신기(407)와 송신기(415) 모두에 결합되는 제2 송/수신 회로(430)를 포함한다. 제2 송/수신 회로(430)는 인입 디지털 화소 데이터를 수신기(407)에 연결하는데, 수신기(407)는 인입 디지털 화소 데이터를 수신하고 이 데이터를 디스플레이 터미널(402) 내의 열 및 행 구동 회로에 라우트한다. 열 및 행 구동 회로의 구현은 공지되어 있는 것으로 본 발명의 특징이 아니다. 따라서, 디스플레이 터미널(402)은 디스플레이 터미널(402) 상에 표시 화상을 생성하기 위해 공지된 임의 타입의 열 및 행 구동 회로를 채용하여도 좋다. 디스플레이 터미널(402)의 송신기(415)는 디스플레이 터미널(402)에 결합될 수 있는 복수의 주변 장치로부터의 인입 디지털 데이터를 수신하고, 이 디지털 데이터를 제2 송/수신 회로(430)를 통해 프로세서 유닛(401)으로 전송한다. 이들 주변 장치는 키보드, 마우스, 디지털 카메라, 또는 한 쌍의 오디오 스피커를 포함할 수 있다. 디스플레이 터미널(402)에 기타 주변 장치들이 결합될 수 있다는 것이 이해된다.
이러한 방식으로, 도 5의 디스플레이 터미널은 도 2에 도시된 디스플레이 터미널과 유사하다. 그러나, 도 2에 도시된 디스플레이 터미널(203)과는 달리, 도 5에 도시된 디스플레이 터미널(402)은 4개의 트위스트 배선쌍(405a-d)을 구비하는 단일 케이블 조립체를 통해 프로세서(401)에 결합된다. 역방향으로 디지털 데이터를 전송하기 위해 부가적인 배선 또는 배선쌍들이 요구되지 않는다. 대신에, 본 발명의 양방향 데이터 전송 시스템을 사용하여, 도 5의 컴퓨터 시스템은 단일 케이블 조립체 내의 4개의 트위스트 배선쌍들을 통해, 순방향으로는 프로세서(401)로부터 디스플레이 터미널(402)로 디지털 화소 데이터를 전송할 수 있고, 또한 역방향으로는 디스플레이 터미널(402)에 결합되는 임의의 주변 장치로부터 프로세서(401)로 디지털 데이터를 전송할 수도 있다.
바람직하게는, 도 5의 시스템에서, 프로세서가 디스플레이 터미널(402) 상에 디스플레이하기 위한 디지털 화소 데이터를 생성하고, 이 디지털 화소 데이터는 데이터 인에이블 신호가 액티브일 때마다 4개의 배선쌍 중의 3개(405a, 405b, 405c)를 통해 프로세서(401)로부터 디스플레이 터미널(402)에 순방향으로 전송된다. 도 5에 도시된 실시예에서, 디지털 화소 데이터는 TMDS 통신 프로토콜을 사용하여 전송된다. 데이터 인에이블 신호가 인액티브일 때는, 프로세서(401)로부터 디스플레이 터미널(402)로 어떠한 유효 디지털 화소 데이터도 전송되지 않는다. 이것은 수평 비디오 공백 주기 또는 수직 비디오 공백 주기 동안에 발생한다. 이들 수평 및 수직 비디오 공백 주기 동안, 데이터 인에이블 신호가 인액티브일 때, 프로세서는 디스플레이 터미널 상에 디스플레이될 다음 라인 또는 다음 프레임의 최초 라인에 대한 클럭 신호와 디지털 화소 데이터를 재동기화한다. 그러나, 재동기화 프로세스는 수평 또는 수직 비디오 공백 주기의 일부만을 요구한다. 수평 및 수직 비디오 공백 주기의 나머지 동안에는, 배선쌍(405a, 405b, 405c)을 통해 어떠한 유효 데이터도 전송되지 않는 한편, 데이터 인에이블 신호는 인액티브로 남는다. 본 발명을 사용하여 디스플레이 터미널(402)로부터 프로세서(401)로 디지털 데이터가 복귀 전송되는 것은 이러한 잔여 시간 주기 동안이다.
도 5에 도시된 바람직한 실시예에서 나타나듯이, 프로세서(401)는 송신기(406), 수신기(410), 및 송신기(406)와 수신기(410) 모두에 결합되는 제1 송/수신 회로(420)를 포함한다. 상술된 바와 같이, 디스플레이 터미널(402)도 또한 수신기(407), 송신기(415), 및 수신기(407)와 송신기(415) 모두에 결합되는 제2 송/수신 회로(430)를 포함한다. 프로세서와, 디스플레이 터미널(402)의 허브 시스템 사이에는 4개의 트위스트 배선쌍(405a-d)이 결합된다. 바람직하게는, 4개의 배선쌍들이 단일 케이블 조립체 내에 구현된다. 제1 트위스트 쌍(405a)은 적색 디지털 화소 데이터 및 제어 신호들을 프로세서(401)로부터 디스플레이 터미널(402)에 전송하기 위해 사용되고, 제2 트위스트 쌍(405b)는 녹색 화소 데이터 및 제어 신호들을 프로세서로(401)로부터 디스플레이 터미널(402)로 전송하기 위해 사용되고, 제3 트위스트 쌍(405c)는 청색 화소 데이터 및 제어 신호들을 프로세서(401)로부터 디스플레이 터미널(402)로 전송하기 위해 사용되며, 제4 트위스트 쌍(405d)은 차동 클럭 신호를 프로세서(401)로부터 디스플레이 터미널(402)로 전송하기 위해 사용된다.
상술된 바와 같이, 적색, 녹색, 청색 화소 데이터는 데이터 인에이블 신호가 액티브일 때마다 프로세서로부터 디스플레이 터미널로 전송된다. 그러나, 데이터 인에이블 신호가 인액티브일 때에는, 디스플레이 터미널(402)에 결합될 수 있는 임의의 수의 주변 장치들로부터 프로세서(401)로 디지털 데이터를 전송하기 위해 제1 및 제2 트위스트 배선쌍(405a 및 405b)이 사용된다. 제3 트위스트 배선쌍은 바람직하게는 양방향 데이터 전송에 사용될 수평 또는 수직 공백 주기의 시작 및 종료 부분을 마크하기 위해 사용된다.
대안적으로는, 3개의 라인들 모두 양방향 데이터 전송을 사용되어도 좋다. 본 실시예에서, 시스템은 공지된 간격의 수평 및 수직 비디오 공백 주기를 갖는다. 이들 비디오 공백 주기의 가용 부분동안 디지털 화소 데이터가 주변 장치로부터 프로세서로 역방향으로 전송되고, 모든 라인들은 수평 및 수직 비디오 공백 주기 동안 선정된 시간 간격으로 순방향에서 역방향으로 및 다시 원래대로 자동 전환하도록 프로그램될 수 있다.
도 6a-6b는 본 발명의 바람직한 제1 실시예에서 역방향 디지털 데이터 전송을 도시한다. 본 제1 실시예에서, 디지털 데이터는 제1 및 제2 트위스트 배선쌍을 통해 디스플레이(402)로부터 프로세서(401)로 역방향 전송되고, 제3 트위스트 배선쌍(405c)는 라인(405a, 405b)를 통해 역방향으로 디지털 데이터를 전송하기 위해 사용될 수 있는 수평 및 수직 비디오 공백 주기의 가용 부분을 트랙하도록 사용된다. 이미 설명된 바와 같이, 데이터 인에이블 신호가 인액티브일 때는, 디지털 화소 데이터가 프로세서(401)로부터 전송되지 않는다. 이것은 수평 및 수직 비디오 공백 주기 동안 발생한다. 이들 비디오 공백 주기동안, 디지털 화소 데이터의 다음 전송을 위해 라인들을 순방향 동기화하도록 바람직하게는 3개의 모든 트위스트 배선쌍(405a, 405b, 405c)을 통해 재동기화 펄스가 전송된다. 다시, 도 6a-6b에 도시된 바와 같이, 재동기화 펄스는 그 주기가 수평 또는 수직이건 전체 비디오 공백 주기의 일부만이다. 비디오 공백 주기의 나머지동안, 트위스트 배선쌍(405a, 405b, 405c)은 일반적으로 디스플레이될 다음 라인 또는 다음 화상의 최초 라인에 대한 디지털 화소 데이터가 전송될 때까지 인액티브로 남을 것이다. 본 발명을 이용하여 양방향 데이터 전송이 달성되는 것은 바로 이 시간 동안이다.
도 6a-6b에 도시된 바람직한 실시예에서는, 디스플레이 터미널(402)에 결합되는 주변 장치로부터 역방향으로 프로세서(401)에 디지털 정보를 전송하기 위해 비디오 공백 주기동안 제1 및 제2 트위스트 배선쌍(405a 및 405b)이 사용된다. 도 6a-b에 도시된 바와 같이, 3개의 트위스트 배선쌍(405a, 405b, 405c) 모두를 통해 순방향 재동기화 펄스의 전송에 바로 후속하여, 프로세서(401)는 제1 송/수신 회로(420)가 제1 및 제2 듀얼 배선쌍(405a 및 405b)을 프로세서(401)내 수신기(410)에 리라우트(reroute)하게 한다. 프로세서(401)는 또한 제3 배선쌍(405c)을 통해 초기 공백 펄스 STARTBLANK를 전송한다. 도 6b는 제3 듀얼 배선쌍(405c)을 통한 STARTBLANK의 전송을 나타낸다. 디스플레이(402)에서 수신될 때, 초기 공백 펄스 STARTBLANK는 제2 송/수신 회로(430)가 제1 및 제2 배선쌍(405a 및 405b)을 디스플레이(402) 내의 송신기(415)로 리라우트하게 함으로써, 이들 2개의 듀얼 배선쌍(405a 및 405b)을 통해 디지털 데이터가 전송될 수 있게 한다. 그 후 디지털 데이터는 제1 및 제2 트위스트 배선쌍(405a 및 405b)를 경유하여 디스플레이 터미널(402)의 송신기(415)로부터 프로세서(401)의 수신기(410)로 직렬 전송된다.
도 6a 및 6b에 도시되는 바와 같이, STARTBLANK 신호가 디스플레이 터미널(402)에서 일단 수신되면, 디스플레이 터미널(402)은 제1 및 제2 트위스트 배선쌍(405)을 통해 역방향으로 데이터 전송을 시작한다. 디스플레이 터미널(402)은 먼저 프로세서(401) 내의 수신기(410)에서 동기화를 보장하기 위해 반대 방향으로 동기화 펄스를 전송한다. 디스플레이 터미널(402) 내의 송신기(415)는 그 후 제1 및 제2 트위스트 배선쌍(405a 및 405b)을 통해 프로세서(401) 내의 수신기(410)로 디지털 데이터를 직렬 역방향 전송하기 시작한다. 디지털 데이터는 디스플레이 터미널(402)에 결합될 수 있는 여러 주변 장치들 중 임의의 하나로부터 라우트된다.
공백 주기의 끝에서, 프로세서(401)는 제3 배선쌍(405c)을 통해 공백 주기의 끝을 나타내는 신호 ENDBLANK를 전송한다. 제1 송/수신 회로(420)는 다시 제1 및 제2 듀얼 배선쌍(405a 및 405b)를 프로세서(401) 내의 송신기(406)에 리라우트한다. 디스플레이(402)에서 수신될 때, ENDBLANK 신호는 디스플레이 터미널이 역방향 데이터 전송을 멈추게하고, 제2 송/수신기(430)는 다시 제1 및 제2 트위스트 배선쌍(405a 및 405b)을 디스플레이 터미널(402) 내의 수신기(407)에 리라우트한다. 디스플레이 터미널(402)은 수신 모드로 전환하고, 제1, 제2 및 제3 트위스트 배선쌍(405a, 405b, 405c)를 통해 디지털 화소 데이터의 다음 전송을 수신할 준비를 한다. 따라서, 제3 트위스트 배선쌍(405c)은 공백 주기가 시작 및 종료하는 때를 알리기 위해 사용되고, 제1 및 제2 트위스트 배선쌍(405a, 405b)을 통한 역방향으로의 데이터의 전송을 제어한다. 전송된 클럭 신호는 역방향으로 데이터를 전송하기 위해 필요한 주파수 정보를 제공한다. 본 실시예에서, 역방향으로 전송된 데이터는 순방향에서와 동일한 방식으로 데이터의 위상을 설정하는 고유의 재동기화 펄스를 갖는다.
바람직한 실시예에서는, 순방향으로 제3 라인(405c)을 통한 디지털 정보의 전송을 제어할 뿐만 아니라 역방향으로 2개의 신호 라인(405a 및 405b)를 통한 디지털 데이터의 수신을 제어하기 위해 프로세서(401)의 클럭 신호가 사용된다. 대안적으로는, 디스플레이 터미널(402)이 그 고유의 클럭 신호 발생기를 구비할 수 있으며, 라인(405a 또는 405b) 중 하나는 다른 클럭 레이트에서 역방향으로 디지털 데이터를 전송하기 위해 디스플레이(402)로부터 프로세서(401)로 클럭 신호를 전송하도록 사용될 수 있다.
제1 및 제2 트위스트 배선쌍(405a 및 405b)을 통한 디지털 데이터의 역방향 전송은 1 프레임의 시간만을 차지한다. 따라서, 바람직한 실시예에서, 디스플레이 터미널로부터 프로세서로 역방향 전송될 디지털 데이터는, 수평 또는 수직 비디오 공백 주기가 발생할 때까지 선입 선출(first-in-first-out) 메모리에 게이트(gated) 또는 버퍼링(buffered) 된다. 이것은 디지털 데이터가 주변 장치로부터 임의의 시간에 수용될 수 있고, 역방향 채널이 사용가능한 경우 전송될 때까지 디스플레이(402)에 저장될 수 있게 한다.
비록 도 5 및 도 6은 TMDS 통신 및 4개의 배선 차동쌍을 사용하는 시스템을 참조하여 바람직한 실시예를 설명하였지만, LVDS 및 5개의 트위스트 배선쌍을 사용하는 시스템에서도 본 실시예가 거의 동일하다는 것이 이해된다. 이러한 실시예에서는, 사용될 수 있는 수평 및 수직 비디오 공백 주기의 이들 부분을 신호하기 위한 제4 배선쌍에 의해 이들 배선쌍들이 역방향 전송에 사용가능하다. 제5 배선쌍은 클럭 신호를 전송하기 위해 사용된다.
도 7은 본 발명을 구현하기 위한 바람직한 실시예를 간략히 도시한다. 편의상, 도 7은 단일 트위스트 배선쌍을 통한 구현을 도시하고, TMDS 통신을 이용하는 시스템에서는 4개의 모든 트위스트 배선 차동쌍들은 도 7에 도시된 설계를 포함할 수 있거나, 또는 LVDS 통신을 이용하는 통신 시스템에서는 5개의 모든 트위스트 배선 차동쌍들인 도 7에 도시된 설계를 포함할 수 있다.
도시된 바와 같이, 트위스트 배선쌍(700)은 정보의 양방향 통신을 위해 허브 시스템(702)이 내장된 디스플레이와 프로세서(701) 사이에 결합된다. 디지털 화소 데이터는 데이터 인에이블 신호가 액티브일 때마다 프로세서(701)로부터 허브 시스템(702)이 구비된 디스플레이로 순방향 전송된다. 디지털 화소 데이터가 순방향으로 전송되는 경우, 프로세서(701) 내의 트랜지스터 X1 및 X2는 그들 게이트에 디지털 화소 데이터가 인가될 때 액티브로 되는 한편, 트랜지스터 X3 및 X4는 인액티브로 남는다. 디스플레이 내의 트랜지스터 XS1 및 XS2도 액티브로 되는 한편, 트랜지스터 XR1 및 XR2는 인액티브로 남는다. 프로세서(701) 내의 트랜지스터 X1 및 X2가 액티브로 되기 때문에, 허브 시스템(702)이 내장된 디스플레이 내의 증폭기 AMP1으로의 입력에서 전압들이 변조되고, 증폭기 AMP1로부터의 출력은 트랜지스터 X1 및 X2의 게이트들에 인가되는 디지털 화소 데이터의 변화를 반영한다.
수평 또는 수직 비디오 공백 주기동안, 동기화 펄스가 전송된 후, 프로세서(701) 내의 트랜지스터 X1 및 X2는 턴오프되고, 프로세서 내의 트랜지스터 XS3 및 XS4는 턴온된다. 디스플레이(702) 측에서는, 트랜지스터 XS1 및 XS2가 각각 턴오프되는 한편, 디스플레이(702)의 허브 시스템에 결합되는 주변 장치로부터 수신되는 디지털 화소 데이터가 그들의 게이트로 인가될 때 트랜지스터 XR1 및 XR2는 액티브로 된다. 프로세서(701) 내의 트랜지스터 XR1 및 XR2가 디지털 화소 데이터에 의해 액티브로 될 때, 프로세서(701) 내의 증폭기 AMP2로의 입력에서의 전압들이 변조되고, 증폭기 AMP2로부터의 출력은 트랜지스터 XR1 및 XR2의 게이트들에 인가되는 디지털 화소 데이터에서의 변화를 반영한다. 수평 또는 수직 비디오 공백 주기가 끝날때까지 디지털 데이터는 이렇게 트위스트 배선 차동쌍을 통해 역방향으로 전송된다. 디지털 데이터를 역방향으로 전송하기 위한 대안적인 실시예들이 존재할 수 있다는 것이 이해된다.
도 8a-8c는 디스플레이(402) 내의 송신기(415)로부터 프로세서(401) 내의 수신기(410)로 디지털 데이터가 역방향 전송될 수 있는 바람직한 실시예를 도시한다. 본 실시예에서는, 스위칭의 시작 및 정지 시간이 미리 결정되어 소정 수의 클럭 사이클 동안 유지된다. 본 실시예의 구성은, 본 실시예에서 TMDS 시스템의 3개의 모든 데이터 라인(405a-c)(또는 LVDS 시스템의 모든 4개의 데이터 라인)이 소정 길이의 시간동안 방향을 스위칭할 수 있다는 것을 제외하고는, 도 5 또는 도 7에 도시된 것과 동일하다. 모든 데이터 라인이 디지털 데이터 역방향 전송을 위해 사용되기 위해서, 디스플레이(402) 내의 수신기(407)는 전용 클럭 라인(도 4의 라인 (405d))으로부터 인입 클럭 신호에 결합되는 카운터를 포함할 것이다. 이 카운터는 전용 클럭 라인을 통해 전송되는 클럭 펄스의 수를 기억하고 있다. 본 실시예에서는 수평 및 수직 비디오 공백 주기들이 각각 알려진 기간 또는 길이의 시간(클럭 펄스로 측정됨)이고, 디지털 데이터의 역방향 전송은 클럭 신호에 의해 제어된다.
송신기로부터 순방향 동기화 펄스의 전송에 바로 후속하여, 프로세서(401)는 3개의 모든 듀얼 배선쌍(405a-c)을 수신기(410)에 리라우트한다. 순방향 동기화 펄스는 그 후 디스플레이(402) 내의 수신기(407)에서 수신된다. 동기화 펄스의 수신에 바로 후속하여, 디스플레이(402)는 3개의 모든 트위스트 배선쌍(405a-c)을 송신기(415)에 리라우트하고, 디지털 데이터의 역방향 전송이 뒤이어 일어난다. 바람직하게는, 수신된 데이터를 프로세서(401) 내의 클럭과 동기화하는 것을 보장하기 위해 역방향 동기화 펄스가 각 라인을 통해 변환된다.
도 8a-8c에 도시된 바람직한 실시예에서, 수평 및 수직 비디오 공백 주기는 소정 수의 클럭 주기동안 계속되고, 디스플레이(402)는 수신된 클럭 신호의 수를 추적하기 위한 카운터를 포함한다. 도 8d는 별도의 라인을 통해 프로세서(401)로부터 디스플레이(402)로 전송되는 클럭 펄스를 도시한다. 비디오 공백 주기의 마지막 클럭 신호가 수신될 때, 디스플레이(402) 내의 송신기(415)는 디지털 데이터를 역방향으로 전송하는 것을 중지하고, 디스플레이(402)는 3개의 신호 라인(405a-c)을 디스플레이(402) 내의 수신기(407)에 리라우트한다. 따라서, 도 8a-8d는 비디오 공백 주기(수평 또는 수직) 동안 전송되는 마지막 클럭 펄스의 상승 에지에서 3개의 모든 데이터 라인을 통한 역방향 데이터 전송이 정지하는 것을 도시한다. 프로세서는 그 후 데이터 라인(405a-c)을 프로세서(401) 내의 송신기(406)에 자동으로 리라우트하고, 프로세서(402)는 다음 라인, 또는 다음 프레임의 최초 라인에 대한 디지털 화소 데이터를 디스플레이(402)로 전송하기 시작할 것이다.
비디오 공백 주기 동안 디지털 데이터는 역방향으로만 전송되지만, 전송 레이트 및 초당 공백 주기의 수는 대부분의 어플리케이션에서 가능하다. 바람직한 실시예에서는, 화소 당 24 비트 및 60 ㎐ 리프레쉬인 XGA(1024 x 768) 디스플레이에 대한 데이터 레이트는 초당 142 Mbytes이다. 따라서, 디지털 데이터를 역방향 전송하기 위해 수평 및 수직 공백 주기가 사용되면(데이터 흐름 방향을 전환하기 위한 오버헤드에 사용되는 공백 주기의 대략 10%로), 초당 21 Mbytes의 역방향 데이터 레이트가 달성될 수 있다.

Claims (24)

  1. 프로세서, 비디오 디스플레이 모니터, 및 상기 비디오 디스플레이 모니터에 결합된 적어도 하나의 주변 장치 간에 양방향으로 통신하기 위한 방법에 있어서,
    데이터 인에이블 신호가 제1 상태일 때, 복수의 신호 라인들을 통해 제1 방향으로 제1 행의 디지털 화소 데이터를 상기 프로세서로부터 상기 비디오 디스플레이 모니터로 전송하는 단계; 및
    상기 데이터 인에이블 신호가 제2 상태일 때, 상기 복수의 신호 라인 중 적어도 하나를 통해 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는 단계
    를 포함하는 양방향 통신 방법.
  2. 제1항에 있어서,
    상기 데이터 인에이블 신호가 상기 제1 상태로 복귀될 때, 상기 복수의 신호 라인을 통해 상기 제1 방향으로 제2 행의 디지털 화소 데이터를 상기 프로세서로부터 상기 비디오 디스플레이 모니터로 전송하는 단계를 더 포함하는 양방향 통신 방법.
  3. 제1항에 있어서,
    상기 복수의 신호 라인들은, 상기 제1 방향으로 적색 디지털 화소 데이터를 전송하기 위한 제1 라인, 상기 제1 방향으로 녹색 디지털 화소 데이터를 전송하기 위한 제2 라인, 상기 제1 방향으로 청색 디지털 화소 데이터를 전송하기 위한 제3 라인 및 상기 제1 방향으로 제1 클럭 신호를 전송하기 위한 제4 라인을 포함하고,
    상기 제1 및 제2 라인들은, 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는데 사용되는 양방향 통신 방법.
  4. 제3항에 있어서,
    상기 제3 라인은, 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는 것을 제어하는데 사용되는 양방향 통신 방법.
  5. 제1항에 있어서,
    상기 복수의 신호 라인들은, 상기 제1 방향으로 적색 디지털 화소 데이터를 전송하기 위한 제1 라인, 상기 제1 방향으로 녹색 디지털 화소 데이터를 전송하기 위한 제2 라인, 상기 제1 방향으로 청색 디지털 화소 데이터를 전송하기 위한 제3 라인 및 상기 제1 방향으로 제1 클럭 신호를 전송하기 위한 제4 라인을 포함하고,
    상기 제1, 제2 및 제3 라인들은, 상기 데이터 인에이블 신호가 상기 제2 상태일 때, 상기 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는데 사용되는 양방향 통신 방법.
  6. 제3항에 있어서,
    상기 제4 라인은, 상기 데이터 인에이블 신호가 상기 제2 상태일 때, 상기 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는 것을 제어하는데 사용되는 양방향 통신 방법.
  7. 제3항에 있어서,
    상기 제4 라인을 통해 전송된 클럭 펄스들의 수는 상기 데이터 인에이블 신호가 상기 제2 상태일 때, 상기 제2 방향으로 상기 적어도 하나의 주변 장치로부터 상기 프로세서로의 디지털 데이터 전송을 제어하는데 사용되는 양방향 통신 방법.
  8. 프로세서와 비디오 디스플레이 모니터 사이에서 양방향으로 통신하기 위한 시스템에 있어서,
    복수의 신호 라인들을 통해 제1 방향으로 디지털 화소 데이터를 상기 프로세서로부터 상기 비디오 디스플레이 모니터로 전송하기 위한, 상기 프로세서 내의 전송 유닛 - 상기 디지털 화소 데이터는 데이터 인에이블 신호가 제1 상태일 때마다 상기 프로세서로부터 상기 비디오 디스플레이 모니터로 전송됨 - ; 및
    상기 복수의 신호 라인 중 적어도 하나를 통해 제2 방향으로, 결합된 주변 장치로부터 상기 디스플레이 모니터로 전송되는 디지털 데이터를 수신하기 위한, 상기 프로세서 내의 수신 유닛 - 상기 디지털 데이터는, 상기 데이터 인에이블 신호가 제2 상태일 때 상기 비디오 디스플레이 모니터로부터 상기 프로세서로 송신됨 -
    을 포함하는 양방향 통신 시스템.
  9. 제8항에 있어서,
    상기 복수의 신호 라인들을 통해 상기 제1 방향으로 상기 프로세서로부터 상기 비디오 디스플레이 모니터로 송신되는 디지털 화소 데이터를 수신하기 위한, 상기 디스플레이 모니터 내의 수신기; 및
    상기 데이터 인에이블 신호가 제2 상태일 때 상기 복수의 신호 라인들 중 적어도 하나를 통해 제2 방향으로, 결합된 주변 장치로부터 상기 디스플레이 모니터로 수신되는 디지털 데이터를 전송하기 위한, 상기 디스플레이 모니터 프로세서 내의 송신기
    를 포함하는 양방향 통신 시스템.
  10. 제9항에 있어서,
    상기 디스플레이 모니터로의 디지털 화소 데이터의 송신과 상기 디스플레이 모니터로부터의 디지털 데이터의 수신 사이에서 동작들을 스위칭하기 위해 상기 프로세서 내의 상기 송신기와 상기 수신기 사이에 결합된 제1 송/수신 회로; 및
    상기 프로세서로부터의 디지털 화소 데이터의 수신과 상기 프로세서로의 디지털 데이터의 송신 사이의 동작들을 스위칭하기 위해 상기 디스플레이 모니터 내의 상기 송신기와 상기 수신기 사이에 결합되는 제2 송/수신 회로
    를 더 포함하는 양방향 통신 시스템.
  11. 제10항에 있어서,
    상기 복수의 신호 라인들은, 상기 제1 방향으로 적색 디지털 화소 데이터를 전송하기 위한 제1 라인, 상기 제1 방향으로 녹색 디지털 화소 데이터를 전송하기 위한 제2 라인, 상기 제1 방향으로 청색 디지털 화소 데이터를 전송하기 위한 제3 라인 및 상기 제1 방향으로 제1 클럭 신호를 전송하기 위한 제4 라인을 포함하고,
    상기 제1 및 제2 라인들은, 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 디지털 데이터를 상기 디스플레이 모니터로부터 상기 프로세서로 전송하는데 사용되는 양방향 통신 시스템.
  12. 제11항에 있어서,
    상기 제3 라인은 상기 제1 및 제2 송/수신 회로를 제어하는데 사용되는 양방향 통신 시스템.
  13. 제10항에 있어서,
    상기 복수의 신호 라인들은, 상기 제1 방향으로 적색 디지털 화소 데이터를 전송하기 위한 제1 라인, 상기 제1 방향으로 녹색 디지털 화소 데이터를 전송하기 위한 제2 라인, 상기 제1 방향으로 청색 디지털 화소 데이터를 전송하기 위한 제3 라인 및 상기 제1 방향으로 제1 클럭 신호를 전송하기 위한 제4 라인을 포함하고,
    상기 제1, 제2 및 제3 라인들은, 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는데 사용되는 양방향 통신 시스템.
  14. 제13항에 있어서,
    상기 제4 라인은 상기 송신기를 제어하는데 사용되는 양방향 통신 시스템.
  15. 제13항에 있어서,
    상기 제4 라인을 통해 전송된 클럭 펄스들의 수는 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 상기 적어도 하나의 주변 장치로부터 상기 프로세서로의 디지털 데이터의 전송을 제어하는데 사용되는 양방향 통신 시스템.
  16. 제10항에 있어서,
    상기 복수의 신호 라인들은, 적색, 녹색, 청색 디지털 화소 데이터를 상기 제1 방향으로 전송하기 위해 사용되는 4개의 차동쌍들 및 제1 클럭 신호를 상기 제1 방향으로 전송하기 위한 제5 차동쌍을 포함하고,
    상기 4개의 차동쌍들은 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 디지털 데이터를 상기 적어도 하나의 주변 장치로부터 상기 프로세서로 전송하는데 사용되는 양방향 통신 시스템.
  17. 제16항에 있어서,
    상기 제1 클럭 신호는 상기 제1 및 제2 송/수신 회로를 제어하는데 사용되는 양방향 통신 시스템.
  18. 제17항에 있어서,
    상기 제5 차동쌍을 통해 상기 제1 방향으로 전송된 클럭 펄스의 수는 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 상기 적어도 하나의 주변 장치로부터 상기 프로세서로의 디지털 데이터의 전송을 제어하는데 사용되는 양방향 통신 시스템.
  19. 제10항에 있어서,
    상기 복수의 신호 라인들은, 적색, 녹색, 청색 디지털 화소 데이터를 상기 제1 방향으로 전송하기 위해 사용되는 4개의 차동쌍들을 포함하고,
    상기 4개의 차동쌍들 중 제1 내지 3의 차동쌍들은 상기 데이터 인에이블 신호가 상기 제2 상태일 때 상기 제2 방향으로 디지털 데이터를 상기 디스플레이 모니터로부터 상기 프로세서로 전송하는데 사용되는 양방향 통신 시스템.
  20. 제19항에 있어서,
    제4 차동쌍은 상기 송/수신 회로들을 제어하는데 사용되는 양방향 통신 시스템.
  21. 비디오 디스플레이 모니터로 및 비디오 디스플레이 모니터로부터 디지털 데이터를 양방향으로 전송하기 위한 시스템에 있어서,
    복수의 신호 라인을 통해 제1 방향으로 디지털 화소 데이터를 상기 비디오 디스플레이 모니터로 전송하고 - 상기 디지털 화소 데이터는 데이터 인에이블 신호가 제1 상태일 때마다 상기 프로세서로부터 상기 비디오 디스플레이 모니터로 전송됨 -, 상기 복수의 신호 라인 중 적어도 하나를 통해 제2 방향으로 상기 디스플레이 모니터로부터 전송된 디지털 데이터를 수신하기 위한 프로세서 - 상기 디지털 데이터는 상기 데이터 인에이블 신호가 제2 상태일 때 상기 비디오 디스플레이 모니터로부터 상기 프로세서로 전송됨 -
    를 포함하는 양방향 디지털 데이터 전송 시스템.
  22. 제21항에 있어서,
    상기 디스플레이 모니터는 적어도 하나의 주변 장치에 결합하기 위한 내장형 허브 시스템(built-in hub system)을 포함하고, 상기 허브 시스템은 상기 데이터 인에이블 신호가 제2 상태일 때 상기 적어도 하나의 주변 장치들로부터 상기 디지털 데이터를 수신하고, 상기 복수의 신호 라인들 중 적어도 하나를 통해 제2 방향으로, 상기 수신된 디지털 데이터를 상기 디스플레이 모니터로부터 상기 프로세서로 전송하는 양방향 디지털 데이터 전송 시스템.
  23. 프로세서와 비디오 디스플레이 터미널 사이에서 양방향으로 데이터를 전송하도록 구현된 컴퓨터 판독가능 코드를 갖는 컴퓨터 판독가능한 매체로서,
    상기 컴퓨터 판독가능 코드는 상기 프로세서가,
    제1 상태 또는 제2 상태 중 어느 하나에 있을 수 있는 데이터 인에이블 신호를 생성하고;
    상기 데이터 인에이블 신호가 상기 제1 상태이면 복수의 신호 라인들을 통해 상기 비디오 디스플레이 터미널을 향해 제1 방향으로 디지털 화소 데이터를 전송하며;
    상기 데이터 인에이블 신호가 상기 제2 상태이면 상기 복수의 신호 라인들을 통해 상기 비디오 디스플레이 터미널로부터의 제2 방향의 디지털 데이터를 수신하도록 하는, 컴퓨터 판독가능한 매체.
  24. 제23항에 있어서,
    상기 컴퓨터 판독가능 코드는 상기 프로세서가,
    상기 비디오 디스플레이 터미널을 향해 상기 제1 방향으로 전용 라인을 통해 클럭 신호를 전송하도록 하는, 컴퓨터 판독가능한 매체.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206348B2 (en) * 1994-01-05 2007-04-17 Avocent Corporation Twisted pair communications line system
US7643018B1 (en) 1994-01-05 2010-01-05 Avocent Corporation Twisted pair communications line system
US20020149545A1 (en) * 1999-11-15 2002-10-17 Ryotaro Hanayama Head mounted display system
US6831924B1 (en) * 2000-07-20 2004-12-14 Silicon Graphics, Inc. Variable mode bi-directional and uni-directional computer communication system
KR100496092B1 (ko) 2000-07-21 2005-06-17 마츠시타 덴끼 산교 가부시키가이샤 신호 송신 장치 및 신호 수신 장치
KR100502036B1 (ko) 2000-09-25 2005-07-25 마츠시타 덴끼 산교 가부시키가이샤 신호 전송 시스템, 신호 송신 장치 및 신호 수신 장치
JP4008688B2 (ja) 2000-10-12 2007-11-14 松下電器産業株式会社 信号送信装置及び信号受信装置
JP4320117B2 (ja) * 2000-11-22 2009-08-26 富士フイルム株式会社 画像表示方法および画像表示装置
EP1344400A2 (en) 2000-12-18 2003-09-17 Matsushita Electric Industrial Co., Ltd. Encryption transmission system
EP1233626A1 (en) * 2001-01-24 2002-08-21 Broadcom Corporation Digital video interface supporting transport of audio and auxiliary data
US7356051B2 (en) * 2001-01-24 2008-04-08 Broadcom Corporation Digital visual interface with audio and auxiliary data cross reference to related applications
US20020097869A1 (en) * 2001-01-24 2002-07-25 Christopher Pasqualino System and method for increased data capacity of a digital video link
JP3895115B2 (ja) * 2001-02-01 2007-03-22 ソニー株式会社 データ伝送方法、データ送信装置、およびデータ受信装置
JP3903721B2 (ja) 2001-03-12 2007-04-11 ソニー株式会社 情報送信装置および方法、情報受信装置および方法、情報送受信システムおよび方法、記録媒体およびプログラム
KR100541755B1 (ko) * 2001-06-25 2006-01-10 마쯔시다덴기산교 가부시키가이샤 베이스밴드 영상 전송 시스템
US7558326B1 (en) * 2001-09-12 2009-07-07 Silicon Image, Inc. Method and apparatus for sending auxiliary data on a TMDS-like link
US6914597B2 (en) * 2001-10-17 2005-07-05 Hewlett-Packard Development Company, L.P. System for bi-directional video signal transmission
US7019791B2 (en) 2001-11-09 2006-03-28 Hitachi, Ltd. Video processing device
US6989827B2 (en) * 2002-10-24 2006-01-24 Hewlett-Packard Development Company, Lp. System and method for transferring data through a video interface
US7965837B2 (en) * 2003-04-30 2011-06-21 Sony Corporation Method and system for wireless digital video presentation
US7359458B2 (en) * 2003-07-31 2008-04-15 Analog Devices, Inc. Structures and methods for capturing data from data bit streams
WO2005029869A1 (en) * 2003-09-22 2005-03-31 Inova Semiconductors Gmbh System and method for forming a bidirectional multimedia link
WO2005029857A1 (en) * 2003-09-22 2005-03-31 Inova Semiconductors Gmbh System and method for lossless reduction of bandwidth of a data stream transmitted via a digital multimedia link
US7562379B2 (en) * 2003-12-22 2009-07-14 Sony Corporation Method and system for wireless digital multimedia presentation
US7792152B1 (en) 2004-06-08 2010-09-07 Owlink Technology, Inc. Scheme for transmitting video and audio data of variable formats over a serial link of a fixed data rate
TW200816118A (en) * 2006-09-19 2008-04-01 Novatek Microelectronics Corp Integrated display panel
US20080086749A1 (en) * 2006-10-06 2008-04-10 Netanel Goldberg Device, method and system of wireless communication of user input to a video source
KR101459772B1 (ko) * 2007-09-04 2014-11-13 한국전자통신연구원 수평 귀선 소거 기간을 사용하여 상향 채널을 확보한비대칭 점 대 점 영상 신호 송수신 장치 및 그 방법
US8941592B2 (en) * 2010-09-24 2015-01-27 Intel Corporation Techniques to control display activity
US20120151537A1 (en) * 2010-12-14 2012-06-14 Samsung Electronics Co., Ltd. Method and system for asynchronous and isochronous data transmission in a high speed video network
US8831161B2 (en) * 2011-08-31 2014-09-09 Apple Inc. Methods and apparatus for low power audio visual interface interoperability
US8995596B1 (en) 2012-02-08 2015-03-31 Altera Corporation Techniques for calibrating a clock signal
US9374216B2 (en) 2013-03-20 2016-06-21 Qualcomm Incorporated Multi-wire open-drain link with data symbol transition based clocking
US9337997B2 (en) 2013-03-07 2016-05-10 Qualcomm Incorporated Transcoding method for multi-wire signaling that embeds clock information in transition of signal state
US9735948B2 (en) * 2013-10-03 2017-08-15 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9755818B2 (en) 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
US9203599B2 (en) 2014-04-10 2015-12-01 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9852103B2 (en) 2014-04-14 2017-12-26 Lattice Semiconductor Corporation Bidirectional transmission of USB data using audio/video data channel
KR102237026B1 (ko) * 2014-11-05 2021-04-06 주식회사 실리콘웍스 디스플레이 장치
JP6039707B2 (ja) * 2015-01-19 2016-12-07 日立マクセル株式会社 映像信号処理装置及び方法
TWI705666B (zh) * 2015-06-15 2020-09-21 日商新力股份有限公司 傳送裝置、接收裝置、通信系統
KR102406705B1 (ko) * 2015-10-30 2022-06-08 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
KR102370717B1 (ko) * 2015-12-31 2022-03-04 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
US10698522B2 (en) * 2016-04-27 2020-06-30 Qualcomm Incorporated Variable rate display interfaces
JP6809079B2 (ja) * 2016-09-22 2021-01-06 三菱電機株式会社 画像表示機器
CN110399113A (zh) 2018-04-24 2019-11-01 京东方科技集团股份有限公司 数据传输方法、装置及显示装置
CN117560460B (zh) * 2024-01-12 2024-04-09 杭州海康威视数字技术股份有限公司 用于视频模拟信号传输的转换电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993006587A1 (en) * 1991-09-20 1993-04-01 Icl Personal Systems Oy A method for controlling a display device in a display system, and a display system and a display device
EP0692760A2 (en) * 1994-07-15 1996-01-17 International Business Machines Corporation Data processing apparatus

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5455132A (en) * 1977-10-12 1979-05-02 Toshiba Corp Input-output control system
JPH01276987A (ja) * 1988-04-28 1989-11-07 Fuji Facom Corp 時分割多重化伝送方式
US5097410A (en) * 1988-12-30 1992-03-17 International Business Machines Corporation Multimode data system for transferring control and data information in an i/o subsystem
JPH0535242A (ja) * 1991-07-31 1993-02-12 Fujitsu Kiden Ltd 画像データ伝送方式
JP3396889B2 (ja) * 1991-11-26 2003-04-14 ミノルタ株式会社 プリンタ
JP2935307B2 (ja) 1992-02-20 1999-08-16 株式会社日立製作所 ディスプレイ
JPH076571A (ja) * 1993-06-21 1995-01-10 Mitsubishi Electric Corp 伝送機能付記録再生装置
TW247949B (en) * 1994-11-10 1995-05-21 Motorola Inc Data processor with transparent operation during a background mode and method therefor
JPH08186753A (ja) * 1994-12-28 1996-07-16 Hitachi Ltd 撮像装置
JPH08221046A (ja) * 1995-02-17 1996-08-30 Nec Eng Ltd 双方向ｃｒｔインタフェース回路
JPH0954569A (ja) * 1995-08-15 1997-02-25 Toshiba Corp 画像表示システム及び画像表示方法
US5675813A (en) 1995-10-26 1997-10-07 Microsoft Corporation System and method for power control in a universal serial bus
KR970029314A (ko) * 1995-11-27 1997-06-26 윌리엄 이. 힐러 화상 제어 신호를 화소 클럭 신호로 인코딩하는 시스템
US5796269A (en) * 1996-04-09 1998-08-18 Xilinx, Inc. Composable memory array for a programmable logic device and method for implementing same
KR100189781B1 (ko) 1996-05-07 1999-06-01 윤종용 디스플레이 장치 및 그의 전원공급제어방법
US5781028A (en) 1996-06-21 1998-07-14 Microsoft Corporation System and method for a switched data bus termination
JPH10105298A (ja) * 1996-09-30 1998-04-24 Canon Inc 切換装置
JPH10233955A (ja) * 1997-02-21 1998-09-02 Canon Inc 撮像装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993006587A1 (en) * 1991-09-20 1993-04-01 Icl Personal Systems Oy A method for controlling a display device in a display system, and a display system and a display device
EP0692760A2 (en) * 1994-07-15 1996-01-17 International Business Machines Corporation Data processing apparatus

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Publication number Publication date
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