KR100651317B1 - 그 위에 적어도 두 개의 금속 구조물이 배치된 기판 및 그제조 방법 - Google Patents

그 위에 적어도 두 개의 금속 구조물이 배치된 기판 및 그제조 방법 Download PDF

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Abstract

본 발명은 그 위에 적어도 두 개의 금속 구조물이 배치된 기판 및 그 제조 방법에 관한 것이다. 상기 금속 구조물(MS)은 다마스크-프로세서에 의해 생성되고 제 1 절연층(I1) 및 그 위에 배치된 제 2 절연층(I2) 내에 배치된다. 상기 금속 구조물(MS) 사이에는 각각 적어도 하나의 공동부(H)가 배치되며, 상기 공동부(H)는 제 1 절연층(I1) 내에 배치되고 상기 제 2 절연층(I2)에 의해 커버된다. 상기 공동부(H) 및 금속 구조물(MS)은 자체 조절되는 프로세스 단계에 의해 나란히 생성될 수 있다.

Description

그 위에 적어도 두 개의 금속 구조물이 배치된 기판 및 그 제조 방법 {SUBSTRATE ON WHICH AT LEAST TWO METAL STRUCTURES ARE ARRANGED AND METHOD PRODUCING THE SAME}
도 1은 반도체 소자, SiO2-층, 콘택, 제 1 절연층 및 마스크가 생성된 이후의, 기판의 횡단면도.
도 2는 스페이서 및 충전 구조물이 생성된 이후의, 도 1에 따른 횡단면도.
도 3은 충전층이 생성되고, 충전 구조물이 제거되며 제 1 홈이 생성된 이후의, 도 2에 따른 횡단면도.
도 4는 커버 구조물이 생성되고 마스크가 제거된 이후의, 도 3에 따른 횡단면도.
도 5는 제 2 홈 및 금속 구조물이 생성된 이후의, 도 4에 따른 횡단면도.
도 6은 두 개의 금속 구조물 사이의 커패시턴스에 대한 등가 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1: 기판 D: 커버 구조물
F: 충전 구조물 FS: 충전층
H: 공동부 I1, I2: 절연층
K: 콘택 M: 마스크
MS: 금속 구조물 SP: 스페이서
T1, T2: 깊이 V1, V2: 홈
본 발명은 두 개의 금속 구조물을 갖는 기판에 관한 것이다.
집적 회로 장치는 매우 높은 패킹 밀도에 의해 생성된다. 그 결과, 금속 증착 표면의 상호 접속부는 서로에 대해 매우 작은 간격을 갖게 된다. 이를 통해, 상호 접속부에 의해 형성되고 높은 신호 전파 시간, 높은 전력 손실 및 누화를 야기하는 커패시턴스가 증가한다. 지금까지는 상호 접속부 사이에 유전체로서 SiO2가 사용되었으며, 상기 SiO2의 비유전율은 εr=3.9 이다.
비유전율을 낮추고 상호 접속부 사이의 커패시턴스를 낮추기 위한 방법은 B.Shieh et al 저, "Air gaps lower k of interconnect dielectrics", Solid State Technology (1999 2월), 51페이지에 기술되어 있다. 기판 위에는 SiO2 로 이루어진 제 1 절연층이 생성된다. 상기 제 1 절연층 위에 금속층이, 그리고 상기 금속층 위에 SiO2 로 이루어진 제 2 절연층이 생성된다. 상기 금속층으로부터 상호 접속부가 생성되도록 포토리소그래피 기술에 의해 상기 제 2 절연층 및 금속층이 구조화된다. 상호 접속부 사이에 공동부를 생성하기 위해 SiO2 가 PECVD-프로세스에 의해, 상호 접속부 사이의 개구부가 증가될 때까지 제 2 절연층 위에 선택적으로 과성장(over-grow)된다. 이어서, 매우 큰 수직 길이를 갖는 공동부의 형성을 막기 위해 SiO2 가 HDP-CVD 프로세스에 의해 증착된다. 상기 공동부는 상호 접속부에 인접함으로써, 상기 상호 접속부 사이의 커패시턴스를 결정하는 유전체는 거의 1과 동일한 비유전율을 갖는다. 상기 상호 접속부는 금속층의 에칭에 의해 생성된다. 그러나, 상호 접속부를 위해 특히 구리가 사용될 때 이러한 프로세스는 단점을 제공한다.
US 5 869 880에는 집적 반도체 회로의 금속 증착 표면이 제시되며, 여기서 유전체는 표면의 금속 구조물 사이에 공동부를 갖는다. 상기 기판 위에는 우선 유전체가 제공되고 상기 유전체 내에 금속 구조물이 배치된다. 그리고 나서, 유전체에 공동부가 생성되며, 상기 공동부는 기판에까지 이른다. 이어서, 상기 공동부는 커버 구조물에 의해 커버된다.
US 5 949 143 에는 결합 구조물이 제시되며, 여기서 인접한 금속 라인 사이에는 공동부가 형성되며, 상기 공동부의 커버층은 중간 영역에 요면을 갖는다.
본 발명의 목적은 그 위에 적어도 두 개의 금속 구조물이 배치된 기판을 제공하는데 있으며, 상기 금속 구조물은 다마신-공정(damascening process)에 의해 제조될 수 있고 적은 커패시턴스를 형성한다. 또한 이러한 기판을 제조하기 위한 방법이 제시되어야만 한다.
다마신-공정에서 콘택 또는 상호 접속부를 생성하기 위해 절연층 내에 홈이 생성된다. 이어서, 금속이 증착되어 화학 기계적인 폴리싱에 의해 폴리싱(polishing)됨으로써, 상기 홈 내에 콘택 및 상호 접속부가 생성된다.
본 발명에 따른 기판은 그 위에 배치된 적어도 두 개의 금속 구조물을 가지며, 상기 기판 위에는 제 1 절연층이 배치된다. 상기 제 1 절연층 위에는 제 2 절연층이 배치되며, 상기 제 2 절연층은 제 1 절연층과는 다른 재료로 이루어진다. 상기 제 1 절연층에는 제 2 절연층에 의해 커버되는 공동부가 배치된다. 상기 금속 구조물은 서로에 대해 이격되고 각각 상부의 수평 표면을 가지며, 상기 표면은 제 2 절연층의 상부의 수평 표면의 높이에 놓여있다. 상기 공동부는 금속 구조물에 인접하지 않도록 배치되고, 그리고 적어도 하나의 공동부가 두 금속 구조물 사이에 배치된다. 제 1 절연층 영역에 배치된 공동부의 전체 수평 횡단면은 동일하다.
그 위에 적어도 두 개의 금속 구조물이 배치된 기판을 생성하기 위한 방법에서 기판 위에는 제 1 절연층이 생성된다. 상기 제 1 절연층 위에는 제 2 절연층이 생성되며, 상기 제 2 절연층은 제 1 절연층과는 다른 재료로 이루어진다. 상기 제 1 절연층 내에 제 2 절연층에 의해 커버되는 공동부가 생성된다. 상기 금속 구조물은 서로 이격되도록 배치되고 각각 상부 수평 표면을 가지도록 생성되며, 상기 표면은 제 2 절연층의 상부 수평 표면의 높이에 놓여있다. 상기 공동부는 금속 구조물에 인접하지 않고, 그리고 적어도 하나의 공동부가 두 금속 구조물 사이에 배치된다. 상기 공동부는 제 1 절연층의 영역에 있는 상기 공동부의 모든 수평 횡단면이 동일하도록 생성된다.
수평 횡단면 및 수평 표면은 제 1 절연층이 배치되어 있는 기판의 표면에 대해 평행하게 연장된다.
상기 금속 구조물 사이에 있는 공동부는 두 금속 구조물에 의해 형성된 커패시턴스를 감소시킨다.
상기 공동부는 금속 구조물 보다 깊이 놓여있기 때문에, 상기 금속 구조물은 제 1 절연층 내에 홈을 형성하고, 금속의 증착 및 화학 기계적인 폴리싱에 의해 그 홈이 채워짐으로써 생성될 수 있다. 여기서, 또한 금속 구조물의 생성을 위해 다마신 공정이 사용될 수 있다.
상기 금속 구조물은 집적 회로 장치의 금속 증착 표면의 예컨대 콘택 또는 상호 접속부이다.
상기 공동부는 금속 구조물에 인접하지 않기 때문에, 상기 금속 구조물은 공동부의 생성 이후 생성되며, 이때 금속 증착시 공동부가 금속에 의해 채워지지는 않는다.
제 2 절연층의 제공은 공동부의 생성을 가능하게 하며, 여기서 제 1 절연층의 영역에 있는 전체 수평 횡단면은 동일하다. 제 1 절연층 내부에서 예컨대 공동부는 위쪽으로는 좁아지지 않는데, 이는 더 큰 커패시턴스를 야기할 수 있는 것이다.
홈이 제 1 절연층에서 생성되고 충전에 의해 채워짐으로써, 예컨대 공동부가 생성된다. 이어서, 제 2 절연층이 증착된다. 상기 제 2 절연층에서 개구가 충전부 위에 형성되며, 그 개구를 통해 그 충전부가 이방성 에칭에 의해 제거된다. 이어서, 개구는 폐쇄된다. 공동부를 생성하는 또 하나의 가능성으로는 홈을 제 1 절연층에 생성하고 선택적인 증착에 의해 제 2 절연층의 적어도 일부를 생성시키는 것이 있으며, 이때 제 1 절연층 위에는 어떠한 재료도 증착되지 않는다.
하기에, 공동부가 선택적인 증착에 의해 생성되고 공동부 및 금속 구조물이 자체 조절되어 나란히 생성되는 방식이 기술된다.
제 1 절연층 위에는 마스크가 생성되며, 상기 마스크는 적어도 하나의 제 1 영역 , 및 상기 제 1 영역으로부터 이격된, 제 1 절연층의 제 2 영역을 커버한다. 상기 마스크의 도움으로 제 1 절연층은 제 1 깊이에까지 에칭된다. 제 1 깊이에까지 에칭된 이후 제 2 절연층의 일부로서, 적어도 두 개의 스페이서가 제 1 영역과 제 2 영역 사이에 배치되어, 서로 이격될 정도의 두께로 스페이서가 생성된다. 스페이서가 생성된 이후 재료는 가능한 한 콘포멀하게(conformal) 증착되어, 마스크가 노출될때까지 등방성으로 에칭 백됨으로써, 충전 구조물이 생성된다. 두 스페이서 간의 간격이 충전 구조물을 위해 증착된 재료의 두께의 두 배 보다 클 경우, 두 스페이서형 충전 구조물은 두 스페이서 사이에 배치되며, 상기 스페이서는 각각 두 스페이서 중 하나에 인접한다. 두 스페이서 사이의 간격이 충전 구조물을 위해 증착된 재료의 두께의 두 배 보다 작을 경우, 충전 구조물은 양 스페이서에 인접한다.
상기 충전 구조물이 생성된 이후, 재료가 증착되고 마스크가 노출될 때까지 화학 기계적으로 폴리싱됨으로써 제 2 절연층의 일부로서 충전층이 생성된다. 바람직하게는 충전층을 위한 증착된 재료의 두께는 마스크의 두께와 제 1 깊이와의 합 보다 크며, 따라서 화학 기계적인 폴리싱 이후 평면 표면이 존재하게 된다.
상기 충전 구조물은 충전층이 생성된 이후 제거된다. 상기 충전 구조물의 제거에 의해 노출된 제 1 절연층의 부분은 제 1 깊이보다 깊이 놓여있는 제 2 깊이에까지 에칭됨으로써, 제 1 홈이 생성된다. 제 1 홈 내에 재료에 의해 커버된 공동부가 생성될 때까지 상기 재료가 스페이서 위에는 증착되지만 제 1 절연층 위에는 증착되지 않도록 선택적인 에칭 프로세스에 의해 재료가 증착된다. 상기 공동부의 형성 이후 마스크가 제거될 때까지 화학 기계적으로 폴리싱됨으로써, 선택적으로 증착된 재료로부터 제 2 절연층의 일부로서 커버 구조물이 생성되며, 상기 커버 구조물은 공동부를 커버하고 스페이서 사이에 배치된다.
마스크의 제거에 의해 노출된 제 1 영역 및 제 2 영역은 커버 구조물, 충전층 및 제 1 스페이서에 대해 선택적으로 에칭됨으로써, 적어도 제 2 깊이에까지 이르는 제 2 홈이 생성된다. 이어서, 재료가 증착되어 화학 기계적인 폴리싱에 의해 커버 구조물이 노출될때까지 제거됨으로써, 제 2 홈에는 금속 구조물이 생성된다.
상기 금속 구조물은 다마신-공정에 의해 제조된다.
커버 구조물, 스페이서 및 충전층은 제 2 절연층을 형성한다.
제 1 깊이는 커버 구조물의 두께를 결정하며 커버 구조물의 두께와 동일하다. 제 2 깊이는 공동부의 바닥과 제 1 절연층의 하부 수평 표면 사이의 간격을 결정한다. 상기 제 1 절연층의 두께와 제 2 깊이 간의 차이는 이 간격과 동일하다. 공동부의 최대 폭은 충전 구조물을 생성하기 위해 증착된 재료의 두께의 두 배까지 이다. 충전 구조물을 생성하기 위한 재료의 두께는, 100%의 콘포멀한 증착에서, 마스크의 어떠한 부분도 놓여있지 않은 두 스페이서 사이의 간격이 이 재료의 두께의 두 배 보다 더 클 경우 공동부의 폭과 동일하다. 상기 공동부의 폭은 수평 평면에서 연장되며 하나의 금속 구조물의 측방 영역(이 측방 영역은 공동부 옆에 배치됨)에 수직하게 연장된다.
제 2 홈은 제 1 절연층을 양단할 수 있다.
자체 조절된 프로세스 단계에 의해, 공동부는 금속 구조물의 측면이 제 1 절연층의 부분에 인접하도록 배치되며, 상기 제 1 절연층은 정해진 수평 두께를 갖는다. 상기 정해진 수평 두께는 스페이서 두께에 의해 결정된다. 상기 스페이서의 두께는 정해진 수평 두께와 동일하다.
두 금속 구조물에 의해 형성된 커패시턴스가 더 작아질수록, 스페이서 및 커버 구조물은 더 얇아지고 제 2 깊이는 더 깊어진다.
커패시턴스를 낮추기 위해, 두 금속 구조물 간의 간격이 스페이서의 두께의 두 배와 충전 구조물을 생성하기 위해 증착된 재료의 두께의 두 배를 합한 것과 대체적으로 동일할 때 바람직하다. 이 경우, 금속 구조물 사이에는 매우 넓은 공동부가 배치된다.
커버 구조물을 생성하기 위한 재료의 선택적인 증착에 의해 제 2 절연층은 요면(indentation)을 가지며, 상기 요면은 공동부의 중간 영역 위에 배치된다.
상기 충전 구조물은 마스크, 충전층 및 스페이서에 대해 선택적으로 에칭될 수 있다. 제 1 절연층은 마스크, 충전층, 스페이서 및 커버 구조물에 대해 에칭될 수 있다. 상기 마스크, 충전층, 스페이서 및 커버 구조물은 동일한 재료로 이루어 진다.
프로세스를 간단히 하기 위해, 충전 구조물 및 제 1 절연층이 동일한 재료로 이루어지는 것이 바람직하다. 왜냐하면, 충전 구조물의 제거 및 제 2 홈의 생성은 하나의 에칭 단계에서 실행될 수 있기 때문이다. 예컨대 충전 구조물 및 제 1 절연층은 실리콘 질화물로 이루어진다. 바람직하게는 마스크, 충전 구조물, 스페이서 및 커버 구조물은 SiO2로 이루어진다.
상기 스페이서가 SiO2로 이루어질 경우, 스페이서 위에 재료의 선택적인 증착은 O3/TEOS-CVD-프로세스에 의해 이루어질 수 있다. 바람직하게는 200과 700 토르 사이의 압력에서, 그리고 10과 15 중량% 사이의 오존 농도에서 실행된다.
금속 구조물이 x*350nm의 폭을 갖는 기술 세대에 있어(이때 x는 양수), 제 2 절연은, 요면을 제외하고는 바람직하게는 x*50nm과 x*100nm 사이의 두께를 갖는다. 따라서, 제 1 깊이에까지의 에칭시 x*100nm과 x*150nm 사이의 깊이로 에칭된다.
스페이서 및 제 1 절연층의 부분의 수평 두께는 바람직하게는 x*30nm 과 x*80nm 사이이다.
상기 제 1 절연층이 재료 위에 부가될 경우, 바람직하게 제 1 홈이 제 1 절연층을 양단하지 않는 것이 바람직하며, 상기 재료 위에는 재료의 선택적인 증착시에도 마찬가지로 재료가 증착된다. 바람직하게 제 1 홈은, 제 2 깊이가 x*30m와 x*80nm사이에서 제 1 절연층의 하부 수평 표면 위에 놓이도록 제공된다.
충전 구조물을 생성하기 위한 재료는 바람직하게 대략 x*100nm와 x*200nm의 두께로 증착된다.
제 1 절연층 및/또는 제 2 절연층 내에 예컨대 Cu와 같은 금속이 확산되는 것을 막기 위해, 금속 구조물의 생성 이전, 그리고 제 2 홈이 생성 이후 확산 배리어로서 작용하는 얇은 층이 증착되는 것이 바람직하다. 이러한 층은 예컨대 TaN/Ta 또는 Tan 및 Ta로 이루어진 이중층으로 이루어진다.
도면은 척도에 맞지 않다.
실시예에서 실리콘으로 이루어진 기판(1)이 제공되며, 상기 기판(1)의 표면에는 도 1에 개략적으로 도시된 집적 회로의 반도체 소자(Ha)가 배치된다.
상기 기판(1) 위에는 대략 400nm 두께의 SiO2 층(S)이 증착된다. 상기 SiO2 층(S)에서, 반도체 소자(Ha)에 대해 콘택홀이 개방되고, 텅스텐이 대략 200 nm의 두께로 증착되어 화학 기계적인 폴리싱에 의해 SiO2 층(S)이 노출될때까지 제거됨으로써 콘택(K)이 생성된다.
상기 SiO2 층(S)에는 제 1 절연층(I1)을 생성하기 위해 실리콘 질화물이 대략 600nm의 두께로 플라즈마-CVD 프로세스에 의해 증착된다.
마스크(M)를 생성하기 위해, 상기 제 1 절연층(I1) 상에 SiO2 가 대략 150nm의 두께로 증착되고 포토리소그래피 기술에 의해 구조화된다. 도 1은 마스크(M)에 의해 커버된 제 1 절연층(I1)의 세 개의 스트립형 영역을 도시한다. 상기 스트립형 영역은 대략 350nm의 폭을 갖는다. 제 1 영역 및 제 2 영역은 서로에 대해 대략 600nm의 간격을 갖는다. 상기 제 2 영역 및 제 3 영역은 대략 350nm의 간격을 갖는다. 상기 마스크(M)를 생성하기 위한 SiO2의 구조화에서 또한 상기 제 1 절연층(I1)은 대략 150nm의 제 1 깊이(T1)에까지 에칭된다.
이어서, SiO2가 대략 50nm의 두께로 증착되고, 제 1 절연층(I1)의 부분 및 마스크(M)가 노출될때까지 실리콘 질화물에 대해 선택적으로 등방성 에칭된다. 이를 통해, 상기 마스크(M)의 측면에 인접한 스페이서(SP)가 생성된다. 각각 두 스트립형 영역 사이에는 두 스페이서(SP)가 배치된다(도 2 참조).
충전 구조물(F)을 생성하기 위해 실리콘 질화물이 대략 150nm의 두께로 증착되어, 마스크(M)가 노출될때까지 SiO2에 대해 선택적으로 등방성 에칭된다. 이로써, 제 1 스트립형 영역과 제 2 스트립형 영역 사이에 상기 스페이서(SP)와 인접하는 2개의 스페이서형 충전 구조물(F)이 형성된다. 상기 제 2 스트립형 영역과 제 3 영역 사이에는 하나의 충전 구조물(F)이 형성되며, 상기 충전 구조물(F)은 두 스페이서(SP)에 인접해있다(도 2 참조).
충전층(FS)을 생성하기 위해 SiO2는 대략 500nm의 두께로 증착되어, 화학 기계적인 폴리싱에 의해 충전 구조물(F)이 노출될 때까지 제거된다(도 3 참조). 이를 통해, 평평한 표면이 형성된다. 상기 충전층(FS)은 상기 충전 구조물(F) 사이에 배치된다.
예컨대 SF6/He 또는 CF4/O2/Ar를 사용하여 SiO2 에 대해 선택적으로 실리콘 질화물을 등방성 에칭함으로써, 충전 구조물(F)이 제거되고 제 1 절연층(I1)의 그 아래 놓인 부분은 제 2 깊이(T2)에까지 에칭되는데, 상기 제 2 깊이는 SiO2-층 상부에 대략 50nm 지점에 놓여있다. 이를 통해, 상기 제 1 절연층(I1)에는 제 1 홈(V1)이 생성된다(도 3 참조).
O3/TEOS-CVD-프로세서에 의해 대략 200 내지 700 토르의 압력에서, 그리고 대략 10 내지 15 중량%의 오존 농도에서 선택적으로 SiO2 상에 SiO2가 증착된다. 여기서, 상기 SiO2는 스페이서(SP), 마스크(M) 및 충전층(FS)에 증착되지만, 제 1 절연층(I1)에는 증착되지 않는다. 상기 SiO2의 선택적인 증착은, 제 1 홈(V1)에 선택적으로 증착된 SiO2에 의해 완전히 커버된 공동부(H)가 형성될 경우 끝난다. 이어서, 제 1 절연층(I1)이 노출될때까지 화학 기계적으로 폴리싱된다. 여기서, 상기 마스크(M)는 제거된다. 선택적으로 증착된 SiO2로부터 화학 기계적인 폴리싱에 의해 커버 구조물(D)이 형성되며, 상기 커버 구조물(D), 즉 화학 기계적인 폴리싱 후에 남아있는 스페이서(SP)의 부분 및 화학 기계적인 폴리싱 후에 남아있는 충전층(FS)의 부분은 제 2 절연층(I2)을 형성한다.
예컨대 SF6/He 또는 CF4/O2/Ar를 갖는 등방성 에칭에 의해 실리콘 질화물은 SiO2에 대해 선택적으로 에칭됨으로써, 스트립형 영역에는 제 2 홈(V2)이 생성되며, 상기 홈(V2)은 제 1 절연층(I1)을 양단한다(도 5 참조). 여기서, 콘택(K)이 노출된다.
금속 구조물(MS)을 생성하기 위해 구리는 대략 400nm의 두께로 스퍼터링에 의해 증착되어, 화학 기계적인 폴리싱에 의해 제 2 절연층(I2)이 노출될때까지 평탄화된다. 상기 금속 구조물(MS)은 상호 접속부로서 작용하고 콘택(K)에 의해 집적 회로 장치의 반도체 소자(Ha)에 연결된다.
제 2 스트립형 영역에 생성되는 금속 구조물(MS)과 제 3 스트립형 영역에서 생성된 금속 구조물(MS) 사이에 배치된 공동부(H)의 특정 커패시턴스(specific capacitance)가 이하에서 계산된다. 상기 특정 커패시턴스는 금속 구조물(MS)의 길이 단위에 대한 커패시턴스이다.
도 6은 두 금속 구조물 사이의 특정 커패시턴스에 대한 등가 회로도를 도시한다.
상부 커패시턴스(C0)는 금속 구조물(MS)의 상부 표면으로부터 제 1 깊이(T1)에까지 이르는 금속 구조물(MS)의 부분에 의해 형성된다. 상기 금속 구조물(MS)의 부분 사이에는 SiO2가 존재함으로써, C0/L=(εr'ε0) T1/B 이며, 이때 B는 두 금속 구조물 간의 간격이고, εr는 SiO2의 비유전율로서 3.9이고 L은 길이 단위이다.
제 1 깊이(T1)로부터 제 2 깊이(T2)에까지 이르는 금속 구조물(MS)의 중앙 부분에 의해 형성된 중앙 커패시턴스(CH)는 3 개의 커패시턴스의 직렬 연결이다. 제 1 커패시턴스(C1)에서 관련 유전 상수(εr)는 실리콘 산화물의 유전 상수와 동일한 7.8이다. C1/L=εr×ε0×(T2-T1)/B1이며, 이때 B1 은 스페이서(SP)의 수평 두께와 동일하다. 제 3 커패시턴스(C3)는 제 1 커패시턴스와 동일한 값을 갖는다. 제 2 커패시턴스(C2)는 공동부(H)에 의해 형성된다. C2/L=ε0×(T2-T1)/(B-2×B 1)이다. 따라서,상기 직렬 회로의 커패시턴스(CH)는 CH/L=ε0×(T2-T1)/(B×(1+(ε r-1))×(B-2×B1)/B))이다.
SiO2-층(S)으로부터 제 2 깊이(T2)에까지 연장되는 금속 구조물(MS)의 부분에 의해 형성된 하부 커패시턴스(CU)는 실리콘 질화물에 의해 결정된다. CU/L=εr ×ε0×(DI-T2)/B이며, 여기서 DI는 금속 구조물(MS)의 수직 두께이다.
전체 커패시턴스는 CU, C0 및 CH의 합이다.
마찬가지로 본 발명의 범주에 놓여있는 실시예의 다양한 변형예를 생각할 수 있다. 따라서, 기술된 층, 스페이서, 콘택, 홈 및 금속 구조물의 치수는 개별 요구들에 매칭될 수 있다. 이는 재료 선택에도 적용된다.
상호 접속부 대신에 바이어스 또는 콘택 패드를 생성하기 위해, 마스크(M)에 의해 커버된 제 1 절연층(I1)의 영역은 또한 정방형 또는 둥근 형태를 가질 수 있다.
구리는 또한 스퍼터링 또는 전기 화학적 증착에 의해 제공될 수 있다.
본 발명에 의해 그 위에 적어도 두 개의 금속 구조물이 배치된 기판이 제공되며, 상기 금속 구조물은 다마신-공정에 의해 제조될 수 있고 커패시턴스를 형성하지 않는다. 또한 이러한 기판을 제조하기 위한 방법이 제공된다.

Claims (10)

  1. 그 위에 적어도 두 개의 금속 구조물이 배치된 기판에 있어서,
    - 상기 기판(1) 위에 제 1 절연층(I1)이 배치되고,
    - 상기 제 1 절연층(I1) 위에 제 2 절연층(I2)이 배치되며, 상기 제 2 절연층(I2)이 상기 제 1 절연층(I1)과는 다른 재료로 이루어지고,
    - 상기 제 1 절연층(I1)의 내부에는 공동부(H)가 배치되고, 상기 공동부(H)는 상기 제 2 절연층(I2)에 의해 커버되고 상기 기판(1) 쪽으로는 제 1 절연층(I1)의 일부에 의해 제한되며,
    - 금속 구조물(MS)들이 서로 이격되어 있고 각각 상부의 수평 표면을 가지며, 상기 수평 표면은 상기 제 2 절연층(I2)의 상부 수평 표면의 높이에 놓여있고, 그리고
    - 상기 공동부(H)는, 상기 공동부(H)들이 상기 금속 구조물(MS) 인접하지 않게 배치되고, 그리고 적어도 하나의 상기 공동부(H)는 상기 2개의 금속 구조물(MS)들 사이에 배치되는, 기판.
  2. 제 1항에 있어서,
    - 상기 제 1 절연층(I1)은 실리콘 질화물로 이루어지고,
    - 상기 제 2 절연층(I2)은 SiO2로 이루어지는, 기판.
  3. 제 1항 또는 2항에 있어서,
    상기 제 2 절연층(I2)이 요면(indentation)을 가지며, 상기 요면이 상기 공동부(H)의 중앙 영역 위에 배치되는, 기판.
  4. 제 1항 또는 2항에 있어서,
    상기 공동부(H)는, 상기 금속 구조물(MS)의 측면이 일정한 수평 두께를 갖는 제 1 절연층(I1)의 일부분에 인접하도록 배치되는, 기판.
  5. 제 4항에 있어서,
    - 상기 제 2 절연층(I2)의 두께가 요면을 제외하고는 50nm 과 100nm 사이이며,
    - 상기 제 1 절연층(I1)의 상기 일부분의 상기 일정한 수평 두께가 30nm 과 80nm 사이인, 기판.
  6. 그 위에 적어도 두 개의 금속 구조물이 배치된 기판을 생성하기 위한 방법에 있어서,
    - 상기 기판(1) 위에 제 1 절연층(I1)이 생성되며,
    - 상기 제 1 절연층(I1) 위에 제 2 절연층(I2)이 생성되며, 상기 제 2 절연층(I2)이 상기 제 1 절연층(I1)과 다른 재료로 이루어지고,
    - 상기 제 1 절연층(I1) 내에 공동부(H)가 생성되며, 상기 공동부(H)는 상기 제 2 절연층(I2)에 의해 커버되며,
    - 금속 구조물(MS)들은, 서로 이격되어 있고 각각 상부 수평 표면을 가지도록 생성되며, 상기 수평 표면이 상기 제 2 절연층(I2)의 수평 표면의 높이에 놓여있고,
    - 상기 공동부(H)는 상기 금속 구조물(MS)에 인접하지 않도록 생성되고, 그리고 적어도 하나의 상기 공동부(H)는 2개의 상기 금속 구조물(MS)들 사이에 배치되며,
    - 상기 제 1 절연층(I1)이 구조화되어 에칭되고,
    - 상기 제 1 절연층(I1)의 비에칭 측벽(etched-free sidewall)에는 스페이서(SP) 및 충전 구조물(F)이 생성되며,
    - 상기 충전 구조물(F)은 상기 공동부(H)를 형성하기 위해 제거되고,
    - 상기 공동부(H)를 커버하기 위해 커버 구조물(D)이 생성되며,
    - 상기 제 1 절연층(I1)이 스페이스(SP) 상이에서 에칭되어, 상기 기판(S) 내에 배치되는 콘택(K)에 이르는 홈(V2)이 형성되며, 및
    - 상기 홈(V2)이 금속(MS)으로 충진되는, 기판 생성 방법.
  7. 제 6항에 있어서,
    - 상기 제 1 절연층(I1) 위에 마스크(M)가 생성되며, 상기 마스크(M)는 상기 제 1 절연층(I1)의 제 1 영역, 및 상기 제 1 영역으로부터 이격된, 상기 제 1 절연층(I1)의 제 2 영역을 커버하며,
    - 상기 마스크(M)를 이용하여 상기 제 1 절연층(I1)이 제 1 깊이(T1)에까지 에칭되고,
    - 상기 제 1 깊이(T1)에까지 에칭된 이후 상기 제 2 절연층(I2)의 부분으로서 스페이서(SP)가 생성되는데, 이때 상기 스페이서(SP)는 적어도 2개의 상기 스페이서(SP)들이 상기 제 1 영역과 상기 제 2 영역 사이에 배치되고 서로 이격되도록 하는 두께를 가지며,
    - 상기 스페이서(SP)의 생성 이후, 재료가 증착되고 상기 마스크(M)가 노출될 때까지 상기 재료가 에칭 백되고,
    - 충전 구조물(F)의 생성 이후, 재료가 증착되고 상기 마스크(M)가 노출될 때까지 상기 재료가 화학 기계적으로 폴리싱됨으로써, 상기 제 2 절연층(I2)의 부분으로서 충전층(FS)이 생성되며,
    - 상기 충전층(FS)의 생성 이후 상기 충전 구조물(F)이 제거되고,
    - 상기 충전 구조물(F)의 제거에 의해 노출된, 제 1 절연층(I1)의 부분이 상기 제 1 깊이(T1) 보다 더 깊은 제 2 깊이(T2)에까지 에칭됨으로써, 제 1 홈(V1)이 생성되며,
    - 상기 제 1 홈(V1)이 재료에 의해 커버되어 공동부(H)가 생성될 때까지, 상기 재료가 선택적으로 상기 스페이서(SP) 위에 증착되고, 그러나 상기 제 1 절연층(I1)에는 증착되지 않고,
    - 상기 공동부(H)의 형성 이후, 상기 마스크(M)가 제거될때까지 화학 기계적으로 폴리싱됨으로써, 선택적으로 증착된 상기 재료로부터 상기 공동부(H)를 커버하는 상기 제 2 절연층(I2)의 부분으로서의 커버 구조물(D)이 생성되며,
    - 상기 마스크(M)의 제거로 인해 노출되는 상기 제 1 영역 및 상기 제 2 영역은 커버 구조물(D), 충전층(FS) 및 스페이서(SP)에 대해 선택적으로 이방성 에칭됨으로써, 적어도 상기 제 2 깊이(T2)에까지 이르는 제 2 홈(V2)이 생성되고, 및
    - 금속이 증착되고 상기 커버 구조물(D)이 노출될 때까지 상기 금속을 화학 기계적 폴리싱에 의해 제거됨으로써, 상기 제 2 홈 내에 금속 구조물(MS)이 생성되는, 기판 생성 방법.
  8. 제 7항에 있어서,
    - 상기 제 1 절연층(I1) 및 충전 구조물(F)이 실리콘 질화물로부터 생성되며,
    - 상기 커버 구조물(D), 스페이서(SP) 및 충전층(FS)이 SiO2 로 생성되는, 기판 생성 방법.
  9. 제 7항 또는 8항에 있어서,
    - 상기 스페이서(SP)가 SiO2 로 생성되며,
    - O3/TEOS-CVD-프로세서에 의해 200 토르와 700 토르 사이의 압력에서, 그리고 10과 15 중량% 사이의 오존 농도에서, 상기 스페이서(SP) 위에 재료의 선택적인 증착이 이루어지는, 기판 생성 방법.
  10. 제 7항 또는 8항에 있어서,
    - 상기 금속 구조물(MS)이 x*350nm의 폭을 가지며, 여기서 x는 양수이고,
    - 에칭시 x*100nm 와 x*150nm 사이의 제 1 깊이(T1)에까지 에칭되며,
    - 상기 제 1 홈(V1)은, 상기 제 2 깊이(T2)가 상기 제 1 절연층(I1)의 하부수평 표면 위의 x*30nm 와 x*80nm 사이에 위치하도록 생성되고,
    - 상기 스페이서(SP)가 x*30nm 와 x*80nm 사이의 두께로 생성되며, 및
    - 상기 충전 구조물(F)을 생성하기 위한 재료가 x*100nm 와 x*200nm 사이의 두께로 증착되는, 기판 생성 방법.
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