KR100647003B1 - 컬럼/볼 그리드 어레이, 유기 인터포저 및 수동 소자어셈블리를 위한 무연 합금 - Google Patents

컬럼/볼 그리드 어레이, 유기 인터포저 및 수동 소자어셈블리를 위한 무연 합금 Download PDF

Info

Publication number
KR100647003B1
KR100647003B1 KR1020057017839A KR20057017839A KR100647003B1 KR 100647003 B1 KR100647003 B1 KR 100647003B1 KR 1020057017839 A KR1020057017839 A KR 1020057017839A KR 20057017839 A KR20057017839 A KR 20057017839A KR 100647003 B1 KR100647003 B1 KR 100647003B1
Authority
KR
South Korea
Prior art keywords
solder
lead
free
array
composition
Prior art date
Application number
KR1020057017839A
Other languages
English (en)
Other versions
KR20060002855A (ko
Inventor
무크타 지. 파루크
마리오 제이. 인터란트
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20060002855A publication Critical patent/KR20060002855A/ko
Application granted granted Critical
Publication of KR100647003B1 publication Critical patent/KR100647003B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • B23K35/262—Sn as the principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0415—Small preforms other than balls, e.g. discs, cylinders or pillars
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/047—Soldering with different solders, e.g. two different solders on two sides of the PCB
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

전자 패키징을 위한 무연 솔더 계층 구조물은 유기 인터포저(50)를 포함한다. 상기 어셈블리는 또한 언더필 물질(80)뿐만 아니라 수동소자(100)를 포함할 수 있다. 무연 솔더 계층은 또한 열발산판(75)을 회로 칩(10)에 부착하기 위한 무연 솔더 솔루션을 제공한다.
무연 솔더, 전자 패키징

Description

컬럼/볼 그리드 어레이, 유기 인터포저 및 수동 소자 어셈블리를 위한 무연 합금 {LEAD FREE ALLOYS FOR COLUMN/BALL GRID ARRAYS, ORGANIC INTERPOSERS AND PASSIVE COMPONENT ASSEMBLY}
본 발명은 전자 패키징에 관한 것이며, 좀더 구체적으로는 종래의 세라믹 패키지가 있는 수동 소자 및 유기 기판의 어셈블리를 위한 무연 솔더 조성물에 관한 것이다.
칩 캐리어는 솔더 합금을 포함하는 볼 그리드 어레이(ball grid array: BGA) 또는 컬럼 그리드 어레이(column grid array)에 의해 회로 보드에 부착될 수 있다. 이러한 솔더 합금은 전형적으로 Pb/Sn의 유테틱(eutectic) 합금 조성물을 포함한다. 칩 캐리어는 전형적으로 반도체 칩을 운반하는 세라믹 기판이다. BGA는 회로 보드 및 기판상에 패드를 연결시키키 위하여 납땜되는 솔더 볼 어레이로 구성된다.
본 명세서에서 참조 되는 미국 특허 No. 6,333,563(Jackson 외)에서는 높은 계수(modulus)의 언더필(underfill) 물질을 이용해 세라믹 모듈에 부착하는 유기 인터포저(interposer)에 대해 나타내고 있다. 그 다음 상기 유기 인터포저는 유기 보드에 결합된다. 이러한 어셈블리는 상기 BGA 전기적 상호연결의 피로수명(fatigue life)을 증가시킨다. 상기 어셈블리는 당해분야에서 공지된 규격 Pb/Sn 솔더를 이용한다.
그러나, 여러가지 이유에서 소자 어셈블리에 대해 무연 솔더 방식으로 변하고 있다. 어떠한 무연 상호연결 구조물이라도 다양한 솔더 조인트와 관련된 온도 계층을 적응시킬 필요가 있다. 이것은 종래의 칩 결합과 카드 어셈블리에 대한 볼 그리드 어레이뿐만 아니라 유기 인터포저와 수동 소자 어셈블리도 포함한다.
본 발명에 의해 처리되는 다른 문제점은 회로 칩의 냉각에 관한 것이다. 회로 칩 냉각에 관한 현재의 열적 해결책은 열발산판(heat sink)을 칩에 납땜하는 것이다. 바람직한 솔더는 다양한 모듈 상호연결 소자의 온도 요건에 따라 유테틱 PbSn 또는 Pb와 Sn의 여러가지 조합이다. 무연솔더로 추세가 이동함에 따라, 전형적으로 열발산판은 카드 어셈블리에 대한 제2 레벨 모듈보다 먼저 칩에 부착되므로 납땜된 칩/열발산판 인터페이스는 솔더 계층 구조물에 있어서 중요한 문제이다.
따라서, 유기 인터포저를 포함하는 전자 패키징을 위한 무연 솔더 계층 구조물을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 캐패시터나 저항과 같은 수동 소자를 포함하는 전자 패키징을 위한 무연 솔더 계층 구조물을 제공하는 것이다.
본 발명의 다른 목적은 회로 칩에 대한 열발산판의 부착을 위한 무연 솔더 해결책을 제공하는 것이다.
본 발명의 목적들이 첨부한 도면들과 같이 고려된 이하의 설명을 참조하여 더욱 명백해질 것이다.
본 발명의 특징은 새로운 것으로 본 발명의 요소의 특성은 첨부된 청구항들에서 상세히 설명된다. 도면들은 단지 예시의 목적이며 스케일링되게 도시되지 않았다. 그러나 본 발명의 구성 및 동작 방법은 첨부된 도면들과 관련된 발명의 상세한 설명을 참조하여 가장 잘 이해될 수 있을 것이다.
본 발명의 일측면에 따르면 전자 패키지 상호연결을 위한 솔더 상호연결 구조물이 제공되며, 상기 구조물은
솔더 컨넥션의 제1 어레이가 있는 칩 캐리어의 상단 표면에 부착되는 적어도 하나의 전자 회로 칩 -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱(off-eutectic) 솔더 조성물을 가짐- 과,
상기 칩 캐리어의 하단 표면에 부착되는 솔더 컨넥션의 제2 어레이 -상기 솔더 컨넥션의 제2 어레이는 제2 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점(liquidus temperature)을 가짐- 와,
상단 표면이 상기 솔더 컨넥션의 제2 어레이에 부착되는 유기 인터포저(organic interposer)와,
상기 유기 인터포저의 하단 표면에 부착된 솔더 컨넥션의 제3 어레이 -상기 솔더 컨넥션의 제3 어레이는 제3 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제3 무연 오프-유테틱 솔더 조성물은 상기 제2 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제3 어레이에 상단 측면이 부착된 회로 보드를 포함한다.
회로 보드 솔더 컨넥션에 대한 상기 유기 인터포저는 선택적으로 유테틱 Sn/Pb 솔더 조성물이 될 수 있다. 상기 구조물은 또한 칩 대 칩 및 칩캐리어 대 인터포저 인터페이스에서 수동 소자와 언더필 물질을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전자 패키지 상호연결을 위한 솔더 상호연결 구조물이 제공되며, 상기 구조물은
솔더 컨넥션의 제1 어레이가 있는 칩 캐리어의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩 -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
제2 무연 오프-유테틱 솔더 조성물이 있는 상기 칩 캐리어의 하단 표면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이 -상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
제3 무연 오프-유테틱 솔더 조성물에 의해 상기 솔더 컨넥션의 제2 어레이의 제2 측면에 부착되는 상단 표면을 갖는 유기 인터포저 -상기 제3 무연 오프-유테틱 솔더 조성물은 상기 제2 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
상기 유기 인터포저의 하단 표면에 부착되는 솔더 컨넥션의 제3 어레이 -상기 솔더 컨넥션의 제3 어레이는 제4 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제4 무연 오프-유테틱 솔더 조성물은 상기 제3 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제3 어레이에 부착되는 상단 표면을 갖는 회로 보드를 포함한다.
회로 보드 솔더 컨넥션에 대한 상기 유기 인터포저는 선택적으로 유테틱 Sn/Pb 솔더 조성물이 될 수 있다.
본 발명의 다른 측면에 따르면, 전자 패키지 상호연결을 위한 솔더 계층 구조물이 제공되며, 상기 구조물은
전자 모듈과,
무연 솔더 조성물이 있는 상기 모듈의 하단 측면에 부착되는 제1 말단을 갖는 솔더 컬럼(column)의 어레이와,
Sn/Pb 솔더 조성물에 의해 상기 솔더 컬럼의 어레이의 제2 말단에 부착되는 상단 측면을 갖는 회로 보드를 포함한다.
본 발명의 다른 측면에 따르면, 회로 칩에 열발산판을 부착하기 위한 무연 솔더 구조물이 제공되며, 상기 구조물은
회로 칩과,
상기 칩상의 금속화 층과,
열발산판과,
상기 열발산판상의 금속화 층과,
상기 열발산판을 상기 칩에 연결시키는 무연 솔더를 포함한다.
도 1은 칩/칩캐리어/유기 인터포저/회로 보드 어셈블리의 개략도이다.
도 2는 칩/칩캐리어/회로 보드 어셈블리의 개략도이다.
도 3은 솔더 컬럼을 이용한 칩/칩캐리어/유기 인터포저/회로 보드 어셈블리의 개략도이다.
도 4는 솔더 컬럼을 이용한 칩/칩캐리어/회로 보드 어셈블리의 개략도이다.
도 5는 솔더 컬럼을 이용한 칩/칩캐리어/회로 보드 어셈블리의 개략도이다.
도 6은 열발산판을 회로 칩에 부착하기 위한 무연 솔더 구조물의 개략도이다.
본 발명의 목적은 유기 인터포저, 열발산판, 수동 소자를 포함하는 복잡한 모듈 어셈블리들에 무연 솔더 솔루션이 적용되도록 하는 무연 솔더 온도 계층을 채택하는 다양한 솔더 상호연결 구조물을 제공하는 것이다.
본 발명은 무연 솔더 합금의 이용을 채택한다. 일실시예에 있어서 오프-유테틱 솔더 조성물은 Sn 90.0 내지 99.0 중량%, Cu 10.0 내지 1.0중량% 로 구성되며 280℃ 이상의 용융 온도의 중간금속성(inter-metallic)을 갖는다. 바람직한 실시예는 93Sn/7Cu 및 97Sn/3Cu 이며, 두가지 조성물 모두 SnCu 중간금속성 페이즈(phase) 구조물의 분산된 그레인(dispered grain)을 갖는다.
다른 실시예에 있어서 오프-유테틱 솔더 조성물은 Sn 70.0 내지 96.0중량%, Ag 30.0 내지 4.0중량% 로 구성되며 280℃ 이상의 용융 온도의 중간금속성을 갖는다. 바람직한 실시예는 72Sn/28Ag, 78Sn/22Ag 그리고 82Sn/18Ag 이며, 모든 조성물은 SnAg 중간금속 페이즈 구조물의 분산된 그레인을 갖는다.
본 발명의 일실시예가 도 1을 참조하여 설명될 것이다. 적어도 하나의 회로 칩(10)은 솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 표면에 부착된다. 이 실시예에서 상기 솔더 컨넥션의 제1 어레이(30)는 무연 오프-유테틱 솔더 조성물로 구성된다. 바람직한 실시예에서 상기 솔더 컨넥션의 제1 어레이(30)는 약 Sn 72.0 중량%와 Ag 28.0중량%의 조성물이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 400℃의 액상점을 갖는다.
솔더 컨넥션의 제2 어레이(40)가 상기 칩 캐리어(20)를 유기 인터포저(50)에 부착하는데 사용된다. 이 실시예에서 상기 솔더 컨넥션의 제2 어레이(40)는 상기 솔더 컨넥션의 제1 어레이(30)보다 낮은 액상점을 갖는 무연 오프-유테틱 솔더 조성물로 구성된다. 바람직한 실시예에 있어서 상기 솔더 컨넥션의 제2 어레이(40)는 약 Sn 78.0 중량%와 Ag 22.0 중량%의 조성물이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 375℃의 액상점을 갖는다.
솔더 컨넥션의 제3 어레이(60)가 상기 유기 인터포저(50)를 인쇄회로보드(70)에 부착하는데 사용된다. 이 실시예에서 상기 솔더 컨넥션의 제3 어레이(60)는 상기 솔더 컨넥션의 제2 어레이(40)보다 낮은 액상점을 갖는 무연 오프-유테틱 솔더 조성물로 구성된다. 바람직한 실시예에서 상기 솔더 컨넥션의 제3 어레이(60)는 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%의 조성물이며 약 217℃의 액상점을 갖는다. 상기 유기 인터포저(50)는 상기 회로보드(70)과 유사한 팽창 계수를 갖는 물질로부터 제조되는 것이 바람직하다. 예를 들면, 상기 유기 인터포저(50) 또는 상기 회로보드(70)는 FR4, 표면 라미네이트(laminate) 회로가 있는 FR4, 또는 적어도 하나의 금속과 적어도 하나의 폴리이미드(polyimide)층이 있는 유기 캐리어로 구성될 수 있다.
바람직한 실시예에 있어서, 상기 솔더 상호연결 구조물은 또한 상기 솔더 컨넥션의 제1 어레이(30)를 덮는 제1 언더필 캡슐화 물질(80)을 포함할 수 있다. 또한, 상기 솔더 상호연결 구조물은 상기 솔더 컨넥션의 제2 어레이(40)를 덮는 제2 언더필 캡슈화 물질(90)을 포함할 수 있다. 상기 언더필 물질(80, 90)은 상기 칩(10)을 상기 칩 캐리어(20)에 또는 상기 유기 인터포저(50)를 상기 칩 캐리어(20)에 결합시키며 자유롭게 확장하는 능력을 제한하는 높은 계수 물질이 바람직하다. 통상 이용가능한 언더필 물질의 실례는 Dexter의 Hysol 4526과 Johnson Mathey의 8800 시리즈 언더필이다.
상기 솔더 상호연결 구조물은 또한 상기 칩 캐리어(20)에 부착된 수동 소자(100)로 구성될 수 있다. 전형적인 수동 소자는 캐패시터, 저항, 서미스터를 포함한다. 이 실시예에서 상기 수동 소자(100)는 상기 솔더 컨넥션의 제1 어레이(30)보다 낮은 액상점을 갖는 무연 오프-유테틱 솔더 조성물(110)이 있는 상기 칩 캐리어(20)에 부착된다. 바람직한 실시예에 있어서, 상기 솔더 조성물(110)은 약 Sn 78.0 중량%와 Ag 22.0 중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 375℃의 액상점을 갖는다. 다른 바람직한 실시예에 있어서 상기 솔더 조성물(110)은 78Sn/22Ag 이나 상기 솔더 컨넥션의 제2 어레이(40)는 약 Sn 82.0 중량%와 Ag 18.0중량%의 무연 오프-유테틱 솔더 조성물로 구성되며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 355℃의 액상점을 갖는다.
도 1에 도시된 상기 솔더 컨넥션(30, 40, 60)은 솔더 볼이다. 그러나, 본 발명은 솔더 볼에 제한되는 것은 아니며 당업자라면 이러한 솔더 컨넥션은 "컬럼", "스프링", "s-컨넥터", "c-컨넥터", "캔틸레버 빔" 또는 다른 솔더 조인트 어셈블리가될 수 있다는 것을 인식할 것이다.
도 1에 도시된 솔더 상호연결 구조물은 모든 무연 오프-유테틱 솔더 어셈블리에 제한되는 것이 아니다. 예를 들면, 수동 소자(100)는 상기 솔더 컨넥션의 제1 어레이(30)의 액상점보다 낮은 액상점을 갖는 Sb/Pb 솔더 조성물이 있는 챕 캐리어(20)에 부착될 수 있다. 선택적으로, 상기 솔더 컨넥션의 제1 어레이(30)의 액상점보다 낮은 액상점을 갖는 Sn/Bi 또는 Sn/In 솔더 조성물중 하나가 이용될 수 있다. 또한, 상기 솔더 컨넥션의 제3 어레이(60)는 유테틱 Sn/Pb 솔더 조성물(61)로 구성될 수 있다. 바람직한 실시예에서 상기 Sn/Pb 솔더 조성물은 약 Sn 63.0 중량%와 Pb 37.0 중량%의 유테틱 조성물이다. 그러나 약 Sn 58에서 70 중량%과 Pb 42에서 30 중량% 범위내의 약간의 오프-유테틱 Sn/Pb 솔더 조성물이 또한 이용될 수 있다.
도 2를 참조하면 본 발명의 다른 실시예에 따른 수동 소자를 포함하나 유기 인터포저는 없는 솔더 상호연결 구조물이 도시되어 있다. 적어도 하나의 회로 칩(10)이 솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 표면에 부착된다. 이전 실시예와 같이, 상기 솔더 컨넥션의 제1 어레이(30)는 무연 오프-유테틱 솔더 조성물로 구성되며, 바람직하게는 약 Sn 72.0 중량%와 Ag 28.0 중량%, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 400℃의 액상점을 갖는다.
적어도 하나의 수동 소자(100)가 상기 솔더 컨넥션의 제1 어레이(30)보다 낮 은 액상점을 갖는 무연 오프-유테틱 솔더 조성물(110)이 있는 상기 칩 캐리어(20)에 부착된다. 바람직한 실시예에 있어서, 상기 솔더 조성물(110)은 약 Sn 78.0 중량%와 Ag 22.0 중량%, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 375℃의 액상점을 갖는다. 다른 바람직한 실시예에서 상기 솔더 조성물(110)은 약 Sn 82.0 중량%와 Ag 18.0 중량%의 무연 오프-유테틱 솔더 조성물이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 355℃의 액상점을 갖는다.
솔더 컨넥션의 제2 어레이(41)가 상기 칩 캐리어(20)를 회로보드(70)에 부착하는데 사용된다. 이 실시예에서 상기 솔더 컨넥션의 제2 어레이(41)는 상기 솔더 컨넥션의 제1 어레이(30)보다 낮은 액상점을 갖는 무연 오프-유테틱 솔더 조성물로 구성된다. 바람직한 실시예에 있어서 상기 솔더 컨넥션의 제2 어레이(41)는 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%의 조성물을 가지며 약 217℃의 액상점을 갖는다.
도 2에 도시된 솔더 상호연결 구조물 또한 모든 무연 오프-유테틱 솔더 어셈블리에 제한되는 것은 아니다. 예를 들면, 수동 소자(100)는 상기 솔더 컨넥션의 제1 어레이(30)의 액상점보다 낮은 액상점을 갖는 Sn/Pb 솔더 조성물을 갖는 상기 칩 캐리어(20)에 부착될 수 있다. 선택적으로, 상기 솔더 컨넥션의 제1 어레이의 액상점보다 낮은 액상점을 갖는 Sn/Bi 또는 Sn/In 솔더 조성중 하나가 이용될 수 있다. 또한, 상기 솔더 컨넥션의 제2 어레이(41)는 유테틱 Sn/Pb 솔더 조성물(42)로 구성될 수 있다. 바람직한 실시예에서 상기 Sn/Pb 솔더 조성물은 약 Sn 63.0 중량%와 Pb 37.0 중량%의 유테틱 조성물이다. 그러나 약 Sn 58에서 70중량%와 Pb 42 에서 30 중량%의 범위내의 오프-유테틱 Sn/Pb 솔더 조성물이 또한 이용될 수 있다.
본 발명의 다른 실시예가 도 3을 참조하여 설명될 것이다. 적어도 하나의 회로 칩(10)이 솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 표면에 부착된다. 이 실시예에서 상기 솔더 컨넥션의 제1 어레이(30)는 무연 오프-유테틱 솔더 조성물로 구성된다. 바람직한 실시예에서 상기 솔더 컨넥션의 제1 어레이(30)는 약 Sn 72.0 중량%와 Ag 28.0 중량%로 구성되며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 400℃의 액상점을 갖는다.
상기 칩 캐리어(20)를 유기 인터포저(50)에 부착하기 위하여 솔더 컨넥션의 제2 어레이(43)가 이용된다. 솔더 컨넥션(43)의 제1 말단이 상기 솔더 컨넥션의 제1 어레이(30)보다 낮은 액상점을 갖는 제2 무연 오프-유테틱 솔더 조성물(44)이 있는 상기 칩 캐리어(20)의 하단에 부착된다. 바람직한 실시예에서 상기 제2 무연 오프-유테틱 솔더 조성물(44)은 약 Sn 78.0 중량%와 Ag 22.0 중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 375℃의 액상점을 갖는다. 솔더 컨넥션(43)의 제2 말단은 상기 제2 무연 오프-유테틱 솔더 조성물(44)보다 낮은 액상점을 갖는 제3 무연 오프-유테틱 솔더 조성물(45)이 있는 상기 유기 인터포저(50)에 부착된다. 바람직한 실시예에서 상기 제3 무연 오프-유테틱 솔더 조성물(45)은 약 Sn 82.0중량%와 Ag 18.0 중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 355℃의 액상점을 갖는다.
상기 유기 인터포저(50)를 인쇄 회로 보드(70)에 부착하기 위하여 솔더 컨넥션의 제3 어레이(62)가 이용된다. 이 실시예에서 상기 솔더 컨넥션의 제3 어레이 (62)는 상기 제3 무연 오프-유테틱 솔더 조성물(45)보다 낮은 액상점을 갖는 제4 무연 오프-유테틱 솔더 조성물로 구성된다. 바람직한 실시예에서 상기 솔더 컨넥션의 제3 어레이(62)는 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%의 조성물이며 약 217℃의 액상점을 갖는다.
도 3에 도시된 솔더 상호연결 구조물은 또한 상기 칩 캐리어(20)에 부착되는 수동 소자(100)를 포함할 수 있다. 이 실시예에서 수동 소자(100)는 상기 솔더 컨넥션의 제1 어레이(30)보다 낮은 액상점을 갖는 제5 무연 오프-유테틱 솔더 조성물(112)이 있는 상기 칩 캐리어(20)에 부착된다. 바람직한 실시예에서, 상기 제5 무연 오프-유테틱 솔더 조성물(112)은 약 Sn 78.0 중량%와 Ag 22.0 중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 375℃의 액상점을 갖는다. 다른 바람직한 실시예에서 상기 제5 무연 오프-유테틱 솔더 조성물(112)은 78Sn/22Ag이나 상기 제2 무연 오프-유테틱 솔더 조성물(44)은 약 Sn 82.0중량%와 Ag 18.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 355℃의 액상점을 갖는다.
도 3에 도시된 상기 솔더 상호연결 구조물은 모든 무연 오프-유테틱 솔더 어셈블리에 제한되는 것은 아니다. 예를 들면, 수동 소자(100)는 상기 솔더 컨넥션의 제1 어레이(30)의 액상점보다 낮은 액상점을 갖는 Sn/Pb 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착될 수 있다. 선택적으로, 상기 솔더 컨넥션의 제1 어레이의 액상점보다 낮은 액상점을 갖는 Sn/Bi 또는 Sn/In 솔더 조성물중 하나가 이용될 수 있다. 또한, 솔더 컨넥션의 제3 어레이(62)는 유테틱 Sn/Pb 솔더 조성물(63)로 구 성될 수 있다. 바람직한 실시예에서 상기 Sn/Pb 솔더 조성물은 약 Sn 63.0 중량%와 Pb 37.0중량%의 유테틱 조성물이다. 그러나 약 Sn 58에서 70중량%와 Pb 42에서 30 중량%의 범위내의 오프-유테틱 Sn/Pb 솔더 조성물이 또한 이용될 수 있다.
본 발명의 다른 실시예에 따라 수동 소자를 포함하나 유기 인터포저가 없는 솔더 상호연결 구조물이 도 4에 나타나있다. 적어도 하나의 회로 칩(10)이 솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 표면에 부착된다. 상기 솔더 컨넥션의 제1 어레이(30)는 제1 무연 오프-유테틱 솔더 조성물로 구성되며, 바람직하게는 약 Sn 72.0중량%와 Ag 28.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 400℃의 액상점을 갖는다.
적어도 하나의 수동 소자(100)가 상기 솔더 컨넥션의 제1 어레이(30)보다 낮은 액상점을 갖는 제2 무연 오프-유테틱 솔더 조성물(111)이 있는 상기 칩 캐리어(20)에 부착된다. 바람직한 실시예에서 상기 제2 무연 오프-유테틱 솔더 조성물(111)은 약 Sn 78.0중량%와 Ag 22.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 375℃의 액상점을 갖는다.
솔더 컨넥션의 제2 어레이(43)가 회로 보드(70)에 상기 칩 캐리어(20)를 부착하는데 이용된다. 상기 솔더 컨넥션(43)의 제1 말단이 상기 제2 무연 오프-유테틱 솔더 조성물(111)보다 낮은 액상점을 갖는 제3 무연 오프-유테틱 솔더 조성물(44)이 있는 상기 칩 캐리어(20)의 하단에 부착된다. 바람직한 실시예에서 상기 제3 무연 오프-유테틱 솔더 조성물(44)은 약 Sn 82.0 중량%와 Ag 18.0 중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인을 가지며 약 355℃의 액상점을 갖는 다. 상기 솔더 컨넥션(43)의 제2 말단은 상기 제3 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 갖는 제4 무연 오프-유테틱 솔더 조성물(45)이 있는 회로 보드(70)에 부착된다. 바람직한 실시예에서 상기 제4 무연 오프-유테틱 솔더 조성물(45)은 약 Sn 95.9중량%와 Ag 3.8중량%와 Cu 0.7 중량%이며 약 217℃의 액상점을 갖는다.
상기 실시예의 대안적으로, 상기 제2 무연 오프-유테틱 솔더 조성물(111) 및 상기 제3 무연 오프-유테틱 솔더 조성물(44) 둘다 약 Sn 82.0중량%dhk Ag 18.0중량%일 수 있다. 또한, 도 4에 도시된 상기 솔더 상호연결 구조물은 모든 무연 오프-유테틱 솔더 어셈블리에 제한되는 것은 아니다. 예를 들면, 수동 소자(100)는 상기 솔더 컨넥션의 제1 어레이(30)의 액상점보다 낮은 액상점을 갖는 Sn/Pb 솔더 조성물이 있는 칩 캐리어(20)에 부착될 수 있다. 선택적으로, 상기 솔더 컨넥션의 제1 어레이(30)의 액상점보다 낮은 액상점을 갖는 Sn/Bi 또는 Sn/In 솔더 조성물중 하나가 또한 이용될 수 있다. 또한, 상기 솔더 컨넥션의 제2 어레이(43)는 유테틱 Sn/Pb 솔더 조성물(46)이 있는 회로 보드(70)에 부착될 수 있다. 바람직한 실시예에서 상기 Sn/Pb 솔더 조성물(46)은 약 Sn 63.0중량%와 Pb 37.0중량%의 유테틱 조성물이다. 그러나 약 Sn 58에서 70중량%와 Pb 42에서 30 중량%의 범위내의 오프-유테틱 Sn/Pb 솔더 조성물이 또한 이용될 수 있다.
본 발명의 다른 실시예가 도 5에 나타나있다. 전자 패키지 상호연결을 위한 솔더 계층 구조물은 솔더 컬럼의 어레이(66)가 있는 회로 보드(70)에 부착되는 전자 모듈(65)로 구성된다. 상기 전자 모듈(65)은 수동 소자가 존재 또는 부존재하는 종래의 세라믹 또는 유기 칩 캐리어일 수 있다. 상기 컬럼(66)의 제1 말단은 무연 솔더 조성물(67)이 있는 상기 모듈(65)의 하단 측면에 부착된다. 상기 회로 보드(70)의 상단 표면은 유테틱 또는 유사 유테틱 Sn/Pb 솔더 조성물에 의해 상기 솔더 컬럼(66)의 어레이의 제2 말단에 부착된다. 바람직한 실시예에서 상기 Sn/Pb 솔더 조성물은 Sn 63.0중량%와 Pb 37.0 중량%의 유테틱 조성물이다. 그러나 약 Sn 58에서 70중량%와 Pb 42에서 30 중량%의 범위내의 오프-유테틱 Sn/Pb 솔더 조성물이 또한 이용될 수 있다.
일실시예에서 상기 무연 솔더 조성물(67)은 Sn/Ag 솔더 조성물이다. 바람직한 조성물에는 약 Sn 78 중량%와 Ag 22 중량%, 약 Sn 82 중량%와 Ag 18 중량%, 약 Sn 72 중량%와 Ag 28 중량%, 약 Sn 96.5 중량%와 Ag 3.5 중량%를 포함한다.
다른 실시예에서 상기 무연 솔더 조성물(67)은 Sn/Cu 솔더 조성물이다. 바람직한 조성물에는 약 Sn 93 중량%와 Cu 7 중량%, 약 Sn 97 중량%와 Cu 3 중량%, 약 Sn 99.3 중량%와 Cu 0.7중량%를 포함한다.
본 발명의 다른 실시예에 따라 무연 솔더(76)가 있는 회로 칩(10)에 열발산판(75)을 부착하기 위한 무연 솔더 구조물이 도 6에 도시되어있다. 칩(10)과 열발산판(75)의 메이팅(mating) 표면은 적당한 습윤(wettable) 표면(도시되어 있지는 않음)으로 니켈(nickel) 또는 금(gold)과 같은 것으로 금속화되며, 이는 당해분야에서 공지되어있다. 일실시예에서 상기 무연 솔더(76)은 약 Sn 72에서 96.5중량%와 Ag 28에서 3.5 중량%으로 구성된 Sn/Ag 솔더 조성물이다. 다른 실시예에서 상기 무연 솔더(76)는 약 Sn 93에서 99.3 중량%와 Cu 7에서 0.7 중량%으로 구성된 Sn/Cu 솔더 조성물이다.
다른 실시예에서 상기 무연 솔더 구조물(76)은 Sn/Ag/Sn 층으로 이루어진 솔더 프리폼(layered solder preform)이다. 바람직한 실시예에서 무연 층으로 이루어진 솔더 프리폼은 약 10 mil 두께의 Sn 제1층과; 약 5 mil 두께의 Ag 층(상기 Ag 층은 상기 Sn 제1층과 접촉함)과; 약 10 mil 두께의 Sn 제2층(상기 Sn 제2층은 상기 Ag 층과 접촉함)을 포함한다.
이 실시예에서 10 mil 두께(0.01 inch) Tin, 5 mil 두께(0.005 inch) Silver와 10 mil 두께(0.01 inch) Tin의 상기 층은 한번 리플로우되면(reflowed) 80Sn/20Ag vol %의 오프-유테틱 SnAg 합금으로 될 수 있다. 리플로우 온도는 약 235℃일 수 있으나 오프-유테틱 열발산판/칩 솔더 열 인터페이스는 300℃ 이상의 온도에서 안정을 유지할 수 있다.
바람직한 방법에서 통상적으로 가능한 Tin 및 Silver 리본(ribbon)은 상기 칩과 동일한 평면 영역 크기에 대하여 개략적으로 자른다. 상기에서 설명된 Sn/Ag/Sn 층으로 이루어진 샌드위치 구조물은 상기 칩의 금속화된(니켈/금 등등) 뒷면상에 배치되며 솔더 플럭스(flux)로 고정된다. 그 다음 금속화된 상기 열발산판이 칩상의 상기 층으로 이루어진 Sn/Ag/Sn 솔더 구조물상에 배치된다. 그 다음 상기 솔더 구조물을 녹이기 위하여 상기 어셈블리는 퍼니스(furnace) 리플로우된다. Tin의 상단 및 하단 층은 좋은 결합을 형성하며 상기 칩 및 열발산판상의 금속화된 층과 쉽게 반응한다. 남아있는 솔더는 리플로우 동안 오프-유테틱 SnAg의 균일한 영역을 형성한다.
상기 프리폼이 녹여지거나 리플로우되면 후속하는 모듈/카드 결합 어셈블리 중에 안정을 유지하기 위한 적절한 온도 계층의 Sn/Ag 오프-유테틱 솔더링된 열 인터페이스가 된다. 각각의 층의 두께는 열발산판을 칩에 붙이는 리플로우중에 특정 솔더 구조물을 제공하기위하여 결정될 수 있다.
본 명세서에서 특별히 설명되는 이러한 실시예에 기초한 본 발명의 의도에 포함될 수 있는 본 발명의 다른 변경이 당업자에게는 명백할 것이다. 따라서, 이러한 변경들은 첨부된 청구항에 의해서만 제한되는 본 발명의 범위내에 속하는 것으로 고려되어야 한다.

Claims (52)

  1. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 표면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱(off-eutectic) 솔더 조성물을 가짐- 과,
    상기 칩 캐리어(20)의 하단 표면에 부착되는 솔더 컨넥션의 제2 어레이(40) -상기 솔더 컨넥션의 제2 어레이(40)는 제2 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점(liquidus temperature)을 가짐- 와,
    상기 솔더 컨넥션의 제2 어레이에 부착되는 상단 표면을 갖는 유기 인터포저(organic interposer)(50)와,
    상기 유기 인터포저(50)의 하단 표면에 부착되는 솔더 컨넥션의 제3 어레이(60) -상기 솔더 컨넥션의 제3 어레이는 제3 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제3 무연 오프-유테틱 솔더 조성물은 상기 제2 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제3 어레이에 부착되는 상단 측면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  2. 삭제
  3. 제 1항에 있어서, 상기 솔더 컨넥션의 제1 어레이(30)를 덮는 제1 언더필 캡슐화 물질(80)을 더 포함하는 솔더 상호연결 구조물.
  4. 제 3항에 있어서, 상기 솔더 컨넥션의 제2 어레이(40)를 덮는 제2 언더필 캡슐화 물질(90)을 더 포함하는 솔더 상호연결 구조물.
  5. 제 1항에 있어서, 상기 솔더 컨넥션의 제1 어레이보다 낮은 액상점을 갖는 제4 무연 오프-유테틱 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  6. 제 5항에 있어서, 상기 제4 무연 오프-유테틱 솔더 조성물은 약 Sn 78.0 중량%와 Ag 22.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 375℃의 액상점을 갖는 솔더 상호연결 구조물.
  7. 제 5항에 있어서,
    상기 제4 무연 오프-유테틱 솔더 조성물은 약 Sn 78.0 중량%와 Ag 22.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 375℃의 액상점을 가지며,
    상기 제2 무연 오프-유테틱 솔더 조성물은 약 Sn 82.0 중량%와 Ag 18.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 355℃의 액상점을 갖는 솔더 상호연결 구조물.
  8. 제 5항에 있어서, 상기 적어도 하나의 수동 소자(100)는 캐패시터, 저항 및 서미스터(thermistor) 중 하나인 솔더 상호연결 구조물.
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서, 상기 솔더 컨넥션의 제2 어레이(40) 및 상기 솔더 컨넥션의 제3 어레이(60)는 솔더 컬럼(column)인 솔더 상호연결 구조물.
  12. 제 1항에 있어서, 상기 솔더 컨넥션의 제2 어레이(40) 및 상기 솔더 컨넥션의 제3 어레이(60)는 솔더 볼(ball)인 솔더 상호연결 구조물.
  13. 제 1항에 있어서, 상기 제1 무연 오프-유테틱 솔더 조성물의 액상점보다 낮은 액상점을 갖는 Sn/Pb 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  14. 제 1항에 있어서, 상기 제1 무연 오프-유테틱 솔더 조성물의 액상점보다 낮은 액상점을 갖는 Sn/Bi 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  15. 제 1항에 있어서, 상기 제1 무연 오프-유테틱 솔더 조성물의 액상점보다 낮은 액상점을 갖는 Sn/In 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  16. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 표면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    상기 칩 캐리어(20)의 하단 표면에 부착되는 솔더 컨넥션의 제2 어레이(40) -상기 솔더 컨넥션의 제2 어레이(40)는 제2 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    상기 솔더 컨넥션의 제1 어레이(30)에 부착되는 상단 표면을 갖는 유기 인터포저(50)와,
    상기 유기 인터포저(50)의 하단 표면에 부착되는 솔더 컨넥션의 제3 어레이(60) -상기 솔더 컨넥션의 제3 어레이는 거의 유테틱한 Sn/Pb 솔더 조성물을 가짐- 와,
    솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제2 어레이에 부착되는 상단 측면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  17. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100) -상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    상기 칩 캐리어(20)의 하단 측면에 부착되는 솔더 컨넥션의 제2 어레이(40) -상기 솔더 컨넥션의 제2 어레이(40)는 제3 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제3 무연 오프-유테틱 솔더 조성물을 상기 제2 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제2 어레이(40)에 부착되는 상단 측면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  18. 제1항 또는 제17항에 있어서,
    상기 제1 무연 오프-유테틱 솔더 조성물은 약 Sn 72.0 중량%와 Ag 28.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 400℃의 액상점을 가지며,
    상기 제2 무연 오프-유테틱 솔더 조성물은 약 Sn 78.0 중량%와 Ag 22.0중량%이며, SnAg 중간금속(inter-metallic) 페이즈(phase) 구조물의 분산된 그레인과 약 375℃의 액상점을 가지며,
    상기 제3 무연 오프-유테틱 솔더 조성물은 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%이며 약 217℃의 액상점을 갖는 솔더 상호연결 구조물.
  19. 제 17항에 있어서,
    상기 제1 무연 오프-유테틱 솔더 조성물은 약 Sn 72.0 중량%와 Ag 28.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 400℃의 액상점을 가지며,
    상기 제2 무연 오프-유테틱 솔더 조성물은 약 Sn 82.0 중량%와 Ag 18.0중량%이며, SnAg 중간금속(inter-metallic) 페이즈(phase) 구조물의 분산된 그레인과 약 355℃의 액상점을 가지며,
    상기 제3 무연 오프-유테틱 솔더 조성물은 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%이며 약 217℃의 액상점을 갖는 솔더 상호연결 구조물.
  20. 삭제
  21. 삭제
  22. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되 는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물이 있는 상기 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100) -상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    상기 칩 캐리어(20)의 하단 측면에 부착되는 솔더 컨넥션의 제2 어레이(40) -상기 솔더 컨넥션의 제2 어레이는 유테틱 Sn/Pb 솔더 조성물을 가짐- 와,
    솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제2 어레이(40)에 부착되는 상단 측면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  23. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물(44)이 있는 칩 캐리어(20)의 하단 표면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이(43) -상기 제2 무연 오프-유테틱 솔더 조성물(44)은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    제3 무연 오프-유테틱 솔더 조성물에 의해 상기 솔더 컨넥션의 제2 어레이의 제2 측면에 부착되는 상단 표면을 갖는 유기 인터포저(50) -상기 제3 무연 오프-유테틱 솔더 조성물(45)은 상기 제2 무연 오프-유테틱 솔더 조성물(44)보다 낮은 액상점을 가짐- 와,
    상기 유기 인터포저(50)의 하단 표면에 부착되는 솔더 컨넥션의 제3 어레이(60) -상기 솔더 컨넥션의 제3 어레이(60)는 제4 무연 오프-유테틱 솔더 조성물을 가지며, 상기 제4 무연 오프-유테틱 솔더 조성물은 상기 제3 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제3 어레이에 부착되는 상단 표면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  24. 삭제
  25. 제17항 또는 제23항에 있어서, 상기 솔더 컨넥션의 제2 어레이(43)는 솔더 컬럼인 솔더 상호연결 구조물.
  26. 제17항 또는 제23항에 있어서, 상기 솔더 컨넥션의 제2 어레이(43)는 솔더 볼인 솔더 상호연결 구조물.
  27. 제 23항에 있어서, 제5 무연 오프-유테틱 솔더 조성물(112)이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  28. 제 27항에 있어서, 상기 제5 무연 오프-유테틱 솔더 조성물(112)은 약 Sn 78.0 중량%와 Ag 22.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 375℃의 액상점을 갖는 솔더 상호연결 구조물.
  29. 제 27항에 있어서, 상기 제5 무연 오프-유테틱 솔더 조성물(112)은 약 Sn 78.0 중량%와 Ag 22.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 375℃의 액상점을 가지며,
    상기 제2 무연 오프-유테틱 솔더 조성물(44)은 약 Sn 82.0 중량%와 Ag 18.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 355℃의 액상점을 갖는 솔더 상호연결 구조물.
  30. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물(44)이 있는 칩 캐리어(20)의 하단 표면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이(43) -상기 제2 무연 오프-유테틱 솔더 조성물은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    제3 무연 오프-유테틱 솔더 조성물(45)에 의해 상기 솔더 컨넥션의 제2 어레이(43)의 제2 측면에 부착되는 상단 표면을 갖는 유기 인터포저(50) -상기 제3 무연 오프-유테틱 솔더 조성물(45)은 상기 제2 무연 오프-유테틱 솔더 조성물(44)보다 낮은 액상점을 가짐- 와,
    상기 유기 인터포저(50)의 하단 표면에 부착되는 솔더 컨넥션의 제3 어레이(60)-상기 솔더 컨넥션의 제3 어레이(60)는 유테틱 Sn/Pb 솔더 조성물을 가짐- 와,
    솔더 상호연결 구조물을 생성하기 위하여 상기 솔더 컨넥션의 제3 어레이 (60)에 부착되는 상단 표면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  31. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물(111)이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100) -상기 제2 무연 오프-유테틱 솔더 조성물(111)은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    제3 무연 오프-유테틱 솔더 조성물(44)이 있는 칩 캐리어(20)의 하단 측면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이(43) -상기 제3 무연 오프-유테틱 솔더 조성물(44)은 상기 제2 무연 오프-유테틱 솔더 조성물(111)보다 낮은 액상점을 가짐- 와,
    제4 무연 솔더 조성물(45)에 의해 상기 솔더 컨넥션의 제2 어레이(43)의 제2 말단에 부착되는 상단 측면을 갖는 회로 보드(70) -상기 제4 무연 솔더 조성물(45)은 상기 제3 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐-
    를 포함하는 솔더 상호연결 구조물.
  32. 제23항 또는 제31항에 있어서,
    상기 제1 무연 오프-유테틱 솔더 조성물은 약 Sn 72.0 중량%와 Ag 28.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 400℃의 액상점을 가지며,
    상기 제2 무연 오프-유테틱 솔더 조성물은 약 Sn 78.0 중량%와 Ag 22.0중량%이며, SnAg 중간금속(inter-metallic) 페이즈(phase) 구조물의 분산된 그레인과 약 375℃의 액상점을 가지며,
    상기 제3 무연 오프-유테틱 솔더 조성물은 약 Sn 82.0 중량%와 Ag 18.0중량%이며, SnAg 중간금속(inter-metallic) 페이즈(phase) 구조물의 분산된 그레인과 약 355℃의 액상점을 가지며,
    상기 제4 무연 오프-유테틱 솔더 조성물은 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%이며 약 217℃의 액상점을 갖는 솔더 상호연결 구조물.
  33. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물(111)이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100) -상기 제2 무연 오프-유테틱 솔더 조성물(111)은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    상기 제2 무연 오프-유테틱 솔더 조성물(111)이 있는 칩 캐리어(20)의 하단 측면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이(43)와,
    제3 무연 솔더 조성물(45)에 의해 상기 솔더 컨넥션의 제2 어레이(43)의 제2 말단에 부착되는 상단 측면을 갖는 회로 보드(70) -상기 제3 무연 솔더 조성물(45)은 상기 제2 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐-
    를 포함하는 솔더 상호연결 구조물.
  34. 제 33항에 있어서,
    상기 제1 무연 오프-유테틱 솔더 조성물은 약 Sn 72.0 중량%와 Ag 28.0중량%이며, SnAg 중간금속 페이즈 구조물의 분산된 그레인과 약 400℃의 액상점을 가지며,
    상기 제2 무연 오프-유테틱 솔더 조성물은 약 Sn 82.0 중량%와 Ag 18.0중량%이며, SnAg 중간금속(inter-metallic) 페이즈(phase) 구조물의 분산된 그레인과 약 355℃의 액상점을 가지며,
    상기 제3 무연 오프-유테틱 솔더 조성물은 약 Sn 95.5 중량%와 Ag 3.8 중량%와 Cu 0.7 중량%이며 약 217℃의 액상점을 갖는 솔더 상호연결 구조물.
  35. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    솔더 조성물(111)이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)와,
    제2 무연 오프-유테틱 솔더 조성물(44)이 있는 칩 캐리어(20)의 하단 측면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이(43) -상기 제2 무연 오프-유테틱 솔더 조성물(44)은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    제3 무연 솔더 조성물(46)에 의해 상기 솔더 컨넥션의 제2 어레이(43)의 제2 말단에 부착되는 상단 측면을 갖는 회로 보드(70) -상기 제3 무연 솔더 조성물(46)은 상기 제2 무연 오프-유테틱 솔더 조성물(44)보다 낮은 액상점을 가짐-
    를 포함하는 솔더 상호연결 구조물.
  36. 제 35항에 있어서, 상기 제1 무연 오프-유테틱 솔더 조성물의 액상점보다 낮은 액상점을 갖는 Sn/Pb 솔더 조성물이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  37. 제 35항에 있어서, 상기 제1 무연 오프-유테틱 솔더 조성물의 액상점보다 낮은 액상점을 갖는 Sn/Bi 솔더 조성물이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  38. 제 35항에 있어서, 상기 제1 무연 오프-유테틱 솔더 조성물의 액상점보다 낮 은 액상점을 갖는 Sn/In 솔더 조성물이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100)를 더 포함하는 솔더 상호연결 구조물.
  39. 전자 패키지 상호연결을 위한 솔더 상호연결 구조물에 있어서
    솔더 컨넥션의 제1 어레이(30)가 있는 칩 캐리어(20)의 상단 측면에 부착되는 적어도 하나의 전자 회로 칩(10) -상기 솔더 컨넥션의 제1 어레이는 제1 무연 오프-유테틱 솔더 조성물을 가짐- 과,
    제2 무연 오프-유테틱 솔더 조성물(111)이 있는 칩 캐리어(20)에 부착되는 적어도 하나의 수동 소자(100) -상기 제2 무연 오프-유테틱 솔더 조성물(111)은 상기 제1 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    제3 무연 오프-유테틱 솔더 조성물(44)이 있는 칩 캐리어(20)의 하단 측면에 부착되는 제1 말단을 갖는 솔더 컨넥션의 제2 어레이(43) -상기 제3 무연 오프-유테틱 솔더 조성물은 상기 제2 무연 오프-유테틱 솔더 조성물보다 낮은 액상점을 가짐- 와,
    유테틱 Sn/Pb 솔더 조성물(46)에 의해 상기 솔더 컨넥션의 제2 어레이의 제2 말단에 부착되는 상단 측면을 갖는 회로 보드(70)
    를 포함하는 솔더 상호연결 구조물.
  40. 전자 패키지 상호연결을 위한 솔더 계층 구조물에 있어서
    전자 모듈(65)과,
    무연 솔더 조성물(67)이 있는 상기 모듈(65)의 하단 측면에 부착되는 제1 말단을 갖는 솔더 컬럼의 어레이(66)와,
    Sn/Pb 솔더 조성물(68)에 의해 상기 솔더 컬럼의 어레이(66)의 제2 말단에 부착되는 상단 측면을 갖는 회로 보드(70)
    를 포함하는 솔더 계층 구조물.
  41. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 78 중량%와 Ag 22 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  42. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 82 중량%와 Ag 18 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  43. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 72 중량%와 Ag 28 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  44. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 96.5 중량%와 Ag 3.5 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  45. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 93 중량%와 Cu 7 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  46. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 97 중량%와 Cu 3 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  47. 제 40항에 있어서,
    상기 무연 솔더 조성물(67)은 약 Sn 99.3 중량%와 Cu 0.7 중량%로 구성되며 상기 Sn/Pb 솔더 조성물은 약 Sn 63 중량%와 Pb 37 중량%로 구성되는 솔더 계층 구조물.
  48. 열발산판(heat sink)을 회로 칩에 부착하기 위한 무연 솔더 구조물에 있어서
    회로 칩(10)과,
    상기 칩상의 금속화된 층과,
    열발산판(75)과,
    상기 열발산판상의 금속화된 층과,
    상기 열발산판을 상기 칩에 연결하는 무연 솔더(76)
    를 포함하는 무연 솔더 구조물.
  49. 제 48항에 있어서, 상기 무연 솔더(76)는 약 Sn 72에서 96.5 중량%와 Ag 28에서 3.5중량%로 구성되는 Sn/Ag 솔더 조성물인 무연 솔더 구조물.
  50. 제 48항에 있어서, 상기 무연 솔더(76)는 약 Sn 93에서 99.3 중량%와 Cu 7에서 0.7중량%로 구성되는 Sn/Cu 솔더 조성물인 무연 솔더 구조물.
  51. 제 48항에 있어서, 상기 무연 솔더(76)는 Sn/Ag/Sn 층으로 이루어진 솔더 프리폼(layered solder preform)인 무연 솔더 구조물.
  52. 제 51항에 있어서, 상기 무연 층으로 이루어진 솔더 프리폼은
    약 10 mil 두께의 Sn 제1 층과,
    약 5 mil 두께의 Ag 층 -상기 Ag 층은 상기 Sn 제1 층과 접촉함- 과,
    약 10 mil 두께의 Sn 제2 층 -상기 Sn 제2 층은 상기 Ag 층과 접촉함-
    을 포함하는 무연 솔더 구조물.
KR1020057017839A 2003-04-24 2003-11-25 컬럼/볼 그리드 어레이, 유기 인터포저 및 수동 소자어셈블리를 위한 무연 합금 KR100647003B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/249,621 US6917113B2 (en) 2003-04-24 2003-04-24 Lead-free alloys for column/ball grid arrays, organic interposers and passive component assembly
US10/249,621 2003-04-24
PCT/US2003/037952 WO2004097937A1 (en) 2003-04-24 2003-11-25 Lead free alloys for column/ball grid arrays, organic interposers and passive component assembly

Publications (2)

Publication Number Publication Date
KR20060002855A KR20060002855A (ko) 2006-01-09
KR100647003B1 true KR100647003B1 (ko) 2006-11-23

Family

ID=33298111

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057017839A KR100647003B1 (ko) 2003-04-24 2003-11-25 컬럼/볼 그리드 어레이, 유기 인터포저 및 수동 소자어셈블리를 위한 무연 합금

Country Status (7)

Country Link
US (1) US6917113B2 (ko)
EP (1) EP1618605A4 (ko)
KR (1) KR100647003B1 (ko)
CN (1) CN100433316C (ko)
AU (1) AU2003293133A1 (ko)
TW (1) TWI269416B (ko)
WO (1) WO2004097937A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6892925B2 (en) * 2002-09-18 2005-05-17 International Business Machines Corporation Solder hierarchy for lead free solder joint
JP2005211946A (ja) * 2004-01-30 2005-08-11 Renesas Technology Corp 半田合金および半導体装置
US7445141B2 (en) * 2004-09-22 2008-11-04 International Business Machines Corporation Solder interconnection array with optimal mechanical integrity
US7339266B2 (en) 2004-12-15 2008-03-04 International Business Machines Corporation Apparatus for effecting reliable heat transfer of bare die microelectronic device and method thereof
US20060177966A1 (en) * 2005-02-09 2006-08-10 Jayesh Shah Package or pre-applied foamable underfill for lead-free process
US7215030B2 (en) * 2005-06-27 2007-05-08 Advanced Micro Devices, Inc. Lead-free semiconductor package
JP4208863B2 (ja) * 2005-06-30 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
FR2889405B1 (fr) * 2005-07-29 2010-12-10 Thales Sa Procede d'assemblage de composants electroniques a contacts par grille de billes, notamment en alliage d'etain, d'argent et de cuivre, et procede de fabrication de tels composants
US7754343B2 (en) * 2005-08-17 2010-07-13 Oracle America, Inc. Ternary alloy column grid array
US7684205B2 (en) 2006-02-22 2010-03-23 General Dynamics Advanced Information Systems, Inc. System and method of using a compliant lead interposer
US20080150132A1 (en) * 2006-12-21 2008-06-26 Tom Hu Stack up pcb substrate for high density interconnect packages
US7659151B2 (en) * 2007-04-12 2010-02-09 Micron Technology, Inc. Flip chip with interposer, and methods of making same
US7923290B2 (en) * 2009-03-27 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system having dual sided connection and method of manufacture thereof
CN102157481B (zh) * 2011-03-31 2012-07-04 无锡中微高科电子有限公司 用于集成电路封装的应力应变焊柱
US8723323B2 (en) * 2012-07-12 2014-05-13 Bae Systems Information And Electronic Systems Integration Inc. Method for fabricating solder columns for a column grid array package
FR3007199B1 (fr) * 2013-06-14 2016-10-14 3D Plus Procede de fabrication de boitiers robustes destines a etre reportes sur un circuit imprime multicouche
US20170066088A1 (en) * 2015-09-04 2017-03-09 Intel Corporation Ball grid array (bga) apparatus and methods
CN105489587A (zh) * 2015-12-02 2016-04-13 苏州旭创科技有限公司 封装结构、封装方法及光模块
WO2017164848A1 (en) * 2016-03-22 2017-09-28 Intel Corporation Void reduction in solder joints using off-eutectic solder
CN107706136A (zh) * 2017-10-16 2018-02-16 上海御渡半导体科技有限公司 一种半导体芯片的封装方法
US20210090981A1 (en) * 2019-09-23 2021-03-25 Intel Corporation Surface finish surrounding a pad
US20220146216A1 (en) * 2019-12-12 2022-05-12 Amulaire Thermal Technology, Inc. Copper-alloy heat-dissipation structure with milled surface

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4778733A (en) 1986-07-03 1988-10-18 Engelhard Corporation Low toxicity corrosion resistant solder
US5011658A (en) 1989-05-31 1991-04-30 International Business Machines Corporation Copper doped low melt solder for component assembly and rework
US5147084A (en) * 1990-07-18 1992-09-15 International Business Machines Corporation Interconnection structure and test method
JPH05136216A (ja) 1991-11-13 1993-06-01 Toshiba Corp 半導体取付装置
US5410184A (en) 1993-10-04 1995-04-25 Motorola Microelectronic package comprising tin-copper solder bump interconnections, and method for forming same
US5439639A (en) * 1994-01-05 1995-08-08 Sandia Corporation Tin-silver-bismuth solders for electronics assembly
US5539153A (en) * 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
KR0168964B1 (ko) * 1995-06-30 1999-01-15 이형도 납땜성이 우수한 무연땜납
US5863493A (en) 1996-12-16 1999-01-26 Ford Motor Company Lead-free solder compositions
JP3592486B2 (ja) 1997-06-18 2004-11-24 株式会社東芝 ハンダ付け装置
US6235996B1 (en) * 1998-01-28 2001-05-22 International Business Machines Corporation Interconnection structure and process module assembly and rework
US6281573B1 (en) 1998-03-31 2001-08-28 International Business Machines Corporation Thermal enhancement approach using solder compositions in the liquid state
US6158644A (en) 1998-04-30 2000-12-12 International Business Machines Corporation Method for enhancing fatigue life of ball grid arrays
US6191379B1 (en) 1999-04-05 2001-02-20 General Electric Company Heat treatment for weld beads
US6225206B1 (en) * 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP3832151B2 (ja) * 1999-07-22 2006-10-11 株式会社日立製作所 鉛フリーはんだ接続構造体
US6638847B1 (en) 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
US6429388B1 (en) 2000-05-03 2002-08-06 International Business Machines Corporation High density column grid array connections and method thereof
US6333563B1 (en) 2000-06-06 2001-12-25 International Business Machines Corporation Electrical interconnection package and method thereof
TWI248842B (en) * 2000-06-12 2006-02-11 Hitachi Ltd Semiconductor device and semiconductor module
JP3978004B2 (ja) 2000-08-28 2007-09-19 株式会社日立製作所 耐蝕・耐摩耗性合金とそれを用いた機器
US6433425B1 (en) * 2000-09-12 2002-08-13 International Business Machines Corporation Electronic package interconnect structure comprising lead-free solders
JP3866503B2 (ja) 2000-10-18 2007-01-10 株式会社東芝 半導体装置
US6518089B2 (en) 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
US6784086B2 (en) * 2001-02-08 2004-08-31 International Business Machines Corporation Lead-free solder structure and method for high fatigue life
US6683375B2 (en) 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6541305B2 (en) 2001-06-27 2003-04-01 International Business Machines Corporation Single-melt enhanced reliability solder element interconnect
JP4136641B2 (ja) * 2002-02-28 2008-08-20 株式会社ルネサステクノロジ 半導体装置の接続条件の算出方法

Also Published As

Publication number Publication date
WO2004097937A1 (en) 2004-11-11
EP1618605A1 (en) 2006-01-25
TW200425436A (en) 2004-11-16
US20040212094A1 (en) 2004-10-28
KR20060002855A (ko) 2006-01-09
TWI269416B (en) 2006-12-21
EP1618605A4 (en) 2010-09-08
AU2003293133A1 (en) 2004-11-23
CN101057325A (zh) 2007-10-17
US6917113B2 (en) 2005-07-12
CN100433316C (zh) 2008-11-12

Similar Documents

Publication Publication Date Title
KR100647003B1 (ko) 컬럼/볼 그리드 어레이, 유기 인터포저 및 수동 소자어셈블리를 위한 무연 합금
US6570259B2 (en) Apparatus to reduce thermal fatigue stress on flip chip solder connections
JP4051893B2 (ja) 電子機器
KR100546976B1 (ko) 전자 패키지 접속을 위한 무연 솔더 구조체 및 그 형성 방법
US6994243B2 (en) Low temperature solder chip attach structure and process to produce a high temperature interconnection
US6082610A (en) Method of forming interconnections on electronic modules
US6333563B1 (en) Electrical interconnection package and method thereof
US6025649A (en) Pb-In-Sn tall C-4 for fatigue enhancement
KR100719905B1 (ko) Ｓｎ-Ｂｉ계 솔더 합금 및 이를 이용한 반도체 소자
US6303992B1 (en) Interposer for mounting semiconductor dice on substrates
KR20040072050A (ko) 반도체 장치 및 그 조립 방법
JP4731495B2 (ja) 半導体装置
US7005320B2 (en) Method for manufacturing flip chip package devices with a heat spreader
US7923125B2 (en) Apparatus for solder crack deflection
US6812570B2 (en) Organic packages having low tin solder connections
JPH10256429A (ja) 半導体パッケージ
US6229207B1 (en) Organic pin grid array flip chip carrier package
US7545028B2 (en) Solder ball assembly for a semiconductor device and method of fabricating same
JP4022139B2 (ja) 電子装置及び電子装置の実装方法及び電子装置の製造方法
EP1126752B1 (en) Chip scale packaging on CTE matched printed wiring boards
KR100642229B1 (ko) 반도체 장치 및 반도체 장치의 실장 구조물
US20020170746A1 (en) Organic packages with solders for reliable flip chip connections
Johnson Electronic packaging approaches for low-temperature environments
JPH10242322A (ja) 半導体パッケージ
JPH10242321A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101102

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee