KR100645456B1 - 다수-소스식 비디오 분배 허브 및 허브 사용 방법 - Google Patents

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Abstract

본 발명은, 다른 포맷을 갖는 비디오 데이터의 복수의 소스로부터 많은 양의 비디오 데이터가 복수 유형의 비디오 디스플레이 장치에 독립적으로 그리고 선택적으로 이용 가능하게 되는 비디오 그래픽 시스템에 관한 것이다. 다수-소스식 비디오 분배 허브(multi-sourced video distribution hub)는 시스템 카드(110), 입력 카드(입력 A, 입력 B, 입력 C), 출력 카드(출력 A, 출력 B), 픽셀 및 제어 버스를 통해 구성될 수 있다. 이러한 허브는 비디오 디스플레이 데이터의 소스들과 비디오 디스플레이 장치들 사이에 인터페이스로 동작한다: 데이터의 하나의 소스는 기본(base) 이미지일 수 있으며, 데이터의 다른 소스들은 상기 기본 이미지로 통합된 중첩 이미지를 위해 사용될 수 있다. 허브는 비디오 디스플레이 장치의 하나 이상의 유형과 및/또는 또 다른 허브에 대한 인터페이스로서 구성될 수 있다. 상기 기본 이미지 및/또는 통합된 중첩 이미지(들)의 원하는 부분은 비디오 디스플레이 장치(들) 상에 디스플레이하기 위해서 제공되며 및/또는 또 다른 허브에 제공된다.

Description

다수-소스식 비디오 분배 허브 및 허브 사용 방법{MULTI-SOURCED VIDEO DISTRIBUTION HUB AND METHOD OF USING HUB}
본 출원은, 1997년 8월 12일에 출원된 미국 특허 출원(제 08/909,924호)(미국 대리인 관리번호 : PIXEL-004XX)의 부분 계속 출원이다.
현대의 거래소(trading floors)들은 거래소 공간의 활용도를 증가시킴으로써 거래소의 생산성을 최대화하려하고 있다. 이것은, 거래소의 설계자들이 많은 양의 시각 데이터를 거래자들(traders)에게 제공하면서, 가능한 많은 거래자들을 거래소에 채워 넣어야함을 의미한다. 이러한 데이터는 컴퓨터로 생성된 문자 및 그래픽 데이터, 비디오 자료(feeds), 및 아날로그 문자 자료의 형태이다. 데이터에 대한 필요가 증가하여 이러한 데이터 디스플레이의 개수 및 크기를 증가시킬지라도, 거래자들 사이에 의사소통을 용이하게 하기 위해서 거래자들 사이에 깨끗한 시야(line-of-sight)가 필요하게 된다.
거래소 상에 데이터를 디스플레이하기 위한 지금까지의 선택 기술은 CRT였다. 정보에 대한 요구가 증가함에 따라, 이러한 데이터를 디스플레이하는데 필요한 CRT의 크기도 증가하게 되었다. 현재, 21인치(53.34cm)의 대각선{19인치(48.26cm)의 사용 가능한 대각선}을 갖는 CRT 디스플레이가 일반적으로 사용되는 가장 큰 디스플레이인 반면, 17인치(43.18cm)의 CRT{15인치(38.10cm)의 사용 가능한 대각선을 가짐}는 가장 유행하는 디스플레이이다. 다수의 모니터는 단일 호스트 컴퓨터에 종종 연결되어, 많은 양의 데이터가 디스플레이되게 하는 반면, 단 하나의 사용자 상호동작 장치 세트(키보드와 마우스와 같은)와 단일 컴퓨터만을 필요로 한다.
최근에, 평면 패널 모니터들이 데스크탑 거래 시장을 잠식하기 시작했다. 주로 액정 디스플레이(LCD)에 기반을 둔, 액정 디스플레이 모니터들은 전형적으로 70% 적은 전력을 소비하며, 더 작은 베젤(bezel)을 가지며, 단지 3 내지 6인치(7.62 내지 15.24cm)의 두께를 갖는다. 액정 디스플레이의 상대적으로 작은 크기로 인해서, 액정 디스플레이는 거래소의 책상이 훨씬 더 작게 되게 할 수 있으며, 이들 액정 디스플레이는 CRT로는 구현이 어렵고, 값이 비싸게 먹혔을 방식으로도 탑재될 수 있다. 불행히도, LCD 모니터는 아직까지 꽤 비싸다.
앞에서 언급한 바와 같이, 다중 헤드식(multi-head) 디스플레이는 데스크탑 거래 시장에서 꽤 일반적인 것이 되었다. 전형적으로, 다수의 그래픽 카드가 호스트 PC에 삽입되며, 각 그래픽 카드는 하나의 모니터를 구동시킨다. 대안적으로, 두 개 내지 네 개의 헤드를 동시에 구동시킬 수 있는, 특수화된 다중 헤드식 그래픽 카드가 이용 가능하다. 두 방법 모두는 상당한 결점을 갖는다. 제 1 방법은, 전형적인 PC에서 이용 가능한 제한된 개수의 컴퓨터 버스 슬롯(보통 세 개뿐인 PCI-형태)이 그래픽 카드에 의해 낭비된다는 결점을 갖는다. 버스 슬롯의 개수가 제한된다는 것은 이러한 방법을 사용하면 세 개의 헤드만이 단일 PC에 연결될 수 있다는 것을 의미한다. 제 2 방법은, 특수화된 다중 헤드식 그래픽 카드들이 상당히 비싸며, 앞선 기술의 단일 헤드를 갖는(in leading-edge single-head) 카드에 제공된 특징이 결여될 수 있음으로 인해 결점을 갖는다. 하나의 이러한 다중 헤드식 카드는, 두 개의 디스플레이를 구동시키기 위해서 두 개의 그래픽 카드 상에서 보통 볼 수 있는 회로를 단일 카드 상에 실제로 제공한다.
많은 양의 비디오 데이터를 몇 개의 비디오 디스플레이 단말 상에 선택적으로 그리고 독립적으로 제공할 필요가 있는 것 외에, 다양한 포맷을 갖는 복수의 비디오 데이터 소스를 단일 비디오 데이터 스트림으로 병합하여, 이렇게 통합된 데이터 스트림을 입력 비디오 데이터 포맷에 대한 다양한 요구사항을 갖는 장치를 포함한, 여러 가지의 비디오 디스플레이 장치에 선택적으로 그리고 독립적으로 이용가능하게 만드는 것이 바람직하다.
본 발명은 하나 이상의 비디오 분배 허브를 사용하여 호스트 컴퓨터의 시각으로부터 다중-헤드식 가상 모니터를 제공하게 한다. 각 허브는 PC 내의 표준 그래픽 카드로부터 비디오 신호를 수신하여, 평면 패널 또는 음극선관(CRT) 비디오 디스플레이와 같은 복수의 비디오 디스플레이를 구동시키는데 적합한 출력 신호를 생성한다. 비디오 디스플레이는 수평의 가로방향(landscape) 모드로, 또는 수직의 세로방향(portrait) 모드중 하나로, 또는 가로방향과 세로방향 배열의 조합으로 배향될 수도 있다. 게다가, 단일 허브는 헤드의 배향(head orientation) 뿐만 아니라 해상도가 다른 디스플레이들을 구동시킬 수 있다. 허브는, 호스트 소프트웨어와 결합하여, 디스플레이가 새로이 대체된 디스플레이를 수용하기 위해서 교환될 때 자동적으로 재구성될 수 있다. 바람직한 실시예에서, 허브는, 능동 매트릭스 평면 패널 디스플레이, 이중 주사 수동 평면 패널 디스플레이 또는 이러한 디스플레이의 조합과 같은 복수의 평면 패널 디스플레이를 구동시키는 것에 특히 적응된다.
좀더 특히, 바람직한 실시예에서, 본 발명에 따른 비디오 그래픽 시스템은 비디오 그래픽 어댑터(adapter)를 포함하며, 이러한 비디오 그래픽 어댑터는 개인용 컴퓨터, 워크스테이션(workstation), 마이크로컴퓨터(microcomputer), 미니컴퓨터(minicomputer), 대형컴퓨터(mainframe) 등과 같은 호스트 컴퓨터에 이러한 비디오 그래픽 어댑터를 연결하기 위한 호스트 인터페이스와, RGB 아날로그 비디오 신호와 같은 비디오 데이터 신호를 구동시키기 위한 출력 단자를 갖는다. 비디오 그래픽 어댑터는, 단일 비디오 디스플레이를 구동시키는데 필요한 용량보다 더 큰 버퍼 용량을 갖는 "특대형(oversize)" 디스플레이 버퍼를 포함한다. 비디오 그래픽 시스템은 비디오 분배 허브를 또한 포함하며, 이러한 비디오 분배 허브는 RGB 아날로그 비디오 신호와 같은 비디오 신호를 비디오 그래픽 어댑터로부터 수신하기 위한 비디오 입력 인터페이스와, 관련된 디스플레이를 구동시키기 위한 복수의 출력 포트를 갖는다.
비디오 분배 허브는 비디오 그래픽 어댑터로부터 비디오 신호를 비디오 분배 허브의 비디오 입력 인터페이스에서 수신하며, 수신된 신호가 아날로그 신호인 경우에, 이 신호를 아날로그-디지털 컨버터(ADC : Analog to Digital Converter)에 인가하여, 빨간색, 파란색 및 초록색 데이터 신호에 대응하는 디지털 신호를 생성한다. 이 디지털 비디오는 버스에 인가되며, 이 버스는 비디오 분배 허브 내의 복 수의 프레임 버퍼 논리 섹션에 이 디지털 비디오를 제공한다. 비디오 분배 허브 내의 각 프레임 논리 부분(portion)은 프레임 버퍼를 포함하며, 이 프레임 버퍼는 각 프레임 버퍼 논리 부분의 출력에 연결된 디스플레이를 구동시키기 위해서 사용된다.
본 발명의 대안적인 실시예에서, 허브는 관련된 프레임 버퍼에 데이터를 선택적으로 저장하기 이전에 디지털 입력을 받아들이도록 구성된다. 본 발명의 또 다른 대안적인 실시예는 예컨대 종래의 CRT를 구동시키는데 적합한 아날로그 출력을 제공한다.
본 발명에 의해 개시되는 또 다른 양상은 앞의 비디오 그래픽 시스템에 기반을 두고 있으며, 이러한 비디오 그래픽 시스템에서는 많은 양의 비디오 데이터가 복수의 비디오 디스플레이 장치에 독립적으로 그리고 선택적으로 이용 가능하게 된다. 여기서, 그러나, 많은 양의 비디오 데이터는 다른 포맷을 갖는 비디오 데이터의 복수의 소스에 의해 제공될 수 있다. 나아가, 디스플레이 장치는 또한 각각 다른 입력 데이터 포맷을 필요로 하는 다양한 유형일 수 있을 것이다.
허브로도 지칭되는, 다수-소스식 비디오 분배 요소는 하나 이상의 비디오 디스플레이 데이터 소스와 하나 이상의 비디오 디스플레이 장치 사이에 인터페이스로 동작한다. 비디오 디스플레이 데이터는 여러 가지의 포맷으로 제공될 수 있다. 하나의 데이터 소스는 기본 이미지로 식별될 수 있으며, 다른 데이터 소스들은 이러한 기본 이미지로 통합되는 중첩(overlay) 이미지를 위해 사용될 수 있다. 기본 이미지 및 임의의 통합된 중첩 이미지들은 허브 내에 있는 픽셀 버스 상에 제공된다. 그런 다음, 허브는 여러 유형의 비디오 디스플레이 장치중 하나 이상에 대한 인터페이스 및/또는 또 다른 허브에 대한 인터페이스로 구성될 수 있다. 기본 이미지중 원하는 부분 또는 전체 기본 이미지, 및/또는 통합된 중첩 이미지(들)는, 만일 있다면 비디오 디스플레이 장치(들) 상에 디스플레이를 위해 제공되며 및/또는 상호 연결된 허브에 제공된다.
허브에 대한 비디오 데이터 입력은 디지털 또는 아날로그 중 하나일 수 있다. 디지털 입력은, 디지털 평면 패널 이니시에이티브(Digital Flat Panel Initiative)에 의해 정의된 DFP 표준과 같은 표준 패널링크TM{PANELLINKTM}전기 인터페이스를 통해서, 이러한 표준의 몇몇 파생물을 통해서, 주문형 PANELLINKTM 포맷을 통해서 또는 VESA-표준 플러그-인 디스플레이 포맷을 통해서 입력될 수 있다. 나아가, 디지털 입력은 개인용 컴퓨터에서 일반적으로 볼 수 있는 표준 그래픽 어댑터 기판의 출력의 디지털화된 버전으로서 제공될 수 있으며, 보통 여러 동기 신호 포맷중 하나와 함께 RGB, 즉 빨간색, 파란색, 초록색 아날로그 신호를 제공한다. 버퍼링(buffering)된 디지털 비디오 데이터는 또한 예를 들면 또 다른 허브로부터의 입력으로서 제공될 수 있다. 추가로, 디지털 입력은 직렬화된(serialized) 디지털 입력일 수 있으며, 디지털 이미지 데이터 자체를 제공하는 것과는 대조적으로 이러한 직렬화된 디지털 입력은 이미지의 생성을 위한 그래픽 명령을 제공한다. 허브에 대한 아날로그 입력은, RGB, NTSC, PAL, SECAM 또는 다른 방송, 즉 기저대역 복합, 비디오(BVIDEO) 포맷과 같은 여러 가지의 비디오 입력 포맷을 포함할 수 있다. 허브에 의해 제공된 중요한 성능은, 특정한 애플리케이션(application)에 의해 필요로 함에 따라, 현재 알려졌거나 미래에 식별되든지 간에, 광범위한 종류의 디지털 또는 아날로그 입력을 위한 인터페이스를 제공할 수 있는 능력에 달려 있다. 예를 들면, 본 발명에서 기술한 허브가 일 실시예에서 입력 데이터의 전선(wireline) 소스들에 주로 인터페이스 하는 반면, 다른 실시예들은 광섬유 데이터 경로 또는 RF 데이터 소스에 대한 인터페이스를 제공한다.
본 발명의 제 1 실시예에서, 허브는 여러 집적 회로 인터페이스 기판을 위한 백플레인(backplane) 및 복수의 슬롯을 갖는 샤시(chassis)로서 구성된다. 백플레인은 복수의 통신 및 슬롯을 상호 연결하는 제어 신호 경로를 지원하며, 또한 소스 전압을 수신하여 이 소스 전압을 인터페이스 기판이 필요로 하는 다른 전압으로 나누기 위한 전력 모듈을 제공한다. 일 실시예에서, 전력 모듈은 12V DC의 외부 소스(조정되거나 조정되지 않음)와 통신을 하며, 3.3V 및 5V DC를 필요시 인터페이스 기판에 제공한다.
주지되는 바와 같이, 필요시 허브 샤시를 수용(populating)하기 위해 여러 가지의 입력 인터페이스 기판이 이용 가능하다. 하나의 이러한 기판은 시스템 카드로 지칭되며, 개인용 컴퓨터와 같은 외부 제어 시스템과 허브 사이의 인터페이스로 동작한다. PROM과 같은 메모리들은 이러한 여러 가지의 인터페이스 기판과 결합하여 허브 샤시 내의 각 카드의 유형과 이들의 위치를 식별하는데 사용된다. 일 실시예에서, 임의의 다른 관련 정보와 함께 인터페이스 카드의 유형을 식별하기 위해 고유한 코드를 가지고 미리 프로그래밍된 1Kbyte의 PROM은 이러한 시스템 카드에 의해 액세스된다. 바람직한 실시예에서 I2CTM 버스 또는 임의의 다른 표준 제어 버스를 통해서 액세스된 이러한 정보는 인터페이스 카드를 구성하는데 사용되며, 이는 이하에서 더 상세하게 논의될 것이다. 시스템 카드는 또한 외부 제어 시스템으로부터의 제어 데이터 입력을 인에이블시키며, 이러한 외부 제어 시스템은, 입력 데이터 스트림의 어느 부분이 중첩 데이터로 사용되는 지와, 이러한 중첩 데이터의 어느 부분이 기본 이미지 내에 디스플레이되는 지와, 및 기본 이미지 내에서 중첩 데이터의 일부분이 어디에서 병합되는지를 명시한다. 허브 전체를 통해 사용되는 비디오 클록 및 동기 신호는, 허브에 수용되는 다른 카드들을 재구성하는데 사용되는 제어신호들과 마찬가지로, 시스템 카드에 의해 분배된다.
허브에 선택적으로 사용될 수 있는 다른 입력 카드들은, PC 그래픽 카드로부터 RGB 신호와 같은 아날로그 비디오 신호를 수신하여, 재포맷되고 그리고 버퍼링된 비디오 데이터를 기본 이미지로서 픽셀 버스에 기록하기 위한 아날로그 카드를 포함한다. 컴퓨터 중첩 카드는 유사한 기능을 제공하지만, 중첩 데이터를 한정할 때 입력 데이터를 선택적으로 수집(capture)하는 것과, 기본 이미지 내의 중첩으로서 수집된 데이터를 선택적으로 디스플레이하는 것을 또한 인에이블시킨다. 방송 비디오, 또는 기저대역 복합 비디오, ("BVIDEO") 중첩 카드는 수신된 방송 비디오 입력 스트림에 대해서 동일한 기능을 제공한다. 직렬 데이터 입력 카드는, 중첩으로서 픽셀 버스에 유입될 수 있는 버퍼링된 이미지의 생성을 위해 그래픽 명령을 해석한다.
데이터 교환 카드는 허브에 대한 입력 또는 허브로부터의 출력중 하나로 기능할 수 있다. 이것은, 이러한 데이터 교환 카드가 픽셀 버스를 비동기 버스에 인터페이스하고 있는 경우에 데이터를 처리함과 함께, 픽셀 버스로 향하는 방향 또는 픽셀 버스로부터 오는 방향중 어느 한 방향으로 데이터가 흐르게 하기 위해 버퍼링을 제공한다.
이러한 입력 카드 각각에는 픽셀 클록 및 여러 비디오 동기 신호를 시스템 카드로부터 수신하기 위한 제어부가 제공된다. 대안적으로, 각 입력 카드가 기본 이미지의 소스로 동작하고 있는 경우에, 각 제어부는 이러한 복구된 클록 신호 및 동기 신호를 다른 인터페이스 카드에 분배하기 위해 시스템 카드에 전달한다.
각 입력 중첩 카드의 제어부는 외부 제어 시스템의 제어 하에서 시스템 카드에 의해 프로그래밍 되어서, 각 입력 카드의 버퍼링된 비디오 데이터의 어느 부분이 '존재하는 경우' 픽셀 버스에 제공되는 지를 식별한다. 각 제어부가 버퍼링된 데이터의 픽셀 버스 상에의 출력을 명령할 때, 제어부는 제어부가 현재 그 픽셀 버스에 기록을 하고 있음을 모든 다른 카드에 표시하는 신호를 단정(asserting)해야 한다.
여러 가지의 출력 카드가 픽셀 버스로부터 픽셀 데이터를 수신하여서 이 데이터를 상호 연결된 비디오 디스플레이 장치에 제공하는데 이용 가능하다. 예를 들면, PANELLINKTM 인터페이스 카드는 픽셀 버스로부터의 픽셀 데이터를 PANELLINKTM 포맷으로 변환하는 적어도 하나의 PANELLINKTM 인터페이스를 포함한다. 이러한 인터페이스 카드는, 상호 연결된 비디오 디스플레이 장치에 위치한 프레임 버퍼에 어드레싱하기 위한 직렬 버스와, 디스플레이 데이터 채널(DDC)을 지원하는 디스플레이를 위한 직렬 버스를 또한 제공한다. 비디오 디스플레이 장치를 위한 전력은 이러한 인터페이스 카드 상에 위치한 커넥터(connector)를 통해서 또한 제공된다. 이러한 인터페이스 카드로부터의 출력은 또한 또 다른 허브에 입력을 제공하는데 사용될 수 있다.
또 다른 PANELLINKTM 인터페이스 카드는 또한 픽셀 버스 데이터를 수신하지만, 인터페이스 카드 상에 프레임 버퍼를 제공하는데, 이 프레임 버퍼는 산업 표준 PANELLINKTM 포맷으로 변환된 후, 관련 비디오 디스플레이 장치 상에 디스플레이되어질 픽셀 데이터의 일부분을 식별하기 위한 것이다. 앞에서처럼, 이러한 카드는 DDC를 지원하는 디스플레이를 위한 직렬 버스를 또한 제공한다.
CRT 인터페이스 카드는 또한 픽셀 버스 데이터를 수신하여, 이 데이터를 프레임 버퍼 메모리에 선택적으로 저장하며, 디스플레이될 데이터를 표준 CRT 단말을 구동시키는데 필요한 신호와 같은 아날로그 신호로 변환한다. 만약 모니터가 타이밍 정보를 CRT 인터페이스 카드에 제공하기 위한 DDC 호환형이라면, 실시예에 따라서 제어 회로가 이러한 인터페이스 카드 상에 제공될 수 있다.
따라서, 본 명세서에서 기술한 발명은 완전히 구성 가능한(fully configurable) 비디오 분배 허브가 복수의 이종의(disparate) 비디오 입력 소스 중에서 수신하여 선택하고, 상기 소스들중 하나를 기본 비디오 이미지로서 제공하며, 하나 이상의 나머지 비디오 소스들을 기본 비디오 이미지 상에 중첩으로서 병합하며, 기본 이미지 중의 적어도 선택 가능한 부분 및 임의의 중첩을 하나 이상의 상호 연결된 비디오 디스플레이 장치 상에서 구동시키게 한다. 추가로, 기본 이미지는 외부 소스에 의지하지 않고 허브 내에서 생성될 수 있다.
본 발명은 수반하는 도면과 함께 다음의 상세한 설명으로부터 좀더 완벽하게 이해될 것이다.
도 1a 내지 도 1d는, 두 부분이상으로 나누어진 비디오 버퍼의 내용으로서, 본 발명에 의해 인에이블되는 여러 가지의 구성에서 각 디스플레이 장치 상에 후속적으로 디스플레이되는 비디오 버퍼의 내용을 예시하는 도면.
도 2는 본 발명에 따른 비디오 분배 시스템의 상위-레벨 블록도.
도 3은 도 2의 블록도에 대한 좀더 상세한 도면.
도 4는 도 3에서 "A/D"로 표시된 블록에 대한 일반적인 블록도.
도 5는 도 3에서 "프레임 버퍼"로 표시된 블록중 하나에 대한 일반적인 블록도.
도 6은 도 5에서 "데이터 게이트 배열"로 표시된 블록중 하나에 대한 일반적인 블록도.
도 7은 능동 매트릭스 디스플레이를 구동시키는 데이터를 위한 데이터 게이트 배열 레지스터 로딩(loading) 동안에 데이터 분배를 예시한 도면.
도 8은 수동 매트릭스 디스플레이를 구동시키는 데이터를 위한 데이터 게이 트 배열 레지스터 로딩 동안에 데이터 분배를 예시한 도면.
도 9는 능동 매트릭스 디스플레이를 구동시키는 데이터를 위한 도 6의 데이터 게이트 배열 내에서의 데이터 전송 타이밍을 예시한 도면.
도 10은 수동 매트릭스 디스플레이를 구동시키는 데이터를 위한 도 6의 데이터 게이트 배열 내에서의 데이터 전송의 타이밍을 예시한 도면.
도 11은 도 4의 아날로그 전단(front end)을 예시한 도면.
도 12는 백 포치(back porch) 클램프 타이밍을 예시한 도면.
도 13은 도 4의 A/D 기능을 예시한 도면.
도 14는 도 4의 위상 미세 튜닝(phase fine tunning) 블록의 등가 회로.
도 15는 도 4의 비디오 클록 재생회로에서 사용되는 상호 연결된 스위치를 예시한 도면.
도 16은 보조 출력을 제공하는데 사용되는 집적된 전하 펌프와 함께 본 발명에서 사용되는 스위칭 DC/DC 컨버터의 개략도.
도 17은 본 발명에 따른 비디오 분배 허브의 예시적인 실시예에서 사용될 수 있는 여러 가지의 회로 카드와 연결성(connectivity)에 대한 개략도.
도 18은 본 발명의 허브에서 사용하기 위한 시스템 카드에 대한 블록도.
도 19는 본 발명의 허브에서 사용하기 위한 아날로그 입력 카드에 대한 블록도.
도 20은 본 발명의 허브에서 사용하기 위한 컴퓨터 중첩 입력 카드에 대한 블록도.
도 21은 본 발명의 허브에서 사용하기 위한 방송 비디오 입력 카드에 대한 블록도.
도 22는 본 발명의 허브에서 사용하기 위한 데이터 교환 카드에 대한 블록도.
도 23은 본 발명의 허브에서 사용하기 위한 PANELLINKTM 출력 카드에 대한 블록도.
도 24는 본 발명의 허브에서 사용하기 위한 DFP 출력 카드에 대한 블록도.
도 25는 본 발명의 허브에서 사용하기 위한 CRT 출력 카드에 대한 블록도.
도 26은 본 발명의 허브와 함께 사용하기 위한 비디오 디스플레이 장치에 대한 블록도.
개인용 컴퓨터(PC), 워크스테이션, 마이크로컴퓨터, 미니컴퓨터, 대형컴퓨터 등과 같은 호스트 컴퓨터를 비디오 디스플레이에 연결하기 위한 공통 비디오 그래픽 어댑터는 전형적으로 "특대형" 디스플레이 버퍼를 제공하며, 이러한 "특대형" 디스플레이 버퍼는 단일의, 일반적인 크기의(conventionally-sized) 비디오 디스플레이를 구동시키는데 필요한 용량보다 더 큰 버퍼 용량을 갖는다. 이러한 특대형 디스플레이 버퍼 및 이러한 버퍼에 포함된 데이터는 디스플레이하기 위해 이용 가능한 비디오 데이터의 큰 필드(10)로 도 1a 내지 도 1d에 예시되었다.
이미 나타낸 바와 같이, 이러한 어댑터 버퍼 필드(10)의 둘 이상의 부분(12)을 동시에 디스플레이하는 것이 종종 바람직하다. 도 1a에서, 어댑터 버퍼 필드(10)로부터 네 개의 비연속적인, 수평방향으로 배향된 부분(12a 내지 12d)을 선택하여서, 이들을 인접한 디스플레이 장치 상에 디스플레이하는 것이 바람직하다. 도 1b에서, 동일한 비디오 그래픽 어댑터 버퍼 필드(10)로부터 두 개의 수직방향으로 배향된 부분(12e, 12f)을 선택하여서, 인접한, 수직방향으로 배향된 디스플레이 상에 이들을 디스플레이하는 것이 바람직하다. 도 1c에서, 수직 및 수평방향으로 배향된 부분(12g 내지 12j)의 혼합이 동일한 어댑터 버퍼 필드(10)로부터 선택되어서, 수평방향으로 배향된 부분(12h, 12i)과 공간적으로 떨어진 수직방향으로 배향된 부분(12g, 12j)으로 후속적으로 디스플레이된다. 결국, 도 1d에서, 두 개의 수평 방향으로 배향된 부분(12k, 12l)이 동일한 버퍼 필드(10)로부터 선택되어서, 인접한 디스플레이 상에 디스플레이된다. 후자의 경우, 각 부분은 비디오 정보의 공통이고 중첩인 영역(14)을 갖는다.
앞의 예 모두에 대해서, 본 발명은 단일 특대형 디스플레이 버퍼의 다수의 영역에 대한 동시 복사(simultaneous replication)를 가능하게 한다. 종래의 기술은, 이와는 대조적으로 다수의 비디오 그래픽 어댑터의 사용을 필요로 하는데, 특히 디스플레이되는 두 부분이 비디오 정보의 공통 영역(14)을 공유하는 도 1d의 상황에서, 각 어댑터는 각 버퍼 부분을 소싱(sourcing)하기 위한 버퍼 필드를 제공한다. 전형적인 종래 기술의 비디오 그래픽 어댑터는 또한 복수의 디스플레이에 비디오 데이터를 제공하는데 사용될 수 있으나, 이때 각 디스플레이 상에 디스플레이되는 이미지는 동일하다.
본 발명은 도 2의 거시적인 견해를 통해서 예시된다. 호스트 컴퓨터(16)는 PCI 버스와 같은 호스트 컴퓨터 인터페이스를 통해서 비디오 그래픽 어댑터(VGA : Video Graphics Adapter)(18)에 입력 데이터를 제공한다. 전형적으로, VGA(18)는, 비록 다른 물리적인 실시예와 배치를 고려할지라도 호스트 컴퓨터(16) 내에 설치되는 회로 기판이다. 그래픽 어댑터(18)는 문자 및 그래픽 비디오 데이터를 입력 데이터로부터 생성시켜서, 내부 비디오 디스플레이 버퍼에서 이러한 비디오 데이터를 디스플레이 장치에 이용 가능하게 만드는데 사용된다.
종래의 기술에서, 비디오 디스플레이 버퍼의 디지털 비디오 데이터는 VGA(18)에 의해서 아날로그 신호로 변환되며, 이러한 아날로그 신호는 종래의 디스플레이 장치에 의해 사용된 기본 컬러 각각, 즉 빨간색, 초록색 및 파란색(RGB)에 대한 성분으로 구성된다. 그런 다음, 이러한 아날로그 신호는 비디오 데이터 케이블을 통해서 종래의 디스플레이 장치에 전달하는데 이용 가능하다.
본 발명에서, 비디오 디스플레이 버퍼의 비디오 데이터는 비디오 분배 허브(20)에 의해 비디오 케이블(22)을 통해서 수신된다. 프로토콜에 따라서, 수평 동기(HSYNC : Horizontal SYNC) 및 수직 동기(VSYNC : Vertical SYNC)가 아날로그 RGB 비디오 데이터로부터 및/또는, 후속적으로 논의되는 바와 같이, 비디오 데이터 케이블(22)을 통해서 전달된 추가적인 동기 신호들을 통해서 허브(20)에 국부적으로 유도된다. 비디오 케이블(22)은 호스트 컴퓨터(16)와 허브(20) 사이에서 구성 제어(configuration control)를 인에이블시키기 위해서 DDC(디스플레이 데이터 채널) 버스, VESA(비디오 전자 표준 협회 : Video Electronics Standards Association) 표준 버스를 또한 제공한다. 추가적으로, 또 다른 실시예에서, 비디오 케이블(22)은, 또한 구성 제어를 위해서 호스트 컴퓨터(16)와 허브(20) 사이에 USB(범용 직렬 버스 : Universal Serial Bus) 연결을 제공한다. 그러나, 제 1 실시예에서, USB 연결들은 미래의 확장을 위한 것이며, 후속적으로 논의되는 바와 같이 프레임 버퍼 회로와 연관되어 설치된 저항 패드(resistor pad)로 종결된다.
허브(20)는 두 개의 주요한 회로 블록{아날로그-디지털(A/D) 전단(24)과 복수의 프레임 버퍼(26)}으로 구성된다. A/D 섹션(24)은 RGB 컬러 각각에 대한 컬러 데이터를 디지털 표현(representation)으로 변환하여, 이러한 디지털 데이터를 임시 저장소에 제공한다. 관련 디스플레이 장치(28) 또는 헤드 마다의 각 컬러 당 하나의 프레임 버퍼가 존재하며, 프레임 버퍼는 데이터 게이트 배열(후속적으로 논의됨)로 각각 구성되며, 이러한 데이터 게이트 배열은 VGA(18)로부터 유래한 비디오 데이터의 선택된 부분을 로컬 메모리에 저장할 수 있게 한다. 그런 다음, 선택된 부분은 메모리로부터 판독되어 프레임 버퍼 출력 인터페이스 및 관련 케이블(30)을 통해서 각 헤드(28)에 이용 가능하게 된다.
허브는, 비록 다른 허브 실시예들이 나머지 다른 상대적이고 절대적인 치수들을 가정할 지라도 대략 7인치(17.78cm)의 폭과, 1인치(2.54cm)의 높이, 및 9인치(22.86cm)의 길이의 치수를 갖는 동봉물(enclosure)이다. 필요하다면 열 완화기(heat relief)가 제공된다. 물리적인 인터페이스는 RGB 비디오 스트림을 비디오 케이블(22)을 통해서 수신하기 위한 입력 포트와, +12V의 조정되지 않은(또는 조정된) 전원(미도시)에 인터페이스하기 위한 전원 연결부 및 각 프레임 버퍼(26)가 디스플레이 장치 케이블(30)을 상호 연결하게 하기 위한 출력 포트를 포함한다. 복수의 허브 사이에 상호 통신을 가능하게 하는, BNC 커넥터 및 RJ45 커넥터와 같은 LAN 포트가 또한 일 실시예에 제공된다. 원격 호스트(각 비디오 그래픽 어댑터를 수용하는 호스트와 반드시 동일한 호스트일 필요는 없음)가 명령 및 제어 데이터를 허브에 제공하며, 데이터를 반환하게 하는, 직렬 포트가 또한 제공된다. 이러한 직렬 링크는, 예를 들면, 허브에게 LAN을 통해서 다른 LAN으로 연결된 허브들과의 통신을 개시할 것을 명령하는데 사용될 수 있다. 예시적인 실시예에서, 이러한 직렬 포트는 RS232 포트이다.
바람직한 실시예에서, A/D 섹션(24) 및 두 개의 프레임 버퍼(26)가 허브(20) 내의 제 1 회로 카드 상에 배치된다. 두 개의 또 다른 프레임 버퍼(26)는 또한 허브(20) 내의 분리된 회로 카드 상에 위치한다. 게다가, 본 발명의 또 다른 실시예에서, 최대 8개의 프레임 버퍼가, 모두 단일 A/D(24)를 통해서 인터페이스 하면서 허브 내에 지원된다. 이러한 허브(20)에 대한 물리적인 치수는 물론 추가적인 회로 카드를 수용하도록 조정될 것이다.
본 발명은 도 3을 통해 좀더 상세한 수준으로 논의된다. 여기서, 달리 대형 프레임 버퍼로도 알려진 비디오 디스플레이 버퍼(32)는 비디오 그래픽 카드(18)와 관련하여 예시된다. 다시, RGB 비디오 데이터는 비디오 그래픽 카드(18)로부터 허브(20)로, 특히 A/D 섹션(24)으로 전달되는 것으로 예시된다. A/D 섹션에 대한 좀더 상세한 사항은 이하에서 제공된다.
A/D 섹션(24)과 복수의 프레임 버퍼(26) 사이에 내부 버스(34)가 존재한다. 도시된 바와 같이, 이러한 병렬 버스는 48 비트 폭을 가지며, 세 가지 컬러 각각마다의 픽셀당 8 비트가 할당되거나, 픽셀당 24 비트가 할당되며, 클록 주기당 두 개의 픽셀을 전송하는 것이 바람직하다. 이러한 버스(34)를 통해서 디지털화된 비디오 데이터 모두가 흐르며, 이러한 데이터는 A/D 섹션(24)에 의해 수신된 비디오 디스플레이 대형 프레임 버퍼(32)의 전체 내용에 대응한다. 어디에서 데이터의 저장을 시작하여, 어디에서 정지할 것인지에 대한 결정은 프레임 버퍼(26) 논리에서 이뤄진다. 비디오 데이터의 저장을 시작하고, 정지함으로써, 각 프레임 버퍼 섹션(26)은 전체 비디오 디스플레이 버퍼(32) 중 원하는 부분(12)만을 각 비디오 헤드(28)에 제공할 수 있다.
도 3에서, 프레임 버퍼(26)는, 논리 섹션(36)과 SGRAM(동기 그래픽 RAM : Synchronous Graphics RAM)(40)으로 구성되는 것으로 각각 예시된다. 본래, 논리(36)는, 각 디스플레이 장치(28) 상에 디스플레이하기 원하는 비디오 버퍼 부분(12)과 관련된 비디오 데이터만을 SGRAM(40)에 저장해야 한다. SGRAM(40)은 이러한 데이터에 대한 임시 저장장소를 제공하여, 이러한 데이터를 각 헤드(28)에 적절히 제공할 수 있게 한다. 후속적으로 논의되는 바와 같이, 디스플레이 장치들 각각에 대한 각 컬러와 관련된 논리 및 SGRAM이 존재한다.
도 4 및 도 11에는, A/D 섹션(24)이 상세하게 설명된다. 아날로그 전단(42)은 비디오 케이블(22)로부터 수신된 아날로그 RGB 신호를 AC 연결한다. 연결된 후, 각 컬러에 대한 비디오 신호는 가장 어두운 색에서부터 가장 밝은 색까지 대략 0.7 Vpp를 갖는다. 따라서, 아날로그 전단(42)은 각 컬러에 대한 비디오 신호를 증폭할 필요가 있으며, 이것은 다음의 A/D 컨버터(ADC)(50)의 신호-대-잡음비(SNR)를 증가시킨다. 이러한 목적에 적합한 비디오 전치 증폭기로는 내셔널사의 LM 1205 및 LM 1283이 있다.
이러한 증폭기들(컬러 당 하나씩)에 대한 이득 제어는 실시예에 따라서 가변이거나 고정되는 것중 하나일 수 있다. 가장 간단하게는, 이러한 이득의 제어는 공장에서 고정된다. 또 다른 변형에서, 비록 사용자가 이득 제어 조정 수단에 대해 물리적인 액세스를 갖지만, 이러한 이득 제어는 공장에서 고정된다.
또 다른 실시예에서, 이득 제어는 가변이며, 제어 신호를 생성하기 위해 디지털-아날로그 컨버터(DAC)를 갖는 A/D 섹션(24)에서 제어 회로(44)에 의해 제어된다. 이러한 목적에 적합한 D/A는 아날로그 장치(부품번호 : AD8403AR10)이다. 이득 제어{컨트래스트(contrast) 제어로도 지칭됨}는 모두 세 개의 증폭기(즉, RGB 각각)에 대해 함께 조정된다. 게다가, 컬러 각각에 대해 수동이며, 독립적인 밸런스 조정(balance adjustments)이 존재한다.
컬러 당 하나의 A/D가 본 발명의 바람직한 실시예에서 사용된다. 대안적인 실시예는 이러한 기술에 의해 제공되는 압축으로 인해 픽셀 병합 수단(pixel merging)을 사용한다. 픽셀 인터리빙(interleaving)은, "감소한 주파수의 비디오 신호 처리를 사용한 비디오 인터페이스 시스템"이라는 제목의, 동일인에게 양도된 미국 특허 출원(제 08/538,116)에서 기술되며, 이러한 출원은 참조로서 병합되었다. 이러한 인터리빙을 사용하지 않는 본 발명의 제 3 실시예에서, 컬러 당 두 개의 A/D가 75MHz 이상의 비디오 속도에 대해서 사용된다.
아날로그 입력이 AC 연결되기 때문에, 아날로그 전단(42)은 또한 컬러 각각에 대한 기준 레벨을 증폭된 아날로그 신호에서 수립하기 위해서 DC 복구를 수행할 필요가 있다. 백 포치 클램프가 클램프 간격(interval) 동안에 알려진 기준으로 상기 증폭된 입력 신호를 클램핑(clamping)하기 위해서 사용되며, 이것은 도 12에 예시된다. 다른 클램핑 또는 DC 복구 기술이 사용될 수 있다.
바람직한 실시예에서, 기본 컬러 당 8비트가 디지털화된다. A/D(50)에 적합한 장치로는 필립스사의 TDA8714가 있다. 대안적인 실시예에서, 6비트가 컬러 표현을 위해 사용된다. 선택은 원하는(또는 필요한) 색도(color depth)를 결정한다.
컬러 당 8비트 비디오 데이터 표현이 두 픽셀 버스 버퍼(54) 뱅크에 동기가 맞춰진다. 하나의 데이터 픽셀 값은 짝수의 픽셀 클록 주기에 버퍼(54)의 한 뱅크에 동기가 맞춰지는 반면, 또 다른 데이터의 픽셀 값은 홀수 픽셀 클록 주기에 버퍼(54)의 다른 하나의 뱅크에 동기가 맞춰진다. 이러한 기능에 적합한 버퍼는 텍사스 인스트러먼츠사의 74LVT574SM 칩이 있다.
A/D 회로 블록(24)에는 미쓰비시사의 M52347SP와 같은 동기화 프로세서(46)가 또한 존재한다. 세 개의 공통 비디오 동기화 프로토콜이 있다. 제 1 프로토콜에서, HSYNC 및 VSYNC 각각은 1 내지 5 Vpp 사이에서 디지털 신호로서 개별적으로 제공된다. 제 2 프로토콜에서, 복합 디지털 동기 신호가 HSYNC 신호 라인 상에 제공된다. 마지막으로, 아날로그 복합 동기 신호가 양의 비디오에 대해 음의 극성을 갖는 초록색 아날로그 신호(SOG: Sync On Green)로부터 추출된다. 따라서, 동기화 신호 프로세서(46)에 대한 입력은 초록색 아날로그 입력 신호뿐만 아니라 외부에서 수신된 HSYNC 및 VSYNC를 포함한다. 동기화 프로세서(46)는 이러한 프로토콜중 적합한 하나를 자동으로 선택하도록 구성된다.
동기화 프로세서의 출력은, HSYNC 및 VSYNC 신호 타이밍을 각각 상관 관계시키는 HSYNC+ 및 VSYNC+와, 이미 논의된 DC 복구를 타이밍을 맞출 때 아날로그 전단(42)에 의해 사용되는 CLAMP+와, 어떠한 동기화 유형이 동기화 프로세서(46)에 대한 입력이었는지를 나타내기 위해서 로컬 프로세싱에 의해 사용 가능한 상태 비트를 포함한다.
HSYNC+는 위상 미세 튜닝(PFT) 회로(48)에 대한 입력으로 사용된다. PFT(48)는, HSYNC+의 조정 가능한 지연을 사용하여, 비디오 신호가 픽셀 존속기간 내에서 ADC(50)에 의해 샘플링되는 곳을 조정한다. 도 14에 도시된 회로와 같은 RC 충전 회로의 출력은, 예컨대 아날로그 장치(부품번호 AD9696)를 사용하여 H(pft)+의 생성시에 제어 회로(44)에 의해 생성된 제어 전압과 비교된다. 인코더와 같은 외부 조정 수단은 허브(20) 샤시의 외부에 제공되어서, 예시적인 예에서 제어 전압의 수동 조정을 가능하게 한다. 부착된 헤드(28) 상에 존재하는 인코더와 같은 다른 인코더들이 있다. 이러한 인코더들의 상태는 또한 제어 회로(44)에 다시 보고된다. 따라서, 본 발명은 허브와 같이 중심 위치 또는 헤드와 같이 원거리 중 하나에서 PFT 조정에 반응한다.
A/D 회로 블록(24) 내에는, 인터그레이티드 서킷 시스템스사(Integrated Circuit Systems)에 의해 만들어진 ICS1522와 같은 완벽하게 프로그래밍 가능한 클록 재생기와, 위상 동기 루프(PLL : Phase Locked Loop) 주파수 합성기를 포함하는 비디오 클록 재생기 회로(52)가 존재한다. 클록 재생기는 본 발명의 바람직한 실시예에서 제어 회로(44)에 의해서 직렬로 프로그래밍 되어서, 각각 샘플링된 픽셀 속도의 1/4로(each at 1/4 the sampled pixel rate), 다음의 출력과 90°의 위상차를 가지는 네 개의 클록 출력을 생성하며, 이들 네 개의 클록 출력은 집합적으로는 샘플링된 픽셀 속도에서 하나의 클록을 포함한다. 비디오 데이터 속도에 따라 여러 가지의 주파수가 사용된다. 예시적으로, 75 MHz가 본 명세서에서 사용된다.
클록 재생기/주파수 합성기 이외에도, 클록 재생기 회로(52)는 텍사스 인스트러먼츠사의 74CBT3125 쿼드(quad) 버스 스위치와 같은 MOSFET 버스 스위치로 구성된다. MOSFET 버스 스위치의 목적은 클록 재생기/주파수 합성기로부터의 네 개의 75/4MHz로 스태거링(staggering)된 클록 신호로부터 서로 180°의 위상차가 나는 두 75/2MHz 클록을 생성하는 것이다.
도 15에는, 네 개의 스위치가 바람직한 실시예에서 사용되는 74CBT3125 버스 스위치에 제공된다. 각 스위치는 각 스위치와 관련된 반전된-입력 출력-인에이블을 갖는 MOSFET 스위치이다. 클록 재생기로부터의 제 1 클록 신호는 제 1 스위치의 입력에 인가되며, 제 1 클록 신호와 90°의 위상차{지연(lagging)}를 갖는 제 2 클록 신호는 제 1 스위치를 위한 출력 인에이블에 연결된다. 제 3 및 제 4 클록 신호는 유사한 방식으로 제 2 스위치에 연결된다. 제 1의 두 스위치의 출력은 함께 결합되어서, 스위치의 속도로 인한 클린 상승 에지(clean rising edges)를 갖는 출력 클록을 제공하며, 75/2MHz의 주기를 갖는다.
유사하게, 클록 2는 스위치 3의 입력에 연결되며, 클록 3은 스위치 3의 출력 인에이블에 연결된다. 클록 4는 스위치 4의 입력에 연결되며, 클록 1은 스위치 4의 출력 인에이블에 연결된다. 스위치 3 및 4의 출력은 또한 함께 결합된다. 결과적인 출력은 또한, 비록 제 1의 두 스위치로부터의 출력과 180°의 위상차를 갖지만 75/2MHz 클록 신호이다.
버스 스위치로부터의 75/2MHz 출력 각각은, 비디오 클록 재생기(52)의 일부분인, 텍사스 인스트러먼츠사의 CDC536과 같은 각각의 PLL 클록 구동기의 클록킹(clock)하는데 사용된다. 이러한 부분은 배가된 출력인, ADCLK 또는 "돗(dot) 클록"으로도 지칭되는 75MHz 클록의 생성을 가능하게 하며, ADC(50)의 동기를 맞추는데 사용된다. 다시 한번, 다른 주파수들이 필요하다면 사용 가능하다.
게다가, 클록 구동기는 이들이 유도된 클록과 유사한 위상을 갖는 75/2MHz 클록("PCLK/2+" 및 "PCLK/2-")을 제공한다. 프레임 버퍼 논리(36)의 데이터 게이트 배열들이 75MHz와 같은 속도로 실행을 할 수 없으므로(데이터 게이트 배열들은 나중에 논의됨), 이러한 클록들은 ADC(50)로부터 디지털 비디오 데이터를 래칭(latching)하는 픽셀 버스 버퍼(54)의 동기를 맞추는데 사용된다.
본 발명의 제 1 실시예에서, 샘플링 속도는, 아날로그 전단(42)의 아날로그 전치 증폭기와 ADC(50)의 속도에서 볼 수 있는 제한 사항으로 인해, 75MHz를 초과하지는 않는다.
클록 재생기 회로(52)는 또한, 심지어 외부 HSYNC 없이도 LOCHSYNC, 즉 로컬 HSYNC로도 지칭되는 형태인 HSYNC의 재생성을 가능하게 한다. 따라서, 온-스크린(on-screen) 디스플레이 칩은 온-스크린 메뉴의 생성을 위한 본 발명의 또 다른 실시예에서 사용된다. LOCHSYNC는 프레임 버퍼(26)의 출력을 제어할 때 제어 회로(44)에 의해 사용된다.
온-스크린 디스플레이 칩(예시되지 않음)은 A/D 회로 블록(24)에서 사용되며, 상세하게는 아날로그 전단(42)과 결합하여 사용된다. 이러한 칩으로부터의 아날로그 출력은 A/D(50)에 혼합된다. 이러한 칩에 대한 단일 사용자 인터페이스가 제공된다.
본 발명의 일 실시예에서, 프레임 버퍼(26)가 비디오 데이터를 수집하는 때와, 기간에 대한 제어는 A/D 회로 블록(24) 내에 내주하며, 특히 게이팅(gating) 신호를 사용하여 비디오 클록 재생기(52) 내에 내주 한다. 그러나, 이러한 신호는 단지 하나의 프레임 버퍼(26)를 게이팅시키므로, 이러한 실시예는 바람직한 것이 아니다.
제어 회로(44)는 비디오 클록 재생기(52)에 대한 VSYNC 디스에이블(disable)을 제공하여, 수직 간격(vertical intervals) 동안에 PLL을 디스에이블 시킨다. PLL에 의해 생성된 스파이크(spike)는 순방향 에러 정정시 에러를 야기할 것이다.
A/D 회로 블록(24) 내의 제어 회로(44)의 기능들은 아날로그 전치 증폭기 이득 제어의 생성, PFT(48)에서 사용하기 위한 VControl의 생성, 비디오 클록 재생기(52)에서 사용하기 위한 Vsync 디스에이블 및 직렬 데이터 신호의 생성과 같은 것으로 이전에 언급되었다. 구조적으로, 제어 회로는 다음의 요소들을 바람직한 실시예에 포함한다.
논의된 바와 같이, DAC가 증폭기 이득 제어를 생성시키는데 필요하다. 제어 회로를 포함하는 다른 요소들은 아날로그 장치(부품번호 : AD8403AR10)와 같은 직렬로 프로그래밍 가능한 디지털 전위차계를 포함하며, 이러한 전위차계는 A/D 회로-내부 제어 신호의 생성을 가능하게 하며, 이러한 신호로는 아날로그 전단(42)에서의 비디오 전치 증폭에 대한 조정을 하는 CONTRAST, 동기 신호 프로세서에서 사용되는 CLAMP_WDTH 및 이미 논의된 PFT 제어 신호가 있다.
주로, 그러나, 제어 회로는 XC5202 마이크로프로세서 게이트 배열을 갖는 C25 마이크로프로세서로 구성된다. 제어 회로(44)에 의해 수신된 주(principal) 신호들은 비디오 클록 재생기(52)로부터의 클록과, 동기화 프로세서(46)로부터의 HSYNC+ 및 VSYNC+를 포함한다. 명확하게는, 실제 구현에서, 본 명세서에서 언급된 것보다 훨씬 더 많은 수준의 상호 연결성이 존재한다.
제어 회로(44)를 프로그래밍하기 위해서, 직렬 PROM 및 병렬 EEPROM은 각각 게이트 배열 및 마이크로프로세서에 데이터를 제공한다. 병렬 EEPROM의 사용은 허브의 재프로그래밍성능(reprogrammability)을 인에이블시킨다. 나아가, 마이크로프로세서와 이와 관련된 게이트 배열은 허브(20)의 한 종단 상에 배치된 직렬 포트를 통해서 허브(20)의 외부에 있는 장치들과 통신을 한다. TL16C550A와 같은 UART(범용 비동기성 수신기/송신기 : Universal Asynchronous Receiver/Transmitter) 및 MAX211E와 같은 TTL 내지 EIA 수준의 번역기(translator)는 이러한 직렬 통신을 가능하게 한다.
제어 회로는 또한 BNC 또는 RJ45 커넥터와 같은 LAN 포트들을 통해서 허브(20)의 외부에 있는 장치들과 통신을 한다. DP8392 인코더에 연결된 SMC91C94 LAN 칩과 같은, 표준 LAN 인터페이스들이 바람직한 실시예에서 사용된다. 이러한 LAN 인터페이스는 허브 이외의 장치들에 의해 공유된 LAN 상의 어드레싱 가능한 포트, 또는 구성 장치(들)와의 통신시 단지 하나 이상의 허브 전용인 LAN 상의 포트로서 허브(20)의 프로그래밍성능을 인에이블시킨다. 두 가지중 어느 한 경우에, 허브(20)는 지능형 장치에 의해 지시를 받을 때에만 반응을 하는 "덤(dumb)" 장치이다. 직렬 통신은 10Base2 또는 10BaseT 중 하나 일 수 있다.
결국, 이전에 주지한 바와 같이, DDC 버스는 호스트 컴퓨터(16)에 의한 허브(20)의 구성을 가능하게 한다. 이러한 버스는 두 개의 데이터 신호, SDA(직렬 데이터)와 SCL(직렬 클록), +5 VDC, 및 반환값으로 구성된다. DDC 채널은 종래의 기술에서, 호스트에서 이용 가능하게 되는 주변 장치 구성 정보의 저장소(repository)로의 단방향 경로로 보통 사용된다. 본 명세서에서, 그러나, C25 프로세서는 허브 및 부착된 헤드의 구성에 관한 정보를 통해 다이내믹하게 DDC 메모리를 판독하고, 이 메모리에 기록한다. 그런 다음, 분리되거나 제어 회로 메모리의 일부분일 수 있는 DDC 메모리는 호스트에 의해 판독된다.
따라서, 제어 회로는, 프로그래밍된 메모리 장치의 내부적인 교체, LAN 인터페이스를 통하거나, 또는 호스트 컴퓨터로부터의 입력을 통하는 것과 같은 제거 가능한 구성 장치와의 외부 통신을 통해서 구성되거나 재구성될 수 있다. 이러한 구성 정보는 명시적으로 또는 암시적으로 각 디스플레이된 세그먼트가 시작하는 프레임내의 지점{행(row) 및 픽셀}을 포함할 수 있다.
A/D 회로 블록(24)으로부터, 디지털 비디오 데이터가 픽셀마다의 각 컬러 당 8비트씩 병렬로 제공되며, 두 개의 픽셀이 클록 주기 당 제공되므로, 총 48비트의 디지털 비디오 데이터가 제공된다. A/D 회로 블록(24)에 의해 제공된 다른 신호들로는, 본 실시예에서 앞으로의 확장을 위한 것이며, 그리하여 프레임 버퍼 회로 근처의 보조(daugther) 기판 커넥터에서 종료되는 USB 신호와, 동기화 신호 프로세서(46)로부터의 수평 및 수직 동기 신호와, 비디오 클록 재생기(52)에서 발생하는 여러 가지의 클록 신호와, 수평 및 수직 동기를 통해서 제어 회로(44)에 의해 생성된 프레임 신호의 시작부와, 및 제어 회로(44)에 의해서 또한 생성된 직렬 제어 데이터가 있다.
하나의 프레임 버퍼 회로 블록(26)이 제 1 상세 수준으로 도 5에 예시되며, 각 디스플레이 헤드(28)에 디지털 비디오 데이터를 각각 제공할 수 있는 최대 네 개의 프레임 버퍼 회로 블록(26)이 제 1 실시예의 각 허브에 존재함을 명심해야 한다.
컬러 당 비디오 데이터의 16 병렬 비트(2개의 픽셀)가 각 데이터 게이트 배열(56)에 의해 수신된다. 데이터 게이트 배열(56)은, 만약 데이터가 VGA(18)의 비디오 디스플레이 버퍼의 원하는 부분(12)의 일부분이라면, 관련된 제어 게이트 배열(58)로부터 수신된 제어에 기초하여 각 SGRAM(40)로의 비디오 데이터의 저장을 인에이블시킨다. 비록 대안적인 실시예에서 하나의 제어 게이트 배열(58)이 두 프레임 버퍼 논리 회로(36) 사이에서 공유되지만, 본 발명의 바람직한 실시예에서, 프레임 버퍼 논리 회로(36) 당 하나의 제어 게이트 배열(58)이 존재한다.
만약 이 비디오 데이터가 관련된 헤드(28)상에서 디스플레이하기 원하는 데이터라면, 이 데이터는 각각, 단일-포트를 갖는 SGRAM(40)에 저장된다. 필요하다면, 이러한 데이터는 SGRAM(40)에서 제거되며, 이 SGRAM(40)에서 데이터는, 데이터 게이트 배열(56)을 통해서 다시 PANELLINKTM(60)에 전달되며, PANELLINKTM(60)는 관련된 헤드(28)에 대한 출력 인터페이스로 동작한다.
좀 더 상세한 수준으로, 도 6은 단일 컬러 채널을 위한 데이터 게이트 배열(56)과 관련된 SGRAM(40)의 예시를 제공한다. 세 개의 컬러중 하나, 즉 두 개의 병렬 8비트 픽셀에 대한 데이터 게이트 배열(56)로의 비디오 데이터 입력은 데이터 게이트 배열(56)의 디멀티플렉서(demux)(63) 내의 16개의 병렬 신호 경로 상에 대략 80 MPixels/sec(또는 40 MPixelPairs/sec)의 속도로 수신된다. 이러한 디멀티플렉서(63)는 입력 데이터의 두 개의 16비트 레지스터(64)로의 분배를 가능하게 하며, 상기 레지스터(64)는 다시 32 비트의 병렬 데이터를 32 비트 폭의 16 비트 디프(deep) 기록 FIFO(66)에 제공한다.
데이터가 레지스터(64)에 전송되는 방법은, 헤드(28)에 의해 (DDC 백채널을 통해서) 제어 회로(44)에 전달되고, 직렬 포트를 통해서 (독립된 직렬 버스 상의) 제어 게이트 배열(58)로 전달됨에 따라 이러한 컬러 채널과 관련된 헤드(28)의 유형에 의존한다. 능동 매트릭스 LCD 디스플레이에 대해서, 픽셀 당 모든 8비트가 사용된다. 도 7 및 도 9에 도시된 바와 같이, 두 레지스터(64)중 상위 레지스터는 클록 주기 0 동안에 네 개의 4비트 니블(nibble)로 채워지며, 이것은 이러한 컬러에 대해 두 개의 8비트 픽셀을 나타낸다. 클록 주기 1에서, 추가로 두 개의 픽셀이 하위 16비트 레지스터(64)에 로딩(loading)된다. 그 다음의 클록 주기, 즉 클록 주기 2에서, 이러한 컬러에 대한 네 개의 픽셀을 나타내는 32비트의 데이터가 기록 FIFO(66)에 클록킹되며, 상위 레지스터(64)에는 다음의 두 픽셀이 기록된다. 기록 FIFO(66)로의 클록 속도는 본 발명의 제 1 실시예에서의 능동 매트릭스 디스플레이에 대해서 20MHz이다. 다른 예시적인 실시예는 다른 클록 속도를 사용한다.
만약 관련된 헤드(28)가 수동 매트릭스 디스플레이라면, 각 8비트 픽셀의 하위 4비트는 버려지고, 상위 4비트만, 도 8과 도 10에서 나타낸 바와 같이, 레지스터(64)에 클록킹된다. 연속적인 클록 주기에서, 각 픽셀에 대한 상위 4비트는 레지스터(64)의 각 부분에 저장되는 반면, 하위 4비트는 버려진다. 클록 주기 4에서, 레지스터(64) 상의 데이터는 기록 FIFO(66)에 클록킹되지 않으며, 레지스터(64)에서의 픽셀 당 상위 4비트 수신하는 이러한 프로세스는 다시 시작한다. 수동 매트릭스 디스플레이에 대한 기록 FIFO(66)로의 클록 속도는 10MHz이다.
기록 FIFO(66)의 출력은 32비트 데이터 경로에 연결된다. 이러한 데이터 경로에는 또한 각 단일-포트를 갖는 SGRAM(40)(32 비트 폭 ×256 kbytes 깊이)과, 기록 FIFO(66)와 동일한 크기인 판독 FIFO(68)가 연결된다. 이러한 애플리케이션에 적합한 SGRAM(40)은 IBM038329NO6A-10이며, 이것은 50MHz로 동작한다. 기록 FIFO(66)로부터 원하는 비디오 버퍼 부분(12)의 데이터는 제어 게이트 배열(58)의 제어 하에서 SGRAM(40)에 판독된다.
본 발명의 제 1 실시예에서, 기록 FIFO(66)로부터의 데이터는 8 클록 주기 동안에 SGRAM(40)에 기록되며, 32 비트 폭의 버스는 2 클록 주기 동안에 휴지 상태 이며(idle), 데이터는 SGRAM(40)으로부터 판독되어, 8 클록 주기 동안에 판독 FIFO(68)로 보내지며, 데이터는 또 다른 2 클록 주기 동안에 휴지 상태에 들어간다. 원하는 부분(12)의 데이터는 호스트 컴퓨터(16)의 비디오 그래픽 어댑터(18)로부터의 비디오 버퍼 데이터의 임의의 연속적인 부분일 수 있으며, 관련된 헤드(28)의 특징에 의해 최대한 크기가 제한된다.
언제 그리고 얼마나 많은 데이터가 SGRAM(40)에 저장되는 지는 제어 게이트 배열(58)에 의해 다뤄진다(mandate). 본 발명의 제 1 바람직한 실시예에서, A/D 회로 블록(24)의 제어 회로(44)는, SGRAM(40)의 데이터 저장을 시작하기 위해 프레임 통지(notification)의 시작에 대한 수평 및 수직 오프셋을 제어 회로(44)와 제어 게이트 배열(58) 사이의 직렬 데이터 경로를 통해서 프레임 버퍼 논리 블록(26)의 제어 게이트 배열(58)에 제공한다. 이러한 오프셋은 제어 게이트 배열(58)에 구현된 비디오 마이크로시퀀서(microsequencer)를 제어하는데 사용되어서, 디지털 비디오 데이터의 비디오 레지스터(64)로의 전송 및 후속적인 기록 FIFO(66)로의 전송을 가능하게 한다. 제어 게이트 배열(58)에 또한 구현된 메모리 제어기는 기록 FIFO(66)로부터 SGRAM(40)으로의 데이터 전송 및 SGRAM(40)으로부터 판독 FIFO(68)로의 데이터 전송을 제어한다. 결국, 제어 게이트 배열(58)에 구현된 패널 마이크로시퀀서는 판독 FIFO(68)로부터 프레임 속도 변조(FRM : Frame Rate Modulation) 논리(70)(후속적으로 논의됨)로의 데이터 출력을 제어한다.
이러한 세 개의 독립적인 요소(비디오 마이크로시퀀서, 메모리 제어기 및 패널 시퀀서)들을 제공함으로써 얻는 이점은, 데이터의 기록이 데이터의 판독과는 다른 속도로 발생할 수 있으며, 메모리 제어기가 잠재적으로 상이한(disparate) 기록 및 판독 기능 속도를 효과적으로 해제(disconnect)시킬 수 있다는데 있다.
오프셋 정보를 통한 비디오 마이크로시퀀서의 프로그래밍은, 각 헤드가 교체되거나 헤드에 대한 디스플레이 특징이 변경될 때 오프셋 값의 조정을 용이하게 한다는 점에서 바람직하다. 저장될 데이터의 양은 DDC 백 채널을 통해서 각 헤드(28)로부터 얻게 되는 디스플레이 크기, 해상도 및 방향에 기초하여 제어 회로(44)에 의해 계산된다. 프레임 신호는 인터레이스(interlace)된 비디오 애플리케이션에 대해 사용되며, 제어 게이트 배열(58)은 이러한 신호를 사용하여 짝수 프레임인지 홀수 프레임인지를 식별한다.
대안적인 실시예에서, SGRAM(40)의 데이터 저장은 단지 제어 회로(44)의 제어 하에 놓이며, 제어 회로(44)는 "온(on)" 및 "오프(off)" 신호의 등가값을 제어 게이트 배열(58)에 전달한다. 이러한 제어의 결점은 제어 회로(44)와 각 제어 게이트 배열(58) 사이에 분리된 제어 라인을 필요로 한다는데 있다.
또 다른 실시예에서, 제어 회로(44)는 "온" 신호를 제어 게이트 배열(58)에 제공하며, 제어 게이트 배열(58)은 관련된 헤드(28)에 연관된 백채널 정보에 기초하여 "오프" 신호를 제공한다. 제어 신호가 다수라는 점은 다시 한번 본 발명의 결점이 된다.
메모리 제어기는 데이터가 FIFO(66, 68) 및 SGRAM(40)로 전달되거나 이들로부터 전달되고 있는지를 추적한다. 만약 기록 FIFO(66)가 전체의 절반보다 적다면, 기록 FIFO(66)로부터 SGRAM(40)으로의 기록이 디스에이블되며, 만약 판독 FIFO(68)가 전체의 절반보다 크다면, SGRAM(40)이 판독 FIFO(68)에 기록하는 것은 방지된다. 버스는 FIFO(66, 68)를 중개하며, SGRAM(40)은 SGRAM(40)에 데이터를 기록하거나 SGRAM(40)으로부터 데이터를 판독하는데 사용되는 주기 이외의 클록 주기 동안에 휴지 상태를 유지한다.
판독 FIFO(68)로부터 데이터는 프레임 속도 변조 논리 회로(FRM)(70)에 동기가 맞춰지며, 이러한 FRM(70)은 관련된 헤드(28)가 수동 매트릭스 인지 능동 매트릭스인지의 여부에 따라서 32 비트 폭 데이터를 포맷하며, 8 비트 폭 데이터를 프레임 버퍼(26)와 관련된 PANELLINKTM(60)에 출력한다{프레임 버퍼(26) 당 하나의 PANELLINKTM(60)이 존재한다}. 능동 매트릭스 디스플레이의 경우, FRM(70)은, 네 개의 8비트 폭 픽셀을 선택하여, 이들을 버퍼링하며, 순차적인 8비트 폭 픽셀 데이터로서 이 데이터를 출력함으로서 입력 데이터를 재직렬화(reserialization)하는 알고리즘을 수행한다. FRM(70)으로부터 PANELLINKTM으로의 최대 입력 속도는 본 실시예에서 최대 65MHz이다.
관련된 헤드(28)가 수동 매트릭스 배열인 경우에, FRM(70)은 32 병렬 비트이지만 8개의 4 비트 픽셀의 형태로 또한 수신하는 변환 알고리즘을 수행한다. 이 알고리즘은 프레임 속도 변조를 사용하여 4 비트 픽셀을 1 비트 픽셀로 변환한다. 이러한 알고리즘은 FRM(70)내의 룩-업 테이블을 사용하며, A/D 제어 회로(44)로부터 제어 게이트 배열(58)로 전달되고, 그리고 FRM(70)으로 전달되는 프레임 넘버를 사용하는 것을 포함한다. 알고리즘은 시간에 걸쳐 동일한 픽셀의 컬러를 효과적으로 평균화하며, 이러한 픽셀에 대한 가능한 값을 주변 픽셀에 대한 가능한 값과 비교하여서, 최소화된 시각적인 아티팩트(artifacts)를 갖는 픽셀 당 1 비트의 사용을 가능하게 한다. 관련된 수동 매트릭스 디스플레이에 대한 FRM(70)의 출력은 8개의 병렬 1 비트 픽셀이다. 대안적으로, 임의의 적합한 FRM 기술이 사용될 수 도 있다.
SGRAM(40)의 속도가 현재 이용 가능한 속도보다 훨씬 더 큰 대안적인 실시예에서, 관련된 수동 매트릭스 디스플레이를 위한 데이터 포맷은, 현재의 8개의 4 비트 픽셀이 아닌 FRM(70)과는 병렬인 네 개의 8비트 픽셀일 수 있다.
수동 매트릭스 디스플레이에서, 이러한 디스플레이의 프레임 속도는 능동 매트릭스 디스플레이의 프레임 속도의 두배이다. 전형적으로, 수동 매트릭스 디스플레이의 프레임 속도는 120Hz인 반면, 능동 매트릭스 디스플레이의 프레임 속도는 60Hz이다. 수동 매트릭스 디스플레이의 주요한 이점은 가격이며, 현재, 이러한 수동 디스플레이의 가격은 능동 매트릭스 디스플레이의 가격의 대략 1/3이다.
능동 매트릭스 디스플레이는 클록 주기 당 두 개의 픽셀을 차례대로 선택할 것이다. 그러나, "이중 주사 수동" 디스플레이는 디스플레이의 상부 절반 및 하부 절반 모두에서 클록 주기 당 네 개의 1 비트 픽셀을 제공한다. 따라서 프레임 속도에 차이가 발생한다.
PANELLINKTM(60)는, 관련된 능동 매트릭스 패널 헤드(28)에 대해 FRM(70) 입력 클록 속도의 네 배인 최대 65MHz로 컬러마다의 픽셀 당 8 비트 또는 총 픽셀 당 24비트를 수신한다. PANELLINKTM(60)는 FRM(70)으로의 입력 속도와 동일한 대략 20MHz로 관련된 수동 매트릭스 디스플레이를 위한 픽셀 데이터를 수신한다.
칩스 & 테크놀로지스(Chips & Technologies) 65100과 같은 PANELLINKTM(60)는 각 헤드(28)에 제공하기 위한 입력 데이터를 포맷한다. PANELLINKTM(60)는 각 컬러 당 하나씩 세 개의 8비트 데이터 스트림을 FRM(70)으로부터 수신하며, 제어 게이트 배열(58)을 통해서 A/D 제어 회로(44)로부터 전달된 HSYNC 및 VSYNC 신호를 사용하여 각 헤드(28)에 대한 커넥터에서 네 개의 다른(differential) 라인을 통해 출력하기 위해서 이러한 데이터를 포맷한다.
PANELLINKTM은 PANELLINKTM의 출력을 네 개의 꼬임선(twisted pairs)인 디스플레이 장치 케이블(30)을 통해 각 헤드(28)에 제공한다. 이러한 케이블(30)은 12V의 전원과 접지, USB 백채널(이 USB 백채널은 본 실시예에서는 사용되지 않는다) 및 DDC 백채널을 제어 회로(40)에 또한 제공한다. 네 개의 꼬임선은 RGB 데이터 및 데이터 클록을 위한 것이다. 하나의 꼬임선은 DDC 백채널을 위한 것이다. 또 다른 꼬임선은 USB를 위한 것이다. USB 백채널 및 DDC 백채널 각각은 개별 데이터 및 클록 경로를 제공하며, 5V, 12V 및 접지를 공유하며, 이들 5V, 12V 및 접지는 이러한 케이블을 통해서 각 헤드(28)에 또한 전달된다.
본 발명에서 기술한 허브(20)의 다른 요소는 PANELLINKTM(60)의 셋업 정보를 보존하는 레지스터와, 데이터 게이트 배열(56)과, 제어 회로(44)로부터 수신되는 다른 요소를 포함한다.
본 발명의 허브(20)에 대한 전력 요구사항은 조정되지 않은 12 VDC이다. 이것은 DC/DC 컨버터에 공급되며, DC/DC 컨버터는 논리 공급부로서 사용하기 위해 5V 및 3.3V를 생성한다. 이러한 조정되지 않은 12 VDC는 아날로그 전원 및 제어 회로에 대한 입력으로서 사용되며, 이 아날로그 전원 및 제어 회로는 도 16에 도시되는 바와 같이 스위칭 DC/DC 컨버터(72)를 포함한다. 12 VDC는 벅(buck) 스위칭 조정기 드라이브(74)에 인가된다. 이러한 드라이브는 스위칭 조정기{예컨대, 리니어 테크놀로지(Linear Technology)사의 LT1376} 또는 조정기 제어기와 같은 많은 형태를 가질 수 있다. 본래 12 Vpp 직각파(rectangular wave)인 이러한 드라이브(74)의 출력은 공통 벅 구성에서 인덕터(80)를 통해서 인덕터(80)의 출력에서의 필터 커패시터(커패시터들)(82)에 연결되어서, 아날로그 섹션에서 사용되는 경우 5 VDC를 공급한다.
조정기 드라이브(74)의 출력은, 또한 도 16에서 일반적으로 84로 표시된 보조 DC 공급 회로에 더 높은 전압 입력을 제공하는 전하 펌프를 구동시키는데 또한 사용된다. 이러한 회로(84)는 교류 전도(alternately-conducting) 다이오드(86)와, 미세 전력의 낮은 드롭아웃 조정기(micropower low dropout regulator)(예컨대, 리니어 테크놀리지사의 LT1129)(90)에 연결된 하나 이상의 저장(reservoir) 커패시터(88)를 포함하여, 조정된 보조 12 VDC 출력을 효과적으로 제공한다. 다른 전압들이 시스템의 요구 사항에 따라서 생성될 수 있다.
본 발명의 대안적인 실시예에서, 허브(20)는 디지털 비디오 입력을 받아들이도록 구성된다. 이러한 실시예에서의 데이터 게이트 배열(56)은, 기록 FIFO(66), SGRAM(40), 판독 FIFO(68), FRM(70) 및 PANELLINKTM(60)을 통해 입력 디지털 데이터를 처리하기 이전에 이러한 입력 디지털 데이터를 적절하게 포맷하도록 구성된다. 이러한 허브(20)는 이전에 설명된 바와 같은 아날로그 데이터 입력이나 디지털 데이터 입력 중 하나를 받아들이거나 단지 디지털 데이터만을 받아들이도록 구성될 수 있어서, A/D 회로 블록(24)의 아날로그 전단과 관련된 회로의 비용 중 일부를 경감시킬 수 있다. 디지털 데이터를 직접 받아들이는 본 발명의 허브(20)에 관한 실시예에서, 픽셀 버스 버퍼(54)와 같은 버퍼가, 데이터 게이트 배열(56)에 의해 처리되기 이전에 디지털 데이터를 잠시 보유하기 위해서 사용된다.
또 다른 대안적인 실시예에서, 허브의 디지털 출력은 하나 이상의 후속적인 허브에 대한 디지털 입력으로서 사용된다. PANELLINKTM 인터페이스(60)는 또한 D/A 컨버터로 교체 될 수 있다. 이러한 실시예는 종래의 CRT를 구동시킬 수 있거나, 아날로그 입력을 하나 이상의 후속적인 허브에 제공할 수 있다. 추가로, 허브(20)의 입력 및 출력은 최적의 포맷으로 데이터를 수신 및/또는 송신하도록 적응될 수 있다.
또 다른 실시예에서, 복수의 다른 비디오 입력을 단일 픽셀 버스 데이터셋으로의 병합 및, 다른 입력 요구사항을 자체적으로 가질 수 도 있는 하나 이상의 디스플레이 장치 상에 상기 데이터 셋의 독립적인 부분에 대한 선택적인 디스플레이를 가능하게 하는, 구성 가능한 허브가 제공된다.
도 17의 구성 가능한 비디오 허브는 상호간 통신에서의 많은 집적 회로 카드를 예시한다. 이러한 카드 각각은 이후에 상세하게 논의될 것이다. 여기에 설치된 허브와 카드의 용도는 기본 이미지 데이터 및/또는 하나 이상의 중첩 이미지를 위한 데이터를 입력 인터페이스 카드를 통해서 받아들이는 것이다. 만일 있다면, 이러한 기본 이미지 데이터는 비디오 디스플레이 데이터셋의 외부 경계(outer bound)를 한정하며, 픽셀 버스(114) 상에서 구동되며, 만일 있다면 중첩 이미지 데이터와 병합된다. 한 극단에서(at one extreme), 어떠한 중첩 데이터도 존재하지 않으며, 최종적인 픽셀 버스 데이터셋은 기본 이미지 데이터로만 구성된다. 다른 극단에서, 기본 이미지 데이터가 완전히 중첩 데이터로 교체된다. 이러한 극단 사이에서, 중첩 데이터는 기본 이미지 사이의 중첩 데이터의 윈도우(window)처럼 보일 수 있다. 게다가, 기본 이미지는 픽셀 버스 상에서 구동될 수 없어서, 기본 이미지가 구동되었다면 차지했을 영역을 나타내는 디폴트(default) 비디오 디스플레이 값 사이에서의 픽셀 버스 상에서 구동되게 할 것이다. 일 실시예에서, 이러한 디폴트 값은, 중첩 픽셀이 병합되지 않는 각 위치의 기본 이미지 필드 내에 블랙 픽셀을 디스플레이시킨다.
시스템 카드(110)는, 이하에서 논의되는 바와 같이 제어하기 위해 각 허브에 설치된다. 시스템 카드(110)는 또한 기본 이미지로 사용하기 위해 PANELLINKTM 포맷인 입력 데이터를 수신할 수 있다. 비록 허브가 일 실시예에서 하나의 시스템 카드와 최대 다섯 개의 출력 카드와 함께 기능을 할 수 있지만, 다른 입력 카드들이 또한 사용될 수 있다. 이와는 대조적으로 도 17은, 하나의 시스템 카드(110), 세 개의 입력 카드(각각 입력 A, 입력 B, 및 입력 C로 표시됨) 및 두 개의 출력 카드(출력 A 및 출력 B로 표시됨)를 사용하는 예시적인 구성을 예시한다. 입력 및 출력 카드 각각은 또한 이하에서 논의되는 바와 같이 하나 초과의 데이터 스트림을 처리할 것이다. 시스템과 입출력 카드 사이의 통신은 여러 가지의 픽셀 및 제어 버스와 별개의 신호 경로를 통해서 이뤄진다.
픽셀 데이터는, 하나 이상의 출력 인터페이스 카드를 통해서 픽셀 버스(114)로부터의 후속적인 추출을 위해 픽셀 버스(114) 상에서 구동된다. 그런 다음, 각 출력 인터페이스 카드는 추출된 픽셀 버스 데이터 전부를 하나 이상의 상호 연결된 비디오 디스플레이 장치로 전달하거나, 픽셀 데이터의 특정한 부분을 상호 연결된 디스플레이 장치에 전달한다. 픽셀 버스 데이터 모두가 관련된 비디오 디스플레이 장치에 전달되는 경우, 상기 장치에는 디스플레이용 전체 픽셀 버스 데이터셋중 일부분을 선택적으로 추출하기 위한 프레임 버퍼가 제공된다.
본 발명에서 기술한 허브의 제 1 실시예에서, 허브 샤시에는 여섯 개의 카드 슬롯이 존재하며, 이들중 하나는 도 18에서 예시된 바와 같이 시스템 카드(110)에 의해 점유된다. 다섯 개의 나머지 슬롯은 여러 개의 비디오 입력 소스와 여러 개의 출력 디스플레이 장치에 인터페이스 하는데 이용 가능하다. 다른 허브에 대한 실시예는 더 작거나 더 많은 개수의 카드 슬롯을 제공한다.
허브는 CPU 버스(112), 시스템 카드 CPU(126)으로부터의 직렬 제어 버스(113), 병렬 픽셀 버스(114), 게이트 배열 직렬 버스(115) 및 전원 모듈(미도시)을 지원하기 위한 백플레인을 또한 제공한다.
CPU 버스(112)는, 시스템 카드 CPU(126)로/로부터 전달된 16개의 데이터와 8개의 어드레스 라인과, 다른 인터페이스 카드 상에 게이트 배열을 어드레싱하기 위한 하나의 기록/판독 제어 비트와 허브 슬롯 각각에 대한 하나의 슬롯 당(per slot) 인에이블 라인으로 구성된다.
직렬 제어 버스(113)는 CPU(126)로부터의 클록 라인 및 데이터 라인으로 구성되며, 허브 전체에 배치된 제어 레지스터들에 기록하고, 이들로부터 판독하기 위해서 사용되고, 프레임 버퍼와 관련된 레지스터들에 기록하고 이들로부터 판독하기 위해서 사용되며, 이들 프레임 버퍼는 허브의 외부에 있는 디스플레이 장치와 관련하여 배치될 수 있다.
픽셀 버스(114)는 병렬 데이터 라인을 포함하는데, 이들 라인은, 수평 동기(HSYNC), 수직 동기(VSYNC), 데이터 인에이블(DE), 각 허브 슬롯을 위한 픽셀 클록 라인(124) 및 중첩 제어 라인{반전-중첩(interse-OVERRAY)} 외에도, 하나의 픽셀(24 비트) 폭이다. 중첩 제어 라인 신호는 입력 인터페이스 카드에 의해 단정(asserted)되는 반면, 이것은 이후에 설명되는 바와 같이 픽셀 버스 상에서 중첩 신호를 구동하고 있다. 픽셀 버스(114)는 또한 입력 인터페이스 카드에 의해 구동된 공통 픽셀 클록 라인(123)을 또한 지원하며, 이 입력 인터페이스 카드는 시스템 카드(110)에 대한 이러한 기본 이미지 신호 입력이 없을 때 기본 이미지 신호를 제공한다.
전원 모듈의 제 1 실시예(미도시)는 조정되거나 조정되지 않는 12V를 수신하여, 백플레인 상에서 3.3V 및 5.0V를 출력한다. CPU(126)는 허브에 수용되는 카드와, 전력을 허브에 의존하는 관련된 디스플레이 장치의 전력 요구사항을 결정할 수 있다. CPU(126)는 또한 충분한 전원이 공급되지 않을 때 특정한 전자 소자를 선택적으로 인에이블 시키거나 디스에이블시킬 수 있다. 예를 들면, 만일 전력 요구사항이 용량을 초과한다면, CPU(126)는 다른 요소들보다 더 많은 전력을 소비하는 요소인 특정한 인터페이스 카드의 프레임 버퍼를 비활성화시킬 수 있다.
각 허브는 도 18에 도시된 바와 같은 시스템 카드(110)를 포함한다. PANELLINKTM 포맷인 디지털 비디오 데이터는 표준 PANELLINKTM 인터페이스 유닛(116)을 통해서 시스템 카드(110)에 기본 이미지로서 제공될 수 있다. 이러한 인터페이스(116)의 출력은 픽셀 데이터(DATA), HSYNC(H), VSYNC(V) 및 데이터 인에이블 표시(DE)이며, 이들 모두는 게이트 배열(120)의 제어 하에서 레지스터(118)에서 버퍼링된다. PANELLINKTM 인터페이스(116)는, 만약 PANELLINKTM 비디오 신호를 수신한다면, 클록 분배 논리(122)를 통해 허브 전체에 분배하기 위해서 입력 신호로부터 픽셀 클록을 또한 유도한다. 만약 시스템 카드(110) PANELLINKTM 입력이 기본 이미지로서 사용된다면, 기본 이미지 데이터는 허브 내에 배치된 다른 입력 인터페이스 카드들 중 하나로부터의 중첩 데이터가 없을 때면 언제나 픽셀 버스에 출력될 것이다. 또한, 시스템 카드 상의 게이트 배열(120) 제어 논리는 레지스터(118)가 PANELLINKTM 인터페이스(116)와 통신하게 한다. 그러나, 만약 나머지 입력 인터페이스 카드(이후에 논의됨)중 하나 이상이 버스 상에서 중첩 데이터를 구동시키기 위한 것이라면, 시스템 카드 게이트 배열(120), CPU(126) 및 이와 관련된 회로{도 18에 도시된 제어 블록(111)을 집합적으로 포함함}는 픽셀 데이터의 적절한 블록을 픽셀 버스(114) 상에 출력하기 위한 지시들과, 프레임 내에서 이러한 출력의 시작 시기에 대한 표시를 갖는 이들의 다른 인터페이스 카드들을 미리 구성한다. 따라서, 중첩 카드에 의한 반전-중첩 신호의 개시에 반응하여, 게이트 배열(120)은 시스템 카드 픽셀 버스 레지스터(118)를 디스에이블 시키는 반면, 중첩 데이터는 또 다른 입력 카드에 의해 픽셀 버스(114)에 기록된다.
만약 시스템 카드(110)가 PANELLINKTM 인터페이스(116)를 통해서 비디오 입력을 수신하지 않고 있거나, 수신하더라도 이 비디오 입력이 기본 이미지로 사용되지 않는 것이라면, 클록 분배 논리는 허브에 설치된 다른 입력 카드들 중 하나로부터 클록(123)을 수신한다. 어쨌든지, 게이트 배열(120)의 스위치 제어 하에서, 클록 재생 논리(122)는 픽셀 클록 신호를 시스템 카드(110)의 게이트 배열(120)에 직접 제공하고, 분리된 클록 라인(124)을 통해서 허브에 설치된 나머지 인터페이스 카드 각각에 제공한다.
만약 입력 데이터중 어떤 데이터도 기본 이미지로 지정되지 않는다면, 다시 말해 중첩 데이터만이 픽셀 버스(114)에 제공될 때, 시스템 카드 게이트 배열(120){관련된 메모리(128)에 저장된 소프트웨어를 실행}은 다른 입력 카드들 중 하나로부터의 중첩 입력 신호들 중 하나를 픽셀 클록 및 동기 신호의 소스로서 선택한다. 이러한 용도로 사용되는 신호에 대한 선택은 픽셀 클록 속도, 카드 슬롯 위치 또는 몇몇 다른 인자에 기초하여 이뤄질 것이다.
시스템 카드(110)의 일 실시예에서, 시스템 카드 제어 블록(111)의 게이트 배열(120)과 관련하여 제공된 근거리 통신망(LAN) 인터페이스(130)가 직렬 제어 라인 입력을 위한 10BaseT 인터페이스와 같은 인터페이스를 제공한다. 이러한 입력은, 허브의 인터페이스 카드를 구성할 때 게이트 배열(120)과 CPU(126)에 의해 사용되는 메모리(128)를 프로그래밍 하는데 사용된다. 예를 들면, 중첩 윈도우들이 허브에서 한정되는 것은 이러한 경로를 통해서 이뤄진다. 인터페이스된 컴퓨터는 허브에 대해 윈도우가 특정한 스크린 좌표에 수립될 것을 중계하며(relay), 그러면 허브는 적절한 입력 중계 카드를 구성하여, 상기 컴퓨터에 의해 한정된 상기 윈도우가 제공되도록 적절한 시간에 픽셀 데이터가 픽셀 버스 상에서 구동하기 시작하게 한다.
메모리(128)는 자체적으로 고속의 플래시 메모리와 RAM 스크래치(scratch) 패드 영역의 조합으로 바람직하게 구성된다. 플래시 메모리 부분은 파라미터 저장에 사용되며, 이러한 파라미터는 허브 구성 및 소스 특성 정보이며, 불휘발성 코드 공간이 CPU(126)에 제공된다.
시스템 카드 제어 블록(111)은, 직렬 포트 인터페이스를 이 제어 블록(111)에 제공하기 위해서 추가로 범용 비동기성 수신기/송신기(UART)(132)를 포함한다. 또 다른 실시예에서, UART(132)는 범용 직렬 버스(USB) 인터페이스로 교체되며, 이러한 USB 인터페이스는, 포트에 대한 필요가 증가한다면, 확장기(expander)를 사용하여 별도의 포트를 제공할 수 있다. 어느 하나의 직렬 인터페이스는 이미 설명한 바와 같이 LAN 인터페이스를 사용하여 활용된 동일한 유형의 중첩 제어를 인에이블 시킨다.
제어 블록(111)이 수행하는 기능중 하나는 임의의 입력 인터페이스 카드에 의해 수신된 비디오 입력으로부터 수신된 HSYNC 및 VSYNC를 분석하여, 비디오 신호의 소스를 식별하는 것이다. 이러한 신호는 픽셀 버스(114)와 통신하는 수신기(134)를 통해서 게이트 배열(120)에 제공된다. 예를 들면, 다른 비디오 소스들은 이미 설명한 바와 같이 세 개의 공통 비디오 동기 프로토콜을 사용한다. 이러한 소스 식별 정보는 소스가 얼마나 많은 프레임을 제공할 수 있는지를 결정하는데 유용하다. 소스 정보는, 또한 시스템 카드 게이트 배열(120)이 새로운 기본 이미지 카드를 프로그래밍하고 있을 때 사용된다.
다른 형태의 입력 인터페이스 카드가 이제 설명될 것이다. 도 19에는, 아날로그 입력 카드(140)가 예시된다. 표준 비디오 커넥터(142)는 표준 개인용 컴퓨터 그래픽 어댑터 카드로부터의 RGB 출력과 같은 아날로그 비디오 데이터 소스를 허브에 인터페이스하기 위해서 제공된다. 커넥터(142)로부터, 수신된 데이터는, 앞에서 비디오 분배 허브의 A/D 회로 블록(24)에서 예시되는 바와 같이, 아날로그-디지털 컨버터(146)를 통해 전달되기 이전에 아날로그 버퍼(144)에 의해 버퍼링된다. 시스템 카드(110)에서처럼, 레지스터(148)는 로컬 제어 하에서 디지털화된 비디오 데이터를 픽셀 버스 상으로 게이팅(gate)하기 위해서 사용된다. 이러한 아날로그 입력 카드가 기본 이미지 카드이고, 이러한 기본 이미지가 중첩되고 있지 않을 때, 데이터는 픽셀 버스(114) 상에서 구동될 것이다.
비디오 커넥터(142)는 입력을 동기 분리 블록(150)에 또한 제공하여서, 입력 데이터 포맷을 식별하여 이들 아날로그 입력 신호로부터 HSYNC 및 VSYNC를 분리하게 한다. 이러한 동기 신호는 시스템 카드(110)에 의한 소스 식별을 위해서 레지스터(148)를 통해서 픽셀 버스(114)에 또한 게이팅된다.
게다가, 비디오 커넥터 출력이 클록 재생 유닛(152)에 구동되어서, 아날로그 입력 신호가 기준 타이밍의 기본 이미지 또는 디폴트 소스로서 허브에서 사용되는 경우에 이 수신된 데이터로부터 픽셀 클록을 추출하게 한다. 국부적으로 복구된 픽셀 클록이 나머지 허브 인터페이스 카드에 제공되는지의 여부는 스위치(154)에 의해서 제어되며, 이 스위치(154)는 다시 로컬 제어 논리(156)에 의해 제어된다.
예시된 실시예에서, 이러한 로컬 제어 논리(156)는 프로그래밍 가능한 배열 논리(PAL : Programmable Array Logic) 유닛에서 구현되며, CPU 버스(112)에 의해 제어되는 하나 이상의 레지스터 인터페이스를 포함한다. 다른 실시예들은 이를 위해 특수한 레지스터들을 사용한다. CPU 버스(112)를 통해서 시스템 카드(110)의 CPU(126)에 의해 프로그래밍되는 제어 논리(156)는 픽셀 버스로의 픽셀 데이터 출력을 가능하게 하는 것과, 국부적으로 복구된 HSYNC, VSYNC 및 DE를 픽셀 버스 상에 출력하는 것과, 국부적으로 복구된 픽셀 클록을 시스템 카드 클록 재생 유닛(122)에 전달하는 것과 관련되는 간단한 제어 기능들을 수행한다.
허브에서 사용될 수 있는 또 다른 입력 인터페이스 카드는 도 20에서 도시되는 바와 같은 컴퓨터 중첩 입력 카드(160)이다. 많은 면에서, 이러한 카드는 도 19의 아날로그 입력 카드(140)와 유사하다. 상위 수준에서, 아날로그 입력 카드(140)와 컴퓨터 중첩 입력 카드(160)는 둘 다 아날로그 입력 신호에 대한 인터페이스로서 비디오 커넥터(142, 162)를 사용한다. 아날로그 입력 카드(140)와 컴퓨터 중첩 입력 카드(160)는 둘 다 버퍼 요소(144, 164)를 통해 수신된 비디오 데이터를 버퍼링하며, 이들은 둘 다 아날로그-디지털 컨버터(146, 166)를 통해서 수신된 아날로그 데이터를 전달한다. 그러나, 컴퓨터 중첩 입력 카드(160)는 또한 제어 게이트 배열(168) 및 이와 관련된 동기 분리 블록(170)과, 클록 재생 유닛(172)을 또한 사용하며, 이러한 클록 재생 유닛(172)은, 거시적인 면에서 로컬 제어 논리(156) 및 아날로그 입력 카드(140)의 이와 관련된 요소와 유사할지라도, 실제로는 수신된 아날로그 비디오 데이터보다 좀더 복잡한 수준의 제어를 제공한다. 이하에서 설명되는 바와 같이, 수신된 아날로그 비디오 데이터의 적어도 일부분을 중첩으로서 픽셀 버스 상에 출력하는 것을 제어하기 위해서 높은 수준의 제어가 필요하다.
아날로그 입력 카드(140)와 컴퓨터 중첩 입력 카드(160)의 또 다른 차이는 디지털 방식으로 변환된 데이터를 픽셀 버스(114)에 이용 가능하게 하기 이전에 이 데이터를 저장하기 위해서 사용되는 메모리에 있다. 제 1 실시예에서, 컴퓨터 중첩 입력 카드(160)의 메모리는 "핑 퐁(ping pong)" 메모리(174)의 형태로 구현된 프레임 버퍼이며, 이 메모리(174)는 도 20에서 메모리 0과 메모리 1로 구별되는 두 개의 메모리 뱅크로 구성되며, 메모리(174)로 출입하는 데이터는 스위치(SWITCH)로 표시된 중앙 데이터 스위치를 통해 전달된다. 액세스 시간을 신속히 처리하기 위해서, 메모리(174)에 기록되는 픽셀 데이터는 메모리 뱅크중 하나로 향하는 반면, 메모리(174)로부터 판독되는 픽셀 데이터는 메모리 뱅크중 다른 하나로부터 판독된다. 스위치는 각 수신된 프레임 또는 송신된 프레임에서 메모리 뱅크를 변경시킨다.
컴퓨터 중첩 입력 카드에 대한 제어 논리는 제 1 실시예에서 마이크로시퀀서로 동작하는 제어 게이트 배열(168)을 사용한다. 따라서, 메모리 스위치는 동기 분리 블록(170) 및 클록 재생 유닛(172) 처럼 게이트 배열의 제어 하에 놓이며, 게이트 배열의 출력은 메모리 뱅크에 대한 기록의 타이밍을 맞추기 위해서 사용된다. 제어 게이트 배열(168)은 동기 분리 블록(170) 및 클록 재생 유닛(172)에 대해 수신된 데이터가 어떠한 포맷인지를 나타내주어서, 동기, DE 및 픽셀 클록을 복구하게 한다. 그런 다음, 이러한 데이터는 시스템 카드에 이용 가능하게 되며, 라인 카운트 및 프레임 시간을 포함하여, 소프트웨어 소스 인식에 사용된다.
수신된 아날로그 비디오 데이터는 메모리(174)의 메모리 뱅크에서 선택적으로 버퍼링되며, 레지스터(175)에 의해 픽셀 버스(114)에 게이팅된다. 이러한 두 동작은 모두 제어 게이트 배열(168)의 제어 하에 있다. 게이트 배열(168)은 직렬 제어 버스를 통해서 시스템 카드(110)에 의해 프로그래밍되어, 중첩 데이터가 시작되는 때를 알기 위해서 버퍼링된 데이터 내의 시작 지점 및 오프셋을 식별한다. 시스템 카드로부터의 직렬 제어 버스는 또한 프레임 버퍼(174)에 저장된 중첩 데이터의 부분과, 중첩 데이터 출력이 시작되는 픽셀 버스 프레임 데이터 내의 지점을 명시하도록 컴퓨터 중첩 입력 카드를 프로그래밍하는데 사용되며, 이러한 중첩 데이터는 픽셀 버스(114)에 출력된다. 중첩이 시작할 때, 게이트 배열은 반전-중첩 신호를 단언한다. 이러한 신호는 기본 이미지를 발생시키는 입력 카드에게 중첩 카드가 데이터를 픽셀 버스에 기록하고 있음과, 기본 이미지 카드가 기본 이미지를 픽셀 버스에 게이팅하고 있는 레지스터들을 차단해야 함을 경고한다(alert).
본 명세서에서 기술한 모든 중첩 카드에 응용 가능한 대안적인 실시예에서, 버퍼링된 중첩 데이터의 어느 부분이 적절한 시간에 픽셀 버스 상에 기록될 것인지에 관한 지시로서, 시스템 카드로부터 입력 중첩 카드로 전달되는 지시들은 다양한 형태를 취한다. 예를 들면, 중첩된 데이터는 픽셀마다에 기초하여(on a pixel-by-pixel basis), 또는 로컬 제어 게이트 배열에 사전에 프로그래밍된 여러 가지의 알고리즘에 따라서, 픽셀 버스(114) 상의 기본 이미지로 병합될 수 있다.
아날로그 입력 카드(140)에서처럼, 컴퓨터 중첩 입력 카드(160)는 레지스터(176)를 사용하여, HSYNC, VSYNC 및 DE를 판독하거나 이들로부터 기록한다. 게이트 배열은 시스템 카드(110)로부터 픽셀 클록의 슬롯 카피(slot copy)를 수신하거나, 이러한 컴퓨터 중첩 입력 카드가 기본 이미지 카드인 경우에는 클록 재생 블록(172)에 의해 복구된 픽셀 블록을 다른 인터페이스 카드로 재분배하기 위해서 시스템 카드에 구동시킨다. 수신된 픽셀 클록은 픽셀 데이터의 출력을 픽셀 버스에 동기화시키기 위해서 필요하다.
본 발명에서 기술한 허브의 일 실시예에서, 아날로그 중첩 신호를 컴퓨터 중첩 입력 카드 상에서 수신하는데 이용 가능한 하나의 채널이 존재한다. 그러나, 좀더 조밀하게 패킹(packing)된 회로를 사용하거나 더 큰 회로 카드를 사용하거나 또는 이들 모두를 사용하는 다른 실시예는 복수의 채널을 제공한다.
허브 사용자의 필요에 따라서, 본 발명에서 기술한 허브에서 사용될 수 있는 또 다른 입력 카드는, 도 21에서 블록 형태로 도시된 방송 비디오(BVIDEO) 중첩 카 드(180)이다. 이러한 카드는 방송 비디오 데이터를 많은 포맷중 하나로 수신하여서, 내장(on-board) 메모리에서 데이터를 버퍼링하고, 이러한 버퍼링된 비디오 데이터를 픽셀 버스 상에 선택적으로 출력시키는데 사용된다.
도 21과 도 20을 비교하면, BVIDEO 중첩 카드(180)가 많은 점에서 컴퓨터 입력 중첩 카드(160)와 유사함을 알 수 있다. 이들 각각은 예상되는 데이터 전용인 입력 인터페이스를 갖는다. 이들 각각은 수신된 픽셀 데이터를 선택적으로 저장하고, 이러한 데이터의 선택된 부분의 픽셀 버스 상에 기록을 가능케하기 위해 버퍼 메모리를 갖는다. 나아가, 이들 각각은 이러한 기능들을 제어하기 위한 제어 논리를 갖는다.
도 21에서, BVIDEO 중첩 카드(180)는 수신된 비디오 데이터 포맷에 적합한 방송 비디오 디코더(182)를 사용하며, 이러한 포맷은 NTSC, PAL 또는 임의의 다른 비디오 포맷일 수 있다. 제 1 실시예에서, 이러한 디코더는 디지털 형태의 비디오 데이터를 스케일러(scaler)(184)에 제공한다. 이러한 스케일러는 메모리 용량 및 속도 그리고 디스플레이 장치에서 필요한 해상도를 고려하여 사용자에 의해 명시된 정도로 디지털 픽셀 데이터셋을 선택적으로 감소시킨다. 본 실시예의 스케일러의 출력은 메모리(186)에 제공되며, 이 메모리(186)는 도 20에서 컴퓨터 중첩 입력 카드로 설명된 바와 같이 바람직한 실시예에서 또한 "핑 퐁" 메모리이다.
도 21의 BVIDEO 중첩 카드에 대한 대안적인 실시예에서, 스케일러(184)는 버퍼 메모리(186)의 출력에서 사용되어, 더 큰 전체 화상이 더 작은 중첩 윈도우에 맞춰지도록 디스플레이될 데이터 세그먼트의 해상도를 감소시킨다. 따라서, 스케일러(184)에 의해 수행된 스케일링은 중첩된 윈도우에서 원하는 해상도에 의존할 것이다. 따라서, 스케일러는, 스케일러가 메모리(186) 앞 또는 뒤에 존재하는지의 여부에 따라 관련된 제어 게이트 배열(188)에 의해 프로그래밍 가능하다. 본 발명의 또 다른 실시예에서, 어떠한 스케일러도 사용되지 않는다.
많은 점에서, BVIDEO 중첩 카드(180)를 위한 제어 게이트 배열(188)의 기능은 컴퓨터 입력 중첩 카드(160)의 제어 게이트 배열(168)에 의해 처리되는 기능과 동일하다. 제어 게이트 배열(188)은, 중첩 위치 정보 및 디스플레이될 버퍼 세그먼트에 대한 정보를 직렬 제어 라인을 통해서 시스템 카드(110)로부터 수신하며, 픽셀 클록의 슬롯 카피를 시스템 카드(110)로부터 수신하며, HYSNC, VSYNC 및 DE 신호를 시스템 카드가 제어하는 레지스터들(190)을 통해서 시스템 카드로부터 수신하며, 핑 퐁 메모리 스위치의 기능을 제어하며, 및 메모리(186)로부터의 픽셀 데이터를 픽셀 버스(114)에 게이팅하는 레지스터들(192)을 제어해야 한다. 게다가, 제어 게이트 배열(188)은 HSYNC, VSYNC, DE 및 픽셀 클록을 방송 비디오 디코더(182)로부터 수신하여, 시스템 카드(110)에 의해 수행되는 소스 식별을 가능하게 한다. 시스템 카드에 의해 명시될 때, BVIDEO 중첩 카드 내의 게이트 배열은 복구된 HSYNC, VSYNC 및 DE 신호를 레지스터들(191)을 통해서 픽셀 버스(114) 상에 구동시킨다. 이러한 카드(180) 및 컴퓨터 입력 중첩 카드(160) 사이의 차이점, 즉 이러한 기능들은 방송 비디오 디코더 내에 구현되므로, 별도의 동기 분리 블록이나 클록 분리 유닛이 존재하지 않는다는 점을 주의하자. 비디오 디코더(182)는 제어 게이트 배열에 의해서 직렬 제어 버스를 통해서 수신된 비디오 데이터 포맷을 위해서 구성된다.
본 발명에서 기술한 비디오 허브의 바람직한 실시예에서, 단일 회로 기판 상에는 도 21에서 도시된 바와 같은 두 개의 BVIDEO 중첩 회로가 존재한다. 이러한 회로 각각은 도 21에 도시한 요소들을 사용한다. 대안적인 실시예들은, 카드 크기와 회로의 조밀도에 따라서, 회로 카드 당 단일 중첩 회로만을 제공하거나, 카드 당 두 개 이상의 이러한 회로를 제공한다.
본 발명에서 기술한 허브에서 사용된 또 다른 인터페이스 카드는 도 22에서 도시되는 데이터 교환 모듈(200)로 지칭된다. 이러한 모듈은 사용자로 하여금 모든 또는 부분적인 픽셀 버스 데이터를 개인용 컴퓨터 또는 또 다른 허브와 같은 상호 연결된 장치에 제공할 수 있게한다. 로컬 제어 게이트 배열(206)의 제어 하에서 레지스터(204)에 의해 게이팅되는 제 1 메모리 요소(202)는 원하는 픽셀 데이터가 기판을 떠나 송출되기 전에 원하는 픽셀 데이터를 위한 임시 저장장소를 제공한다. 시스템 카드(110), 그리고 특히 CPU(126)는 원하는 픽셀 데이터의 부분을 명시하기 위해서 데이터 교환 모듈(200)의 제어 게이트 배열(206)을 프로그래밍해야 한다.
이렇게 추출된 데이터는 또한 본 발명에서 기술한 바와 같이 또 다른 허브에 입력으로서 제공될 수 있다. 따라서, 추출된 데이터는 로컬 픽셀 버스(114)의 픽셀 데이터에서 볼 수 있는 임의의 또는 모든 중첩 데이터를 포함할 것이다. 입력으로서 픽셀 데이터를 수신하는 후속적인 허브는 또 다른 중첩된 윈도우들이 픽셀 데이터로 병합될 수 있도록 구성될 것이다.
데이터 교환 모듈(200)로부터의 데이터는 또한 만일 적절하게 버퍼링되고 포 맷화된다면 PANELLINKTM 인터페이스 또는 임의의 다른 적절한 인터페이스를 통해서 디스플레이 장치에 입력으로서 사용될 수 있다.
데이터 교환 모듈(200)의 또 다른 특징은 또 다른 허브에서의 대응하는 데이터 교환 모듈과 같은 또 다른 소스로부터 픽셀 데이터를 수신할 수 있다는 것이다. 이렇게 수신된 데이터는 제 2 메모리 요소(208)에서 버퍼링되며, 이 메모리 요소로부터 수신된 픽셀 데이터의 모든 및 선택된 부분은, 시스템 카드(110)에 의해 프로그래밍 되는 제어 게이트 배열(206)의 제어 하에서 그리고 예를 들면 컴퓨터 입력 중첩 카드(160)에서는 앞에서 논의한 바와 같이 반전-중첩 신호 프로토콜을 사용하여 픽셀 버스 상에 출력될 수 있다.
두 메모리 요소(202, 208)와, 데이터 교환 모듈(200)과 통신하는 외부 장치 사이를 중개하는 것은 데이터 처리 요소(210)이며, 이러한 데이터 처리 요소(210)는 데이터를 동기 메모리 요소(202, 208)로부터 외부 장치와 통신하는 비동기 버스로 전송하는데 필요하다. 따라서, 데이터 처리 유닛(210)은 픽셀 데이터를 원하는 출력 포맷으로 재포맷하기 위해서 필요하며, 이러한 유닛의 구현은 인터페이스될 장비에 의해 명시된다. 예를 들면, 데이터 처리 유닛(210)의 출력은 여러 실시예에서 비디오, 디지털 또는 RF일 수 있다.
데이터 교환 모듈(200)과 일 실시예의 상호 연결된 장치 사이의 실제 인터페이스는 LAN/통신(LAN/COMM) 회로(212)이며, 이 회로는 관련된 CPU(214)를 갖는다. 이러한 인터페이스는 각 허브를 라이브(live) 비디오 출력/입력을 위한 100BaseT 데이터 경로에 인터페이스 하거나, "스냅샷(snapshots)", 즉 픽셀 데이터의 이산 프레임 샘플을 송신하거나 수신하기 위한 10BaseT 데이터 경로에 인터페이스 하도록 구성될 수 있다.
로컬 픽셀 버스(114)로부터 수집된 픽셀 데이터는 각 허브를 구성하는데 사용된 LAN에 또한 라우팅(routing)될 수 있다. 원하는 데이터는 시스템 카드 CPU 버스를 통해 송신되며, 이 버스는 허브 백플레인에 걸쳐 확장된다. 시스템 카드로부터, 데이터는 CPU-관련된 LAN 인터페이스(130)를 통해서 제어 LAN으로 라우팅된다.
데이터 교환 모듈(200)을 위한 제어 게이트 배열(206)은 또한 레지스터(216)를 통해서 HSYNC, VSYNC 및 DE를 수신하거나 송신해야 한다. 이미 설명된 다른 게이트 배열처럼, 데이터 교환 모듈(200)의 게이트 배열은, 데이터 교환 모듈(200)이 외부 소스로부터 수신한 데이터가 픽셀 버스(114)에 대한 중첩 입력으로 사용될 때, 반전-중첩 신호를 또한 설정한다. 수신된 데이터 중의 중첩의 한정, 픽셀 버스(114)로 출력하기 위한 중첩 데이터 부분 선택 및 이렇게 선택된 데이터의 출력 타이밍은 또한 직렬 제어 버스를 통해 시스템 카드에 의해 프로그래밍된 게이트 배열(206)의 제어 하에 있다.
예시되지 않은 입력 인터페이스 카드의 또 다른 형태는, 그래픽 이미지 생성을 위한 직렬 명령에 응답하는 인터페이스를 포함한다. 예를 들면, X-윈도우즈와 같은 특정한 운영체계 중첩(operating system overlays)은 이미지 자체보다는 그래픽 명령을 전달한다. 따라서, 이러한 인터페이스는 수신된 직렬 명령에 응답하여 그래픽 데이터를 생성한다. 그런 다음, 이러한 그래픽 데이터는 BVIDEO 중첩 카드 에서 예시된 바와 같은 프레임 버퍼에서 버퍼링된다.
본 발명에서 기술한 허브를 구성하는데 사용될 수 있는 여러 가지의 입력 인터페이스 카드에 관해 논의했으므로, 이제 출력 인터페이스 카드들이 고찰될 것이다. 출력 인터페이스의 제 1 형태가 도 23에 예시되며, 이러한 제 1 형태는 3중 PANELLINKTM 출력 카드(220)로 지칭된다. 픽셀 데이터, HSYNC, VSYNC 및 DE를 포함하는, 픽셀 버스(114)로부터의 데이터는 임시 저장 요소(222)에서 수집되어, 이러한 임시 저장 요소(222)는 실시예에 따라 레지스터나 메모리 버퍼중 하나일 수 있다. 그런 다음, 저장 요소(222)에 저장된 데이터는 세 개의 PANELLINKTM 인터페이스(224a, 224b, 224c)에서 이용 가능하게 된다.
3중 PANELLINKTM 출력 카드(220) 내의 각 PANELLINKTM 인터페이스(224)는 동기 신호, 데이터 인에이블 신호 및 클록 신호와 함께 PANELLINKTM 포맷인 픽셀 버스 데이터를 제공한다. 이러한 출력은 케이블을 통해서 상호 연결된 디스플레이 장치에 제공되며, 이러한 케이블은 제 1 실시예에서 또한 디스플레이 장치에 전원을 제공한다. 이러한 주문형 케이블에 인터페이스 하도록 적응된 커넥터(226)가 제공된다.
3중 PANELLINKTM 출력 카드(220)에 연결된 각 디스플레이 장치는 이 출력 카드(220)와 프레임 버퍼를 관련시켜서, 디스플레이 장치 상에서 디스플레이하기 원하는 픽셀 버스 데이터 부분만을 저장한다. 그런 다음, 프레임 버퍼는 디스플레이 클록과의 동기화를 위해 원하는 데이터를 출력한다. 그리하여, 데이터는 디스플레이에 이용 가능하게 된다. 3중 PANELLINKTM 출력 카드(220)는 각 상호 연결된 디스플레이 장치에 대한 직렬 제어 버스(113) 링크를 또한 제공하여, 외부 제어 시스템에 의해 시스템 카드(110)에 제공된 입력에 따라 디스플레이 장치 프레임 버퍼를 디스플레이될 픽셀 데이터 부분으로 프로그램밍한다. 구현에 따라서, 이러한 데이터는 시작 신호 및 정지 신호나, 정지 지점에 대해 오프셋을 갖는 시작 지점이나, 몇몇 다른 제어 세트의 형태일 수 있으며, 이러한 제어 세트는 픽셀 버스 데이터의 어느 부분이 버퍼링되고 디스플레이될 것인지를 PANELLINKTM 인터페이스를 통해서 프레임 버퍼에서 식별한다.
레지스터(228)는 CPU 버스(112)에 연결된다. 레지스터(228)는 스위치(230)를 제어하는데 사용되며, 이러한 스위치(230)는 직렬 제어 버스(113)와 게이트 배열 직렬 버스(115)의 상호 연결된 디스플레이 장치 프레임 버퍼와의 연결을 가능하게 한다. 허브와 각 디스플레이 장치 사이의 연장거리(run)는 꽤 길 수 있으므로, 직렬 버스를 각 프레임 버퍼에 항상 구동시키려하는 것은 실용적이지 않을 것이다. 나아가, 어드레싱은 각 프레임 버퍼에 제공되지 않으며, 따라서, 특정한 프레임 버퍼가 여러 프레임 버퍼를 위한 제어 신호들 사이를 구별할 방법이 없을 것이다. 따라서, 스위치(230)는 직렬 버스를 적절한 원격 프레임 버퍼에 선택적으로 라우팅하는데 사용된다.
본 발명의 허브의 대안적인 실시예에서, 3중 PANELLINKTM 출력 카드(220)에는, 회로 기판에 이용 가능한 공간과 사용자의 필요에 따라서 하나, 둘 또는 넷이 상의 PANELLINKTM 출력 채널이 제공될 수 있다.
허브를 위한 출력 인터페이스 카드의 또 다른 실시예가 도 24에 예시된다. 이러한 카드는 이중 DFP 출력 카드(240)이며, 본 발명에서 설명된 카드의 출력이 DFP 표준과 호환성을 갖는다는 점을 제외하면, 이러한 DFP 출력 카드(240)는 3중 PANELLINKTM 출력 카드(220)와 여러 가지면에서 유사하며, 이러한 카드는 도 23의 3중 PANELLINKTM 출력 카드(220)와 관련된 디스플레이 장치에서처럼 디스플레이 장치에 위치하는 대신에 내장된 프레임 버퍼 기능(frame buffer function on-board)을 포함한다.
2중의 DFP 출력 카드(240)에서, 픽셀 버스(114)로부터의 픽셀 데이터는 임시 저장 요소(242) 내에서 수신되며, 이러한 임시 저장 요소(242)는 레지스터나 임의의 다른 적절한 메모리 요소일 수 있다. 이러한 저장 요소(242)로부터, 버퍼링된 데이터는 각 프레임 버퍼(244)에 전달되며, 이들 각 프레임 버퍼(244)는 컴퓨터 중첩 입력 카드(160) 또는 BVIDEO 중첩 입력 카드(180)와 연계하여 설명되었던 메모리와 같은 핑 퐁 메모리를 사용한다. 이러한 메모리는 픽셀 데이터의 2중 메모리 뱅크로의 선택적인 기록, 및 저장된 데이터의 판독을 적절한 시점에서 가능하게 하며, 이러한 동작은 모두 CPU 버스(112) 및 직렬 제어 버스(113)를 통해서 시스템 카드 CPU(126)에 의해 프로그래밍된 제어 게이트 배열(248)의 제어 하에 이루어진다. 예시된 실시예에서, 프레임 버퍼(244)는 XGA 프레임 버퍼이며, 이것은 각 프레임 버퍼가 관련된 XGA 비디오 디스플레이 장치를 구동시키는데 충분한 데이터를 전체 픽셀 버스 데이터셋으로부터 버퍼링할 수 있는 용량을 가지고 있음을 의미한다.
각 프레임 버퍼(244)의 출력은 PANELLINKTM 인터페이스(246)에 제공되어서, 적절하게 포맷된 비디오 데이터를 각 디스플레이 장치에 전달한다. 대안적으로, 이러한 2중 DFP 출력 카드(240)의 하나의 채널의 출력은 예를 들면 또 다른 허브의 시스템 카드(110)에 대한 PANELLINKTM 입력이나, 또 다른 허브에 대한 중첩 입력으로 사용될 수 있다. PANELLINKTM 인터페이스(246)의 출력은 표준 PANELLINKTM 케이블 커넥터(250)에 제공된다. 게다가, 이러한 출력 인터페이스 카드(240)는, 비디오 디스플레이 장치가 DDC 호환성인지의 여부에 따라서 사용되는 게이트 배열 직렬 버스(115)의 확장을 제공하며, 이러한 게이트 배열 직렬 버스(115)의 확장은, 부착된 디스플레이 장치의 리프레시 율(refresh rate), 백라이트(backlight) 동작 시간, 전원 상태 및 온도 상태와 같은 기술 규격들을 포함하는 디스플레이 장치로부터의 데이터를 수집하기 위한 것이다.
본 발명에서 기술한 허브의 또 다른 실시예에서, 하나 또는 세 개이상의 비디오 디스플레이 채널이, 회로 카드 공간의 효용성 및 사용자의 요구에 따라서 제공된다.
본 발명의 허브에서 사용 가능한 또 다른 출력 인터페이스 카드는 도 25에 도시된 바와 같이 CRT 출력 카드(260)이다. 이러한 카드는 픽셀 버스 데이터를 레지스터나 메모리 버퍼와 같은 임시 저장소(262)에서 또한 수신한다. 이러한 임시 저장소(262)로부터, 수신된 픽셀 데이터는 메모리(264)에 전달된다. 예시된 바와 같이, 메모리(264)의 일 실시예는 관련 게이트 배열(268)에 응답하여 복수의 핑 퐁 메모리와 스위치를 사용하여, 메모리 대역폭을 증가시킨다. 게이트 배열은 직렬 제어 버스(113)를 통해서 시스템 카드 CPU(126)에 의해 프로그래밍된다.
메모리(264)의 출력은 디지털-아날로그(D/A) 컨버터(266)를 통해 전달되어, 적절한 커넥터(미도시)를 통해서 관련된 CRT 디스플레이 장치에 제공된다. CRT 디스플레이 장치가 DDC와 같은 표준 버스를 통해서 유지 정보 또는 구성 정보를 제공하는 일 실시예에서, 시스템 카드(110)의 게이트 배열(120)로부터의 게이트 배열 직렬 버스(115)는 이러한 정보를 모으기 위해 관련된 디스플레이로 확장된다.
3중 PANELLINKTM 출력 카드(220) 또는 2중 DFP 출력 카드(240)에서처럼, PANELLINKTM 출력을 사용할 때의 하나의 문제점은, PANELLINKTM 케이블 연장거리가 전형적으로 대략 15피트(4.5미터)로 제한된다는 점이므로, 허브에 인터페이스된 디스플레이 장치로부터 허브를 실질적으로 이동시키는 것이 바람직할 수 있다는 점이다. 따라서, 일 실시예는 D/A 컨버터를 사용하여, 원하는 비디오 데이터를 100피트(30미터) 정도의 거리까지 구동시키며, 100피트(30미터) 정도의 거리 이상인 전체 비디오 공간을 포함하게 된다. 나아가, D/A 컨버터의 출력은 더 긴 케이블 연장거리인 경우에 보상 증폭기를 통해서 전달될 수 있다.
또 다른 실시예에서, 이미 기술된 D/A 컨버터 또는 보상 증폭기의 출력은 범용 꼬임선(UTP : Universal Twisted Pair) 커넥터와 같은 표준화된 커넥터에서 제공된다. 이러한 커넥터는 키보드, 마우스 또는 유사한 직렬 인터페이스 장치로부터 외부 제어 시스템으로 다시 전달하는 것 같이 다른 입력 정보를 전달하는데 더 사용될 수 있다. 이러한 연결은 또한 인코더를 통해서 픽셀 데이터 이외에 직렬 버스 트래픽(traffic)을 전달하는데 또한 사용될 수 있다.
유사하게, 케이블 길이의 제한은, 예컨대 UTP 케이블 커넥터를 아날로그 입력 카드(140)의 입력 상에 제공함으로써 허브의 입력측 상에서 보상될 수 있다. 아날로그 입력 카드(140)의 이러한 또 다른 실시예는 UTP 커넥터 이외에 선택 보상 필터(optional compensation filter)를 A/D 전단 회로의 입력에 제공한다. 이러한 UTP 커넥터는 키보드, 마우스 또는 유사한 장치로부터의 인코딩된 직렬 데이터와 같은 다른 통신물(communications) 또는 직렬 버스 트래픽을 디코더를 통해서 수신하는데 이용 가능할 것이다.
몇몇 아날로그 통신 경로가 갖는 문제는 전체 신호 중의 이산 신호 부분을 위해 전도체 쌍을 사용하게 되어, 결국 동기화되지 않은 데이터를 수신기에서 수신하게 된다는 데 있다. 예를 들면, 일 실시예에서, 비동기 버스는 빨간색, 초록색 및 파란색 데이터 경로 각각에 대한 꼬임선 전도체로 구성된다. 이러한 개별 데이터 라인들은 재동기화되어, 동일하지 않은 전도체의 길이로 인해 발생된 지연을 보상해야 한다. 이러한 동작은 전체 데이터중 이산의 동기화되지 않은 부분의 위상을 미세하게 튜닝한 다음, 변형된 아날로그 입력 카드(140)의 A/D 전단으로부터의 데이터를 엄격히 클록킹함으로써 달성될 수 있다.
본 발명에서 기술한 허브에 인터페이스된 디스플레이 장치는 장치의 일부분에 프레임 버퍼를 가질 수 있거나, 각 출력 카드의 일부분에 있는 프레임 버퍼를 통해서 이러한 기능이 제공될 수 있다. 예를 들면, 도 23의 3중 PANELLINKTM 출력 카드(220)에 의해 구동될 디스플레이 장치는 디스플레이 장치 자신의 프레임 버퍼 회로를 갖는다. 이것은, 프레임 버퍼 크기가 각 디스플레이 장치의 실제 디스플레이 성능에 맞춰질 수 있다는 점에서 바람직하다. 도 24의 2중 DFP 출력 카드에서, 출력 인터페이스 카드의 일부분인 프레임 버퍼는 프레임 버퍼에 연결될 디스플레이에 의해 디스플레이될 수 있는 가장 큰 프레임과 같은 크기로 만들어져야 한다. 그러나, 반드시 큰 용량을 갖는 그러한 프레임 버퍼는 잘 사용되지 않을 것이다(may go under-utilized).
로컬 프레임 버퍼를 가지며, 3중 PANELLINKTM 출력 카드(220)의 하나의 채널에 의해 구동되도록 적응된 디스플레이 장치(280){또한 "타일(tile)"로 지칭됨}가 도 26에 예시된다. PANELLINKTM 입력 인터페이스(282)는 관련된 PANELLINKTM 출력 카드(220)로부터 픽셀 데이터를 수신하여, 이 데이터를 도시된 핑 퐁 메모리 장치(284)와 같은 프레임 버퍼에 제공한다. 앞에서 설명된 중첩 입력 카드처럼, 프레임 버퍼(284)는, 확장된 직렬 제어 버스(113)를 통해서 시스템 카드(110)에 대한 링크를 갖는 제어 게이트 배열(286)의 제어 하에 있다. 제어 게이트 배열(286)은 또한 디스플레이 장치(280)의 일부분인 마이크로컨트롤러(288)와 통신하며, 이러한 제어 게이트 배열(286)은 시스템 카드(110)의 게이트 배열(120)로부터 확장된 게이트 배열 직렬 버스(115)와 통신을 하여서, 디스플레이 장치의 전원 상태를 관리하며, 디스플레이 실행 시간 및 온도를 추적하여, 시스템 카드(110)에 보고한다.
특정한 보호 특징(protective features)은 출력 인터페이스 카드중 일부에서 또한 구현될 수 있다. 예를 들면, 3중 PANELLINKTM 출력 카드(220)의 출력은 관련된 디스플레이 장치에 전원을 공급하기 위해 12.0V를 포함한다. 표준 PANELLINKTM 디스플레이 요소는 PANELLINKTM 데이터와 관련된 전원을 기대하지 않으며, 만약 연결된다면 손상될 수 있다. 따라서, 본 발명의 허브의 또 다른 실시예는 시스템 카드(110)의 중앙집중형 제어 하에서 출력 인터페이스 카드에 대한 스위칭 성능을 제공한다.
또 다른 실시예에서, 표준 PANELLINKTM 출력을 수신하고, 디스플레이 장치의 동작에 필요한 전원을 수신하기 위한 어댑터가 제공된다. 이러한 어댑터의 출력은 3중 PANELLINKTM 출력 인터페이스 카드(220)에 연결된 케이블과 같은 단일 케이블을 통해서 디스플레이 장치에 제공되며, 이러한 디스플레이 장치는 디스플레이 데이터 케이블을 통해서 전원 입력을 얻는다.
당업자에 의해 이뤄지는 본 발명의 변형 및 대체는 본 발명의 범주 내에 있는 것으로 간주되며, 이러한 본 발명의 범주는 다음의 청구항에 의한 것을 제외하고는 제한되지 않는다.
상술한 바와 같이, 본 발명은 하나 이상의 비디오 분배 허브를 사용하여 호스트 컴퓨터의 시각으로부터 다중-헤드식 가상 모니터를 제공하는데 이용된다.

Claims (91)

  1. 복수의 비디오 디스플레이 장치와 통신하기 위한 복수의 비디오 출력 포트와;
    비디오 디스플레이 데이터 버스와;
    기본 이미지 데이터(base image data)를 상기 비디오 디스플레이 데이터 버스에 선택적으로 제공하기 위한 기본 이미지 프로세서로서, 상기 기본 이미지 데이터는 상기 출력 포트 중 해당되는 포트에 부착될 수 있는 적어도 하나의 비디오 디스플레이 장치에 의해 1회에 디스플레이될 수 있는 데이터보다 더 많은 데이터를 포함하는, 기본 이미지 프로세서와;
    중첩(overlay) 이미지 데이터를 상기 비디오 디스플레이 데이터 버스 상에서 상기 기본 이미지 데이터 내에 선택적으로 병합하기 위한 중첩 이미지 프로세서와;
    상기 복수의 비디오 출력 포트 중 해당되는 포트 상의 복수의 비디오 출력 신호로서 상기 비디오 디스플레이 데이터 버스로부터 데이터를 선택적으로 수신하기 위한 출력 인터페이스로서, 상기 수신된 데이터는 상기 선택적으로 제공된 중첩 이미지 데이터와 병합된, 상기 선택적으로 제공된 기본 이미지 데이터를 포함하며, 상기 복수의 비디오 출력 신호 각각은 상기 출력 포트 중 해당되는 포트에 부착될 수 있는 적어도 하나의 비디오 디스플레이 장치에 의해 1회에 디스플레이될 수 있는 데이터를 포함하는, 출력 인터페이스를
    포함하는 비디오 분배 허브.
  2. 제 1항에 있어서, 상기 기본 이미지 프로세서는, 제 1 데이터를 수신하고 상기 제 1 데이터의 적어도 일부분을 상기 비디오 데이터 버스에 상기 기본 이미지 데이터로서 선택적으로 제공하기 위한 제 1 입력 인터페이스를 더 포함하는, 비디오 분배 허브.
  3. 제 2항에 있어서, 상기 중첩 이미지 프로세서는, 외부의 제 2 데이터를 수신하고 상기 외부의 제 2 데이터의 적어도 일부분을 상기 비디오 데이터 버스에 상기 중첩 이미지 데이터로서 선택적으로 제공하기 위한 제 2 입력 인터페이스를 더 포함하는, 비디오 분배 허브.
  4. 제 3항에 있어서, 상기 제 1 입력 인터페이스 및 상기 제 2 입력 인터페이스는, 각각 아날로그 RGB, 합성 비디오 및 디지털 데이터로 구성된 그룹으로부터 선택된 하나의 포맷으로 상기 제 1 데이터와 상기 외부의 제 2 데이터를 수신하도록 각각 적응되는, 비디오 분배 허브.
  5. 제 1항에 있어서, 상기 기본 이미지 데이터의 상기 선택적인 제공과 상기 중첩 이미지 데이터의 상기 선택적인 병합을 조정(coordinating)하기 위해서, 상기 기본 이미지 프로세서 및 상기 중첩 이미지 프로세서와 통신하는 제어기를 더 포함하는, 비디오 분배 허브.
  6. 제 5항에 있어서, 상기 기본 이미지 프로세서와 상기 중첩 이미지 프로세서중 하나만이 하나의 데이터 유닛을 상기 비디오 데이터 버스에 한번 제공하는, 비디오 분배 허브.
  7. 제 5항에 있어서, 상기 제어기는, 상기 기본 이미지 프로세서로부터 타이밍 신호(timing signal)를 수신하고 상기 타이밍 신호를 상기 허브 전체에 재분배하기 위한 클록 재분배 유닛을 더 포함하는, 비디오 분배 허브.
  8. 제 7항에 있어서, 상기 클록 재분배 유닛은, 상기 기본 이미지 프로세서로부터의 타이밍 신호가 없을 때 상기 중첩 이미지 데이터로부터 타이밍 신호를 유도하고 상기 허브 전체에 상기 타이밍 신호를 재분배하기 위한 클록 선택 유닛을 더 포함하는, 비디오 분배 허브.
  9. 제 5항에 있어서, 상기 중첩 이미지 프로세서는, 상기 중첩 이미지 프로세서가 상기 중첩 이미지 데이터를 병합하고 있을 때를 상기 기본 이미지 프로세서에 신호로 알리기 위한 신호 발신(signaling) 유닛을 더 포함하는, 비디오 분배 허브.
  10. 제 5항에 있어서, 상기 제어기는, 상기 기본 이미지 프로세서로부터의 기본 이미지 데이터가 없을 때 사전에 정의된 출력 신호를 상기 기본 이미지 데이터로서 생성하기 위한 디폴트(default) 기본 이미지 유닛을 더 포함하는, 비디오 분배 허브.
  11. 제 1항에 있어서, 상기 기본 이미지 프로세서는, 사전에 정의된 출력 신호를 상기 기본 이미지 데이터로서 생성하기 위한 디폴트 기본 이미지 유닛을 더 포함하는, 비디오 분배 허브.
  12. 복수의 비디오 디스플레이 장치와 통신하는 복수의 비디오 출력과;
    비디오 데이터 유닛을 직렬로 전달하기 위한 비디오 데이터 버스와;
    제 1 데이터 신호를 수신하고 상기 제 1 데이터 신호의 적어도 일부분을 하나 이상의 데이터 유닛으로서 상기 비디오 데이터 버스에 선택적으로 제공하기 위한 제 1 입력 인터페이스로서, 상기 제 1 데이터 신호는 상기 비디오 디스플레이 장치 중 적어도 하나에 의해 1회에 디스플레이될 수 있는 데이터보다 더 많은 데이터를 포함하는, 제 1 입력 인터페이스와;
    외부의 제 2 데이터 신호를 수신하고 상기 외부의 제 2 데이터 신호의 적어도 일부분을 하나 이상의 데이터 유닛으로서 상기 비디오 데이터 버스에 선택적으로 제공하기 위한 제 2 입력 인터페이스와;
    상기 제 1 및 제 2 데이터 신호의 상기 일부분을 상기 비디오 데이터 버스로부터 상기 복수의 비디오 출력 포트로 전송하기 위해, 상기 제 1 및 제 2 입력 인터페이스와, 상기 비디오 데이터 버스와, 상기 복수의 비디오 출력과 통신하는 제어기로서, 이를 통해, 각 비디오 출력 포트 상의 데이터가 상기 비디오 디스플레이 장치 중 적어도 하나에 의해 1회에 디스플레이될 수 있게 하는, 제어기를
    포함하는, 비디오 분배 허브.
  13. 제 12항에 있어서, 상기 제 1 데이터 신호는 아날로그 신호인, 비디오 분배 허브.
  14. 제 13항에 있어서, 상기 아날로그 신호는 컴퓨터 그래픽 어댑터에 의해 생성된 RGB 신호인, 비디오 분배 허브.
  15. 제 12항에 있어서, 상기 제 1 데이터 신호는 디지털 신호인, 비디오 분배 허브.
  16. 제 15항에 있어서, 상기 디지털 신호는 상기 제 1 데이터 신호의 적어도 일부분을 선택적으로 제공하도록 상기 제 1 입력 인터페이스에 명령하기 위한 일련의 그래픽 명령을 포함하는, 비디오 분배 허브.
  17. 제 15항에 있어서, 상기 디지털 신호는 또 다른 비디오 분배 허브로부터의 비디오 데이터 버스 트래픽(traffic)으로 구성되는, 비디오 분배 허브.
  18. 제 12항에 있어서, 상기 외부의 제 2 데이터 신호는 아날로그 신호인, 비디오 분배 허브.
  19. 제 18항에 있어서, 상기 아날로그 신호는, 컴퓨터 그래픽 어댑터에 의해 생성된 RGB 신호 및 방송 비디오 신호로 구성된 그룹으로부터 선택되는, 비디오 분배 허브.
  20. 제 12항에 있어서, 상기 외부의 제 2 데이터 신호는 디지털 신호인, 비디오 분배 허브.
  21. 제 20항에 있어서, 상기 디지털 신호는, 또 다른 비디오 분배 허브로부터의 비디오 데이터 버스 트래픽과, 상기 제 2 입력 인터페이스에게 상기 외부의 제 2 데이터 신호의 적어도 일부분을 선택적으로 제공할 것을 명령하기 위한 일련의 그래픽 명령으로 구성된 그룹으로부터 선택되는, 비디오 분배 허브.
  22. 제 12항에 있어서, 상기 제어기는, 상기 외부의 제 2 데이터 신호의 어느 부분이 상기 비디오 데이터 버스에 비디오 중첩으로써 제공되는 지를 상기 제 2 입력 인터페이스에서 한정하기 위한 중첩 제어기를 더 포함하는, 비디오 분배 허브.
  23. 제 22항에 있어서, 상기 제 1 입력 인터페이스는, 상기 외부의 제 2 데이터 신호의 어느 부분이 상기 비디오 데이터 버스에 비디오 중첩으로써 제공되는지를 인식하고 그에 따라 상기 제 1 데이터 신호의 상기 비디오 데이터 신호로의 상기 선택적인 제공을 조정하기 위해서 적응되는, 비디오 분배 허브
  24. 제 12항에 있어서, 상기 제 1 입력 인터페이스는 상기 제 1 데이터 신호의 선택된 부분을 저장하기 위해 기본 이미지 버퍼를 더 포함하며, 상기 제 1 입력 인터페이스는 상기 기본 이미지 버퍼 내의 상기 제 1 데이터 신호의 상기 선택된 부분 중 적어도 일부분을 상기 비디오 데이터 버스에 제공하는, 비디오 분배 허브.
  25. 제 24항에 있어서, 상기 제 1 입력 인터페이스는 상기 제 1 데이터 신호로부터의 클록 및 동기화 신호를 상기 제어기에 제공하도록 적응되며, 상기 제어기는 상기 클록 및 동기화 신호에 따라서 상기 제 1 입력 인터페이스의 상기 기본 이미지 버퍼에서 상기 제 1 데이터 신호를 선택적으로 저장하도록 구성하기 위해 적응되는, 비디오 분배 허브.
  26. 제 12항에 있어서, 상기 제 2 입력 인터페이스는 상기 외부의 제 2 데이터 신호의 선택된 부분을 저장하기 위해 중첩 버퍼를 더 포함하며, 상기 제 2 입력 인터페이스는 상기 중첩 버퍼 내의 상기 외부의 제 2 데이터 신호의 상기 선택된 부분 중 적어도 일부분을 상기 비디오 데이터 버스에 제공하는, 비디오 분배 허브.
  27. 제 26항에 있어서, 상기 제 2 입력 인터페이스에 의해 상기 중첩 버퍼로부터 상기 비디오 데이터 버스에 제공된 상기 데이터 유닛은 상기 외부의 제 2 데이터 신호에서의 연속적인(consecutive) 데이터 유닛이 아닌, 비디오 분배 허브.
  28. 제 12항에 있어서, 상기 비디오 데이터 버스로부터의 데이터의 일부분을 상기 비디오 데이터 버스의 출력에 선택적으로 제공하기 위해서, 상기 비디오 데이터 버스와 통신하는 디스플레이 인터페이스를 더 포함하는, 비디오 분배 허브.
  29. 제 28항에 있어서, 상기 디스플레이 인터페이스에 의해 제공된 상기 데이터 부분은 아날로그 데이터를 포함하는, 비디오 분배 허브.
  30. 제 29항에 있어서, 상기 디스플레이 인터페이스는 CRT 디스플레이와 인터페이스 하도록 적응되는, 비디오 분배 허브.
  31. 제 28항에 있어서, 상기 디스플레이 인터페이스에 의해 제공된 상기 데이터 부분은 디지털 데이터를 포함하는, 비디오 분배 허브.
  32. 제 31항에 있어서, 상기 디스플레이 인터페이스에 의해 제공된 상기 데이터 부분은 동기화 신호, 데이터 인에이블(enable) 신호 및 클록 신호를 더 포함하는, 비디오 분배 허브.
  33. 제 31항에 있어서, 상기 제어기는, 상기 디스플레이 인터페이스와 관련하여 상기 비디오 데이터 버스의 원하는 데이터를 버퍼링(buffering)하기 위해 상기 디스플레이 인터페이스를 프로그래밍 하도록 적응되는, 비디오 분배 허브.
  34. 제 33항에 있어서, 상기 프로그래밍된 디스플레이 인터페이스에 따른 상기 버퍼링은 상기 디스플레이 인터페이스에 상호 연결된 디스플레이 장치에서 발생하는, 비디오 분배 허브.
  35. 제 33항에 있어서, 상기 프로그래밍된 디스플레이 인터페이스에 따른 상기 버퍼링은 상기 디스플레이 인터페이스 내에서 발생하는, 비디오 분배 허브.
  36. 제 28항에 있어서, 상기 디스플레이 인터페이스는 디스플레이 장치에 전원을 제공하기 위해 전력 출력 연결부를 더 포함하는, 비디오 분배 허브.
  37. 복수의 비디오 디스플레이 장치와 통신하기 위한 복수의 비디오 출력과;
    비디오 데이터 유닛을 직렬로 전달하기 위한 비디오 데이터 버스와;
    제 1 데이터 신호를 수신하고 상기 제 1 데이터 신호의 적어도 일부분을 상기 비디오 데이터 버스에 하나 이상의 유닛으로서 선택적으로 제공하기 위한 제 1 입력 인터페이스로서, 상기 제 1 데이터 신호는 상기 비디오 디스플레이 장치 중 적어도 하나에 의해 1회에 디스플레이될 수 있는 데이터보다 더 많은 데이터를 포함하는, 제 1 입력 인터페이스와;
    외부의 제 2 데이터 신호를 수신하고 상기 외부의 제 2 데이터 신호의 적어도 일부분을 상기 비디오 데이터 버스에 하나 이상의 데이터 유닛으로서 선택적으로 제공하기 위한 제 2 입력 인터페이스와;
    상기 제 1 및 제 2 데이터 신호의 상기 일부분을 상기 비디오 데이터 버스에서 상기 복수의 비디오 출력 포트로 전송하기 위해 상기 제 1 및 상기 제 2 입력 인터페이스와, 상기 비디오 데이터 버스와, 상기 복수의 비디오 출력과 통신을 하는 제어기로서, 이를 통해, 각 비디오 출력 포트 상의 데이터가 상기 비디오 디스플레이 장치 중 적어도 하나에 의해 1회에 디스플레이될 수 있는, 제어기와;
    디스플레이 인터페이스로서, 상기 버스 데이터를 수신하며, 상기 버스 데이터의 적어도 일부분을 디스플레이 인터페이스에 연결될 수 있는 디스플레이 장치 상에 디스플레이하는데 선택적으로 이용 가능하게 하기 위해서, 상기 비디오 데이터 버스와 통신을 하는, 디스플레이 인터페이스를
    포함하는, 비디오 분배 허브.
  38. 제 37항에 있어서, 상기 제 2 입력 인터페이스는 상기 외부의 제 2 데이터 신호의 상기 일부분을 복수의 횟수로 상기 비디오 데이터 버스에 선택적으로 제공하여, 결국 상기 버스 데이터에 복수의 중첩 부분을 생성하도록 적응되는, 비디오 분배 허브.
  39. 제 37항에 있어서, 각 외부의 제 2 데이터 신호의 적어도 일부분을 각 중첩 부분으로서 상기 버스 데이터에 선택적으로 각각 제공하는, 적어도 하나의 추가적인 제 2 입력 인터페이스를 더 포함하는, 비디오 분배 허브.
  40. 제 37항에 있어서, 상기 제 1 입력 인터페이스는, 상기 제 1 데이터 신호의 어느 부분이 상기 버스 데이터의 상기 부분으로서 상기 비디오 데이터 버스에 제공되는지를 한정하도록 상기 제어기에 의해 구성되는, 비디오 분배 허브.
  41. 제 37항에 있어서, 상기 제 1 입력 인터페이스는, 상기 제 1 데이터 신호의 어느 부분이 상기 버스 데이터의 상기 부분으로서 상기 비디오 데이터 버스에 제공되는지를 한정하는데 사용하기 위하여 상기 제 1 데이터 신호로부터의 타이밍 및 동기 신호를 상기 제어기에 제공하는, 비디오 분배 허브.
  42. 제 37항에 있어서, 상기 제어기는, 외부 제어기에 의해 상기 제어기의 프로그래밍을 가능하게 하기 위한 제어 버스 인터페이스를 더 포함하는, 비디오 분배 허브.
  43. 제 37항에 있어서, 상기 제 1 입력 인터페이스는 상기 제 1 데이터 신호를 디지털 데이터 신호로서 수신하도록 적응되는, 비디오 분배 허브.
  44. 제 43항에 있어서, 상기 제 1 입력 인터페이스는 그래픽 명령의 형태로 상기 제 1 데이터 신호를 수신하도록 적응되며, 상기 제 1 입력 인터페이스는 상기 그래픽 명령중 하나의 수신에 응답하여 디지털 데이터를 생성할 수 있는, 비디오 분배 허브.
  45. 제 43항에 있어서, 상기 제 1 입력 인터페이스는 비디오 데이터 버스 데이터를 또 다른 허브로부터 상기 제 1 데이터 신호로서 수신하도록 적응되는, 비디오 분배 허브.
  46. 제 43항에 있어서, 상기 제 1 입력 인터페이스는 상기 제 1 데이터 신호를 아날로그 데이터 신호로서 수신하도록 적응되는, 비디오 분배 허브.
  47. 제 46항에 있어서, 상기 제 1 입력 인터페이스는 상기 제 1 데이터 신호를 컴퓨터 그래픽 어댑터의 출력으로서 수신하는, 비디오 분배 허브.
  48. 제 37항에 있어서, 상기 제 2 입력 인터페이스는 상기 외부의 제 2 데이터 신호를 디지털 데이터 신호로서 수신하도록 적응되는, 비디오 분배 허브.
  49. 제 48항에 있어서, 상기 제 2 입력 인터페이스는 그래픽 명령을 수신하도록 적응되며, 상기 제 2 입력 인터페이스는 하나 이상의 상기 그래픽 명령의 수신에 응답하여 디지털 데이터를 생성할 수 있는, 비디오 분배 허브.
  50. 제 48항에 있어서, 상기 제 2 입력 인터페이스는 비디오 데이터 버스 데이터를 또 다른 허브로부터 상기 외부의 제 2 데이터 신호로서 수신하도록 적응되는, 비디오 분배 허브.
  51. 제 37항에 있어서, 상기 제 2 입력 인터페이스는 상기 외부의 제 2 데이터 신호를 아날로그 데이터 신호로서 수신하도록 적응되는, 비디오 분배 허브.
  52. 제 51항에 있어서, 상기 제 2 입력 인터페이스는 상기 외부의 제 2 데이터 신호를 컴퓨터 그래픽 어댑터의 출력으로서 수신하는, 비디오 분배 허브.
  53. 제 51항에 있어서, 상기 제 2 입력 인터페이스는 상기 외부의 제 2 데이터 신호를 방송 비디오 신호로서 수신하는, 비디오 분배 허브.
  54. 제 37항에 있어서, 상기 제 2 입력 인터페이스는, 상기 제 2 입력 인터페이스가 상기 중첩 부분을 상기 비디오 데이터 버스에 선택적으로 제공할 때를 상기 제 1 입력 인터페이스에 신호로 알리도록 적응되는, 비디오 분배 허브.
  55. 제 54항에 있어서, 상기 제 2 입력 인터페이스가 중첩 부분의 상기 비디오 데이터 버스로의 상기 선택적인 제공을 알리는 한편, 상기 제 1 입력 인터페이스는 상기 기본 부분을 상기 비디오 데이터 버스에 제공하는 것을 멈추도록 적응되는, 비디오 분배 허브.
  56. 제 37항에 있어서, 상기 제어기는, 상기 제 1 데이터 신호 특유의 타이밍 및 동기화 신호를 상기 제 1 입력 인터페이스로부터 수신하여, 상기 제 1 데이터 신호를 상기 버스 데이터의 상기 기본 부분으로서 상기 비디오 데이터 버스에 선택적으로 제공하도록 구성하기 위해서 적응되는, 비디오 분배 허브.
  57. 제 37항에 있어서, 상기 제어기는, 상기 외부의 제 2 데이터 신호 특유의 타이밍 및 동기화 신호를 상기 제 2 입력 인터페이스로부터 수신하여, 상기 외부의 제 2 데이터 신호를 상기 버스 데이터의 상기 중첩 부분으로서 상기 비디오 데이터 버스에 선택적으로 제공하도록 구성하기 위해서 적응되는, 비디오 분배 허브.
  58. 제 37항에 있어서, 상기 디스플레이 인터페이스는 실질적으로 상기 버스 데이터 모두를 디지털 출력으로서 제공하도록 적응되는, 비디오 분배 허브.
  59. 제 58항에 있어서, 상기 디지털 출력은 상기 디스플레이 인터페이스와 통신하는 디스플레이 유닛을 통해 수신하는데 적합하며, 상기 디스플레이 유닛은 상기 디지털 출력을 선택적으로 버퍼링하기 위해 버퍼를 포함하는, 비디오 분배 허브.
  60. 제 37항에 있어서, 상기 디스플레이 인터페이스는, 상기 디스플레이 인터페이스와 통신하는 디스플레이 장치에 전원을 제공하기 위한 디스플레이 전원 인터페이스를 더 포함하는, 비디오 분배 허브.
  61. 제 37항에 있어서, 상기 디스플레이 인터페이스는 상기 버스 데이터의 적어도 일부분을 버퍼링하기 위한 버퍼를 더 포함하는, 비디오 분배 허브.
  62. 제 61항에 있어서, 상기 디스플레이 인터페이스는 상기 디스플레이 인터페이스와 통신하는 디스플레이 장치에 상기 버퍼링된 버스 데이터의 적어도 일부분을 제공하도록 적응되는, 비디오 분배 허브.
  63. 제 37항에 있어서, 상기 디스플레이 인터페이스는 상기 디스플레이 인터페이스와 통신하는 디스플레이 장치에 동기화 및 타이밍 신호를 제공하도록 적응되며, 상기 동기화 및 타이밍 신호는 상기 디스플레이 인터페이스에 의해 상기 제어기로부터 수신되는, 비디오 분배 허브.
  64. 제 37항에 있어서, 상기 디스플레이 인터페이스는 실질적으로 상기 버스 데이터 모두를 아날로그 출력으로서 제공하도록 적응되는, 비디오 분배 허브.
  65. 제 64항에 있어서, 상기 디스플레이 인터페이스는 상기 디스플레이 인터페이스와 통신하는 CRT 디스플레이 장치에 의한 수신에 적합한 포맷으로 상기 아날로그 출력을 제공하는, 비디오 분배 허브.
  66. 제 37항에 있어서, 상기 디스플레이 인터페이스는, 상기 디스플레이 인터페이스와 통신하는 각 디스플레이 장치에 상기 데이터 버스를 각각 인터페이스 시킬 수 있는 복수의 인터페이스를 더 포함하는, 비디오 분배 허브.
  67. 제 37항에 있어서, 상기 제 2 입력 인터페이스는, 상기 외부의 제 2 데이터 신호를 상기 제 2 입력 인터페이스와 관련된 메모리에서 선택적으로 버퍼링하도록 적응된 데이터 교환 요소로 구성되는, 비디오 분배 허브.
  68. 제 67항에 있어서, 상기 데이터 교환 요소는 상기 버퍼링된 외부의 제 2 데이터 신호의 적어도 일부분을 상기 버스 데이터의 중첩 부분으로서 제공하도록 적응되는, 비디오 분배 허브.
  69. 제 67항에 있어서, 상기 데이터 교환 요소는 상기 버스 데이터의 적어도 일부분을 선택적으로 버퍼링하며, 상기 버퍼링된 버스 데이터를 출력 신호로서 제공하도록 더 적응되는, 비디오 분배 허브.
  70. 제 69항에 있어서, 상기 데이터 교환 요소는, 상기 외부의 제 2 데이터 신호를 상기 비디오 데이터 버스를 통해 동기화하고 상기 선택적으로 버퍼링된 버스 데이터를 상기 외부의 제 2 데이터 신호를 제공하는 상기 통신 매체를 통해 동기화하기 위한 데이터 처리 요소를 더 포함하는, 비디오 분배 허브.
  71. 제 37항에 있어서, 상기 제어기는 상기 허브를 포함하는 요소들을 식별하며, 상기 요소들 각각에 대한 전원 요구사항(power requirements)을 식별하며 및 상기 요소들 모두를 포함해서 상기 허브에 대한 집합적인 전원 요구사항이 임계치를 초과하는지의 여부를 계산하도록 더 적응되는, 비디오 분배 허브.
  72. 제 71항에 있어서, 전원 유닛을 더 포함하며, 상기 제어기는, 상기 전원 유닛을 식별하고, 상기 전원 유닛의 상기 식별에 기초하여 상기 임계치를 한정하도록 더 적응되는, 비디오 분배 허브.
  73. 제 71항에 있어서, 만약 상기 임계치가 초과된다면, 상기 제어기는 하나 이상의 상기 허브 요소를 선택적으로 활성화 해제하도록 더 적응되는, 비디오 분배 허브.
  74. 제 73항에 있어서, 상기 제어기는, 상기 하나 이상의 허브 요소 각각에 관련된 버퍼를 디스에이블(disable) 시킴으로서 상기 하나 이상의 허브 요소를 선택적으로 활성화 해제시키도록 더 적응되는, 비디오 분배 허브.
  75. 제 2 데이터 스트림의 일부분을 비디오 데이터 버스를 통해 송신된 제 1 데이터 스트림의 일부분에 중첩시킴으로써, 제 3 복합 데이터 스트림을 생성시키기 위해서 비디오 분배 허브를 사용하는 방법에 있어서,
    상기 제 1 데이터 스트림을 데이터 유닛 시퀀스로서 수신하는 단계로서, 상기 데이터 스트림은 단일 비디오 디스플레이 장치 상에서 디스플레이될 수 있는 데이터보다 더 많은 데이터인, 제 1 데이터 스트림 수신 단계와;
    상기 제 1 데이터 스트림을 비디오 데이터 버스 포맷으로 변환하는 단계와;
    상기 비디오 데이터 버스를 통해서 송신되어질 상기 변환된 제 1 데이터 스트림의 상기 일부분을 식별하는 단계와;
    상기 변환된 제 1 데이터 스트림의 상기 일부분을 상기 비디오 데이터 버스를 통해서 송신하는 단계와;
    상기 제 2 데이터 스트림을 데이터 유닛 시퀀스로서 수신하는 단계와;
    상기 제 2 데이터 스트림을 비디오 데이터 버스 포맷으로 변환하는 단계와;
    상기 변환된 제 1 데이터 스트림의 상기 일부분에 중첩되어질 상기 변환된 제 2 데이터 스트림의 상기 일부분을 식별하는 단계와;
    상기 비디오 데이터 버스를 통한 상기 변환된 제 1 데이터 스트림의 상기 일부분에 대한 상기 송신을 중단하는 단계와; 및
    상기 비디오 데이터 버스 상에서 상기 제 3 데이터 스트림을 생성하기 위해 상기 비디오 데이터 버스를 통해 상기 변환된 제 2 데이터 스트림의 상기 일부분을 송신하는 단계로서, 상기 제 3 데이터 스트림은 하나의 비디오 디스플레이 장치에 의해 1회에 디스플레이될 수 있는 데이터를 포함하는, 제 2 데이터 스트림의 상기 일부분을 송신하는 단계를
    포함하는, 비디오 분배 허브 사용 방법.
  76. 제 75항에 있어서, 상기 제 3 데이터 스트림의 일부분을 제 4 데이터 스트림으로서 수신하는 단계와; 및
    상기 제 4 데이터 스트림을 디스플레이 장치에 대한 입력으로서 제공하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  77. 제 76항에 있어서, 상기 제 3 데이터 스트림의 상기 일부분에 대한 상기 수신 단계는, 상기 버퍼링된 제 3 데이터 스트림을 상기 제 4 데이터 스트림으로서 상기 디스플레이 장치에 제공하기 이전에 상기 제 3 데이터 스트림의 상기 일부분을 버퍼링하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  78. 제 76항에 있어서, 상기 제 4 데이터 스트림을 디스플레이 장치에 대한 입력으로서 제공하는 상기 단계는 상기 디스플레이 장치 내에서 상기 제 4 데이터 스트림의 일부분을 버퍼링하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  79. 제 76항에 있어서, 상기 제 4 데이터 스트림 제공 단계는 상기 제 3 데이터 스트림의 상기 수신된 일부분을 상기 제 4 데이터 스트림으로서 아날로그 신호로 변환하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  80. 제 75항에 있어서, 상기 제 1 데이터 스트림 변환 단계는 상기 제 1 데이터 스트림의 아날로그 표현(representation)을 상기 제 1 데이터 스트림의 디지털 표현으로 변환하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  81. 제 75항에 있어서, 상기 제 2 데이터 스트림 변환 단계는 상기 제 2 데이터 스트림의 아날로그 표현을 상기 제 2 데이터 스트림의 디지털 표현으로 변환하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  82. 제 75항에 있어서, 상기 제 1 데이터 스트림 수신 단계와 상기 제 2 데이터 스트림 수신 단계중 어느 한 단계 또는 두 단계 모두는, 복수의 데이터 유닛으로 구성된 디지털 데이터를 생성하기 위해 그래픽 명령 시퀀스를 수신하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  83. 제 75항에 있어서, 송신되는 상기 변환된 제 1 데이터 스트림의 상기 부분을 식별하는 상기 단계 및 송신되는 상기 변환된 제 2 데이터 스트림의 상기 부분을 식별하는 상기 단계는, 각각 상기 변환된 제 1 또는 제 2 데이터 스트림의 어느 부분이 상기 비디오 데이터 버스를 통해서 송신되어질지를 외부 제어기에서 한정하는 단계 및 상기 한정값(definition)을 상기 비디오 분배 허브에 전달하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  84. 제 75항에 있어서, 상기 변환된 제 1 데이터 스트림의 상기 부분을 식별하는 상기 단계 및 상기 변환된 제 2 데이터 스트림의 상기 부분을 식별하는 상기 단계는, 각각 상기 각 데이터 스트림으로부터 비-연속적인 데이터 유닛을 식별하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  85. 제 75항에 있어서, 상기 변환된 제 2 데이터 스트림의 상기 부분을 송신하는 상기 단계는 상기 변환된 제 1 데이터 스트림의 상기 부분을 송신하는 상기 단계를 반복하는 각각의 경우에 대해 여러번(multiple times) 발생하는, 비디오 분배 허브 사용 방법.
  86. 제 75항에 있어서, 상기 제 1 데이터 스트림을 수신하는 상기 단계는 상기 제 1 데이터 스트림을 이러한 스트림과 관련된 동기화 및 타이밍 신호들에 따라서 분류하는 단계와, 이러한 분류에 따라서 상기 변환된 제 1 데이터 스트림의 상기 부분을 식별하는 상기 단계를 수행하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  87. 제 75항에 있어서, 상기 제 2 데이터 스트림을 수신하는 상기 단계는 상기 제 2 데이터 스트림을 이러한 스트림과 관련된 동기화 및 타이밍 신호들에 따라서 분류하는 단계와, 이러한 분류에 따라서 상기 변환된 제 2 데이터 스트림의 상기 부분을 식별하는 상기 단계를 수행하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  88. 제 75항에 있어서, 상기 중단 단계는, 상기 변환된 제 2 데이터 스트림의 상기 부분이 상기 비디오 데이터 버스를 통해서 송신될 때 통지 신호(notification signal)를 단정(asserting)하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  89. 제 88항에 있어서, 상기 중단 단계는 상기 통지 신호의 상기 단정을 인식하는 단계와, 상기 통지 신호가 단정해제(de-asserting)될 때까지 상기 변환된 제 1 데이터 스트림의 상기 부분에 대한 상기 송신을 정지하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  90. 제 75항에 있어서, 상기 제 1 데이터 스트림을 수신하는 상기 단계와;
    상기 제 1 데이터 스트림을 변환하는 상기 단계와;
    상기 변환된 제 1 데이터 스트림의 상기 부분을 식별하는 상기 단계와; 및
    상기 제 1 데이터 스트림의 데이터 포맷에 기초한 상기 변환된 제 1 데이터 스트림의 상기 부분을 송신하는 상기 단계 각각을 수행하기 위해 입력 인터페이스 카드를 선택하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
  91. 제 75항에 있어서, 상기 제 2 데이터 스트림을 수신하는 상기 단계와;
    상기 제 2 데이터 스트림을 변환하는 상기 단계와;
    상기 변환된 제 2 데이터 스트림의 상기 일부분을 식별하는 상기 단계와; 및
    상기 제 2 데이터 스트림의 데이터 포맷에 기초한 상기 변환된 제 2 데이터 스트림의 상기 일부분을 송신하는 상기 단계 각각을 수행하기 위해 입력 인터페이스 카드를 선택하는 단계를 더 포함하는, 비디오 분배 허브 사용 방법.
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