JP2002518710A

JP2002518710A - マルチソース映像配信ハブ

Info

Publication number: JP2002518710A
Application number: JP2000555237A
Authority: JP
Inventors: オドリナ，ビクター; ギルゲン，ロバート，エル．; デスマライス，マーク，エー．
Original assignee: サイベックスコンピュータプロダクツコーポレーション
Priority date: 1998-06-19
Filing date: 1999-06-15
Publication date: 2002-06-25
Also published as: CA2335530C; AU4566999A; EP1092218A1; WO1999066489A1; EP1092218B1; KR100645456B1; ATE451682T1; CN1160689C; KR20010083054A; HK1041964A1; EP1092218A4; US6333750B1; RU2216879C2; HK1041964B; IL140296A0; DE69941782D1; CA2335530A1; CN1315031A

Abstract

(57)【要約】映像グラフィックスシステムは、異なるフォーマットの映像データの複数ソースからの大量の映像データを、複数タイプの映像表示装置に対して、独立して選択的に利用できるようにする。マルチソース映像配信ハブは、システムカード（１１０）、入力カード（入力Ａ、入力Ｂ、入力Ｃ）、出力カード（出力Ａ、出力Ｂ）、ピクセルバスおよびコントロールバスで構成される。該ハブは、映像表示データのソースと映像表示装置間でインターフェースとして機能する。すなわち、ある供給源のデータがベース画像を構成し、他の供給源からのデータが該ベース画像に一体化されるオーバーレイ画像として利用することができる。該ハブは、一つあるいはそれ以上のタイプの映像表示装置および／またはその他のハブに対するインターフェースとして構成される。ベース画像および／または一体化されたオーバーレイ画像の所望の部分が、映像表示装置および／またはその他のハブに対して表示のために供給される。

Description

【発明の詳細な説明】

関連出願の参照本出願は、１９９７年８月１２日に出願された米国特許出願No.08/909,924 の
一部継続出願である。（弁理士事件番号 PIXEL-004XX) 州管掌のリサーチあるいは展開（develooment ）に関するステートメント適用されない。

【０００１】発明の背景現在のフロアにおける取引では、フロアスペースの利用増加によって、取引に
おける生産性を最大限に向上させることが求められている。このことは、フロア
デザイナーが、同一フロアにできるだけ多くの取引者を集め、大量の映像データ
を取引者に供給しなければならないことを意味する。これらのデータは、コンピ
ュータ出力テキストおよびグラフィックデータ、映像フィード、アナログテキス
トフィード等の形態である。必要なデータが増加するとこれらデータ表示装置の
数およびサイズも増加される一方で、取引者間でのコミュニケーションを確立さ
せるために、取引者間での優れた直視性が必要とされる。

【０００２】取引フロアにおけるデータ表示には、従来、ＣＲＴが選択されていた。情報の
必要性が高まると共に、その情報表示に必要なＣＲＴのサイズも拡大している。
現在では、対角線２１インチ（対角線利用可能１９インチ）のＣＲＴ表示装置が
通常利用される最大の表示装置であり、１７インチのＣＲＴ（対角線利用可能１
５インチ）が最も利用されている表示装置である。大量のデータを表示させる場
合、しばしば、多数のモニタが単一のホストコンピュータに接続され、一方で、
ワンセットの使用者相互入力装置（キーボード、マウス、等）および単一のコン
ピュータのみが要求されている。

【０００３】近年では、フラットパネルモニタが、デスクトップ取引市場に参入してきてい
る。主として液晶表示装置（ＬＣＤｓ）において、これらのモニタは、典型的に
は、７０％未満の電力消費、より小さいベゼル（bezel ）、および、たった３イ
ンチから６インチの薄さを可能とする。この比較的小サイズにより、これらの表
示装置は、取引されるデスクをより小さなものにし、また、ＣＲＴにおいては困
難であり、コスト高を招くような態様においても設置可能である。しかしならが
、ＬＣＤモニタは、いまだかなり高価なものである。

【０００４】先に述べたように、デスクトップ取引市場においては、マルチヘッド表示装置
がかなり普及している。典型的には、各々が一つのモニタを駆動する、多数のグ
ラフィックスカードがホストＰＣに挿入される。あるいは、２つあるいは４つの
ヘッドを同時に駆動する特定のマルチヘッドグラフィックスカードが利用される
。これら両方の方法は、かなりの問題点を含んでいる。第１の方法では、一般的
ＰＣで利用可能な限定数のコンピュータバススロット（通常、３ＰＣＩ型のみ）
がグラフィックスカードにより占有されてしまう。限定数のバススロットによっ
て、この方法を使用する単一のＰＣでは、たった３つのヘッドしか接続されない
ことになる。第２の方法では、特定のマルチヘッドグラフィックスカードは相当
高価であり、また、前縁（leading-edge）単一ヘッドカードが有する特徴を欠く
傾向がある。実際、そのようなマルチヘッドカードでは、２つの表示装置を駆動
するため２つのグラフィックスカード上に通常みられる回路を単一カード上に形
成している。

【０００５】いくつかの映像表示端末上に大量の映像データを選択的にまた独立して供給す
る必要性に加えて、様々なフォーマットの複数の映像データ供給源（sources ）
を単一の映像データストリームに融合（merge ）させること、また、その一体化
されたデータストリームを、入力映像データフォーマットについて様々な要件を
有する様々な映像表示装置に、選択的に独立して、利用可能とすることが望まし
い。

【０００６】発明の概要本発明は、一つあるいはそれ以上の映像配信ハブの使用を通じて、ホストコン
ピュータと釣り合うマルチヘッドバーチャルモニタの実現を可能にするものであ
る。各ハブは、ＰＣの標準グラフィックスカードからの映像信号を受信し、フラ
ットパネルあるいは陰極管（ＣＲＴ) 映像表示装置等の複数の映像表示装置を駆
動するのに適した信号を発生する。映像表示装置は、ランドスケープモードにお
いて横向きに配置されるか、ポートレートモードにおいて、また、ランドスケー
プモードとポートレートモードとの組み合わせにおいて、縦向きに配置されても
よい。また、単一ハブが、異なる解像度およびヘッド方向を持つ表示装置を駆動
してもよい。ホストソフトウェアとの組み合わせにより、該ハブは、ある表示装
置を交換して、その新しい表示装置を調節する際に、自動的に再構築されてもよ
い。好適な態様においては、該ハブは、特に、アクティブマトリクスフラットパ
ネルディスプレイ、デュアルスキャンパッシブフラットパネルディスプレイ、あ
るいはこれら表示装置の組み合わせ等、複数のフラットパネルディスプレイの駆
動に用いられてもよい。

【０００７】さらに、好適な態様においては、本発明の映像グラフィックスシステムは、映
像グラフィックスアダプタをパーソナルコンピュータ、ワークステーション、マ
イクロコンピュータ、ミニコンピュータ、メインフレーム等のホストコンピュー
タに接続するためのホストインターフェースを有する映像グラフィックスアダプ
タと、ＲＧＢアナログ映像信号等の映像データ信号を供給する出力部とを含む。
該映像グラフィックスアダプタは、単一の映像表示装置を駆動するのに必要とさ
れるより大きなバッファ容量を有する“オーバーサイズ”表示バッファを含む。
該映像グラフィックスシステムは、さらに、映像配信ハブを有し、該ハブは映像
グラフィックスアダプタからのＲＧＢアナログ映像信号等の映像信号を受信する
ための映像入力インターフェースと、対応する表示装置を駆動するための複数の
出力ポートとを含む。

【０００８】該映像配信ハブは、該映像配信ハブの映像入力インターフェースで、該グラフ
ィックスアダプタからの映像信号を受け、そして、該受信信号がアナログ信号の
場合には、該信号をアナログデジタルコンバータ（ＡＤＣ）に入力し、赤、緑、
青のデータ信号に対応するデジタル信号を発生する。デジタル映像は、映像配信
ハブ内の複数のフレームバッファ論理部にフィード（feed）するバスに入力され
る。映像配信ハブ内の各フレームバッファ論理部分は、各フレームバッファ論理
部分の出力に連結される表示装置を駆動するために使用されるフレームバッファ
を含む。

【０００９】本発明の別の実施例においては、該ハブは、デジタル入力を受け入れて、対応
のフレームバッファにデータを選択的に記憶するように構成される。本発明のさ
らに他の実施例においては、例えば、従来のＣＲＴを駆動するのに適切なアナロ
グ出力が供給される。

【００１０】本発明にて開示された他の態様では、上記映像グラフィックスシステムにおい
て、大量の映像データが独立して、選択的に、複数の映像表示装置に利用可能と
される。この場合、該大量の映像データは、異なるフォーマットの映像データの
複数の供給源から供給される。さらに、該表示装置は、各々異なる入力データフ
ォーマットを必要とする様々なタイプのものがある。

【００１１】マルチソース映像配信素子、すなわち、ハブは、映像表示データの一つあるい
はそれ以上の供給源と、一つあるいはそれ以上の映像表示装置との間のインター
フェースとして機能する。該映像表示データは、様々なフォーマットで供給され
る。ある供給源のデータは、ベース画像として認識することができ、また、他の
供給源のデータは、ベース画像に一体化されたオーバーレイ画像として利用する
ことができる。該ベース画像およびどの一体化オーバーレイ画像でも、該ハブ内
部のピクセルバスに供給される。そうすると、該バスは、一つあるいはそれ以上
の様々なタイプの映像表示装置に対する、および／または、他のハブに対するイ
ンターフェースとして構築される。それから、ベース画像の任意の部分あるいは
全てのベース画像、および／または、一体化されたオーバーレイ画像（もし、存
在すれば）は、映像表示装置上の表示のために供給され、および／または、内部
接続されたハブに対して供給される。

【００１２】該ハブに対する映像データ入力は、デジタルあるいはアナログであってもよい
。デジタル入力は、Digital Flat Panel Initiative によって定義されたＤＦＰ
基準による標準ＰＡＮＥＬＬＩＮＫ^TM電気的インターフェースを介して、当基準
に準拠するものを介して、カスタムＰＡＮＥＬＬＩＮＫ^TMフォーマットを介して
、あるいはＶＥＳＡ標準プラグイン表示フォーマットを介して得ることができる
。さらに、パーソナルコンピュータで通常使用される標準グラフィックスアダプ
タボード出力のデジタル化バージョンとして与えられてもよく、該バージョンは
、様々な同期信号フォーマットの一つと共に、ＲＧＢ、すなわち、赤、緑、青の
アナログ信号として通常与えられる。バッファされたデジタル映像データは、ま
た、例えば他のハブからの入力としても供給される。また、該デジタル入力は、
それ自体はデジタル画像データの供給とは対立して、画像の生成のためのグラフ
ィックスコマンドを供給するシリアルデジタル入力であってもよい。ハブへのア
ナログ入力は、ＲＧＢ、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭあるいは他の放送、すな
わち、ベースバンド複合映像（ＢＶＩＤＥＯ）フォーマットのような様々な映像
入力フォーマットを含んでもよい。該ハブの重要な機能は、特定のアプリケーシ
ョンによって要求される、現在公知のものあるいは将来確認されるものを問わず
、広い範囲のデジタルあるいはアナログ入力に対するインターフェースを供給す
る能力にある。例えば、本開示のハブは、一実施例において、主として入力デー
タの配線供給源とインターフェースするものであるが、他の実施例では、ファイ
バーオプティックデータパスあるいはＲＦデータ供給源とのインターフェースを
提供している。

【００１３】本発明の第１の実施例においては、該ハブは、バックプレーンおよび様々な集
積回路インターフェースボードの複数のスロットを有するシャシー（chassis ）
として構築されている。該バックプレーンは、複数の通信、およびスロットと内
部接続する制御信号パスを支持し、また、ソース電圧を受け、それをインターフ
ェースボードにより必要とされる他の電圧に分割するためのパワーモジュールを
与えるものである。一実施例においては、該パワーモジュールは、（調整された
、あるいは未調整の）直流１２Ｖで外部供給源と通信し、必要に応じてインター
フェースボードに対して３．３Ｖおよび５Ｖルトの直流電圧を供給する。

【００１４】既述のように、必要に応じて、様々な入力インターフェースボードが該ハブシ
ャシーに利用され設置される。そのようなボードの一つは、システムカードと呼
ばれ、パーソナルコンピュータのような外部制御システムと該ハブとの間のイン
ターフェースとして機能する。ＰＲＯＭのようなメモリが様々なインターフェー
スボードと関連して利用され、各カードのタイプやそのハブシャシー内の位置を
特定する。一つの実施例においては、インターフェースカードのタイプを関連情
報とともに特定するための独自コードで予めプログラムされた１キロバイトのＰ
ＲＯＭが、システムカードによってアクセスされる。この情報は、好適な態様に
おいては、Ｉ²ＣＴＭバスあるいは他のなんらかの標準コントロールバスを介し
てアクセスされるものであるが、下記に詳述されるように、インターフェースカ
ードを構築する際に利用される。該システムカードは、また、該外部コントロー
ルシステムからのコントロールデータ入力を可能にするものであり、該外部コン
トロールシステムは、入力データストリームのどの部分がオーバーレイデータと
して使用されるか、該オーバーレイデータのどの部分がベース画像中に表示され
るか、また、ベース画像中のどの部分にオーバーレイデータが融合されるかを特
定するものである。該ハブ全般で利用される映像クロックおよび同期信号は、該
ハブに配置される他のカードを構築するため使用される制御信号と同様に、シス
テムカードによって配信される。

【００１５】該ハブにおいて選択的に使用することができる他の入力カードには、ＰＣグラ
フィックスカードからのＲＧＢ信号等のアナログ映像信号を受け入れ、再フォー
マットされ、バッファされた映像データをベース画像としてピクセルバス上に書
き込むためのアナログカードがある。コンピュータオーバーレイカードは、同様
の機能を有しているが、さらに、オーバーレイデータを決めるときの入力データ
の選択的抽出と、ベース画像中のオーバーレイとしての抽出データの選択的表示
とを可能にする。放送映像すなわちベースバンド複合映像（“ＢＶＩＤＥＯ”）
オーバーレイカードは、受信された放送映像入力ストリームに対して同様の機能
を果たす。シリアルデータ入力カードは、オーバーレイとしてピクセルバス上に
送出されるバッファされた画像を生成するためのグラフィックスコマンドを認識
する。

【００１６】データ交換カードは、該ハブへの入力あるいはそこからの出力として機能する
。該カードは、ピクセルバスへ流れる、あるいは、そこから流れてくるデータを
バッファリングする。このバッファリングは、該データ交換カードがピクセルバ
スを非同期バスにインターフェースさせている場合に扱うデータとともに行われ
る。

【００１７】これら入力カードの各々は、ピクセルクロックおよび該システムカードからの
種々の映像同期信号を受信する制御部分を備えている。また、各入力カードがベ
ース画像の供給源として機能する場合には、各コントロール部分は、再現された
クロック信号および同期信号を、他のインターフェースカードへ配信するための
システムカードへ送信する。

【００１８】各入力オーバーレイカードのコントロール部分は、外部制御システムのコント
ロールのもとに、システムカードによってプログラムされ、もしあれば、各入力
カードのバッファされた映像データのどの部分がピクセルバスに供給されるべき
かを特定する。各コントロール部分がバッファされたデータのピクセルバスへの
出力を指示する際には、該コントロール部分は、すべての他のカードにそれが現
在ピクセルバスに書き込み中であることを示す信号をアサート（for asserting
）する機能を持つ。

【００１９】様々な出力カードが、ピクセルバスからピクセルデータを受け、内部接続され
た映像表示装置に該データを供給するために利用される。例えば、ＰＡＮＥＬＬ
ＩＮＫ^TMインターフェースカードは、ピクセルバスからのピクセルデータをＰＡ
ＮＥＬＬＩＮＫ^TM形式に変換するための少なくとも一つのＰＡＮＥＬＬＩＮＫ^TM インターフェースを含む。このインターフェースカードは、また、内部接続され
た映像表示装置に配置されたフレームバッファにアドレスするためのシリアルバ
ス、および表示データチャネル（ＤＤＣ；Display Data Channel) をサポートす
る表示装置用のシリアルバスを備えている。映像表示装置に対する電力もまた、
このインターフェースカード上に位置するコネクタを通じて供給される。そのよ
うなインターフェースカードからの出力はまた、他のハブへの入力を行うために
利用される。

【００２０】他のＰＡＮＥＬＬＩＮＫ^TMインターフェースカードは、ピクセルバスデータを
受け入れるが、また、工業標準ＰＡＮＥＬＬＩＮＫ^TMフォーマットに変換後、対
応の映像表示装置上に表示すべき所望のピクセルデータ部分を特定するために、
該インターフェースカード上にフレームバッファを提供する。上述のように、こ
のカードは、また、ＤＤＣをサポートする表示装置のためのシリアルバスを提供
する。

【００２１】ＣＲＴインターフェースカードもまた、ピクセルバスデータを受け入れ、それ
をフレームバッファメモリに選択的に記憶し、表示すべきデータを、標準ＣＲＴ
ターミナルを駆動するのに必要とされるようなアナログ信号に変換する。実施例
によっては、モニタが、タイミング情報をＣＲＴインターフェースカードに供給
するためのＤＤＣ追従型の場合には、制御回路はこのインターフェースカードに
設けられてもよい。

【００２２】上記のように、本開示の発明は、完全構築可能な映像配信ハブを供給するもの
である。該ハブは、複数の独立した映像入力供給源の中から受信および選択を行
い、ベース映像画像として該供給源の一つを供給し、残余の映像供給源の一つあ
るいはそれ以上をベース映像画像上のオーバーレイとして融合し、一つあるいは
それ以上の内部接続された映像表示装置上に少なくともベース映像画像の選択的
部分およびオーバーレイを出力する。さらに、該ベース画像は、外部供給源に依
存することなく、ハブ中で生成される。

【００２３】発明の詳細な説明パーソナルコンピュータ（ＰＣ）、ワークステーション、マイコン、ミニコン
、本体等のホストコンピュータを映像ディスプレイに結び付ける、一般的な映像
グラフィックスアダプタは、その典型として、単一で、従来通りのサイズの映像
ディスプレイを駆動するのに必要な容量を越えるバッファ容量を備えた「特大の
」表示バッファを有する。このような特大表示バッファとそこに収容されたデー
タを、表示用映像データの大フィールド１０として、図１Ａ−図１Ｄに示す。

【００２４】前述のとおり、このアダプタバッファフィールド１０の複数の部分１２を同時
に表示することが往々にして望ましい。図１Ａでは、横長の４つの不連続部分１
２ａ−１２ｄをアダプタバッファフィールド１０から取り出し、隣接する各表示
装置上に表示するのが望ましい。図１Ｂでは、縦長の２つの部分１２ｅおよび１
２ｆを同一の映像グラフィックスアダプタバッファフィールド１０より取り出し
、隣接する縦長の各ディスプレイ上に表示するのが望ましい。図１Ｃでは、混合
する縦長および横長部分１２ｇ−１２ｊを同一のアダプタバッファフィールド１
０より取り出した後、横長部分１２ｈ−１２ｉとは間をおいて縦長部分１２ｇお
よび１２ｊを表示するのが望ましい。最後に、図１Ｄでは、２つの横長部分１２
ｋおよび１２ｌを同一のバッファフィールド１０から取り出した後、隣接する各
ディスプレイ上に表示する。後者の場合、各部分は映像情報の重複領域１４を共
有している。

【００２５】上記すべての実施例について、本発明では単一の特大表示バッファにおける複
数の部分を同時に複製できる。これに対して、従来技術においては、各バッファ
部分、特に２箇所の表示される部分が映像情報の共通領域１４を共有している図
１Ｄの状況でのバッファ部分を供給する（sourcing）バッファ領域をそれぞれ備
えた複数の映像グラフィックスアダプタを使用する必要がある。従来技術の典型
的映像グラフィックスアダプタは、複数のディスプレイに映像データを供給する
のに使用されるが、それぞれの画面に表示される画像は同一である。

【００２６】本発明の拡大図を図２に示す。ホストコンピュータ１６は、ＰＣＩバス等のホ
ストコンピュータインターフェースを介して、入力データを映像グラフィックス
アダプタ（ＶＧＡ）１８に供給する。このＶＧＡ１８は、典型的には、ホストコ
ンピュータ１６に実装された回路基板であるが、他の物理的実施の形態や配置も
考えられる。該グラフィックスアダプタ１８は、入力データからテキストデータ
や、グラフィカル映像データを生成し、かつ、このような映像データを、内部映
像表示バッファにおける表示装置に提供するのに用いられる。

【００２７】従来技術においては、映像表示バッファにおけるデジタル映像データはＶＧＡ
１８によって変換され、赤・緑・青（ＲＧＢ）の、従来の表示装置で用いられる
各基本色の成分から成るアナログ信号となる。このアナログ信号は、続いて、映
像データケーブルを介して従来の表示装置への伝達に供される。

【００２８】本発明においては、映像表示バッファにおける映像データは、映像ケーブル２
２を介して映像配信ハブ２０に入力される。後述の通り、プロトコル次第で、水
平同期（ＨＳＹＮＣ）および垂直同期（ＶＳＹＮＣ）が、ハブ２０において局地
的に、アナログＲＧＢ映像データから、および／または、映像データケーブル２
２を通して伝達されるさらに他の同期信号を介して得られる。また、映像ケーブ
ル２２は、ホストコンピュータ１６およびハブ２０間の構成制御を可能にするＤ
ＤＣ（display data channel；表示データチャンネル）バス、ＶＥＳＡ（Video
Electronics Standards Association ；映像エレクトロニクス基準協会）規定バ
スを備える。さらに、他の実施の形態においても、映像ケーブル２２は、ホスト
コンピュータ１６およびハブ２０間の構成制御を可能にするためにＵＳＢ（Univ
ersal Serial Bus；ユニバーサルシリアルバス）接続する。しかし、第一の実施
の形態においては、このＵＳＢ接続は、後日の拡張のためのものであり、フレー
ムバッファ回路との接続に用いられる抵抗パッド（a resistor pad）で終了する
が、これについては後で述べることとする。

【００２９】上記ハブ２０は、アナログ−デジタル（Ａ／Ｄ）フロントエンド２４と複数の
フレームバッファ２６という、２つの主な回路ブロックからなる。このＡ／Ｄ部
２４は、ＲＧＢ各色の色データをデジタルに変換し、このデジタルデータを一時
的に記憶する。対応する表示装置２８またはヘッド毎の色に対してフレームバッ
ファが一つある。各フレームバッファは、ローカルメモリ内のＶＧＡ１８からの
映像データの中から、選択された一部分を記憶することができる複数のデータゲ
ートアレイ（後述する）からなっている。該選択部分はさらに、メモリから読み
出され、フレームバッファ出力インターフェースおよび対応ケーブル３０を介し
て各ヘッド２８に供給される。

【００３０】上記ハブは、囲い型で、その大体の寸法は、幅７インチ、高さ１インチ、奥行
き９インチであるが、その他の実施の形態のハブでは、その他の相対的・絶対的
寸法となる。必要に応じて、除熱材（heat relief ）を設置する。物理的インタ
ーフェースは、映像ケーブル２２上のＲＧＢ映像ストリームを受ける入力ポート
、＋１２Ｖの未調整（または調整）電源（図示しない）と接続するための電源接
続、表示装置ケーブル３０との相互接続を可能にする各フレームバッファ２６へ
の出力ポートを備えている。複数のハブ間の相互通信を可能にする、ＢＮＣコネ
クタやＲＪ４５コネクタ等のＬＡＮポートも実施の一形態に備わっている。シリ
アルポートも備えられており、遠隔ホスト（必ずしも、上記各映像グラフィック
スアダプタを格納したホストと同じでなくてよい）がハブに対して命令や制御デ
ータを与えたり、データを返送することを可能にする。このシリアルリンクは、
例えば、上記ＬＡＮに他のＬＡＮ接続されたハブと通信を開始するよう命じるの
に用いられる。典型的な実施の形態において、このシリアルポートはＲＳ２３２
ポートである。

【００３１】好ましい実施の形態では、Ａ／Ｄ部２４およびフレームバッファ２６のうち２
個は、ハブ２０内の第１の回路カード上に配置される。さらに２個のフレームバ
ッファ２６は、ハブ２０内の別の回路カード上に位置する。さらに、本発明のそ
の他の実施の形態において、ハブ内で最大８個までのフレームバッファがサポー
トされており、全て単一のＡ／Ｄ２４を介して接続されている。このようなハブ
２０の物理的寸法は、もちろん、追加の回路カードに合うよう調整され得る。

【００３２】本発明について、図３に基づき、さらに詳細に述べる。ここでは、大型フレー
ムバッファとしても知られる映像表示バッファ３２が、映像グラフィックスカー
ド１８に対応して示される。ここでも、ＲＧＢ映像データは映像グラフィックス
カード１８からハブ２０、特にＡ／Ｄ部２４へ伝送されているように示されてい
る。以下に、Ａ／Ｄ部についてさらに詳細に述べる。

【００３３】Ａ／Ｄ部２４と複数のフレームバッファ２６の間には内部バス３４がある。図
に示す通り、このパラレルバスは４８ビットの幅を有し、そのうち、上記３色の
各色について１画素につき８ビット、すなわち１画素につき２４ビットであり、
また、１クロックサイクルにつき２画素を伝送するのが望ましい。このバス３４
上を、全てのデジタル化された映像データが流れ、この映像データはＡ／Ｄ部２
４に入力される映像表示大型フレームバッファ３２の全ての内容に対応している
。どこでデータ記憶を開始または停止するかは、フレームバッファ２６内の論理
で決定する。映像データの記憶を開始または停止することにより、各フレームバ
ッファ部２６は各映像ヘッド２８に対し、全映像表示バッファ３２のうち、望む
部分１２のみを提供することができる。

【００３４】図３において、各フレームバッファ２６は、論理部３６とＳＧＲＡＭ（Synchr
onous graphics RAM；同期グラフィックスＲＡＭ）４０から成っているように図
示されている。本質的に、論理３６は、各表示装置２８上で表示されてほしい映
像バッファ部分１２に対応する映像データのみをＳＧＲＡＭ４０に記憶させる役
割を果たす。ＳＧＲＡＭ４０は、各ヘッド２８に対しこのデータをタイムリーに
供給するために、該データを一時記憶しておく。後述のように、各表示装置毎の
各色に対応する論理およびＳＧＲＡＭがある。

【００３５】図４および図１１に基づき、Ａ／Ｄ部２４について詳細に説明する。アナログ
フロントエンド４２は、映像ケーブル２２から入力されたアナログＲＧＢ信号を
交流結合する。結合後、各色毎の映像信号は、明暗の両極間で約０．７Ｖｐｐと
なる。そのため、アナログフロントエンド４２が各色毎の映像信号を増幅するこ
とが必要になり、その結果、次のＡ／Ｄ変換器（ＡＤＣｓ）５０のＳ／Ｎ比（Ｓ
ＮＲ）が向上する。上記の目的のために最適な映像プリアンプには、ナショナル
製ＬＭ１２０５およびＬＭ１２８３などがある。

【００３６】これらの増幅器（１色につき１個）のゲイン制御は、実施の形態によって、固
定式でも可変式でもよい。ゲイン制御を工場で固定しておくのが最も簡単である
。その他変形例としては、ユーザーがゲイン制御調整手段に対し物理的にアクセ
スできるにも係わらず、ゲイン制御は工場で固定しておく、というのがある。

【００３７】また別の実施例では、ゲイン制御は可変で、制御信号を生成するデジタル−ア
ナログ変換器（ＤＡＣ）を有するＡ／Ｄ部２４の制御回路４４によって制御され
る。上記の目的に適切なＤ／Ａは、アナログデバイスＡＤ８４０３ＡＲ１０であ
る。ゲイン制御（または、コントラスト制御とも称す）は、３個全ての増幅器（
すなわち、ＲＧＢ各色の増幅器）について、まとめて調整される。さらに、各色
について、手動の独立バランス調整がある。

【００３８】本発明の実施の形態では、１色につき１個のＡ／Ｄを用いる。もう一つの実施
の形態では、本技術によって可能な圧縮による画素同化（pixel merging ）を用
いる。画素のインタリービング（交互配置，interleaving）については、ここで
も参照する米国特許出願No.08/538,116 「低減周波数映像信号処理を用いた映像
インターフェースシステム」に一般的に述べられている。このようなインタリー
ビングを用いない本発明の第３の実施の形態では、各色毎に２個のＡ／Ｄが、７
５ＭＨｚを超える映像レートに対して用いられる。

【００３９】アナログ入力は交流結合であるため、アナログフロントエンド４２は、また、
各色について、増幅されたアナログ信号に基準レベルを設けるために直流復元を
行う必要がある。クランプ間隔の間に、増幅された入力信号を既知の基準まで押
さえつけるために、バックポーチクランプ（backporch clamp ）を用いるが、こ
れを図１２に示す。その他のクランプあるいは直流復元技術を用いてもよい。

【００４０】好ましい実施の形態において、一原色につき８ビットでデジタル化する。Ａ／
Ｄ５０に最適な装置に、フィリップス製ＴＤＡ８７１４等がある。もう一つの実
施の形態においては、色表現に６ビットが用いられる。この選択は、望みの（必
要な）色の深みによって決定される。

【００４１】１色につき８ビットで表現される映像データは、ピクセルバスバッファ５４の
２つの群にクロック入力される。１画素相当のデータは、偶数ピクセルクロック
周期で一群のバッファ５４へクロック入力される一方、別の一画素相当のデータ
は、奇数ピクセルクロック周期で他の群のバッファ５４へクロック入力される。
上記機能に最適なバッファに、テキサス・インストゥルメンツ社の７４ＬＶＴ５
７４ＳＭ等がある。

【００４２】上記Ａ／Ｄ回路ブロック２４内には、また、三菱製Ｍ５２３４７ＳＰ等の同期
プロセッサ４６がある。そこでは、３つの一般的映像同期プロトコルがある。第
１に、ＨＳＹＮＣおよびＶＳＹＮＣはそれぞれ別々に、１Ｖｐｐ−５Ｖｐｐのデ
ジタル信号として提供される。第２に、合成デジタル同期信号が、ＨＳＹＮＣ信
号ライン上に与えられる。最後に、アナログ合成同期信号が、正の映像に対して
負極性を持つ緑色アナログ信号（"sync on green「緑同期」", or "SOG" ）から
抽出される。このため、同期信号プロセッサ４６に対する入力は、外部入力のＨ
ＳＹＮＣおよびＶＳＹＮＣ、また、緑色アナログ入力信号を含む。この同期プロ
セッサ４６は、これらのプロトコルのうち最適なもの一つを自動的に選択するよ
う構成されている。

【００４３】同期プロセッサの出力には、ＨＳＹＮＣおよびＶＳＹＮＣ信号のタイミングに
それぞれ相関関係を持つＨＳＹＮＣ＋およびＶＳＹＮＣ＋、前述の通り、直流復
元のタイミングでアナログフロントエンド４２に用いられるＣＬＡＭＰ＋、どの
同期タイプ(sync type）が同期プロセッサ４６に入力されるかを示す、ローカル
処理によって使用可能なステータスビット等がある。

【００４４】ＨＳＹＮＣ＋は、位相微調整（ＰＦＴ）回路４８への入力として用いられる。
このＰＦＴ４８は、ＨＳＹＮＣ＋の調整可能な遅れを利用し、一画素寿命内に、
映像信号がＡＤＣ５０によってサンプリングされるところで調整を行う。例えば
、アナログデバイスＡＤ９６９６を用いて、図１４に示すようなＲＣ充電回路の
出力を、Ｈ（ｐｆｔ）＋の生成において制御回路４４によって生じた制御電圧と
比較する。説明した実施の形態において、エンコーダ等の外部調整を、ハブ２０
のシャシーの外側に設置し、制御電圧の手動調整を可能にする。ヘッド２８上の
エンコーダ等、その他のエンコーダが実在する。これらのエンコーダの状態は、
制御回路４４にもリポートバックされる。そのため、本発明は、ハブのように中
央位置においても、あるいはヘッドのように遠隔的であっても、ＰＦＴ調整に対
応できる。

【００４５】Ａ／Ｄ回路ブロック２４内にはまた、位相同期ループ（phase locked loop ；
ＰＬＬ）周波数合成装置である、インテグレイテッド・サーキット・システムズ
社のＩＣＳ１５２２等の完全にプログラム可能なクロック再生成器を含む映像ク
ロック再生成回路５２がある。上記クロック再生成器は、本発明の好ましい実施
の形態において、各クロック出力がサンプリングされたピクセルレートの１／４
で、次回出力から位相が９０°ずれている状態の４クロック出力を生成するため
に、制御回路４４によって連続的にプログラムされており、それら全部でサンプ
リングされたピクセルレートでの一クロックをなす。映像データレートによって
、様々な周波数が使用される。説明のため、ここでは７５ＭＨｚを用いる。

【００４６】上記クロック再生成器／周波数合成装置に加え、クロック再生成回路５２は、
テキサス・インストゥルメンツ製７４ＣＢＴ３１２５クォッド（quad）バススイ
ッチ等のＭＯＳＦＥＴバススイッチからなっている。このＭＯＳＦＥＴバススイ
ッチの目的は、位相が互いに１８０°ずれる２つの７５／２ＭＨｚクロックを、
クロック再生成器／周波数合成装置からの、時間をずらした４つの７５／４ＭＨ
ｚのクロック信号から発生させることである。

【００４７】図１５に、好ましい実施の形態において使用される７４ＣＢＴ３１２５バスス
イッチに設置された４つのスイッチを示す。各スイッチは、対応する反転入力出
力許可を有するＭＯＳＦＥＴスイッチである。クロック再生成器からの第１のク
ロック信号は、第１のスイッチ入力に投入され、第１のクロック信号より位相が
９０°ずれた（遅れている）第２のクロック信号は、第１スイッチの出力許可へ
つながる。第３と第４のクロック信号は、同様に、第２のスイッチへつながる。
それから出力クロックにスイッチの速度によるきれいな立ち上がり角をつけ、周
期７５／２ＭＨｚで、はじめの２スイッチの出力が結束する。

【００４８】同様に、クロック２はスイッチ３の入力につながり、そしてクロック３はスイ
ッチ３の出力許可につながる。クロック４はスイッチ４の入力につながり、クロ
ック１はスイッチ４の出力許可につながる。スイッチ３および４の出力も結束す
る。その結果、はじめの２スイッチからは位相が１８０°ずれているとはいえ、
７５／２ＭＨｚのクロック信号の出力が得られる。

【００４９】バススイッチからの各７５／２ＭＨｚの出力は、それぞれ、映像クロック発振
器５２の一部としての、テキサス・インストゥルメンツ製ＣＤＣ５３６等の各Ｐ
ＬＬクロックドライバへのクロック入力に使用される。これにより、二倍出力で
ある７５ＭＨｚクロック−別称ＡＤＣＬＫあるいは「点クロック」−の発生が可
能となり、この二倍出力はＡＤＣ５０へのクロック入力に用いられる。

【００５０】さらに、上記クロックドライバは、等しい位相を持つ７５／２ＭＨｚのクロッ
ク（「ＰＣＬＫ／２＋」および「ＰＣＬＫ／２−」）を、発生源のクロックに対
して供給する。フレームバッファ論理３６のデータゲートアレイは７５ＭＨｚ位
の速度では働かないので、このようなクロックはＡＤＣ５０からデジタル映像デ
ータをラッチするピクセルバスバッファ５４へのクロック入力に使用される（デ
ータゲートアレイについては後述する）。

【００５１】本発明の第一の実施の形態において、アナログフロントエンド４２のアナログ
プリアンプや、ＡＤＣ５０の速度に見られるような制限があり、サンプリングレ
ートは７５ＭＨｚを超えない。

【００５２】クロック再生成回路５２は、また、外部ＨＳＹＮＣ無しでも、ＬＯＣＨＳＹＮ
ＣあるいはローカルＨＳＹＮＣと称される形でＨＳＹＮＣの再生成を可能にする
。このため、画面上表示チップが、本発明の他の実施の形態において、画面上メ
ニューを生成するために利用される。ＬＯＣＨＳＹＮＣは、制御回路４４がフレ
ームバッファ２６の出力を制御するのに用いられる。

【００５３】上記画面上表示チップ（図示しない）は、Ａ／Ｄ回路ブロック２４において、
特にアナログフロントエンド４２と共に使用される。このチップからのアナログ
出力はＡ／Ｄ５０に混入される。このチップに対するユーザーインターフェース
が一つ備えられる。

【００５４】本発明の実施の一形態において、フレームバッファ２６が映像データを取り込
むタイミングおよび期間に関しての制御は、Ａ／Ｄ回路ブロック２４内、特にゲ
ーティング信号を用いる映像クロック再生成器５２内に属する。しかし、このよ
うな信号は一つのフレームバッファ２６をゲート制御するにすぎないため、この
ような実施の形態は好ましくない。

【００５５】制御回路４４は、垂直期間内にＰＬＬを無効化するためにＶＳＹＮＣ禁止を映
像クロック再生成器５２に与える。そうしなれば、垂直期間中にＰＬＬにより生
成されたスパイクによって、先の（forward ）エラー補正においてエラーが発生
する恐れがある。

【００５６】Ａ／Ｄ回路ブロック２４における制御回路４４の機能については、アナログプ
リアンプのゲイン制御の生成、ＰＦＴ４８に用いる電圧制御の作製、映像クロッ
ク再生成器５２にて使用されるＶＳＹＮＣ禁止やシリアルデータ信号生成など先
に触れた。構造的には、好ましい実施の形態において、制御回路は以下の素子か
ら成る。

【００５７】前述の通り、ＤＡＣは、増幅器のゲイン制御の生成に必要である。制御回路を
構成するその他の素子には、アナログデバイスＡＤ８４０３ＡＲ１０等の連続的
にプログラム可能なデジタルポテンショメータがあるが、これは以下のようなＡ
／Ｄ回路内部制御信号の生成を可能にする。アナログフロントエンド４２の映像
プリアンプを調整するＣＯＮＴＲＡＳＴ、同期信号プロセッサに使用されるＣＬ
ＡＭＰ＿ＷＤＴＨ、および、前述のＰＦＴ制御信号である。

【００５８】しかし、主として、制御回路は、ＸＣ５２０２マイクロプロセッサゲートアレ
イを備えたＣ２５マイクロプロセッサによって構成されている。制御回路４４に
入力される主要信号には、映像クロック再生成器５２からのクロック信号と、同
期プロセッサ４６からのＨＳＹＮＣ＋およびＶＳＹＮＣ＋がある。明らかに、実
装の際には、ここで触れたよりもっと高レベルの相互接続性がある。

【００５９】制御回路４４のプログラミングのために、シリアルＰＲＯＭおよびパラレルＥ
ＥＰＲＯＭが、ゲートアレイおよびマイクロプロセッサに対し、それぞれデータ
を送る。このパラレルＥＥＰＲＯＭを使用することにより、ハブが書き換え可能
（reprogrammability ）となる。また、マイクロプロセッサおよびその対応ゲー
トアレイは、ハブ２０の外部装置と、ハブ２０の一端に設置されるシリアルポー
トを介して通信している。このシリアル通信は、ＴＬ１６Ｃ５５０Ａ等のＵＡＲ
Ｔ（universal asynchronous receiver/transmitte）や、ＭＡＸ２１１Ｅ等のＴ
ＴＬ−ＥＩＡレベル変換機構によって可能となる。

【００６０】制御回路は、ＬＡＮポートを通じて、ＢＮＣやＲＪコネクタなど、上記ハブ２
０の外部装置とも通信している。好適な実施の形態においては、ＳＭＣ９１Ｃ９
４ＬＡＮチップなど、標準のＬＡＮインターフェースが、ＤＰ８３９２エンコー
ダと組み合わされ、使用されている。ＬＡＮインターフェースは、ハブ２０を、
ハブ以外の装置と共用するＬＡＮのアドレス可能なポートとして、または構成す
る一つまたは複数の装置と通信している一つまたは複数のハブの専用のＬＡＮへ
のポートとして、プログラムすることを可能にする。いずれの場合も、ハブ２０
は、インテリジェント装置を通信対象としたときに応答するのみの「ダム（dumb
）」装置である。連続通信は、１０Ｂａｓｅ２であっても１０ＢａｓｅＴであっ
てもよい。

【００６１】最後に、上記のように、ＤＤＣバスは、ハブ２０をホストコンピュータ１６に
よって構成することを可能にする。上記バスは、二つのデータ信号ＳＤＡ（seri
al data ）およびＳＣＬ（serial clock）と、＋５ＶＤＣ、ならびにリターンか
ら成る。従来では、通常、ホストに有効な周辺機器構成情報のリポジトリへの単
方向経路として、ＤＤＣチャネルが使用される。ただし、ここで、Ｃ２５プロセ
ッサは、ハブおよびヘッドの構成に関する情報をＤＤＣメモリから動的に読み出
したり書き込んだりする。ＤＤＣメモリは、制御回路メモリとは別個のものであ
っても、またはその一部であってもよく、ホストによって読み出される。

【００６２】したがって、プログラムされたメモリ装置の内部置き換え、ＬＡＮインターフ
ェースを介しての取り外し可能な構成装置との外部通信、またはホストコンピュ
ータからの入力によって、制御回路は構成、再構成が可能である。かかる構成情
報は、各表示部分が開始されるフレーム内部の点（列および画素）を明示的にあ
るいは暗黙のうちに含んでいる。

【００６３】Ａ／Ｄ回路ブロック２４から、一画素各色８ビットのデジタル映像データが一
クロック周期につき２画素分、つまり全部で４８ビット、同時に供給される。Ａ
／Ｄ回路ブロック２４から供給される他の信号には、次のようなものがある。す
なわち、本実施例を将来的に拡張するためのものであって、従ってフレームバッ
ファ回路付近のドーターボードコネクタでストップされるＵＳＢ信号、同期信号
プロセッサ４６からの水平および垂直同期信号、映像クロック再生成回路５２か
ら発する各種クロック信号、制御回路４４によって水平および垂直同期信号から
生成されるフレーム開始信号、および、同じく制御回路４４によって生成される
シリアル制御データがある。

【００６４】フレームバッファ回路ブロック２６の一つが図５に詳しく示されているが、た
だし、第一の実施の形態においては各ハブにフレームバッファ回路ブロック２６
が多くて４つあり、それぞれが各表示ヘッド２８へデジタル映像データを提供す
ることができる。

【００６５】１色につき２画素分で１６のパラレルビットは、対応するデータゲートアレイ
５６に入力される。データゲートアレイ５６は、映像データがＶＧＡ１８の映像
表示バッファの所定部分１２の一部であった場合、対応の制御ゲートアレイ５８
による制御に基づいて、各ＳＧＲＡＭ４０に上記映像データを保管することを可
能にする。本発明の好適な実施の形態においては、各フレームバッファ論理回路
３６に制御ゲートアレイ５８が一つ備えられているが、別の実施の形態として、
２つのフレームバッファ論理回路３６が一つの制御ゲートアレイ５８を共用して
もよい。

【００６６】上記映像データが対応するヘッド２８上の表示に適していれば、データはそれ
ぞれの単一ポートのＳＧＲＡＭ４０に記憶される。必要に応じて、データはＳＧ
ＲＡＭ４０からデータゲートアレイ５６を通じてＰＡＮＥＬＬＩＮＫ^TM６０へ再
度受け渡される。ＰＡＮＥＬＬＩＮＫ^TM６０は、対応するヘッド２８への出力イ
ンターフェースとして機能する。

【００６７】更に詳しくは、図６が、１色のカラーチャネルのデータゲートアレイ５６およ
び対応するＳＧＲＡＭ４０を示している。３色中１色のデータゲートアレイ５６
への映像データ入力、すなわち２つのパラレル８ビット画素の入力は、データゲ
ートアレイ５６のデマルチプレクサ６３内で、約８０Ｍｐｉｘｅｌｓ／ｓｅｃ（
４０ＭｐｉｘｅｌＰａｉｒｓ／ｓｅｃ）で１６のパラレル信号パスに入力される
。このデマルチプレクサ６３は、入力データを２つの１６ビットレジスタ６４に
配信し、今度は上記２つの１６ビットレジスタが、幅３２ビット、奥行き１６ビ
ットの書き込みＦＩＦＯ（先入れ先出しユニット）へ３２ビットパラレルデータ
を出力する。

【００６８】レジスタ６４へのデータ転送方法は、データがヘッド２８によって制御回路４
４へ（ＤＤＣバックチャネル経由で）、（別のシリアルバス上の）制御ゲートア
レイ５８へのシリアルポートを通じて伝達される、カラーチャネルに対応するヘ
ッド２８のタイプによって異なる。アクティブマトリクスＬＣＤ表示では、ピク
セルごとの８ビットすべてが利用される。図７および図９に示すように、二つの
レジスタ６４の上部側は、クロック周期ゼロのとき、４つの４ビットニブルで埋
められる。この４つの４ビットニブルは、当該色の２つの８ビット画素を表して
いる。クロック周期１のとき、さらに２つの画素が下側の１６ビットレジスタ６
４にロードされる。次のクロック周期、つまりクロック周期２のとき、当該色の
４つの画素を表すデータ３２ビットが書き込みＦＩＦＯ６６にクロック入力され
、上側レジスタ６４には次の２画素が書き込まれる。書き込みＦＩＦＯ６６への
クロック入力の速度は、本発明の第一の実施の形態でアクティブマトリックス表
示を行う場合、２０ＭＨｚである。他の実施の形態では、他のクロック速度を採
用している。

【００６９】対応するヘッド２８が、パッシブマトリックス表示であった場合、図８および
１０に示すように、各８ビット画素の下位４ビットを脱落させ、上位４ビットが
レジスタ６４にクロック入力される。連続したクロック周期で、各画素の上位４
ビットがレジスタ６４の各部分に記憶され、下位４ビットは脱落する。クロック
周期４では、レジスタ６４のデータは、書き込みＦＩＦＯ６６へクロック出力さ
れ、レジスタ６４の各画素の上位４ビットを受け取るプロセスが再び開始される
。パッシブマトリクス表示の場合の書き込みＦＩＦＯ６６へのクロック入力の速
度は、１０ＭＨｚである。

【００７０】書き込みＦＩＦＯ６６の出力は、３２ビットデータパスへ接続される。同じく
当該データパスに接続されるのは、幅３２ビット、奥行き２５６キロバイトの単
一ポートＳＧＲＡＭ４０、および上記書き込みＦＩＦＯ６６と同じサイズの読み
出しＦＩＦＯ６８である。本出願に適したＳＧＲＡＭ４０は、ＩＢＭ０３８３２
９Ｎ０６Ａ−１０であり、これは５０ＭＨｚで作動する。書き込みＦＩＦＯ６６
からの所定の映像バッファ部分１２が、制御ゲートアレイ５８による制御のもと
で、ＳＧＲＡＭ１０に読み込まれる。

【００７１】本発明の第一の実施の形態において、書き込みＦＩＦＯ６６からのデータは、
８クロック周期中にＳＧＲＡＭ４０に書き込まれ、幅３２ビットのバスが２クロ
ック周期中アイドル状態になり、８クロック周期中にＳＧＲＡＭ４０からデータ
が読み出され、読み出しＦＩＦＯ６８に読み込まれ、その後、さらに２クロック
周期中、上記バスがアイドル状態になる。上記所定部分１２のデータは、ホスト
コンピュータ１６の映像グラフィックスアダプタ１８の映像バッファデータのど
の連続部分であってもよく、そのサイズは対応するヘッド２８の特性に応じて制
限される。

【００７２】ＳＧＲＡＭ４０のデータ記憶時期および記憶するデータの量は、制御ゲートア
レイ５８によって指令される。本発明の好適な実施の形態では、まず、ＳＧＲＡ
Ｍ４０でのデータ記憶の開始のために、Ａ／Ｄ回路ブロック２４の制御回路４４
が、フレームバッファ論理ブロック２６の制御ゲートアレイ５８に両者間のシリ
アルデータパスを経由して、フレーム開始通知について、水平および垂直オフセ
ットを供給する。これらオフセットは、デジタル映像データを映像レジスタ６４
へ、続いて書き込みＦＩＦＯ６６へ転送することを可能にするために、制御ゲー
トアレイ５８で実施される映像マイクロシーケンサの制御に使用されるものであ
る。同じく制御ゲートアレイ５８で利用されるメモリコントローラは、書き込み
ＦＩＦＯ６６からＳＥＧＲＡＭ４０へ、ＳＧＲＡＭ４０から読み出しＦＩＦＯ６
８への転送を制御する。最後に、また同じく制御ゲートアレイ５８で利用される
パネルマイクロシーケンサは、読み出しＦＩＦＯ６８からフレームレート変調（
ＦＲＭ）論理７０（後に記載）へのデータ出力を制御する。

【００７３】上記映像マイクロシーケンサ、メモリコントローラ、パネルシーケンサの３つ
の独立した素子を設ける利点は、データ書き込みがデータ読み出しの速度とは違
う速度で行われるということ、つまり、メモリコントローラが、異なっている可
能性のある書き込みおよび読み出し機能速度を効果的に分離する、ということで
ある。

【００７４】上記映像マイクロシーケンサを上記オフセット情報を用いてプログラムするこ
とは、各ヘッドが取り替えられるときやヘッドの表示特性が変るときにオフセッ
ト値を調整することを容易にするため、好ましい。記憶すべきデータの量は、Ｄ
ＤＣバックチャンネルを経由して各ヘッド２８から得られるデータである、表示
サイズ、解像度、および方向（orientation ）に基づいて算出される。フレーム
信号は、インターレース映像アプリケーションに使用され、制御ゲートアレイ５
８がこの信号を偶数番目、奇数番目のフレームを区別するため用いる。

【００７５】別の実施の形態において、ＳＧＲＡＭ４０へのデータ記憶は、制御回路４４の
制御下でのみ行われ、制御回路４４は“ｏｎ”、“ｏｆｆ”信号に相当する信号
を制御ゲートアレイ５８へ供給する。かかる制御の問題点は、制御回路４４と各
制御ゲートアレイ５８との間に別の制御ラインが必要であるということである。

【００７６】更に別の実施の形態においては、制御回路４４は、“ｏｎ”信号を制御ゲート
アレイ５８へ供給し、制御ゲートアレイ５８は“ｏｆｆ”信号を対応するヘッド
２８に関するバックチャンネル情報に基づいて供給する。制御信号が複数あるこ
とが本実施の形態の問題点である。

【００７７】メモリコントローラは、ＦＩＦＯ６６および６８、ならびにＳＧＲＡＭ４０に
流入／流出するデータを追跡する。書き込みＦＩＦＯ６６の空きが半分以上のと
き、書き込みＦＩＦＯ６６からＳＧＲＡＭ４０への書き込みができないようにす
る。読み出しＦＩＦＯ６８の空きが半分以下のとき、ＳＧＲＡＭ４０は読み出し
ＦＩＦＯ６８への書き込みができないようにする。ＦＩＦＯ６６、６８、および
ＳＧＲＡＭ４０を仲介するバスは、クロック周期中アイドル状態になり、そうで
ない場合は、ＳＧＲＡＭ４０へのデータ書き込みまたはデータ読み出しのために
使用される。

【００７８】読み出しＦＩＦＯ６８からフレームレート変調論理回路（ＦＲＭ）７０へデー
タがクロック入力され、フレームレート変調論理回路（ＦＲＭ）７０は、対応す
るヘッド２８がパッシブマトリクスかアクティブマトリクスに応じて３２ビット
幅のデータをフォーマットし、フレームバッファ２６に対応するＰＡＮＥＬＬＩ
ＮＫ^TM６０（ＰＡＮＥＬＬＩＮＫ^TM６０はフレームバッファ２６毎に１つずつ設
けられている）へ８ビット幅のデータを出力する。アクティブマトリクス表示の
場合、ＦＲＭ７０は、入力データのうち４つの８ビット幅の画素を取り出し、バ
ッファし、連続した８ビット幅の画素データとして出力することによって入力デ
ータを並べ替えるアルゴリズムを実行する。ＦＲＭ７０からＰＡＮＥＬＬＩＮＫ ^TM への最大入力速度は、本実施例では最高６５ＭＨｚである。

【００７９】対応ヘッド２８としてのパッシブマトリクスアレイの場合も、ＦＲＭ７０は３
２個のパラレルビットを受け取るアルゴリズムを同じように実行するが、ただし
それは８つの４ビット画素の形式である。上記アルゴリズムは、フレームレート
変調を用いて４ビット画素を１ビット画素に変換する。ここではＦＲＭ７０のル
ックアップテーブル、および、Ａ／Ｄ制御回路４４から制御ゲートアレイ５８へ
、そしてＦＲＭ７０へ送られるフレームナンバーが使用される。このアルゴリズ
ムは、経時における同一画素の色を効果的に平均化し、当該画素の可能値を周囲
の画素の可能値と比較し、最小の視覚を得るために１画素につき１ビットの使用
を可能にさせる。または、どんなＦＲＭ技術でも、適切であれば、使用すること
ができる。

【００８０】別の実施の形態では、ＳＧＲＡＭ４０の速度が上の記載で適用されているもの
より十分大きく、対応するパッシブマトリクス表示用のデータフォーマットは、
上記の８つの４ビット画素のかわりに、ＦＲＭ７０へパラレルに入力される４つ
の８ビット画素であってもよい。

【００８１】パッシブマトリクス表示の場合、フレーム速度はアクティブマトリクス表示の
２倍である。代表的な値としては、アクティブマトリクスの６０Ｈｚに対しパッ
シブマトリクスは１２０Ｈｚのフレーム速度である。パッシブマトリクス表示の
利点の最たるものは、コストである。現在、かかるパッシブ表示のコストは、ア
クティブマトリクス表示の約１／３である。

【００８２】アクティブマトリクス表示は一クロック周期につき２つの画素を順にとるもの
であってもよい。ただし、“デュアルスキャンパッシブ”表示は、表示の上半分
、および下半分でクロック周期ごとに４つの１ビット画素を供給するものである
。フレーム速度はこのように異なっている。

【００８３】ＰＡＮＥＬＬＩＮＫ^TM６０は、１色、１画素につき８ビットを受け取るため、
１画素では全部で２４ビットを受け取る。受け取り速度は、対応するアクティブ
マトリクスパネルヘッド２８で最大６５ＭＨｚの速度であり、これはＦＲＭ７０
の入力クロック速度の４倍である。ＰＡＮＥＬＬＩＮＫ^TM６０は、対応するパッ
シブマトリクス表示用の画素データを約２０ＭＨｚで受け取るが、この速度はＦ
ＲＭ７０への入力速度と同じである。

【００８４】Ｃｈｉｐｓ＆Ｔｅｃｈｎｏｌｏｇｉｅｓ６５１００などのＰＡＮＥＬＬＩＮＫ ^TM ６０は、各ヘッド２８へ供給される入力データをフォーマットする。ＰＡＮＥ
ＬＬＩＮＫ^TM６０は、１色につき一つ、計３つの８ビットデータ列をそれぞれの
ＦＲＭ７０から受け取り、Ａ／Ｄ制御回路４４から制御ゲートアレイ５８を経由
して供給されたＨＳＹＮＣおよびＶＳＹＮＣ信号を利用することにより、各ヘッ
ド２８へのコネクタで、４つの異なるラインを介して出力されるデータをフォー
マットする。

【００８５】上記ＰＡＮＥＬＬＩＮＫ^TMは、４つのツイストペアとしての表示装置ケーブル
３０を介して各ヘッド２８へ出力を供給する。当該ケーブル３０は、制御回路４
０へ、１２Ｖ、接地電位、ＵＳＢバックチャンネル（本実施形態では用いられな
い）、ＤＤＣバックチャンネルをも供給する。ツイストペア４つは、ＲＧＢデー
タおよびデータクロック用である。ツイストペア１つはＤＤＣバックチャンネル
用である。別のツイストペアはＵＳＢ用である。ＵＳＢおよびＤＤＣバックチャ
ンネルは個々のデータおよびクロックパスを供給し、各ヘッド２８に当該ケーブ
ルで伝達される５Ｖ、１２Ｖ、および接地電位を共用する。

【００８６】本出願で開示されているハブ２０の、上記以外の素子としては、ＰＡＮＥＬＬ
ＩＮＫ^TM６０、データゲートアレイ５６などの素子について制御回路４４から受
けとったセットアップ情報を保持するレジスタがある。

【００８７】上記ハブ２０が必要とする電源は、未調整の１２Ｖ直流電流である。これは、
論理供給として使用される５Ｖおよび３．３Ｖを生成するＤＣ／ＤＣ変換器へ供
給される。未調整１２Ｖ直流電流は、図１６に示すように、アナログ電源、およ
び切り替えＤＣ／ＤＣ変換器７２を含む制御回路への入力として使用される。１
２Ｖ直流電流は、バック切り替え調整器ドライブ７４へ供給される。このドライ
ブは、切り替え調整器（例えば、Linear Technology LT1376）として、または調
整器制御装置としてなど、様々な形態を取ることができる。このドライブ７４の
出力は、主に１２Ｖｐｐ矩形波で、インダクタ８０を通じて、通常のバック構成
においてはインダクタ８０の出力側のフィルター容量（または複数の容量）８２
に結合され、アナログ部で使用される５Ｖ直流電流を供給する。

【００８８】調整器ドライブ７４の出力は、また、図１６で一般的に符号８４で示されてい
る補助直流電流供給回路への高電圧入力を供給する電荷ポンプを駆動するために
も使用される。回路８４は、相互誘導ダイオード８６を備え、マイクロパワー低
ドロップアウト調整器（例えば、Linear Technology LT1129）９０に結合されて
いる１つ以上の蓄積容量８８を含み、調整された補助１２Ｖ直流電流出力を効果
的に供給する。システムの要件に応じてその他の電圧も生成される。

【００８９】本発明の別の実施の形態においては、ハブ２０は、デジタル映像出力を受け取
るように構成されている。本発明のデータゲートアレイ５６は、書き込みＦＩＦ
Ｏ６６、ＳＧＲＡＭ４０、読み出しＦＩＦＯ６８、ＦＲＭ７０、およびＰＡＮＥ
ＬＬＩＮＫ^TM６０によって、入力デジタルデータの処理以前にそのフォーマット
を行うよう構成されている。かかるハブ２０は、上記のようなアナログデータ入
力、またはデジタル入力を受け取るように構成されていてもよいし、またはＡ／
Ｄ回路ブロック２４のアナログフロントエンドに対応した回路のコストを幾分か
削るために、デジタルデータのみを受け取るよう構成されていてもよい。デジタ
ルデータを直接受け取る上記ハブ２０の例においては、ピクセルバスバッファ５
４のようなバッファは、データゲートアレイ５６による処理以前にデジタルデー
タを一時的に保持するために使用される。

【００９０】更に別の実施の形態においては、ハブのデジタル出力は、１つ以上の連続した
ハブへのデジタル入力として利用される。ＰＡＮＥＬＬＩＮＫ^TMインターフェー
ス６０は、Ｄ／Ａ変換器と置き換えられてもよい。かかる実施の形態によると、
従来のＣＲＴを駆動することもでき、またアナログ入力を一つ以上の連続したハ
ブへ供給することもできる。加えて、ハブ２０の入出力は光学的なフォーマット
で受け取り／伝達できる。

【００９１】他の実施の形態においては、単独ピクセルバスデータセットへの複数の分離し
た映像入力の融合を可能にし、個々の入力条件をもつ一つ以上の表示装置にその
データセットの個々の部分を選択的に表示することを可能にするハブを提供する
。

【００９２】図１７の映像ハブは、複数の相互通信可能なＩＣカードを示している。各カー
ドについて以下に詳述する。インストールされているハブおよびカードの目的は
、入力インターフェースカードを通じてベース画像データおよび／または１つ以
上のオーバーレイ画像を受け取ることである。ベース画像データが、もしあれば
、映像表示データセットの外枠を限定し、ピクセルバス１１４へ供給され、オー
バーレイ画像データと融合される。一端では、オーバーレイデータは存在せず、
ピクセルバスデータセットは、ベース画像データによって構成されている。他端
では、ベース画像データはオーバーレイデータと完全に置換される。これら端部
間では、オーバーレイデータはベース画像内のオーバーレイデータの窓（ｗｉｎ
ｄｏｗ）として現れる。更に、ベース画像が占める可能性のある領域を代表する
デフォルト映像表示値内でピクセルバスへオーバーレイデータが供給されるよう
に、ベース画像はピクセルバスへは全く供給されない。実施の形態の一つでは、
このデフォルト値は、オーバーレイ画素が融合されない各個所のベース画像領域
の黒画素の表示となる。

【００９３】以下に記載するように、システムカード１１０は、制御の目的で各ハブにイン
ストールされる。それは、ベース画像を使用するためのＰＡＮＥＬＬＩＮＫ^TMフ
ォーマットで入力データを受け取ることもできる。システムカード１つと最大５
つの出力カードとを用いた実施の形態でハブが機能しているが、その他の入力カ
ードを用いてもよい。これに対して、図１７は、システムカード１１０、３つの
入力カード（入力Ａ、入力Ｂ、および入力Ｃと表示）、および２つの出力カード
（出力Ａ、出力Ｂと表示）を使用した構成の一例を示している。以下の記載に示
すように、入力カード、出力カードの各々は、１つ以上のデータ列（data strea
m ）を処理する。システムと入力カード、出力カード間の通信は、様々なピクセ
ルバスおよびコントロールバス、個々の信号パスを経由して行われる。

【００９４】画素データは、１つ以上の出力インターフェースカードによってピクセルバス
１１４から順次抽出を行うためにピクセルバス１１４へ供給される。各出力イン
ターフェースカードは、抽出されたピクセルバスデータ全体を１つ以上の相互接
続された映像表示装置へ送るか、または、一つの相互接続された映像表示装置へ
画素データの一部を送ることができる。全てのピクセルバスデータが対応する映
像表示装置へ送られる状況では、上記装置は表示のための全ピクセルバスデータ
セットの一部を選択的に抽出するフレームバッファを備えている。

【００９５】上記ハブの第一の実施の形態では、図１８に示すように、ハブシャシーには６
つのカードスロットがあり、そのうち１つにはシステムカードが入っている。残
り５つのスロットは、各種映像入力源、各種出力装置にインターフェースするよ
うになっている。その他のハブの実施の形態では、カードスロットの数は増加、
減少してもよい。

【００９６】ハブは、また、ＣＰＵバス１１２、システムカードＣＰＵ１２６からのシリア
ル制御バス１１３、パラレルピクセルバス１１４、ゲートアレイシリアルバス１
１５、および電源変調器（図示せず）を支持するバックプレーンを提供する。

【００９７】ＣＰＵバス１１２は、システムカードＣＰＵ１２６に接続される１６個のデー
タと８本のアドレス線、別のインターフェースカードのゲートアレイをアドレス
する書き込み・読み取り制御ビット、各ハブスロットのスロット別許可線を備え
ている。

【００９８】シリアル制御バス１１３はＣＰＵ１２６からのクロック線およびデータ線から
なり、ハブ全面に設けられた制御レジスタへ書き込み・読み取りを行い、また、
ハブ外部の表示装置に対応して設けられたフレームバッファに対応したレジスタ
へ書き込み・読み取りを行うために使用される。

【００９９】ピクセルバス１１４は、１画素（２４ビット）分の幅、ならびに、ハブスロッ
ト１２４それぞれについての水平同期（ＨＳＹＮＣ）、垂直同期（ＶＳＹＮＣ）
、データイネーブル（ＤＥ）、ピクセルクロック線、さらにオーバーレイ制御線
（逆オーバーレイ）を有する複数のパラレルデータ線からなっている。以下で述
べるように、入力インターフェースカードがオーバーレイ信号をピクセルバスに
書き込んでいる間に、後者の信号が該入力インターフェースカードによってアサ
ート（assert）される。ピクセルバス１１４は、ベース画像信号がないときにシ
ステムカード１１０にベース画像信号を供給する入力インターフェースカードに
よって駆動される共通ピクセルクロック線１２３のサポートもする。

【０１００】第１の実施例において電力供給モジュール（図示しない）は、１２Ｖの入力を
受けて３．３Ｖと５．０Ｖをバックプレーンから出力する。なお、該１２Ｖの入
力電圧は調整したものでも調整していないものでも構わない。上記ＣＰＵ１２６
は、ハブに集まるカードが必要とする電力と、ハブから電力供給を受け、対応す
る表示装置が必要とする電力とを決定することができる。電力が不足していると
き、ＣＰＵ１２６は、ある特定の電子素子を選択的に作動できるようにしたり、
あるいは作動できないようにすることができる。例えば、電力需要が能力を越え
た場合、ＣＰＵ１２６は、ある特定のインターフェースカード中のフレームバッ
ファ（他の電子素子より電力消費量が多い傾向にある素子）をオフにすることが
できる。

【０１０１】個々のハブには、図１８に例示したシステムカード１１０が含まれている。Ｐ
ＡＮＥＬＬＩＮＫ^TM形式のデジタル映像データが、標準ＰＡＮＥＬＬＩＮＫ^TMイ
ンターフェースユニット１１６を通じてシステムカード１１０にベース画像とし
て供給される。このインターフェース１１６の出力は、画素データ（ＤＡＴＡ）
、ＨＳＹＮＣ（Ｈ）、ＶＳＹＮＣ（Ｖ）、およびデータイネーブル指標（ＤＥ）
であり、これら全てがゲートアレイ１２０の制御の下でレジスタ１１８内でバッ
ファされている。ＰＡＮＥＬＬＩＮＫ^TMインターフェース１１６は、ＰＡＮＥＬ
ＬＩＮＫ^TM映像信号の入力を受けると、入力信号からピクセルクロックを取り出
して、これをクロック配信論理１２２を通じてハブ全体に供給する。システムカ
ード１１０のＰＡＮＥＬＬＩＮＫ^TM入力をベース画像として使用するのであれば
、オーバーレイデータがないときには、ベース画像データがハブ内の他の入力イ
ンターフェースカードの内の一つからに常時ピクセルバスに出力される。また、
システムカード上のゲートアレイ１２０を制御する論理によって、レジスタ１１
８がＰＡＮＥＬＬＩＮＫ^TMインターフェース１１６と通信できるようになる。し
かしながら、以下で詳述する残りの入力インターフェースカードの少なくとも一
つがオーバーレイデータを上記バスに書き込むのであれば、システムカードゲー
トアレイ１２０、ＣＰＵ１２６、および対応する回路網（全体で図１８に示す制
御ブロック１１０に相当する）とで、ピクセルバス１１４に適当な画素データの
ブロックを出力する指令と、この出力を一フレーム中でいつ開始するかの指示を
出力する命令とを記録した、上記以外のインターフェースカードを事前に構築済
である。したがって、ゲートアレイ１２０は、オーバーレイカードによる逆オー
バーレイ信号の開始に応答して、システムカードピクセルバスレジスタ１１８を
作動できないようにし、一方で、オーバーレイデータが別の入力カードによって
ピクセルバス１１４に書き込まれる。

【０１０２】システムカード１１０が、ＰＡＮＥＬＬＩＮＫ^TMインターフェース１１６を通
じて映像入力を受信していない、あるいは、受信してはいるがその映像入力がベ
ース画像として使用されないのであれば、クロック配信論理はハブ内に設けられ
た上記他の入力カードのどれか一つからクロック１２３の入力を受ける。いずれ
の場合であっても、ゲートアレイ１２０が切り替え制御をする下で、クロック再
生成論理１２２がピクセルクロック信号を、システムカード１１０のゲートアレ
イ１２０へ直接、また、ハブ内に設けられた残りのインターフェースカードそれ
ぞれに離散的クロック線１２４を通じて供給する。

【０１０３】入力データのいずれもベース画像として指定されていなければ、つまり、オー
バーレイデータだけがピクセルバス１１４に供給されるのであれば、システムカ
ードゲートアレイ１２０が（対応するメモリ１２８に記録されているソフトを実
行して）他の入力カードのいずれか一つからオーバーレイ入力信号の一つを選択
し、そこからピクセルクロックと同期信号とを得る。この目的のためにどれを選
択して使用するかは、ピクセルクロック速度、カードスロットの位置などに基づ
いて決定される。

【０１０４】システムカード１１０の一実施例では、システムカード制御ブロック１１１の
ゲートアレイ１２０に対応して設けられているローカルエリアネットワーク（Ｌ
ＡＮ）用インターフェース１３０が、シリアル制御線入力のためのインターフェ
ース、例えば１０ＢａｓｅＴインターフェースを形成する。この入力を使って、
ハブのインターフェースカードを構築する際にゲートアレイ１２０とＣＰＵ１２
６が使うメモリ１２８をプログラムする。例えば、オーバーレイウィンドウをハ
ブの中で定義するのはこのパスを通じて行う。インターフェースに接続したコン
ピュータは、ウィンドウを画面上のある座標で表示するということをハブに伝達
する。これを受けてハブは適当な入力オーバーレイカードを構築して、コンピュ
ータが設定した該ウィンドウが表示される適当なタイミングで画素データをピク
セルバスに書き込み始める。

【０１０５】メモリ１２８自身は、高速フラッシュメモリとＲＡＭスクラッチパッドエリア
との組み合わせからなっていることが好ましい。フラッシュメモリからなる部分
は、ハブ構築と供給源の持つ特徴に関する情報とを表すパラメーターの記録に使
用される。また、非揮発性のコードスペースがＣＰＵ１２６に設けられる。

【０１０６】システムカード制御ブロック１１１は、これも同じく制御ブロック１１１にシ
リアルポートインターフェースを提供する目的で、汎用非同期送受信器（ＵＡＲ
Ｔ：Universal Asynchronous Receiver/Transmitter ）１３２をさらに含んでい
る。別の実施例では、該ＵＡＲＴ１３２は、必要があれば拡張器を使用してさら
に多くのポートを提供できるＵＳＢ（Universal Serial Bus）インターフェース
で置き換えられている。いずれのシリアルインターフェースでも、先に詳述した
ように、ＬＡＮインターフェースを使って同じタイプのオーバーレイ制御ができ
る。

【０１０７】制御ブロック１１１が実行する機能の一つに、映像信号の供給源を識別する目
的で行う、入力インターフェースカードが映像入力から受信したＨＳＹＮＣとＶ
ＳＹＮＣとの解析がある。これらの信号は、ピクセルバス１１４と通信している
受信器１３４を通じてゲートアレイ１２０に供給される。

【０１０８】例えば、上述のように、異なる映像供給源が共通の映像同期プロトコルを三つ
使用する。こういった供給源を識別する情報は、その供給源がどの程度の大きさ
のフレームを供給できるかを決定するのに役に立つ。この供給源情報は、システ
ムカードゲートアレイ１２０が新しいベース画像カードをプログラムするときに
も使用される。

【０１０９】ここで、入力インターフェースカードの変形例を挙げる。図１９にはアナログ
入力カード１４０が示してある。標準ビデオコネクタ１４２が、アナログ映像デ
ータ（例えば標準的なパーソナルコンピュータのグラフィックスアダプタカード
からのＲＧＢ出力など）の供給源にハブを接続するインターフェースとして設け
られている。コネクタ１４２が出力したデータは、アナログバッファ１４４がバ
ッファした後、例えば、上記映像配信ハブのＡ／Ｄ回路ブロック２４に描かれた
ようなＡ／Ｄ変換器１４６を通る。システムカード１１０については、局所的制
御の下にあるレジスタ１４８を使用して、デジタル化した映像データのピクセル
バスへの供給をゲート（gate）する。このアナログ入力カードがベース画像カー
ドであって、このベース画像が重ね書きされないのであれば、該データはピクセ
ルバス１１４に送られる。

【０１１０】ビデオコネクタ１４２は、入力データ形式を識別してＨＳＹＮＣとＶＳＹＮＣ
とをアナログ入力信号から切り離す目的で、同期分離ブロック１５０にも出力す
る。これらの同期信号は、レジスタ１４８を経由してピクセルバス１１４へ供給
されるが、システムカード１１０が供給源を識別できるように、該同期信号の供
給がゲートされている。

【０１１１】また、アナログ入力信号をハブでベース画像、または基準タイミングのデフォ
ルト供給源として使用している場合に、受信したデータからピクセルクロックを
抽出する目的で、ビデオコネクタの出力がクロック再生成ユニット１５２に送ら
れている。局所的に再現されたピクセルクロックがハブインターフェースカード
の他の部分に供給されるかどうかは、スイッチ１５４が制御する。また、このス
イッチ１５４は、局所的制御論理１５６が制御する。

【０１１２】図示した実施例では、この局所制御論理１５６は、プログラム可能なアレイ論
理（ＰＡＬ；Programmable Array Logic）ユニット内に設けられていて、該ユニ
ットは、ＣＰＵバス１１２によって制御される少なくとも一つのレジスタインタ
ーフェースを含んでいる。他の実施例では、この目的のために専用のレジスタを
使っている。制御論理１５６は、ＣＰＵバス１１２を通じてシステムカード１１
０とＣＰＵ１２６によってプログラムされていて、（ｉ）ピクセルバスへの画素
データ出力を可能にすること、（ｉｉ）局所的に復元されたＨＳＹＮＣ、ＶＳＹ
ＮＣ、およびＤＥをピクセルバスに出力すること、および、（ｉｉｉ）局所的に
復元されたピクセルクロックをシステムカードクロック再生成ユニット１２２に
転送すること、に関連して単純な制御機能を果たす。

【０１１３】ハブ内に設置された別の入力インターフェースカードは、コンピュータオーバ
ーレイ入力カード１６０であり、図２０に示してある。このカードは、図１９の
アナログ入力カード１４０に色々な面で類似している。高次元のレベルでは、両
者ともにアナログ入力信号へのインターフェースとしてビデオコネクタ１４２あ
るいは１６２を使っている。どちらも、受信した映像データをバッファ素子１４
４あるいは１６４でバッファする。また、どちらも、受信したアナログデータを
Ａ／Ｄ変換器１４６あるいは１６６を通じて送出する。ただし、上記コンピュー
タオーバーレイ入力カード１６０は、制御ゲートアレイ１６８およびそれに対応
した同期分離ブロック１７０、さらに、クロック再生成ユニット１７２も使って
いる。この構成は、局所制御論理１５６およびマクロ的に見てそれに対応するア
ナログ入力カード１４０の素子に類似しているが、実際には受信したアナログ映
像データを対象にもっと複雑な制御をする。この高レベル制御は、以下で詳細す
るように、受信したアナログ映像データの少なくとも一部をピクセルバスにオー
バーレイとして出力するのを制御するのに必要である。

【０１１４】アナログ入力カード１４０とコンピュータオーバーレイ入力カード１６０との
もう一つの違いは、デジタルに変換したデータをピクセルバス１１４への送信に
先立って記憶しておくメモリにある。第１の実施例において、コンピュータオー
バーレイ入力カード１６０内のメモリは、“ピンポン”メモリ１７４の形で設け
られたフレームバッファであって、図２０で、メモリ０とメモリ１として区別し
ている二つのメモリバンクからなる。メモリ１７４の入出力データは、「スイッ
チ」と書かれた中央のデータスイッチを通る。アクセス時間を短くするために、
メモリ１７４に書き込まれる画素データは、いずれかのメモリバンクに書き込ま
れる一方で、メモリ１７４から読み出される画素データは、もう一方のメモリバ
ンクから読み出される。該スイッチがフレームの送受信時にメモリバンクを切り
替える。

【０１１５】第１の実施例では、コンピュータオーバーレイ入力カード用の制御論理は、マ
イクロシーケンサとして働く制御ゲートアレイ１６８を使用している。このよう
にしてこのメモリスイッチはゲートアレイに制御され、また、同期分離ブロック
１７０およびクロック再生成ユニット１７２もゲートアレイに制御される。この
同期分離ブロック１７０およびクロック再生成ユニット１７２の出力は、メモリ
バンクへの書き込みのタイミングを計るのに使用される。同期、ＤＥ、およびピ
クセルクロックを再現する目的で、制御ゲートアレイ１６８は、同期分離ブロッ
ク１７０とクロック再生成ユニット１７２に対して、受信したデータがどんな形
式のなのかを知らせる。次に、このデータは、ライン数とフレーム時間を含めて
、システムカードがソフトウェア源を認識する際に使用される。

【０１１６】受信したアナログ映像データは、選択的にメモリ１７４のメモリバンクでバッ
ファされて、レジスタ１７５がピクセルバス１１４への送出をゲート制御する。
どちらの動作も制御ゲートアレイ１６８が制御している。ゲートアレイ１６８は
、開始点と、オーバーレイデータが始まるときに、バッファされているデータ内
でのオフセットとを識別できるように、シリアル制御バスを通じてシステムカー
ド１１０によってプログラムされている。システムカードからのシリアル制御バ
スも、フレームバッファ１７４に記憶されたオーバーレイデータのうち、ピクセ
ルバス１１４に出力する部分を識別できるように、また、オーバーレイデータの
出力を始める、ピクセルバスフレーム内の点を識別できるように、コンピュータ
オーバーレイ入力カードをプログラムしている。オーバーレイが始まると、ゲー
トアレイは逆オーバーレイ信号を送出する。この信号は、オーバーレイカードが
ピクセルバスにデータを書き込んでいること、ベース画像カードはベース画像の
ピクセルバスへの送出をゲートしているレジスタを閉じなければならないことを
、ベース画像を生成する入力カードに対して警告する。

【０１１７】また別の実施例では、ここで開示するオーバーレイカード全てに応用可能であ
るが、バッファされたオーバーレイデータのどの部分を適当なタイミングでピク
セルバスに書き込めばいいのかということについて、システムカードが入力オー
バーレイカードへ出す指令は様々な形をとることができる。例えば、オーバーレ
イデータをピクセルバス１１４でベース画像と融合させるのは、画素毎に行うこ
ともできるし、あるいは、局所制御ゲートアレイに事前にプログラムしておいた
種々のアルゴリズムにもとづいて行うこともできる。

【０１１８】アナログ入力カード１４０については、コンピュータオーバーレイ入力カード
１６０が、ＨＳＹＮＣ、ＶＳＹＮＣ、およびＤＥを読み込むあるいは書き出すこ
とを目的に、レジスタ１７６を使用する。ゲートアレイは、システムカード１１
０からピクセルクロックのスロットコピーを受けるか、あるいは、このコンピュ
ータオーバーレイ入力カードがベース画像カードである場合には、クロック再生
成ブロック１７２によって復元されたピクセルクロックを、他のインターフェー
スカードに配信するためにシステムカードに送る。受信したピクセルクロックは
、画素データのピクセルバスへの出力を同期させるのに必要である。

【０１１９】ここで開示するハブの一実施例では、アナログオーバーレイ信号をコンピュー
タオーバーレイ入力カードで受信するのに使用可能なチャンネルは一つである。
しかし、他の実施例では、実装密度が高かったり、大きな回路カードを使用した
り、あるいはこの両方の理由で、複数のチャンネルを設けてある。

【０１２０】ここで開示するハブ内で、ハブのユーザーの要求によっては使用可能な入力カ
ードの一例をあげると、図２１にブロック図で示す放送映像（ＢＶＩＤＥＯ、Br
oadcast Video ）オーバーレイカード１８０がある。このカードは放送映像デー
タを多種ある形式のいずれかで受信し、カードに搭載したメモリでデータをバッ
ファして、バッファした映像データをピクセルバスに選択的に出力するのに使用
される。

【０１２１】図２１と図２０とを比較すると、ＢＶＩＤＥＯオーバーレイカード１８０が、
コンピュータ入力オーバーレイカード１６０に多くの点で類似していることが分
かる。いずれも、扱うデータに限定した入力インターフェースを有している。ま
た、いずれも、バッファメモリを持っていて、受信した画素データを選択的に記
憶し、また、そのデータの選択した部分をピクセルバスに対して書き込みができ
るようにしている。さらに、いずれも、こういった機能を制御する制御論理を有
している。

【０１２２】図２１について言及すると、ＢＶＩＤＥＯオーバーレイカード１８０は、受信
した映像データの形式に適した放送映像デコーダ１８２を使用する。該形式はＮ
ＴＳＣ、ＰＡＬ、あるいは他のいかなる映像形式でも構わない。第１の実施例で
は、このデコーダが、拡大縮小器１８４にデジタル映像データを提供する。この
拡大縮小器は、メモリ容量、速度、ならびに必要な表示装置の解像度を鑑みて、
ユーザーの設定した程度にまでデジタル画素データセットを選択的に縮小する。
本実施例における拡大縮小器からの出力は、メモリ１８６に供給される。図２０
のコンピュータオーバーレイ入力カードについて説明したように、このメモリ１
８６も”ピンポン”メモリであることが好ましい。

【０１２３】図２１のＢＶＩＤＥＯオーバーレイカードのまた別の実施例では、拡大縮小器
１８４が、バッファメモリ１８６の出力につないで使用されている。これは、全
画面を占める大きな画像が比較的小さなオーバーレイウィンドウに収まるように
、表示する部分のデータの解像度を下げるためである。こうすることで、拡大縮
小器１８４が実行する拡大縮小は、オーバーレイウィンドウで必要な解像度にし
たがって実行される。したがって、該拡大縮小器がメモリ１８６の前段にあろう
が後段にあろうが、拡大縮小器は対応する制御ゲートアレイ１８８でプログラム
可能である。本発明のさらに別の実施例では、拡大縮小器を全く使わない。

【０１２４】ＢＶＩＤＥＯオーバーレイカード１８０用の制御ゲートアレイ１８８の機能と
、コンピュータ入力オーバーレイカード１６０の制御ゲートアレイ１６８が負う
機能とは、ほとんどの点で一致する。制御ゲートアレイ１８８が負っている役割
は、シリアル制御線を通じてシステムカード１１０からオーバーレイ位置情報と
バッファ部分表示情報とを受信すること、システムカード１１０からピクセルク
ロックのスロットコピーを受信すること、システムカードから、該カードが制御
するレジスタ１９０を通じてＨＳＹＮＣ、ＶＳＹＮＣ、ＤＥ信号を受信すること
、ピンポンメモリスイッチの機能を制御すること、さらに、画素データのメモリ
１８６からピクセルバス１１４への出力をゲートするレジスタ１９２を制御する
ことである。また、制御ゲートアレイ１８８は、ＨＳＹＮＣ、ＶＳＹＮＣ、ＤＥ
とピクセルクロックとを放送映像デコーダ１８２から受信して、システムカード
１１０が行う映像供給源の識別を可能にする。システムカードによって設定がさ
れた場合には、ＢＶＩＤＥＯオーバーレイカード内のゲートアレイが、復元され
たＨＳＹＮＣ、ＶＳＹＮＣ、およびＤＥ信号をレジスタ１９１を通じてピクセル
バス１１４に送り出す。このカード１８０とコンピュータ入力オーバーレイカー
ド１６０との間の際立った違いに注意されたい。つまり、離散的な同期分離ブロ
ックあるいはクロック分離ユニットは全くないのである。これは、こういった機
能が放送映像デコーダ内で実行されるからである。映像デコーダ１８２は、シリ
アル制御バスを通じて、制御ゲートアレイが受信する映像データの形式にあわせ
て構成されている。

【０１２５】ここで開示しているハブの好適な実施例中では、図２１に示したようなＢＶＩ
ＤＥＯオーバーレイ回路が回路カード１つの上に２つある。この回路はいずれも
図２１に示す素子を含んでいる。別の実施例中では、カードの大きさと回路の密
度によって、オーバーレイ回路を回路カード１つについて１つだけ、あるいは、
カード１枚について３枚以上設けている。

【０１２６】ここで開示しているハブで使用する別のインターフェースは、図２２ではデー
タ交換モジュール２００として示している。このモジュールを使えば、ユーザー
は、ピクセルバスデータの全てあるいは一部を、パソコンや別のハブなどの相互
接続した機器に送ることができる。第１メモリ素子２０２は、局所制御ゲートア
レイ２０６の制御下にあるレジスタ２０４によってゲートされ、所望の画素デー
タを基板から外部に出力する前に一時的に記憶する。このシステムカード１１０
、特にＣＰＵ１２６は、データ交換モジュール２００の制御ゲートアレイ２０６
を、画素データの所望の部分を設定できるようにプログラムする役割を負ってい
る。

【０１２７】このように抽出されたデータは、ここで開示された別のハブへの入力とするこ
ともできる。従い、抽出データは、ローカルピクセルバス１１４の画素データ内
の全てのオーバーレイデータを含むものである。このような画素データが入力さ
れた後続のハブは、オーバーレイされたウィンドウを画素データに融合させるこ
とができるように構成され得る。

【０１２８】データ交換モジュール２００から出力されたデータは、適切にバッファおよび
フォーマットされていれば、ＰＡＮＥＬＬＩＮＫ^TMインターフェイス、または、
その他の好適なインターフェイスを介して、表示装置への入力としても使用する
ことができる。

【０１２９】データ交換モジュール２００のさらなる特徴は、他のハブの、対応するデータ
交換モジュールなどの他の供給源からの画素データが入力可能なことである。こ
のような入力データは、第２メモリ素子２０８によりバッファされ、入力画素デ
ータの全て、もしくは選択された一部が、例えば、コンピュータ入力オーバーレ
イカード１６０に対して、システムーカード１１０によりプログラムされた制御
ゲートアレイ２０６の制御下、および上記の逆オーバーレイ信号プロトコルを使
用することによって、第２メモリ素子２０８から、ピクセルバスに出力可能とな
っている。

【０１３０】２つのメモリ素子２０２および２０８と、データ交換モジュール２００と通信
状態にある外部装置との間には、同期メモリ部２０２および２０８から、外部装
置と通信状態にある非同期バスへとデータを送信するために必要なデータ操作部
２１０が設けられている。従い、データ操作部２１０は、画素データを所望の出
力フォーマットに再フォーマットするために必須のものであり、その実施は、イ
ンターフェイスされる装備により特定される。例えば、データ操作部２１０の出
力は、様々な実施の形態において映像、デジタル、およびＲＦであってもよい。

【０１３１】一実施形態では、データ交換モジュール２００と、それに接続された装置との
間の実際のインターフェイスは、対応するＣＰＵ２１４を備えたＬＡＮ／通信（
ＬＡＮ／ＣＯＭＭ）回路２１２である。このインターフェイスは、それぞれのハ
ブを、ライブ映像出力／入力用の１００ＢａｓｅＴデータパス、または「スナッ
プショット」（ｓｎａｐｓｈｏｔｓ）を送受信するための１０ＢａｓｅＴデータ
パス、もしくは、画素データの離散的フレームサンプルとインターフェイスする
ために構成され得る。

【０１３２】ローカルピクセルバス１１４から収集した画素データは、それぞれのハブを構
成するために使用されるＬＡＮに送出することもできる。所望のデータは、シス
テムカードＣＰＵバスを介して送信され、ハブのバックプレーンを越えて広げら
れる。その後、データは、システムカードから、ＣＰＵに対応するＬＡＮインタ
ーフェイス１３０を介して、制御ＬＡＮに送出される。

【０１３３】データ交換モジュール２００の制御ゲートアレイ２０６は、ＨＳＹＮＣ、ＶＳ
ＹＮＣ、およびＤＥの、レジスタ２１６を介する送受信にも寄与するものである
。他の上述したゲートアレイと同様に、データ交換モジュール２００のゲートア
レイも、外部供給源から入力されたデータが、ピクセルバス１１４へのオーバー
レイ入力として使用されている場合、逆オーバーレイ信号を設定するものである
。入力データからのオーバーレイの設定、オーバーレイデータのピクセルバス１
１４へ出力される部分の選択、および該選択データの出力タイミングも、複数の
シリアル制御バスを介してシステムカードによりプログラムされた、ゲートアレ
イ２０６の制御下にある。

【０１３４】図示しないが、入力インターフェイスカードの別の形態は、図形画像の生成の
ためのシリアルコマンドに係るインターフェイスを含んでいる。例えば、Ｘウィ
ンドウなどの、特定のオペレーティングシステムオーバーレイは、画像自身では
なく、図形指令（graphics commands ）を通信するものである。従い、このイン
ターフェイスは、入力されたシリアルコマンドに応じて、図形データを生成する
ものである。このような図形データは、その後、ＢＶＩＤＥＯオーバーレイカー
ドについて説明したようなフレームバッファによりバッファされる。

【０１３５】以上に、本発明に開示されるハブを構成するために使用可能な、様々な入力イ
ンターフェイスカードを説明したが、以下に、出力インターフェイスカードを説
明する。図２３は、出力インターフェイスの第１の形態を示すものであり、トリ
プル出力ＰＡＮＥＬＬＩＮＫ^TM出力カード２２０と称する。画素データ、ＨＳＹ
ＮＣ、ＶＳＹＮＣ、およびＤＥを含むピクセルバス１１４からのデータは、実施
の形態に応じてレジスタまたはメモリバッファであってもよい一時記憶部２２２
にて収集される。記憶部２２２に記憶されるデータは、３つのＰＡＮＥＬＬＩＮ
Ｋ^TMインターフェイス２２４ａ、２２４ｂ、および２２４ｃで利用可能となる。

【０１３６】３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０の、各ＰＡＮＥＬＬＩＮＫ^TMイ
ンターフェイス２２４は、同期信号、データイネーブル信号、およびクロック信
号と共に、ＰＡＮＥＬＬＩＮＫ^TMのフォーマットでピクセルバスデータを供給す
るものである。この出力は、接続された表示装置に、ケーブルを介して付与され
、第１の形態では、該ケーブルは、表示装置に電力を供給するものでもある。そ
のようなカスタムケーブルとのインターフェイスに使用されるコネクタ２２６が
設けられている。

【０１３７】３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０に接続された各表示装置は、表
示装置上での表示が所望されるピクセルバスデータの一部のみを記憶するために
、フレームバッファと関連付けられている。そして、フレームバッファは、表示
クロックと同期して、所望のデータを出力する。これにより、データが表示に使
用可能となる。また、３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０は、表示装
置フレームバッファをプログラムするために、外部制御装置によりシステムカー
ド１１０に供給される入力に従って、表示される画素データの一部を供給する、
接続された各表示装置とリンクされたシリアル制御バス１１３に供給する。実施
によっては、このデータは、開始および停止信号のフォーマット、または停止位
置に対しオフセットされた開始位置のフォーマット、または、ピクセルバスデー
タのどの部分がＰＡＮＥＬＬＩＮＫ^TMインターフェイスを介してバッファおよび
表示されるかを、フレームバッファに対して識別する、他の制御系の集合であっ
てもよい。

【０１３８】レジスタ２２８は、ＣＰＵバス１１２に連結されている。レジスタ２２８は、
シリアル制御バス１１３およびゲートアレイシリアルバス１１５と、接続された
表示装置フレームバッファとの連結を可能にするスイッチ２３０を制御するため
に使用される。ハブと、各表示装置との距離はかなり長い場合があるため、シリ
アルバスを、各フレームバッファに対し、常時駆動することは実用的ではない。
さらに、アドレスは各フレームバッファに対し行われないため、あるフレームバ
ッファが、様々なフレームバッファに対する制御信号を見分けることは不可能で
ある。このため、スイッチ２３０は、シリアルバスを、適切な遠隔フレームバッ
ファに選択的にルート（routing ）するために使用される。

【０１３９】本ハブの他の実施の形態では、３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０
は、回路カード上の利用可能領域および利用者の必要に応じて、１または２つ、
もしくは４つ以上のＰＡＮＥＬＬＩＮＫ^TM出力チャンネルを備えていてもよい。

【０１４０】図２４は、ハブに使用される出力インターフェイスカードのさらなる実施の形
態を示すものである。このカードは、デュアルＤＦＰ出力カード２４０であり、
その出力がＤＦＰ標準に対応すると共に、図２３に示す３つのＰＡＮＥＬＬＩＮ
Ｋ^TM出力カード２２０に対応する表示装置のように、フレームバッファが表示装
置に配置されているものとは異なり、オンボードでフレームバッファ機能を有し
ている以外は、３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０と、ある意味で類
似している。

【０１４１】デュアルＤＦＰ出力カード２４０では、ピクセルバス１１４からの画素データ
は、レジスタ、または、その他の好適な記憶部からなる一時記憶部２４２に入力
される。その後、バッファデータは、コンピュータオーバーレイ入力カード１６
０やＢＶＩＤＥＯオーバーレイ入力カード１８０について説明したような、ピン
ポンメモリを使用する各フレームバッファ２４４に送られる。このメモリは、画
素データのデュアルメモリバンクへの選択的な書き込み、および、記憶データの
適切なタイミングでの読み出しを可能にするものであり、これらは全て、ＣＰＵ
バス１１２およびシリアル制御バス１１３を介して、システムカードＣＰＵ１２
６によってプログラムされた制御ゲートアレイ２４８の制御下で行われる。図示
する実施の形態では、フレームバッファ２４４は、ＸＧＡフレームバッファであ
り、このことは、各バッファは、対応するＸＧＡ映像表示装置を駆動するために
十分なデータを、全てのピクセルバスデータセットからバッファするための容量
を有していることを意味している。

【０１４２】各フレームバッファ２４４の出力は、適切にフォーマットされた映像データを
各表示装置に送信するために、ＰＡＮＥＬＬＩＮＫ^TMインターフェイス２４６に
供給される。また、このようなデュアルＤＦＰ出力カード２４０の一つのチャン
ネルからの出力は、例えば、別のハブのシステムカード１１０へのＰＡＮＥＬＬ
ＩＮＫ^TM入力、または、別のハブのオーバーレイ入力として使用することができ
る。ＰＡＮＥＬＬＩＮＫ^TMインターフェイス２４６の出力は、標準ＰＡＮＥＬＬ
ＩＮＫ^TMケーブルコネクタ２５０に供給される。また、出力インターフェイスカ
ード２４０は、ゲートアレイシリアルバス１１５を伸長するものであり、ゲート
アレイシリアルバス１１５は、映像表示装置がＤＤＣに対応しているか否かに応
じて、取り付けられた表示装置のリフレッシュレート、バックライト動作時間、
電力条件、および温度条件などの技術的スペックを含む、表示装置からのデータ
を収集するために使用される。

【０１４３】本ハブのさらに別の実施の形態では、回路カードの利用可能領域や、利用者の
必要に応じて、１つ、または３つ以上の映像表示チャンネルが設けられている。

【０１４４】本発明のハブが使用可能な、さらなる出力インターフェイスカードとしては、
図２５に示されるＣＲＴ出力カード２６０が挙げられる。このカードも、ピクセ
ルバスデータが、レジスタやメモリバッファなどの一時記憶部２６２に入力され
るものである。その後、入力された画素データは、メモリ２６４に送信される。
上述したように、メモリ２６４の一実施形態では、メモリのバンド幅を向上させ
るために、複数のピンポンメモリ、および、対応するゲートアレイ２６８に対す
るスイッチを使用するものである。ゲートアレイは、シリアル制御バス１１３を
介して、システムカードＣＰＵ１２６によりプログラムされている。

【０１４５】メモリ２６４の出力は、Ｄ／Ａ変換器２６６を通過し、図示しない適切なコネ
クタを介して、対応するＣＲＴ表示装置に供給される。ＣＲＴ表示装置が、ＤＤ
Ｃなどの標準バスを介してメンテネンスおよびコンフィギュレーション情報を供
給する一実施形態では、システムカード１１０のゲートアレイ１２０からのゲー
トアレイシリアルバス１１５は、そのような情報を収集するために、対応する表
示に伸長される。

【０１４６】ＰＡＮＥＬＬＩＮＫ^TM出力を使用することの問題点の一つは、３つのＰＡＮＥ
ＬＬＩＮＫ^TM出力カード２２０や、デュアルＤＦＰ出力カード２４０と同様に、
ＰＡＮＥＬＬＩＮＫ^TMケーブルの長さが、通常、約１５フィートに制限されるこ
とであるが、インターフェイスされた表示装置から、実質的に別離されたハブを
備えることが望ましい場合もある。従い、一実施形態では、所望の映像データを
、１００フィートのオーダーの距離まで供給すると共に、該距離の総映像スペー
スを含むＤ／Ａ変換器を使用している。また、ケーブルがさらに長い場合は、補
償増幅器を介して、Ｄ／Ａ変換器の出力を通過させることができる。

【０１４７】さらに別の実施の形態では、上述したようなＤ／Ａ変換器の出力、または、補
償増幅器の出力は、ＵｎｉｖｅｒｓａｌＴｗｉｓｔｅｄＰａｉｒ（ＵＴＰ
）コネクタなどの、標準化されたコネクタに供給される。このようなコネクタは
、さらに、キーボード、マウス、または、類似のシリアルインターフェイス装置
などからの他の入力情報を、再度、外部制御システムに伝達するために使用され
てもよい。また、この接続は、画素データの他に、シリアルバストラフイックを
、エンコーダを介して伝達するために使用されてもよい。

【０１４８】同様に、ケーブル長の制限は、アナログ入力カード１４０の入力に、例えば、
ＵＴＰケーブルコネクタを設けることによって、ハブの入力側から補償してもよ
い。このような、アナログ入力カード１４０のさらなる実施の形態では、ＵＴＰ
コネクタの他に、Ａ／Ｄフロントエンド回路の入力に、オプションとしての補償
フィルタが設けられる。このようなＵＴＰコネクタにより、キーボード、マウス
、または類似の装置からの他の通信の入力、または、デコーダを介するシリアル
バストラフィックの入力が可能となる。

【０１４９】一部のアナログ通信パスの問題点は、総信号の別個の部位に対して、導体ペア
が使用され、その結果、受信側で非同期データが生じることである。例えば、一
実施形態では、非同期バスは、赤、緑、および青のデータパスのそれぞれに対し
て、ツイスト導体ペアからなっている。これらの個々のデータ線は、導体の不等
長による遅延を補償するために、再度、同期化する必要がある。これは、総デー
タにおいて、離散的な非同期の部位の位相微調整を行い、その後、アナログ入力
カード１４０の可変部の、Ａ／Ｄフロントエンド部から出力されたデータをハー
ドクロックすることで実現される。

【０１５０】本発明のハブにインターフェイスされる表示装置は、自身にローカルなフレー
ムバッファを備えていてもよく、各出力カードにローカルなフレームバッファを
介してその機能を有することができる。例えば、図２３の、３つのＰＡＮＥＬＬ
ＩＮＫ^TM出力カード２２０によって駆動される表示装置は、固有のフレームバッ
ファを有している。これは、フレームバッファのサイズを、各表示装置の実際の
表示能力に応じてカスタマイズすることができるため好ましい。図２４のデュア
ルＤＦＰ出力カードについては、出力インターフェイスカードにローカルなフレ
ームバッファは、接続される表示装置により表示される最大のフレームと同一サ
イズである必要がある。しかしながら、このフレームバッファの不必要な大容量
は、無駄になる場合もありうる。

【０１５１】図２６は、ローカルなフレームバッファを有し、３つのＰＡＮＥＬＬＩＮＫ^TM 出力カード２２０の一つのチャンネルにより駆動される表示装置２８０（「タイ
ル」とも称する）を示すものである。ＰＡＮＥＬＬＩＮＫ^TM入力インターフェイ
ス２８２には、対応するＰＡＮＥＬＬＩＮＫ^TM出力カード２２０からの画素デー
タが入力され、図示する、ピンポンメモリ構成部２８４などのフレームバッファ
に付与される。上述したオーバーレイ入力カードと同様に、フレームバッファ２
８４は、伸長シリアル制御バス１１３を介するシステムカード１１０とのリンク
を有する制御ゲートアレイ２８６の制御下にある。また、制御ゲートアレイ２８
６は、表示装置２８０にローカルなマイクロコントローラ２８８と通信状態にあ
る表示装置の電力状態を管理すると共に、表示実行時間および表示実行温度をト
ラッキングし、システムカード１１０に報告するために、システムカード１１０
のゲートアレイ１２０からの伸長ゲートアレイシリアルバス１１５と通信状態に
ある。

【０１５２】また、一部の出力カードに、なんらかの保護特性を持たせることも可能である
。例えば、３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０からの出力は、対応す
る表示装置に電源を供給するために１２Ｖを含んでいる。ＰＡＮＥＬＬＩＮＫ^TM データに対応する電力を予期していなければ、標準ＰＡＮＥＬＬＩＮＫ^TM表示素
子は、上記のような接続がなされると破壊されるおそれがある。従い、本ハブの
さらなる実施の形態では、システムカード１１０の集中制御下で、出力インター
フェイスカードに対するスイッチ能力が備えられている。

【０１５３】さらに別の実施の形態では、標準ＰＡＮＥＬＬＩＮＫ^TM出力、および、表示装
置を駆動するために必要な電力供給源が入力されるアダプタが備えられている。
このアダプタの出力は、その後、３つのＰＡＮＥＬＬＩＮＫ^TM出力カード２２０
に接続されたケーブルなどの、単一のケーブルを介して表示装置に付与され、こ
の表示装置に上記表示データケーブルを介して電力が入力される。

【０１５４】当業者による本発明の変更および置換は、以下に示す特許請求の範囲以外には
何ら制限を受けない本発明の範疇に含まれるものとする。

【０１５５】本発明は、添付図面を参照した以下の詳細な説明によって明白になるであろう
。

【図面の簡単な説明】

【図１】ＡないしＤは、二つあるいはそれ以上の部分に分割され、その後、本発明の様
々な構成により各表示装置に表示される映像バッファの内容を示すものである。

【図２】本発明による映像配信システムの上位（top-level ）のブロック図である。

【図３】図２に示すブロック図の詳細を示す。

【図４】図３の“Ａ／Ｄ”と付されたブロックの一般的なブロック図である。

【図５】図３の“フレームバッファ”と付されたブロックのうちの一つの一般的なブロ
ック図である。

【図６】図５の“データゲートアレイ”と付されたブロックのうちの一つの一般的なブ
ロック図である。

【図７】データゲートアレイがアクティブマトリックス表示装置をデータ駆動するため
ローディングを行う際のデータ配信を示す図である。

【図８】データゲートアレイがパッシブマトリックス表示装置をデータ駆動するためロ
ーディングを行う際のデータ配信を示す図である。

【図９】アクティブマトリックス表示装置をデータ駆動するための図６のデータゲート
アレイ内でのデータ伝送のタイミングを示す図である。

【図１０】パッシブマトリックス表示装置をデータ駆動するための図６のデータゲートア
レイ内でのデータ伝送のタイミングを示す図である。

【図１１】図４のアナログフロントエンドを示す図である。

【図１２】バックポーチのクランプタイミングを示す図である。

【図１３】図４のＡ／Ｄの機能を示す図である。

【図１４】図４の位相微調整ブロックの等価回路を示す図である。

【図１５】図４の映像クロック発生回路で使用される内部接続スイッチを示す図である。

【図１６】本発明で使用され、補助出力を供給するため使用される集積チャージポンプを
有するスイッチングＤＣ／ＤＣコンバータを示す略図である。

【図１７】本発明による映像配信ハブの実施例に使用することができる接続と様々なイン
ターフェース回路カードの全体図である。

【図１８】本発明のハブに使用されるシステムカードを示すブロック図である。

【図１９】本発明のハブに使用されるアナログ入力カードのブロック図である。

【図２０】本発明のハブに使用されるコンピュータオーバーレイ入力カードのブロック図
である。

【図２１】本発明のハブに使用される放送映像入力カードのブロック図である。

【図２２】本発明のハブに使用されるデータ交換カードのブロック図である。

【図２３】本発明のハブに使用されるＰＡＮＥＬＬＩＮＫ^TM出力カードのブロック図であ
る。

【図２４】本発明のハブに使用されるＤＦＰ出力カードのブロック図である。

【図２５】本発明のハブに使用されるＣＲＴ出力カードのブロック図である。

【図２６】本発明のハブに対応して使用される映像表示装置のブロック図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者ギルゲン，ロバート，エル．アメリカ合衆国，マサチューセッツ州 01886，ウエストフォード，チャットフィールドサークル 17 (72)発明者デスマライス，マーク，エー．アメリカ合衆国，マサチューセッツ州 01532，ノースバーロー，クローフォードストリート 308 Ｆターム(参考） 5B069 DD15 KA02 LA01 5C082 AA01 AA27 AA34 BA02 BA12 BB15 BB25 BB26 BC16 BD06 CA56 CB01 DA53 DA61 MM10

Claims

【特許請求の範囲】

【請求項１】映像表示データバスと、選択的にベース画像データを映像表示データバスへ供給するベース画像処理器
と、選択的にオーバーレイ画像データを映像表示データバス上のベース画像データ
へ融合するオーバーレイ画像処理器と、選択的に供給されたオーバーレイ画像データと融合された、上記選択的に供給
されたベース画像データを構成しているデータを、上記映像表示データバスから
選択的に受け取る出力インターフェースとを含む映像配信ハブ。
【請求項２】上記ベース画像処理器は、第１の外部データを受け取り、上記第１の外部デー
タの少なくとも一部を上記映像データバスへ上記ベース画像データとして選択的
に供給する第１の入力インターフェースをさらに含む請求項１に記載のハブ。
【請求項３】上記オーバーレイ画像処理器は、第２の外部データを受け取り、上記第２の外
部データの少なくとも一部を上記映像データバスへ上記オーバーレイ画像データ
として選択的に供給する第２の入力インターフェースをさらに含む請求項２に記
載のハブ。
【請求項４】上記第１の入力インターフェースおよび上記第２の入力インターフェースは、
上記第１の外部データおよび上記第２の外部データを、アナログＲＧＢデータ、
複合映像データ、デジタルデータからなるグループから選択されるフォーマット
で受け取るためのものである請求項３に記載のハブ。
【請求項５】上記ベース画像データの選択的供給および上記オーバーレイ画像データの選択
的融合を調整する上記ベース画像処理器および上記オーバーレイ画像処理器と通
信する制御部をさらに含む請求項１に記載のハブ。
【請求項６】上記ベース画像処理器および上記オーバレイ画像処理器の一方のみが、上記映
像データバスへデータ１ユニットを一度に供給する請求項５に記載のハブ。
【請求項７】上記制御部は、タイミング信号を上記ベース画像処理器より受け取り、上記タ
イミング信号を上記ハブを介して再配信するクロック再配信ユニットをさらに含
む請求項５に記載のハブ。
【請求項８】上記クロック再配信ユニットは、タイミング信号を上記オーバーレイ画像デー
タから求め、上記タイミング信号を上記ベース画像処理器からのタイミング信号
が無いときにハブ全面に再配信するクロック選択ユニットをさらに含む請求項７
に記載のハブ。
【請求項９】上記オーバーレイ画像処理器は、上記オーバーレイ画像処理器が上記オーバー
レイ画像データを融合している時、上記ベース画像処理器へ信号を送る信号送信
ユニットをさらに含む請求項５に記載のハブ。
【請求項１０】上記制御部は、上記ベース画像処理器からのベース画像データの無い時に、所
定の出力信号を上記ベース画像データとして生成するデフォルトベース画像ユニ
ットをさらに含む請求項５に記載のハブ。
【請求項１１】上記ベース画像処理器は、所定の出力信号を上記ベース画像データとして生成
するデフォルトベース画像ユニットをさらに含む請求項１に記載のハブ。
【請求項１２】連続的に映像データユニットを伝送するための映像データバスと、第１外部データ信号を受信し、かつ、上記映像データバスに一つまたはそれ以
上のデータユニットとして上記第１データ信号の少なくとも一部を選択的に出力
するための第１入力インターフェースと、第２外部データ信号を受信し、かつ、上記映像データバスに一つまたはそれ以
上のデータユニットとして上記第２データ信号の少なくとも一部を選択的に出力
するための第２入力インターフェースと、上記第１および第２データ信号の選択的出力を調整するために、上記第１およ
び第２入力インターフェースと通信状態にある制御部とを含み、上記第１および第２入力インターフェースのいずれか一方だけが１ユニット分
のデータを上記映像データバスに一度に出力する映像配信ハブ。
【請求項１３】上記第１外部データ信号がアナログ信号である請求項１２に記載のハブ。
【請求項１４】上記アナログ信号が、コンピュータグラフィックスアダプタによって生成され
たＲＧＢ信号である請求項１３に記載のハブ。
【請求項１５】上記第１外部データ信号がデジタル信号である請求項１２に記載のハブ。
【請求項１６】上記デジタル信号が、上記第１入力インターフェースに上記第１データ信号を
生成するよう命令する一連のグラフィックスコマンドを含む請求項１５に記載の
ハブ。
【請求項１７】上記デジタル信号が、別の映像配信ハブからの映像データバストラフィックか
らなる請求項１５に記載のハブ。
【請求項１８】上記第２外部データ信号がアナログ信号である請求項１２に記載のハブ。
【請求項１９】上記アナログ信号が、コンピュータグラフィックスアダプタによって生成され
るＲＧＢ信号と放送映像信号とを含むグループから選択される請求項１８に記載
のハブ。
【請求項２０】上記第２外部データ信号はデジタル信号である請求項１２に記載のハブ。
【請求項２１】上記デジタル信号が、別の映像配信ハブからの映像データバストラフィックと
、上記第２入力インターフェースに第２データ信号を生成するよう命令する一連
のグラフィックスコマンドとを含むグループから選択される請求項２０に記載の
ハブ。
【請求項２２】上記制御部が、上記第２入力インターフェースにおいて上記映像データバスに
上記第２外部データ信号のどの部分を映像オーバーレイとして出力するかを定義
するオーバーレイ制御部をさらに含む請求項１２に記載のハブ。
【請求項２３】上記第１入力インターフェースが、上記第２外部データ信号のどの部分を映像
オーバーレイとして出力するかを識別し、かつ、それにより上記映像データ信号
への上記第１データ信号の選択的出力を調整するために用いられる請求項２２に
記載のハブ。
【請求項２４】上記第１入力インターフェースが、上記第１外部データ信号の選択された部分
を記憶するベース画像バッファをさらに含み、上記第１入力インターフェースは
、上記映像データバスに対し、ベース画像バッファ内の第１外部データ信号のう
ち選択された部分からの上記第１データ信号の少なくとも一部を出力する請求項
１２に記載のハブ。
【請求項２５】上記第１入力インターフェースが、上記制御部に対し、上記第１外部データ信
号からのクロックおよび同期信号を出力するために用いられ、上記制御部が、上
記クロックおよび同期信号によって、上記第１入力インターフェースの上記ベー
ス画像バッファにおける上記第１外部データ信号の選択的な記憶を行うために用
いられる請求項２４に記載のハブ。
【請求項２６】上記第２入力インターフェースは、上記第２外部データ信号のうち選択された
部分を記憶するオーバーレイバッファをさらに含み、上記第２入力インターフェ
ースは、上記映像データバスに対し、オーバーレイバッファ内の上記第２外部デ
ータ信号のうち選択された部分からの上記第２データ信号の少なくとも一部を出
力する請求項１２に記載のハブ。
【請求項２７】上記オーバーレイバッファからの上記映像データバスに上記第２入力インター
フェースによって入力された上記データユニットは、上記第２外部データ信号に
おける連続データユニットではない請求項２６に記載のハブ。
【請求項２８】上記映像データバスと通信状態にあり、上記映像データバスからのデータの一
部を出力部に選択的に供給する表示インターフェースをさらに含む請求項１２に
記載のハブ。
【請求項２９】上記表示インターフェースによって出力された上記データ部分がアナログデー
タからなる請求項２８に記載のハブ。
【請求項３０】上記表示インターフェースがＣＲＴ表示とのインターフェースに用いられる請
求項２９に記載のハブ。
【請求項３１】上記表示インターフェースによって出力された上記データ部分がデジタルデー
タからなる請求項２８に記載のハブ。
【請求項３２】上記表示インターフェースによって出力された上記データ部分が、同期信号、
データ許可信号およびクロック信号をさらに含む請求項３１に記載のハブ。
【請求項３３】上記制御部が、上記表示インターフェースに対応する上記映像データバスの所
望のデータをバッファリングするために、上記表示インターフェースをプログラ
ムするのに用いられる請求項３１に記載のハブ。
【請求項３４】上記プログラムされた表示インターフェースによる上記バッファリングが、上
記表示インターフェースと相互接続された表示装置において行われる請求項３３
に記載のハブ。
【請求項３５】上記プログラムされた表示インターフェースによる上記バッファリングが、上
記表示インターフェース内で行われる請求項３３に記載のハブ。
【請求項３６】上記表示インターフェースは、表示装置に電力を供給する電力出力接続部をさ
らに含む請求項２８に記載のハブ。
【請求項３７】バスデータを伝達する映像データバスと、第１外部データ信号を受信し、かつ、該映像データバスに該バスデータの基本
部分として該第１データ信号の少なくとも一部を選択的に出力するための第１入
力インターフェースと、第２外部データ信号を受信し、かつ、該映像データバスに該バスデータにおけ
るオーバーレイ部分として該第２データ信号の少なくとも一部を選択的に出力す
るための第２入力インターフェースと、上記第１および第２データ信号の選択的出力を調整するために、該第１および
第２入力インターフェースと通信状態にある制御部と、ただし、該第１および第
２入力インターフェースのいずれか一方だけがそのデータ信号を一度に該映像デ
ータバスに出力し、該映像データバスと通信状態にあって、該バスデータを受信し、かつ、該バス
データの少なくとも一部を接続可能な表示装置における表示に使用できるように
する表示インターフェースとを含む映像配信ハブ。
【請求項３８】該第２入力インターフェースが該映像データバスに該第２データ信号の該部分
を選択的に複数回出力するようになっていて、オーバーレイ部分が該バスデータ
において複数個ある請求項３７に記載のハブ。
【請求項３９】該バスデータにおけるオーバーレイ部分として第２データ信号の少なくとも一
部を選択的に供給するための付加的第２入力インターフェースをさらに少なくと
も一つ含む請求項３７に記載のハブ。
【請求項４０】該第１データ信号のどの部分を該バスデータの該部分として該映像データバス
に出力するかを決めるよう、該第１入力インターフェースが該制御部によって構
成されている請求項３７に記載のハブ。
【請求項４１】該第１データ信号のどの部分を該バスデータの該部分として該映像データバス
に出力するかを決めるのに用いるために、該第１入力インターフェースが該第１
データ信号に基づいてタイミング信号と同期信号とを該制御部に出力する請求項
３７に記載のハブ。
【請求項４２】該制御部が、該制御部を外部制御部でプログラムできるようにするための制御
バスインターフェースをさらに含む請求項３７に記載のハブ。
【請求項４３】該第１入力インターフェースが該第１データ信号をデジタルデータ信号として
受信するようになっている請求項３７に記載のハブ。
【請求項４４】該第１入力インターフェースが該第１データ信号をグラフィックスコマンドの
形式で受信するようになっていて、該第１の入力インターフェースが該グラフィ
ックスコマンドのいずれかの受信に応答してデジタルデータを生成することがで
きる請求項４３に記載のハブ。
【請求項４５】該第１入力インターフェースが別のハブから映像データを該第１データ信号と
して受信するようになっている請求項４３に記載のハブ。
【請求項４６】該第１入力インターフェースが該第１データ信号をアナログデータ信号として
受信するようになっている請求項４３に記載のハブ。
【請求項４７】該第１入力インターフェースが該第１データ信号をコンピュータグラフィック
スアダプタからの出力として受信するようになっている請求項４６に記載のハブ
。
【請求項４８】該第２入力インターフェースが該第２データ信号をデジタルデータ信号として
受信するようになっている請求項３７に記載のハブ。
【請求項４９】該第２入力インターフェースがグラフィックスコマンドを受信するようになっ
ていて、該第２の入力インターフェースが一つあるいは複数個の該グラフィック
スコマンドの受信に応答してデジタルデータを生成することができる請求項４８
に記載のハブ。
【請求項５０】該第２入力インターフェースが映像データバスデータを別のハブから該第２デ
ータ信号として受信するようになっている請求項４８に記載のハブ。
【請求項５１】該第２入力インターフェースが該第２データ信号をアナログデータ信号として
受信するようになっている請求項３７に記載のハブ。
【請求項５２】該第２入力インターフェースが該第２データ信号をコンピュータグラフィック
スアダプタからの出力として受信するようになっている請求項５１に記載のハブ
。
【請求項５３】該第２入力インターフェースが該第２データ信号を放送映像信号として受信す
る請求項５１に記載のハブ。
【請求項５４】該第２入力インターフェースが該映像データバスに該オーバーレイ部分を選択
的に出力するとき、該第２入力インターフェースが該第１入力インターフェース
に信号を入力するようになっている請求項３７に記載のハブ。
【請求項５５】該第１入力インターフェースは、該基本部分を該映像データバスに出力するの
を停止するようになっていて、また、該第２入力インターフェースは、上記のオ
ーバーレイ部分の選択的出力を該映像データバスに信号で知らせるようになって
いる請求項５４に記載のハブ。
【請求項５６】該制御部が、該第１外部データ信号の特性を表したタイミング信号と同期信号
とを該第１入力インターフェースから受信するようになっていて、かつ、上記の
該映像データバスへの該バスデータの該基本部分としての該第１データ信号の選
択的出力を設定するようになっている請求項３７に記載のハブ。
【請求項５７】該制御部が、該第２外部データ信号の特性を表したタイミング信号と同期信号
とを該第２入力インターフェースから受信するようになっていて、かつ、上記の
該映像データバスへの該バスデータの該オーバーレイ部分としての該第２データ
信号の選択的出力を設定するようになっている請求項３７に記載のハブ。
【請求項５８】該表示インターフェースが該バスデータのほとんど全てをデジタルで出力する
ようになっている請求項３７に記載のハブ。
【請求項５９】該デジタル出力は該表示インターフェースと通信状態にある表示ユニットが受
信するのに適していて、該表示ユニットは、該デジタル出力を選択的にバッファ
するバッファを含んでいる請求項５８に記載のハブ。
【請求項６０】該表示インターフェースが、さらに、該表示インターフェースと通信状態にあ
る表示機器に電源を供給するための表示電源インターフェースを含んでいる請求
項３７に記載のハブ。
【請求項６１】該表示インターフェースが、さらに、該バスデータの少なくとも一部をバッフ
ァするためのバッファを含んでいる請求項３７に記載のハブ。
【請求項６２】該表示インターフェースが、これと通信状態にある表示機器に上記のバッファ
したバスデータの少なくとも一部を出力するようになっている請求項６１に記載
のハブ。
【請求項６３】該表示インターフェースが、これと通信状態にある表示機器に同期信号とタイ
ミング信号とを出力するようになっていて、該同期信号とタイミング信号とは該
制御部から該表示インターフェースに入力される請求項３７に記載のハブ。
【請求項６４】該表示インターフェースが該バスデータのほとんど全てをアナログで出力する
ようになっている請求項３７に記載のハブ。
【請求項６５】該表示インターフェースが、これと通信状態にあるＣＲＴ表示装置が受信する
のに適した形式で該アナログ出力を行う請求項６４に記載のハブ。
【請求項６６】該表示インターフェースが、さらに、通信状態にある各表示装置へ該データバ
スをインターフェースさせる複数のインターフェースを含む請求項３７に記載の
ハブ。
【請求項６７】該第２入力インターフェースが、該第２データ信号を対応するメモリに選択的
にバッファするようになっているデータ交換素子を含む請求項３７に記載のハブ
。
【請求項６８】該データ交換素子が上記のバッファした第２データ信号の少なくとも一部を該
バスデータにおけるオーバーレイ部分として出力する請求項６７に記載のハブ。
【請求項６９】該データ交換素子が、さらに、該バスデータの少なくとも一部を選択的にバッ
ファするようになっていて、かつ、このバッファしたバスデータを出力信号とし
て出力するようになっている請求項６７に記載のハブ。
【請求項７０】該データ交換素子が、さらに、該第２データ信号を該映像データバスと同期さ
せるため、かつ、上記の選択的にバッファしたバスデータを該第２データ信号を
出力する該通信媒体に同期させるためのデータ処理素子を含む請求項６９に記載
のハブ。
【請求項７１】該制御部が、該ハブを含んだ素子を識別するようになっていて、該素子それぞ
れについて電源条件を識別するようになっていて、また、該素子全てを含んだ該
ハブ全体についての電源条件が閾値を越えるかどうか算出するようになっている
請求項３７に記載のハブ。
【請求項７２】電源ユニットをさらに含み、該制御部が、該電源ユニットを識別するようにな
っていて、かつ、電源ユニットの識別に基づいて該閾値を定義するようになって
いる請求項７１に記載のハブ。
【請求項７３】該閾値を越えると、該制御部が該ハブ素子を一つまたはそれ以上選択的に作動
させなくするようになっている請求項７１に記載のハブ。
【請求項７４】該制御部が、対応するバッファの機能を解除することで、該ハブ素子を一つま
たはそれ以上選択的に作動させなくするようになっている請求項７３に記載のハ
ブ。
【請求項７５】第２のデータストリームの一部を、映像データバスを介して送信された第１の
データストリームの一部に重ね書きすることにより第３の合成データストリーム
を生成するための映像配信ハブの使用方法であり、上記第１のデータストリームを、連続するデータユニットとして受信する工程
と、上記第１のデータストリームを、映像データバスのフォーマットに変換する工
程と、上記映像データバスを介して送信される、変換された上記第１のデータストリ
ームの上記一部を識別する工程と、変換された上記第１のデータストリームの上記一部を、上記映像データバスを
介して送信する工程と、上記第２のデータストリームを、連続するデータユニットとして受信する工程
と、上記第２のデータストリームを、映像データバスのフォーマットに変換する工
程と、変換された上記第１のデータストリームの上記一部に重ね書きされる、変換さ
れた上記第２のデータストリームの上記一部を識別する工程と、上記映像データバスを介する、変換された上記第１のデータストリームの上記
一部の送信を中断する工程と、変換された上記第２のデータストリームの上記一部を、上記映像データバスを
介し送信することによって、上記映像データバスに上記第３のデータストリーム
を生成する工程とを含む映像配信ハブの使用方法。
【請求項７６】上記第３のデータストリームの一部を、第４のデータストリームとして受信す
る工程と、上記第４のデータストリームを、表示装置への入力として供給する工程とをさ
らに含む請求項７５に記載の方法。
【請求項７７】上記第３のデータストリームの上記一部を受信する上記工程は、上記第３のデ
ータストリームの上記一部をバッファした後、バッファされた第３のデータスト
リームを、上記第４のデータストリームとして上記表示装置に供給する工程をさ
らに含む請求項７６に記載の方法。
【請求項７８】上記第４のデータストリームを、表示装置への入力として供給する上記工程は
、上記第４のデータストリームの一部を、上記表示装置内でバッファする工程を
さらに含む請求項７６に記載の方法。
【請求項７９】上記第４のデータストリームを供給する上記工程は、上記第３のデータストリ
ームの受信した上記一部を、上記第４のデータストリームとして、アナログ信号
に変換する工程をさらに含む請求項７６に記載の方法。
【請求項８０】上記第１のデータストリームを変換する上記工程は、アナログで表される上記
第１のデータストリームを、デジタルで表されるものに変換する工程を含む請求
項７５に記載の方法。
【請求項８１】上記第２のデータストリームを変換する上記工程は、アナログで表される上記
第２のデータストリームを、デジタルで表されるものに変換する工程を含む請求
項７５に記載の方法。
【請求項８２】上記第１のデータストリームを受信する工程、および／または、上記第２のデ
ータストリームを受信する工程は、複数のデータユニットからなるデジタルデー
タを生成するための連続するグラフィックスコマンドを受信する工程をさらに含
む請求項７５に記載の方法。
【請求項８３】送信されるべき、変換された上記第１のデータストリームの上記一部を識別す
る上記工程と、送信されるべき、変換された上記第２のデータストリームの上記
一部を識別する上記工程は、それぞれ、変換された上記第１のデータストリーム
、または、変換された上記第２のデータストリームのどの部分が、上記映像デー
タバスを介して送信されるべきかを、外部コントローラで設定し、その設定を上
記映像配信ハブに伝達する工程をさらに含む請求項７５に記載の方法。
【請求項８４】変換された上記第１のデータストリームの上記一部を識別する工程、および、
変換された上記第２のデータストリームの上記一部を識別する工程は、それぞれ
、上記それぞれのデータストリームから、不連続のデータユニットを識別する工
程をさらに含む請求項７５に記載の方法。
【請求項８５】変換された上記第２のデータストリームの上記一部を送信する上記工程は、変
換された上記第１のデータストリームの上記一部を送信する工程の各反復に対し
て複数回行われる請求項７５に記載の方法。
【請求項８６】上記第１のデータストリームを受信する工程は、上記第１のデータストリーム
をそれに対応する同期信号およびタイミング信号に応じて分類し、変換された上
記第１のデータストリームの上記一部を識別する工程を、該分類に応じて行う工
程をさらに含む請求項７５に記載の方法。
【請求項８７】上記第２のデータストリームを受信する工程は、上記第２のデータストリーム
をそれに対応する同期信号およびタイミング信号に応じて分類し、変換された上
記第２のデータストリームの上記一部を識別する工程を、該分類に応じて行う工
程をさらに含む請求項７５に記載の方法。
【請求項８８】上記中断工程は、変換された上記第２のデータストリームの上記一部が、上記
映像データバスを介して送信されているとき、通知信号をアサート（asserting
）する工程をさらに含む請求項７５に記載の方法。
【請求項８９】上記中断工程は、アクティブ化された上記通知信号を認識し、上記通知信号が
非アクティブにされるまで、変換された上記第１のデータストリームの上記一部
の送信を停止する工程をさらに含む請求項８８に記載の方法。
【請求項９０】上記第１のデータストリームを受信する工程と、上記第１のデータストリーム
を変換する工程と、変換された上記第１のデータストリームの上記一部を識別す
る工程と、上記第１のデータストリームのフォーマットに基づき、変換された上
記第１のデータストリームの上記一部を送信する工程のそれぞれを行うために、
入力インターフェイスカードを選択する工程をさらに含む請求項７５に記載の方
法。
【請求項９１】上記第２のデータストリームを受信する工程と、上記第２のデータストリーム
を変換する工程と、変換された上記第２のデータストリームの上記一部を識別す
る工程と、上記第２のデータストリームのフォーマットに基づき、変換された上
記第２のデータストリームの上記一部を送信する工程のそれぞれを行うために、
入力インターフェイスカードを選択する工程をさらに含む請求項７５に記載の方
法。