KR100637637B1 - 아날로그 스위칭 회로 및 계조 선택기 회로 - Google Patents

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Abstract

저항 소자가 고 전위 전원 및 저 전위 전원 사이에 직렬로 접속되는 저항기 스트링 회로 및, 저항기 스트링 회로에 접속되고, 제어 신호에 따라 저항기 스트링 회로에서 발생하는 복수의 아날로그 전압 중의 하나를 선택하고 출력 단자로 출력하는 선택기 회로가 제공되는, 계조 선택기 회로를 사용한다. 선택기 회로는 중간 전위에 근접한 아날로그 전압을 선택하는 아날로그 스위칭 회로를 구비한다. 아날로그 스위칭 회로는 소스 전극 및 백 게이트 전극에 저항기 스트링 회로가 접속되는 P-형 MOS 트랜지스터, 및 소스 전극에 P-형 MOS 트랜지스터의 드레인 전극이 접속되고 드레인 전극에 출력 단자가 접속되는 N-형 MOS 트랜지스터를 구비한다.
계조 선택기 회로, 아날로그 스위칭 회로, 선택기 회로, 저항기 스트링 회로, P-형 MOS 트랜지스터, N-형 MOS 트랜지스터, 인핸스먼트형 트랜지스터, 디플리션형 트랜지스터, 제어 신호

Description

아날로그 스위칭 회로 및 계조 선택기 회로{ANALOG SWITCHING CIRCUIT AND GRADATION SELECTOR CIRCUIT}
도 1은 본 발명에 따른 계조 선택기 회로의 실시 형태의 구성을 도시하는 블록도.
도 2는 본 발명의 제 1 실시 형태와 등가인 아날로그 스위칭 회로를 도시하는 도면.
도 3은 본 발명의 제 2 실시 형태와 등가인 아날로그 스위칭 회로를 도시하는 도면.
도 4는 본 발명의 제 3 실시 형태와 등가인 아날로그 스위칭 회로를 도시하는 도면.
도 5는 본 발명의 제 4 실시 형태와 등가인 아날로그 스위칭 회로를 도시하는 도면.
도 6은 종래 유형의 계조 선택기 회로의 구성을 도시하는 회로도.
도 7은 계조 선택기 회로에서 사용된 종래 유형의 아날로그 스위칭 회로를 도시하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 계조 선택기 회로 11, 12, 13 : 아날로그 스위칭 회로
14 : 저항기 스트링 회로 19 : 선택기 회로
22 : 인핸스먼트형 P-형 MOS 트랜지스터
23 : 디플리션형 N-형 MOS 트랜지스터
24 : P-형 기판 25 : N-형 우물
32 : 인핸스먼트형 N-형 MOS 트랜지스터
33 : 디플리션형 P-형 MOS 트랜지스터
34 : N-형 기판 35 : P-형 우물
42 : 인핸스먼트형 제 1 P-형 MOS 트랜지스터
43 : 디플리션형 N-형 MOS 트랜지스터
44 : 인핸스먼트형 제 2 P-형 MOS 트랜지스터
45 : P-형 기판 46 : N-형 우물 47 : N-형 우물
52 : 인핸스먼트형 제 1 N-형 MOS 트랜지스터
53 : 디플리션형 P-형 MOS 트랜지스터
54 : 인핸스먼트형 제 2 N-형 MOS 트랜지스터
55 : N-형 기판 56 : P-형 우물 57 : P-형 우물
본 발명은 아날로그 스위칭 회로 및 계조 선택기 회로에 관한 것으로, 특히, 복수의 아날로그 전압값 중의 하나를 선택적으로 출력하는데 이용하는 아날로그 스 위칭 회로 및 계조 선택기 회로에 관한 것이다.
제어 신호에 따라 복수의 아날로그 전압값 중의 하나를 선택적으로 출력하는 계조 선택기 회로가 알려져 있다. 이하, 종래 유형의 계조 선택기 회로를 설명한다.
도 6은 종래 유형의 계조 선택기 회로의 구성을 도시하는 회로도이다. 종래 유형의 계조 선택기 회로 (110) 에는 저항기 스트링 회로 (사다리형 저항기 회로; 114) 및 선택기 회로 (111) 가 제공된다.
저항기 스트링 회로 (114) 는 고 전위 전원 및 저 전위 전원 사이에 저항 소자 (R) 를 직렬로 접속시킴으로써 형성된다.
선택기 회로 (111) 는 저항기 스트링 회로 (114) 의 각 저항 소자 (R) 의 노드 및 계조 선택기 회로 (110) 의 출력 단자 사이에 접속되는 복수의 아날로그 스위칭 회로 (111a, 111b, 111c, - - -) 를 구비한다.
계조 선택기 회로 (110) 에서, 저항기 스트링 회로 (114) 의 각 저항 소자 (R) 의 노드는 고 전위 전원 및 저 전위 전원 사이의 전압을 저항 소자 (R) 로 분할함으로써 획득되는 아날로그 전압을 갖는다.
선택기 회로 (111) 에서, 복수의 아날로그 스위칭 회로 (111a, 111b, 111c, - - -) 중의 하나만 선택되고 입력 데이터 (입력 제어 신호) 에 따라 턴 온 된다. 선택된 아날로그 스위칭 회로 (111x; x = a, b, c, - - -) 의 대응하는 노드에 인가된 아날로그 전압은 계조 선택기 회로 (110) 의 출력 단자로부터 출력된다.
종래 유형의 계조 선택기 회로 (110) 에서, 아날로그 스위칭 회로로서, 예를 들어, N-형 절연 게이트 전계 효과 트랜지스터 (이하, N-형 MOS 트랜지스터라 칭함) 및 P-형 절연 게이트 전계 효과 트랜지스터 (이하, P-형 MOS 트랜지스터라 칭함) 가 병렬로 각각 접속되는 아날로그 스위칭 회로 (111a, 111b, 111c, - - -) 가 사용된다.
도 6에 도시된 종래의 기술에서, 예를 들어, 아날로그 스위치 회로 (111a) 의 각 트랜지스터의 소스 및 드레인의 하나의 전극인 소스 전극의 전위 및 백 게이트 전극의 전위 사이에 전위차가 발생한다. 그 결과, MOS 트랜지스터의 임계 전압은 백 게이트 효과 만큼 증가한다. 아날로그 스위칭 회로 (111a - - -) 의 전압이 중간 전위에 근접한 아날로그 전압에 접근할 때, 온-상태 저항이 증가하고, 동작 속도는 느려지고, 계조 선택기 회로 (110) 의 출력 단자로부터의 전압 출력 사이의 에러는 증가한다.
이러한 문제점을 피하기 위해, 임계값을 제어하는 방법 및 트랜지스터의 크기를 변화시키는 방법이 있지만, 두 경우 모두에서, 칩 비용이 증가한다.
관련 기술로서, 아날로그 스위치의 기술은 공개되어 심사청구되지 않은 일본 특허 출원 제 2000-77992 호에 개시되어 있다. 도 7은 상기 특허 출원에 개시된 계조 선택기 회로를 위해 사용된 아날로그 스위치 (120) 의 일 예의 구성을 도시하는 회로도이다.
아날로그 스위치 (121) 에서, N-형 MOS 트랜지스터 (123), N-형 MOS 트랜지스터 (125) 및 N-형 MOS 트랜지스터 (127) 가 접속된다. N-형 MOS 트랜지스터 (123) 는 제 1 단자 및 제 2 단자 사이에 접속된다. N-형 MOS 트랜지스터 (125) 는 제 1 단자 및 N-형 MOS 트랜지스터 (123) 의 백 게이트 전극 사이에 접속된다. N-형 MOS 트랜지스터 (127) 는 N-형 MOS 트랜지스터 (123) 의 백 게이트 전극 및 저 전위 전원 사이에 접속된다.
아날로그 스위치 (122) 에서, P-형 MOS 트랜지스터 (124), P-형 MOS 트랜지스터 (126) 및 P-형 MOS 트랜지스터 (128) 가 접속된다. P-형 MOS 트랜지스터 (124) 는 제 1 단자 및 제 2 단자 사이에 접속된다. P-형 MOS 트랜지스터 (126) 는 제 1 단자 및 P-형 MOS 트랜지스터 (124) 의 백 게이트 전극 사이에 접속된다. P-형 MOS 트랜지스터 (128) 는 P-형 MOS 트랜지스터 (124) 의 백 게이트 전극 및 고 전위 전원 사이에 접속된다.
이러한 2개의 아날로그 스위치 (121, 122) 는 병렬로 접속되고 도 7에 도시된 아날로그 스위치 (120) 를 구성한다.
제 1 단자는 도 6에 도시된 저항기 스트링 회로 (사다리형 저항기 회로 : 114) 에 접속되고 제 2 단자는 출력 단자에 접속된다.
아날로그 스위치 (120) 가 턴 온 되는 경우에, 각 트랜지스터의 소스 전극 및 각 트랜지스터의 백 게이트 전극은 N-형 MOS 트랜지스터 (125) 및 P-형 MOS 트랜지스터 (126) 를 통해 동일한 전위에 있다. 그 결과, 백 게이트 효과 만큼의 임계 전압의 증가를 억제할 수 있다. 중간 전압에 근접한 아날로그 전압에 대응하는 각 트랜지스터의 온-상태 저항을 감소시킬 수 있다.
또한, 아날로그 스위치 (120) 가 턴 오프 되는 경우에, 각 트랜지스터의 백 게이트 전극이 N-형 MOS 트랜지스터 (127) 및 P-형 MOS 트랜지스터 (128) 를 통해 고 전위 전원 및 저 전위 전원에 접속되기 때문에, 제 1 단자 및 제 2 단자가 상이한 전위에 있을 때의 누설 전류를 억제할 수 있다.
전술한 구성을 채용함으로써 동작 속도를 가속시키고 출력 전압의 정밀도를 강화시킬 수 있다.
이러한 기술에서는, 트랜지스터의 임계값을 높은 값으로 설정하는 프로세스에서 또는 저 전압에서 사용하는 것이 필요한 경우에, N-형 NOS 트랜지스터 (125) 또는 P-형 MOS 트랜지스터 (126) 가 완전히 턴 온 될 수 없는 경우가 발생한다. 그 결과, N-형 MOS 트랜지스터 (123) 또는 P-형 MOS 트랜지스터 (124) 의 소스 및 드레인 중의 하나의 전극인 소스 전극 및 동일한 트랜지스터의 백 게이트 전극은 동일한 전위에 있지 않고, 그 결과, 아날로그 스위치 (120) 의 온-상태 저항이 결코 강하하지 않는 경우가 발생한다.
따라서, 본 발명의 목적은 트랜지스터의 임계 전압이 높은 프로세스에서 및 저 전압에서의 회로 설계를 필요로 하는 경우에 온-상태 저항을 낮출 수 있는 아날로그 스위칭 회로 및 계조 선택기 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 트랜지스터의 임계 전압이 높은 프로세스에서 및 저 전압에서의 회로 설계를 필요로 하는 경우에 고속 동작이 가능한 아날로그 스위칭 회로 및 계조 선택기 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 트랜지스터의 임계 전압이 높은 프로세스에서 및 저 전압에서의 회로 설계를 필요로 하는 경우에 출력 전압의 정밀도가 높은 아날로 그 스위칭 회로 및 계조 선택기 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 전술한 목적을 실현할 수 있고, 칩 비용의 증가를 억제하는 아날로그 스위칭 회로 및 계조 선택기 회로를 제공하는 것이다.
이하, 문제점을 해결하기 위한 수단을 본 발명의 실시 형태에 사용한 참조 번호를 사용하여 설명한다. 청구범위에서의 기재 및 실시 형태의 상세한 설명 사이의 대응을 명확하게 하기 위해 이러한 참조 번호에 괄호를 더한다. 그러나, 참조 번호가 청구범위에 기재된 본 발명의 기술적 범위를 해석하기 위해 사용되어서는 안된다.
또한, 문제점을 해결하기 위한 수단의 아이템 및 바람직한 실시 형태의 아이템을 포함한, 본 명세서에서, P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터의 소스 및 드레인 중의 하나의 전극은 소스 전극일 수 있고, 소스 및 드레인 중의 다른 전극은 드레인 전극일 수 있다.
본 발명에서, 문제점을 해결하기 위해, 본 발명에 따른 아날로그 스위칭 회로에는 인핸스먼트 (enhancement) 형 P-형 MOS 트랜지스터 (22) 및 디플리션 (depletion) 형 N-형 MOS 트랜지스터 (23) 가 제공된다.
P-형 MOS 트랜지스터 (22) 에 있어서, 입력 단자는 소스 전극 및 백 게이트 전극에 접속되고, 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다. 디플리션형 N-형 MOS 트랜지스터 (23) 에 있어서, P-형 MOS 트랜지스터 (22) 의 드레인 전극은 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고 제 1 제어 신호 (Φ-) 에 대해 역 극성인 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다.
입력 단자는 고 전위 및 저 전위 사이에서 상이한 아날로그 전압을 발생시키는 복수의 노드 중에서 중간 전위에 근접한 아날로그 전압을 발생시키는 노드에 접속된다.
입력 단자가 P-형 MOS 트랜지스터 (22) 의 소스 전극 및 백 게이트 전극에 모두 접속되기 때문에, 온-상태 저항은 중간 전위에 근접한 아날로그 전압이 트랜지스터를 턴 온 시키기에 충분히 작다.
또한, 본 발명에 따르는 아날로그 스위칭 회로에는 인핸스먼트형 N-형 MOS 트랜지스터 (32) 및 디플리션형 P-형 MOS 트랜지스터 (33) 가 제공된다.
N-형 MOS 트랜지스터 (32) 에 있어서, 입력 단자는 소스 전극 및 백 게이트 전극에 접속되고, 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다. 디플리션형 P-형 MOS 트랜지스터 (33) 에 있어서, N-형 MOS 트랜지스터 (33) 의 드레인 전극은 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고 제 2 제어 신호 (Φ) 에 대해 역 극성인 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다.
입력 단자는 고 전위 및 저 전위 사이에서 상이한 아날로그 전압을 발생시키는 복수의 노드 중에서 중간 전위에 근접한 아날로그 전압을 발생시키는 노드에 접속된다.
N-형 MOS 트랜지스터 (32) 에서, 입력 단자가 소스 전극 및 백 게이트 전극 모두에 접속되기 때문에, 온-상태 저항은 중간 전위에 근접한 아날로그 전압이 트랜지스터를 턴 온 시키기에 충분히 작다.
또한, 본 발명에 따르는 아날로그 스위칭 회로에는 인핸스먼트형 제 1 P-형 MOS 트랜지스터 (42), 디플리션형 N-형 MOS 트랜지스터 (43) 및 인핸스먼트형 제 2 P-형 MOS 트랜지스터 (44) 가 제공된다.
제 1 P-형 MOS 트랜지스터 (42) 에 있어서, 입력 단자는 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고, 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다. 디플리션형 N-형 MOS 트랜지스터 (43) 에 있어서, 입력 단자는 소스 전극에 접속되고, 제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극은 드레인 전극에 접속되고, 제 1 제어 신호 (Φ-) 에 대해 역 극성인 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다. 제 2 P-형 MOS 트랜지스터 (44) 에 있어서, 고 전위 전원 (VH) 은 소스 전극 및 백 게이트 전극에 접속되고, 제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극은 드레인 전극에 접속되고 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다.
입력 단자는 고 전위 및 저 전위 사이에서 상이한 아날로그 전압을 발생시키는 복수의 노드 중에서 중간 전위에 근접한 아날로그 전압을 발생시키는 노드에 접속된다.
제 1 P-형 MOS 트랜지스터 (42) 에서, 입력 단자가 디플리션형 N-형 MOS 트랜지스터 (43) 를 통해 소스 전극 및 백 게이트 전극 모두에 접속되기 때문에, 온-상태 저항은 중간 전위에 근접한 아날로그 전압이 트랜지스터를 턴 온 시키기에 충분히 작다.
또한, 본 발명에 따른 아날로그 스위칭 회로에는 인핸스먼트형 제 1 N-형 MOS 트랜지스터 (52), 디플리션형 P-형 MOS 트랜지스터 (53) 및 인핸스먼트형 제 2 N-형 MOS 트랜지스터 (54) 가 제공된다.
제 1 N-형 MOS 트랜지스터 (52) 에 있어서, 입력 단자는 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고 제 2 제어 신호 (Φ) 는 게이트 전극에 접속된다. 디플리션형 P-형 MOS 트랜지스터 (53) 에 있어서, 입력 단자는 소스 전극에 접속되고, 제 1 N-형 MOS 트랜지스터 (52) 의 백 게이트 전극은 드레인 전극에 접속되고, 제 2 제어 신호 (Φ) 에 대해 역 극성인 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다. 제 2 N-형 MOS 트랜지스터 (54) 에 있어서, 저 전위 전원 (VL) 은 소스 전극에 접속되고 제 1 N-형 MOS 트랜지스터 (52) 의 백 게이트 전극은 드레인 전극에 접속되고 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다.
입력 단자는 고 전위 및 저 전위 사이에서 상이한 아날로그 전압을 발생시키는 복수의 노드 중에서 중간 전위에 근접한 아날로그 전압을 발생시키는 노드에 접속된다.
제 1 N-형 MOS 트랜지스터 (52) 에서, 입력 단자가 디플리션형 P-형 MOS 트랜지스터 (53) 를 통해 소스 전극 및 백 게이트 전극 모두에 접속되기 때문에, 온-상태 저항은 중간 전위에 근접한 아날로그 전압이 트랜지스터를 턴 온 시키기에 충분히 작다.
상기 언급한 문제점을 해결하기 위해, 본 발명에 따른 계조 선택기 회로에는 저항기 스트링 회로 (사다리형 저항기 회로 : 14) 및 선택기 회로 (19) 가 제공된다.
저항기 스트링 회로 (14) 는 고 전위 전원 및 저 전위 전원 사이에 직렬로 접속된다. 선택기 회로 (19) 는 저항기 스트링 회로 (14) 에 접속되어, 제어 신호 (Φ/Φ-) 에 의해 저항기 스트링 회로 (14) 에서 발생하는 복수의 아날로그 전압 중의 하나를 선택하여, 출력 단자로 출력한다. 선택기 회로 (19) 에는 복수의 아날로그 전압값에 대응하는 복수의 트랜지스터 스위치로서 복수의 아날로그 스위치 회로 (11, 12, 13, - - -) 가 제공된다. 이러한 아날로그 스위칭 회로는 11-1, 11-2, 11-3 또는 11-4로 구성된다.
복수의 아날로그 전압 중에서 중간 전위에 근접한 아날로그 전압을 선택하는 아날로그 스위칭 회로 (11-1, 11-2, 11-3 또는 11-4) 는 중간 전위에 근접한 아날로그 전압이 아날로그 스위칭 회로를 턴 온 시키기에 충분한 작은 온-상태 저항을 갖는다.
본 발명에 따른 계조 선택기 회로는, 중간 전위에 근접한 아날로그 전압을 선택하는 아날로그 스위칭 회로 (11-1) 에는 P-형 MOS 트랜지스터 (22) 및 디플리션형 N-형 MOS 트랜지스터 (23) 가 제공되는 것을 특징으로 한다.
P-형 MOS 트랜지스터 (22) 에 있어서, 저항기 스트링 회로 (14) 는 소스 전극 및 백 게이트 전극에 접속되고, 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다. 디플리션형 N-형 MOS 트랜지스터 (23) 에 있어서, P-형 MOS 트랜지스터 (22) 의 드레인 전극은 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되 고, 제 1 제어 신호 (Φ-) 에 대해 역 극성인 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다.
본 발명에 따른 계조 선택기 회로는, 중간 전위에 근접한 아날로그 전압을 선택하는 아날로그 스위칭 회로 (11-2) 에는 N-형 MOS 트랜지스터 (32) 및 디플리션형 P-형 MOS 트랜지스터 (33) 가 제공되는 것을 특징으로 한다. N-형 MOS 트랜지스터 (32) 에 있어서, 저항기 스트링 회로 (14) 는 소스 전극 및 백 게이트 전극에 접속되고, 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다. 디플리션형 P-형 MOS 트랜지스터 (33) 에 있어서, N-형 MOS 트랜지스터 (32) 의 드레인 전극은 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고, 제 2 제어 신호 (Φ) 에 대해 역 극성인 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다.
또한, 본 발명에 따른 계조 선택기 회로는, 중간 전위에 근접한 아날로그 전압을 선택하는 아날로그 스위칭 회로 (11-3) 에는 제 1 P-형 MOS 트랜지스터 (42), 디플리션형 N-형 MOS 트랜지스터 (43) 및 제 2 P-형 MOS 트랜지스터 (44) 가 제공되는 것을 특징으로 한다.
제 1 P-형 MOS 트랜지스터 (42) 에 있어서, 저항기 스트링 회로 (14) 는 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고, 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다. 디플리션형 N-형 트랜지스터 (43) 에 있어서, 저항기 스트링 회로 (14) 는 소스 전극에 접속되고, 제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극은 드레인 전극에 접속되고, 제 1 제어 신호 (Φ-) 에 대해 역 극성인 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다. 제 2 P-형 MOS 트랜지스터 (44) 에 있어서, 고 전위 전원 (VH) 은 소스 전극 및 백 게이트 전극에 접속되고, 제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극은 드레인 전극에 접속되고, 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다.
또한, 본 발명에 따른 계조 선택기 회로는, 중간 전위에 근접한 아날로그 전압을 선택하는 아날로그 스위칭 회로 (11-4) 에는 제 1 N-형 MOS 트랜지스터 (52), 디플리션형 P-형 MOS 트랜지스터 (53) 및 제 2 N-형 MOS 트랜지스터 (54) 가 제공되는 것을 특징으로 한다.
제 1 N-형 MOS 트랜지스터 (52) 에 있어서, 저항기 스트링 회로 (14) 는 소스 전극에 접속되고, 출력 단자는 드레인 전극에 접속되고, 제 2 제어 신호 (Φ) 는 게이트 전극으로 입력된다. 디플리션형 P-형 MOS 트랜지스터 (53) 에 있어서, 저항기 스트링 회로 (14) 는 소스 전극에 접속되고, 제 1 N-형 MOS 트랜지스터 (52) 의 백 게이트 전극은 드레인 전극에 접속되고, 제 2 제어 신호 (Φ) 에 대해 역 극성인 제 1 제어 신호 (Φ-) 는 게이트 전극으로 입력된다. 제 2 N-형 MOS 트랜지스터 (54) 에 있어서, 저 전위 전원 (VL) 은 소스 전극 및 백 게이트 전극에 접속되고, 제 1 N-형 MOS 트랜지스터의 백 게이트 전극은 드레인 전극에 접속되고, 제 1 제어 신호 (Φ) 는 게이트 전극으로 입력된다.
첨부한 도면을 참조하여, 본 발명에 따른 계조 선택기 회로의 실시 형태를 설명한다. 각 실시 형태에서 동일하거나 유사한 부분에는 동일한 참조 번호를 할당한다.
도 1은 본 발명에 따른 계조 선택기 회로의 실시 형태의 구성을 도시하는 블록도이다. 계조 선택기 회로 (10) 에는 저항기 스트링 회로 (사다리형 저항기 회로 : 14) 및 선택기 회로 (19) 가 제공된다.
저항기 스트링 회로 (사다리형 저항기 회로 : 14) 는 고 전위 전원 및 저 전위 전원 사이에 저항 소자 (R) 를 직렬로 접속함으로써 형성된다. 고 전위 전원 및 저 전위 전원의 전압, 저항 소자 (R) 의 크기 및 수 는 계조 선택기 회로의 어플리케이션에 따라 설계된다.
선택기 회로 (19) 에는 복수의 아날로그 스위칭 회로 (12), 복수의 아날로그 스위칭 회로 (11) 및 복수의 아날로그 스위칭 회로 (13) 가 제공된다.
복수의 아날로그 스위칭 회로 (12) 의 각 입력부는 발생한 아날로그 전압이 저항기 스트링 회로 (14) 의 각 저항 소자 (R) 의 노드 중에서 고 전위에 있는 각 노드에 접속된다. 각 출력부는 계조 선택기 회로 (10) 의 각 출력 단자에 접속된다. 도 1에는, 아날로그 스위칭 회로 (12) 중의 하나만 도시되어 있다. 사용된 (예를 들어, N-형 MOS 트랜지스터 및 P-형 MOS 트랜지스터가 병렬로 접속된) 아날로그 스위칭 회로는 복수의 아날로그 스위칭 회로 (12) 에 대해 사용할 수 있다.
복수의 아날로그 스위칭 회로 (11) 의 각 입력부는 발생한 아날로그 전압이 저항 스트링 회로 (14) 의 각 저항 소자 (R) 의 노드 중에서 중간 전위에 있는 각 노드에 접속된다. 각 출력부는 계조 선택기 회로 (10) 의 출력 단자에 접속된 다. 도 1에는, 아날로그 스위칭 회로 (11) 중의 하나만 도시되어 있다. 본 발명의 아날로그 스위칭 회로 (11) 를 나중에 자세히 설명한다.
복수의 아날로그 스위칭 회로 (13) 의 각 입력부는 발생된 아날로그 전압이 저항기 스트링 회로 (14) 의 각 저항 소자 (R) 의 노드 중에서 저 전위에 있는 각 노드에 접속된다. 각 출력부는 계조 선택기 회로 (10) 의 출력 단자에 접속된다. 도 1에는, 아날로그 스위칭 회로 (13) 중의 하나만 도시되어 있다. 사용된 (예를 들어, N-형 MOS 트랜지스터 및 P-형 MOS 트랜지스터가 병렬로 접속된) 아날로그 스위칭 회로는 복수의 아날로그 스위칭 회로 (13) 에 대해 사용할 수 있다.
계조 선택기 회로 (10) 에서, 고 전위 전원 및 저 전위 전원 사이의 전압을 각 저항 소자 (R) 의 수로 분할함으로써 획득된 아날로그 전압은 저항기 스트링 회로 (14) 의 각 저항 소자 (R) 의 노드에서 발생한다.
복수의 아날로그 스위칭 회로 (11, 12, 13) 중의 하나만 턴 온된다. 각 노드에서 발생한 아날로그 전압 중에서, 턴 온된 아날로그 스위칭 회로에 대응하는 아날로그 전압만이 계조 선택기 회로 (10) 의 출력 단자로부터 출력된다.
고 전위/중간 전위/저 전위 아날로그 전압은 고 전위 전원의 전압으로부터 저 전위 전원의 전압까지 3회 분할함으로써 획득되어 고 전위 전원 측으로부터 순서대로 고 전위, 중간 전위 및 저 전위가 된다. 아날로그 전압은 3회 또는 실제로 3회 분할되거나 분할의 수는 계조 선택기 회로 (10) 의 소자 마다의 시뮬레이션 또는 실험 결과에 의해 결정된다.
이하, 본 발명의 복수의 아날로그 스위칭 회로 (11) 를 더 설명한다.
도 2는 본 발명의 제 1 실시 형태의 주요부인 아날로그 스위칭 회로를 도시하는 회로도이다.
계조 선택기 회로 (10) 에는 저항기 스트링 회로 (사다리형 저항기 회로 : 14) 및 선택기 회로 (19) 가 제공된다. 선택기 회로 (19) 에는 복수의 아날로그 스위칭 회로 (11) (도 2에, 하나의 아날로그 스위칭 회로 (11-1) 만 도시함) 인 복수의 아날로그 스위칭 회로 (11-1) 가 제공된다. 다른 구성은 도 1의 구성과 유사하기 때문에, 설명을 생략한다.
아날로그 스위칭 회로 (11-1) 에는 인핸스먼트형 P-형 MOS 트랜지스터 (22) 및 디플리션형 N-형 MOS 트랜지스터 (23) 가 제공된다.
P-형 MOS 트랜지스터 (22) 에 있어서, 저항기 스트링 회로 (14) 의 노드 "a"는 (소스 22-2에 접합된) 소스 전극 및 (N-형 우물 (25) 에 접합된) 백 게이트 전극에 접속된다. 제 1 제어 신호 (Φ-) 는 (게이트 22-1에 접합된) 게이트 전극으로 입력된다. 이제, "Φ-"의 "-"가 도 2의 Φ 상부에 기재된다 (본 명세서의 또 다른 위치 및 다른 도면에서도 유사하다).
디플리션형 N-형 MOS 트랜지스터 (23) 에 있어서, P-형 MOS 트랜지스터(22) 의 (드레인 22-3에 접합된) 드레인 전극은 (소스 23-2에 접합된) 소스 전극에 접속된다. 출력 단자 "b"는 (드레인 23-3에 접합된) 드레인 전극에 접속된다. 제 1 제어 신호 (Φ-) 에 대해 역 극성인 반전된 신호인 제 2 제어 신호 (Φ) 는 (게이트 23-1에 접합된) 게이트 전극으로 입력된다.
이하, 도 2를 참조하여, 본 발명에 따른 계조 선택기 회로의 제 1 실시 형태의 동작을 설명한다.
(1) 제 2 제어 신호 (Φ) 가 하이 (high) 레벨에 있는 경우에 :
제 2 제어 신호 (Φ) 가 하이 레벨에 있는 경우에, (제 1 제어 신호 (Φ-) 에 의해 제어된) P-형 MOS 트랜지스터 및 (제 2 제어 신호에 의해 제어된) 디플리션형 N-형 MOS 트랜지스터 (23) 모두가 턴 온 된다.
상기 경우에, P-형 MOS 트랜지스터 (22) 의 백 게이트 전극 및 소스 전극 사이에 전위차는 없다. 따라서, 백 게이트 효과에 의한 P-형 MOS 트랜지스터 (22) 의 임계 전압의 상승이 발생하지 않기 때문에, 그 결과, 온-상태 저항의 상승 또한 발생하지 않는다.
또한, 디플리션형 N-형 MOS 트랜지스터 (23) 의 임계 전압이 0 V 이거나 더 작기 때문에, 임계 전압에 대한 전압 강하가 디플리션형 N-형 MOS 트랜지스터 (23) 에서 발생하지 않는다. 따라서, 아날로그 스위칭 회로 (11-1) 는 고-정밀 전압을 출력할 수 있다.
즉, 아날로그 스위칭 회로 (11-1) 는 온-상태 저항이 작은, 고-정밀 전압을 출력할 수 있다.
(2) 제 2 제어 신호 (Φ) 가 로우 (low) 레벨에 있는 경우에 :
제 2 제어 신호 (Φ) 가 로우 레벨에 있을 때, P-형 MOS 트랜지스터 (22) 및 디플리션형 N-형 MOS 트랜지스터 (23) 는 모두 턴 오프된다.
백 게이트 전극이 P-형 MOS 트랜지스터의 소스 전극에 접속되고 드레인 전극 의 전위가 소스 전극의 전극 보다 더 높은 경우에, 전류는 PN 접합의 순방향으로 흐르고 누설 전류는 소스 전극 및 드레인 전극으로 흐른다. 그러나, 본 발명에서는, 디플리션형 N-형 MOS 트랜지스터가 직렬로 접속되기 때문에, 누설 전류를 방지할 수 있다.
한편, 디플리션형 N-형 MOS 트랜지스터 (23) 의 게이트 전극의 전위가 로우 레벨에 있을지라도, 출력 단자의 전위가 로우 레벨에 근접한 값을 갖는 경우에, 디플리션형 N-형 MOS 트랜지스터 (23) 는 온 상태로 턴된다. 그러나, 백 게이트 전극이 소스 전극에 접속될지라도, 트랜지스터가 로우 레벨에 근접한 값을 가질 때 P-형 MOS 트랜지스터는 오프 상태에 있는다.
따라서, 본 발명에 따른 P-형 MOS 트랜지스터 (22) 및 디프리션형 N-형 MOS 트랜지스터 (23) 는 상호 오프-상태 저항을 상보한다.
따라서, 온-상태 저항이 감소하고 누설 전류를 방지할 수 있다. 고속 동작 및 고 정밀 출력 전압에 의한 동작을 실행할 수 있다.
종래 유형에 비교하여 소자의 수는 증가하지 않고 유사한 제어 신호를 사용한다. 즉, 칩 비용의 상승을 억제하며 전술한 특징을 갖는 아날로그 스위칭 회로가 제공된 계조 선택기 회로를 실현할 수 있다.
N-형 기판이 도 2에 도시된 아날로그 스위칭 회로 (11-1) 내의 P-형 기판에 대해 사용되는 경우에, 전술한 효과를 유사하게 획득할 수 있다. 도 3은 본 발명의 제 2 실시 형태로서의 예를 도시한다.
도 3은 복수의 아날로그 스위칭 회로 (11) 중의 하나의 실제 횡단면을 포함 하는 도 1에 도시된 계조 선택기 회로 (10) 를 도시한다. 도 2에 도시된 아날로그 스위칭 회로 (11-1) 에서 사용된 P-형 기판 대신에 N-형 기판이 사용된 경우에, 복수의 아날로그 스위칭 회로 (11) 는 아날로그 스위칭 회로 (11-2) 이다 (하나의 아날로그 스위칭 회로 (11-2) 가 도 3에 도시되어 있다).
아날로그 스위칭 회로 (11-2) 에는 인핸스먼트형 N-형 MOS 트랜지스터 (32) 및 디플리션형 P-형 MOS 트랜지스터 (33) 가 제공된다.
N-형 MOS 트랜지스터 (32) 에 있어서, 저항기 스트링 회로 (14) 의 노드는 (소스 (32-2) 에 접합된) 소스 전극 및 (P-형 우물 (35) 에 접합된) 백 게이트 전극에 접속된다. 제 2 제어 신호 (Φ) 는 (게이트 (32-1) 에 접합된) 게이트 전극으로 입력된다.
디플리션형 P-형 MOS 트랜지스터 (33) 에서, N-형 MOS 트랜지스터 (32) 의 (드레인 (32-3) 에 접합된) 드레인 전극은 (소스 (33-2) 에 접합된) 소스 전극에 접속된다. 출력 단자 (b) 는 (드레인 (33-3) 에 접합된) 드레인 전극에 접속된다. 제 1 제어 신호 (Φ-) 는 (게이트 (33-1) 에 접합된) 게이트 전극으로 입력된다.
제 2 실시 형태는 N-형 기판이 도 2에 도시된 P-형 기판 대신에 사용된 경우이기 때문에, 도 3에 도시된 계조 선택기 회로 (10) 의 동작의 설명은 생략한다.
이하, 도 4를 참조하여, 본 발명의 제 3 실시 형태를 설명한다.
도 4는 복수의 아날로그 스위칭 회로 (11) 중의 하나의 실제 횡단면을 포함하는 도 1에 도시된 계조 선택기 회로 (10) 를 도시한다. 계조 선택기 회로 (10) 에는 저항기 스트링 회로 (사다리형 저항기 회로 : 14) 및 선택기 회로 (19) 가 제공된다. 선택기 회로 (19) 에는 (도 1에서, 하나의 아날로그 스위칭 회로 (11-3) 가 도시됨) 복수의 아날로그 스위칭 회로 (11) 인 복수의 아날로그 스위칭 회로 (11-3) 가 제공된다. 다른 구성은 도 1의 구성과 유사하기 때문에, 설명을 생략한다.
아날로그 스위칭 회로 (11-3) 에는 인핸스먼트형 제 1 P-형 MOS 트랜지스터 (42), 디플리션형 N-형 MOS 트랜지스터 (43) 및 인핸스먼트형 제 2 P-형 MOS 트랜지스터 (44) 가 제공된다.
제 1 P-형 MOS 트랜지스터 (42) 에 있어서, 저항기 스트링 회로 (14) 의 노드는 (소스 (42-2) 에 접합된) 소스 전극에 접속된다. 출력 단자 (b) 는 (드레인 (42-3) 에 접합된) 드레인 전극에 접속된다. 제 1 제어 신호 (Φ-) 는 (게이트 (42-1) 에 접합된) 게이트 전극으로 입력된다.
디플리션형 N-형 MOS 트랜지스터 (43) 에 있어서, 저항기 스트링 회로 (14) 의 노드는 (소스 (43-2) 에 접합된) 소스 전극에 접속된다. 제 1 P-형 MOS 트랜지스터 (42) 의 (N-형 우물 (47) 에 접합된) 백 게이트 전극은 (드레인 (43-3) 에 접합된) 드레인 전극에 접속된다. (역의 극성을 갖는) 반전된 신호인 제 2 제어 신호 (Φ) 는 (게이트 (43-1) 에 접합된) 게이트 전극으로 입력된다.
제 2 P-형 MOS 트랜지스터 (44) 에 있어서, 고 전위 전원 (VH) 은 (소스 (44-2) 에 접합된) 소스 전극 및 (N-형 우물 (46) 에 접합된) 백 게이트 전극에 접 속된다. 제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극은 (드레인 (44-3) 에 접합된) 드레인 전극에 접속된다. 제 2 제어 신호 (Φ) 는 (게이트 (44-1) 에 접합된) 게이트 전극으로 입력된다.
고 전위 전원 (VH) 의 전위는 제 2 제어 신호 (Φ) 가 로우 레벨에 있는 경우에 제 1 P-형 MOS 트랜지스터 (42) 의 소스 전극의 전위로서 추정된 최대 전위 보다 더 높아야 한다.
이하, 도 4를 참조하여, 본 발명에 따른 계조 선택기 회로의 제 3 실시 형태의 동작을 설명한다.
(1) 제 2 제어 신호 (Φ) 가 하이 레벨에 있는 경우에 :
제 2 제어 신호 (Φ) 가 하이 레벨에 있는 경우에, (제 2 제어 신호 (Φ) 에 의해 제어된) 디플리션형 N-형 MOS 트랜지스터 (43) 및 (제 1 제어 신호 (Φ-) 에 의해 제어된) 제 1 P-형 MOS 트랜지스터 (42) 는 턴 온되고 (제 2 제어 신호 (Φ) 에 의해 제어된) 제 2 P-형 MOS 트랜지스터 (44) 는 턴 오프된다.
제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극 및 소스 전극이 디플리션형 N-형 MOS 트랜지스터 (43) 를 통해 접속되기 때문에, 전위차는 없다. 따라서, 백 게이트 효과에 의한 제 1 P-형 MOS 트랜지스터 (42) 의 임계 전압의 상승을 저항기 스트링 회로 (14) 에서 발생된 중간 전위로 방지할 수 있기 때문에, 그 결과, 온-상태 저항의 상승은 발생하지 않는다.
또한, 디플리션형 N-형 MOS 트랜지스터 (43) 의 임계 전압이 0 V 이거나 작 기 때문에, 디플리션형 N-형 MOS 트랜지스터 (43) 에서 임계 전압에 대한 전압 강하는 발생하지 않는다. 따라서, 아날로그 스위칭 회로 (11-3) 는 고-정밀 전압을 출력할 수 있다.
즉, 아날로그 스위칭 회로 (11-3) 는 온-상태 저항이 작은, 고-정밀 전압을 출력할 수 있다.
(2) 제 2 제어 신호 (Φ) 가 로우 레벨에 있는 경우에 :
제 2 제어 신호 (Φ) 가 로우 레벨에 있는 경우에, 제 2 P-형 MOS 트랜지스터 (44) 는 턴 온되고, 제 1 P-형 MOS 트랜지스터 (42) 및 디플리션형 N-형 MOS 트랜지스터 (43) 는 턴 오프된다.
제 1 P-형 MOS 트랜지스터 (42) 의 백 게이트 전극 및 고 전위 전원은 제 2 P-형 MOS 트랜지스터 (44) 를 통해 접속된다. 따라서, 제 1 P-형 MOS 트랜지스터 (42) 의 소스 전극의 전위는 백 게이트 전극의 전위 보다 더 높지 않다. 따라서, 누설 전류가 흐르지 않는다.
따라서, 온-상태 저항을 감소시키고 누설 전류를 방지할 수 있다. 고속 동작 및 고-정밀 출력 전압에 의한 동작을 실행할 수 있다.
종래 유형에 비교하여, 소자의 수는 증가하지 않고 유사한 제어 신호를 사용한다. 즉, 칩 비용의 상승을 억제하고 전술한 특징을 갖는 아날로그 스위칭 회로가 제공된 계조 선택기 회로를 실현할 수 있다.
N-형 기판이 도 4에 도시된 아날로그 스위칭 회로 (11-3) 내의 P-형 기판에 대해 사용된 경우에, 전술한 효과를 유사하게 획득할 수 있다. 도 5는 본 발명 의 제 4 실시 형태로서의 예를 도시한다.
도 5는 복수의 아날로그 스위칭 회로 (11) 중의 하나의 실제 횡단면을 포함하는 도 1에 도시된 계조 선택기 회로 (10) 를 도시한다. 복수의 스위칭 회로 (11) 는 N-형 기판이 도 4에 도시된 아날로그 스위칭 회로 (11-3) 에서 사용된 P-형 기판 대신에 사용된 경우에 (하나의 아날로그 스위칭 회로 (11-4) 가 도 5에 도시됨) 아날로그 스위칭 회로 (11-4) 이다.
아날로그 스위칭 회로 (11-4) 에는 인핸스먼트형 제 1 N-형 MOS 트랜지스터 (52), 디플리션형 P-형 MOS 트랜지스터 (53) 및 인핸스먼트형 제 2 N-형 MOS 트랜지스터 (54) 가 제공된다.
제 1 N-형 MOS 트랜지스터 (52) 에 있어서, (소스 (52-2) 에 접합된) 소스 전극 및 저항기 스트링 회로 (14) 가 접속된다. (드레인 (52-3) 에 접합된) 드레인 전극 및 출력 단자가 접속된다. 제 2 제어 신호 (Φ) 는 (게이트 (52-1) 에 접합된) 게이트 전극으로 입력된다.
디플리션형 P-형 MOS 트랜지스터 (53) 에 있어서, (소스 (53-2) 에 접합된) 소스 전극 및 저항기 스트링 회로 (14) 의 노드가 접속된다. (드레인 (53-3) 에 접합된) 드레인 전극 및 제 1 N-형 MOS 트랜지스터 (52) 의 (P-형 우물 (57) 에 접합된) 백 게이트 전극이 접속된다. 제 2 제어 신호 (Φ) 의 (역 극성을 갖는) 반전된 신호인 제 1 제어 신호 (Φ-) 는 (게이트 (53-1) 에 접합된) 게이트 전극으로 입력된다.
제 2 N-형 MOS 트랜지스터 (54) 에 있어서, 저 전위 전원 (VL) 은 (소스 (54-2) 에 접합된) 소스 전극 및 (P-형 우물 (56) 에 접합된) 백 게이트 전극에 접속되고, (드레인 (54-3) 에 접합된) 드레인 전극 및 제 1 N-형 MOS 트랜지스터 (52) 의 백 게이트 전극이 접속된다. 제 1 제어 신호 (Φ-) 는 (게이트 (54-1) 에 접합된) 게이트 전극으로 입력된다.
저 전위 전원 (VL) 의 전위는, 제 1 제어 신호 (Φ-) 가 로우 레벨에 있는 경우에, 제 1 N-형 MOS 트랜지스터 (52) 의 소스 전극의 전위로서 추정된 최대 전위 보다 더 낮아야 한다.
제 4 실시 형태는 N-형 기판이 도 4에 도시된 P-형 기판 대신에 사용된 경우이기 때문에, 도 5에 도시된 계조 선택기 회로 (10) 의 동작의 설명은 생략한다.
특히 중간 전위가 계조 선택기 회로에서 출력되는 경우에 본 발명에 따른 아날로그 스위칭 회로 (아날로그 스위칭 회로 (11-1 내지 11-4)) 를 사용함으로써 트랜지스터의 임계 전압이 높은 프로세스에서 및 저 전압에서의 설계가 필요한 경우에 온-저항이 낮고, 누설 전류가 흐르지 않고, 고속 동작이 가능하고, 출력 전압의 정밀도가 높은 계조 선택기 회로를 실현할 수 있는 것을 특징으로 하고, 이것은 칩 비용의 증가를 억제한다.
이상, 본 발명에 따르면, 계조 선택기 회로에서, 온-상태 저항을 감소시키고, 누설 전류를 방지할 수 있고, 고속 동작 및 출력 전력에 의한 고-정밀 동작을 실행할 수 있다.

Claims (14)

  1. 각각 상이한 전도 형태를 갖는 제 1 인핸스먼트형 절연 게이트 전계 효과 트랜지스터 및 디플리션형 절연 게이트 전계 효과 트랜지스터를 구비하는 아날로그 스위칭 회로로서,
    상기 제 1 인핸스먼트형 트랜지스터의 소스 전극 및 드레인 전극 중의 하나가 입력 단자에 접속되고,
    상기 제 1 인핸스먼트형 트랜지스터의 백 게이트 전극이 직접 상기 입력 단자에 접속되고,
    상기 디플리션형 트랜지스터의 소스 전극 및 드레인 전극 중의 하나는 상기 제 1 인핸스먼트형 트랜지스터의 소스 전극 및 드레인 전극 중의 다른 하나에 접속되고,
    상기 디플리션형 트랜지스터의 소스 전극 및 드레인 전극 중의 다른 하나는 출력 단자에 접속되는, 아날로그 스위칭 회로.
  2. 제 1 항에 있어서,
    상기 제 1 인핸스먼트형 트랜지스터는 P-형 절연 게이트 전계 효과 트랜지스터이고, 제 1 제어 신호가 상기 제 1 인핸스먼트형 트랜지스터의 게이트 전극에 입력되고,
    상기 디플리션형 트랜지스터는 N-형 절연 게이트 전계 효과 트랜지스터이고, 상기 제 1 제어 신호에 대해 역 극성인 제 2 제어 신호가 상기 디플리션형 트랜지스터의 게이트 전극에 입력되는, 아날로그 스위칭 회로.
  3. 제 2 항에 있어서,
    상기 입력 단자는 고 전위 및 저 전위 사이에서 상이한 아날로그 전압을 발생시키는 복수의 노드 중에서 중간 전위인 아날로그 전압을 발생시키는 노드에 접속되는, 아날로그 스위칭 회로.
  4. 제 1 항에 있어서,
    상기 제 1 인핸스먼트형 트랜지스터는 N-형 절연 게이트 전계 효과 트랜지스터이고, 제 2 제어 신호가 상기 제 1 인핸스먼트형 트랜지스터의 게이트 전극에 입력되고,
    상기 디플리션형 트랜지스터는 P-형 절연 게이트 전계 효과 트랜지스터이고, 상기 제 2 제어 신호에 대해 역 극성인 제 1 제어 신호가 상기 디플리션형 트랜지스터의 게이트 전극에 입력되는, 아날로그 스위칭 회로.
  5. 제 4 항에 있어서,
    상기 입력 단자는 고 전위 및 저 전위 사이에서 상이한 아날로그 전압을 발생시키는 복수의 노드 중에서 중간 전위인 아날로그 전압을 발생시키는 노드에 접속되는, 아날로그 스위칭 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 고 전위 전원 및 저 전위 전원 사이에 저항 소자가 직렬로 접속되는 저항기 스트링 회로; 및
    상기 저항기 스트링 회로에 접속되고, 제어 신호에 따라 상기 저항기 스트링 회로에서 발생하는 복수의 아날로그 전압 중의 하나를 선택하고, 출력 단자로 출력하는 선택기 회로를 구비하는 계조 선택기 회로로서,
    상기 선택기 회로에는 복수의 아날로그 전압값에 대응하는 복수의 트랜지스터 스위치로서 복수의 아날로그 스위칭 회로가 제공되고,
    상기 아날로그 스위칭 회로는, 각각 상이한 전도 형태를 갖는 제 1 인핸스먼트형 절연 게이트 전계 효과 트랜지스터 및 디플리션형 절연 게이트 전계 효과 트랜지스터를 구비하고,
    상기 제 1 인핸스먼트형 트랜지스터의 소스 전극 및 드레인 전극 중의 하나가 입력 단자에 접속되고,
    상기 제 1 인핸스먼트형 트랜지스터의 백 게이트 전극이 직접 상기 입력 단자에 접속되고,
    상기 디플리션형 트랜지스터의 소스 전극 및 드레인 전극 중의 하나는 상기 제 1 인핸스먼트형 트랜지스터의 소스 전극 및 드레인 전극 중의 다른 하나에 접속되고,
    상기 디플리션형 트랜지스터의 소스 전극 및 드레인 전극 중의 다른 하나는 출력 단자에 접속되는, 계조 선택기 회로.
  11. 제 10 항에 있어서,
    상기 아날로그 스위칭 회로는 중간 전위인 아날로그 전압을 선택하며,
    상기 아날로그 스위칭 회로는,
    P-형 절연 게이트 전계 효과 트랜지스터, 및
    디플리션형 N-형 절연 게이트 전계 효과 트랜지스터를 구비하고,
    상기 P-형 게이트 전계 효과 트랜지스터의 소스 전극 및 드레인 전극 중의 하나와 상기 P-형 게이트 전계 효과 트랜지스터의 백 게이트 전극은 저항기 스트링 회로에 접속되고, 제 1 제어 신호가 상기 P-형 게이트 전계 효과 트랜지스터의 게이트 전극에 입력되고,
    상기 제 1 제어 신호에 대해 역 극성인 제 2 제어 신호가 상기 디플리션형 N-형 절연 게이트 전계 효과 트랜지스터의 게이트 전극에 입력되는, 계조 선택기 회로.
  12. 제 10 항에 있어서,
    상기 아날로그 스위칭 회로는 중간 전위인 아날로그 전압을 선택하며,
    상기 아날로그 스위칭 회로는,
    N-형 절연 게이트 전계 효과 트랜지스터, 및
    디플리션형 P-형 절연 게이트 전계 효과 트랜지스터를 구비하고,
    상기 N-형 절연 게이트 효과 트랜지스터의 상기 소스 전극 및 드레인 전극 중의 하나와 상기 N-형 절연 게이트 효과 트랜지스터의 백 게이트 전극은 상기 저항기 스트링 회로에 접속되고, 상기 제 2 제어 신호가 상기 N-형 절연 게이트 효과 트랜지스터의 게이트 전극에 입력되고,
    상기 제 2 제어 신호에 대해 역 극성인 상기 제 1 제어 신호가 상기 디플리션형 P-형 절연 게이트 전계 효과 트랜지스터의 게이트 전극에 입력되는, 계조 선택기 회로.
  13. 삭제
  14. 삭제
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