JP4091576B2 - 半導体集積回路及び周波数変調装置 - Google Patents

半導体集積回路及び周波数変調装置 Download PDF

Info

Publication number
JP4091576B2
JP4091576B2 JP2004204851A JP2004204851A JP4091576B2 JP 4091576 B2 JP4091576 B2 JP 4091576B2 JP 2004204851 A JP2004204851 A JP 2004204851A JP 2004204851 A JP2004204851 A JP 2004204851A JP 4091576 B2 JP4091576 B2 JP 4091576B2
Authority
JP
Japan
Prior art keywords
circuit
semiconductor region
node
output
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004204851A
Other languages
English (en)
Other versions
JP2005312004A (ja
Inventor
徹 丹沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004204851A priority Critical patent/JP4091576B2/ja
Priority to US11/085,586 priority patent/US7474139B2/en
Publication of JP2005312004A publication Critical patent/JP2005312004A/ja
Application granted granted Critical
Publication of JP4091576B2 publication Critical patent/JP4091576B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

本発明は、スイッチ回路、可変容量素子を内蔵する半導体集積回路（ＬＳＩ）及び周波数変調装置に関するもので、例えばブルートゥース対応の携帯端末などの周波数ホッピング方式の無線通信システムに使用されるものである。
携帯電話やパーソナルデジタルアシスタント（PDA）、ノートパソコン、音声端末機器（ヘッドホンなど）などの間でデータを交換するために、携帯端末向けの無線通信の新しい規格としてブルートゥース(Bluetooth)が提唱されている。ブルートゥースでは2.4GHz帯の周波数のキャリア信号が使用されており、最大で例えば1Mbpsの通信速度が実現される。
ブルートゥース対応の携帯端末（以下、ブルートゥースデバイスと称する）では、2.402GHzから2.480GHzまでの周波数帯に定められた79個の周波数チャネルが使用される。そして、周波数チャネルを時間経過とともに切り替えて無線通信を行う周波数ホッピング方式が採用されている。この周波数ホッピング方式は、予め決められた疑似ランダムアルゴリズムに基づいて一定時間間隔で繰り返すようにチャネル選択を行い、１つのチャネルに１パケットデータを割り当てて通信を行う。
このような周波数ホッピング方式の無線通信システムに使用される周波数シフトキー（ＦＳＫ）変調装置の一例として、電圧制御発振回路（ＶＣＯ）で所定周波数のキャリア信号を発生させ、このＶＣＯに入力される送信データ信号の“１”、“０”に応じてキャリア信号の周波数をシフトさせるＶＣＯ直接変調方式が採用されている（非特許文献１参照）。
ＶＣＯで発生したキャリア信号が参照用の基準信号と比較されることで誤差信号が生成され、この誤差信号がチャージポンプ回路に供給されることで、ＶＣＯの発振動作を制御する制御電圧が生成される。上記誤差信号に基づいて制御電圧を生成するチャージポンプ回路は、通常、ＭＯＳトランジスタを用いて構成されている。
ところで、近年、ＬＳＩの素子の微細化、ＭＯＳトランジスタのスケーリングに伴い、ＭＯＳトランジスタのリーク電流が多くなってきている。ＭＯＳトランジスタのスケーリングに伴い、ＭＯＳトランジスタのオフ時のリーク電流（gate-induced drain leakage current; GIDL電流）はドレイン・基板間電圧（Vdb）の依存性を強く持つようになり、例えば図２３中に破線で示す特性のようにリーク電流（Id）が多くなってきている。さらに、ドレイン・インデューズド・バリア・ロウアリング（drain-induced barrier lowering）によるリーク電流は、ドレイン・ソース間電圧（Vds）の依存性を強く持つ。
したがって、前述のチャージポンプ回路の出力ノードがフローティング状態の時に、チャージポンプ回路内のＭＯＳトランジスタのリーク電流が多いと、制御電圧が時間的に変動し、ＶＣＯの出力信号の周波数ドリフトが発生し、信頼性の高いデータ送信を行うのが困難になる。因みに、ブルートゥースデバイスの仕様では、最大パケット長は3ms、送信信号の周波数シフト量は例えば±160KHz、送信信号の周波数ドリフト量は例えば±40KHz以下である。
上記したようなリーク電流による問題は、チャージポンプ回路に限らず、一般にＬＳＩ内で所定期間フローティングにしたいノードに接続されているスイッチ回路の電流リークが多いと、ノードの電圧変動を引き起こすという問題を生じる。
このような問題の対策として、ノードに大きい容量素子を接続することによって、電流リークがあっても電位変動が小さくなるようにすることも可能であるが、大きい容量素子は面積が大きいので、チップコストが高くなるという問題がある。
さらに、従来のスイッチ回路を用いたＶＣＯ直接変調方式のＦＳＫ変調装置では、スイッチ回路を構成するＭＯＳトランジスタにオフリーク電流が生じることにより、発生されるキャリア信号に周波数変動が生じるという問題がある。
また、上記のようにフローティング状態となるノードにおける電流リークの問題は、ＬＳＩ内に形成される可変容量素子についても同様に発生する。
なお、特許文献１には、スイッチ手段の開成時に、スイッチ手段の入力側と出力側の電位差を無くするように制御する点が開示されている。
特開平８−２１３９０９号公報 H.ISHIKURO et.al.," A Single-Chip CMOS Bluetooth Transceiver with 1.5MHz IF and Direct Modulation transmitter ",ISSCC 2003 SESSION 5 WIRELESS-PAN TRANSCEIVERS PAPER 5.5(DIGEST OF TECHNICAL PAPERS 95)
本発明は上記の問題点を解決すべくなされたもので、その目的は、所定期間フローティングにしたまま電位を保持したい所望のノードのリーク電流をほぼ零に抑えることができ、所望のノードの電位変動が抑制できる半導体集積回路を提供することである。
本発明の他の目的は、ＶＣＯの制御電圧ノードに接続されたスイッチ用のトランジスタのオフリーク電流をほぼ零に抑えることができ、オフリーク電流が多いスケーリングされたトランジスタを使うことが可能となり、制御電圧に依存した安定した周波数のキャリア信号を発生できる周波数変調装置を提供することである。
本発明のさらに他の目的は、ＶＣＯの制御電圧ノードに接続された可変容量素子のリーク電流をほぼ零に抑えることができ、制御電圧に依存した安定した周波数のキャリア信号を発生できる周波数変調装置を提供することである。
本発明の半導体集積回路は、第１導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第２半導体領域と、前記第１半導体領域の電位を前記第２半導体領域の電位と同じ電位に制御する制御回路とを具備し、前記制御回路は、前記第２半導体領域の電位が入力され、前記第２半導体領域の電位と同じ電位を出力するバッファ回路であることを特徴とする。
本発明の周波数変調装置は、第１制御電圧及び第２制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第１のクロック信号を出力する分周回路と、前記第１のクロック信号と参照用の第２のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第１及び第２のパルス信号を出力する位相比較回路と、前記第１及び第２のパルス信号が供給され、前記第１及び第２のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第１制御電圧として供給するフィルタ回路と、高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第２制御電圧として供給するガウシアンフィルタとを具備し、前記チャージポンプ回路は、第１導電型の第１半導体領域内に離間して形成された第２導電型の第２、第３半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が接地電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第１のパルス信号が供給されるスイッチ用の第１トランジスタと、前記チャージポンプ出力ノードの電位が入力され、前記チャージポンプ出力ノードの電位と同じ電位を出力するバッファ回路と、前記第１半導体領域と前記接地電位ノードとの間に接続された第１スイッチ素子と、前記第１半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第１トランジスタがオフしている期間の少なくとも一部の期間に前記第１半導体領域を前記バッファ回路の出力ノードに接続する第２スイッチ素子と、第２導電型の第４半導体領域内に離間して形成された第１導電型の第５、第６半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が電源電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第２のパルス信号が供給されるスイッチ用の第２トランジスタと、前記第４半導体領域と前記電源電位ノードとの間に接続された第３スイッチ素子と、前記第４半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第２トランジスタがオフしている期間の少なくとも一部の期間に前記第４半導体領域を前記バッファ回路の出力ノードに接続する第４スイッチ素子とを含むことを特徴とする。
本発明の周波数変調装置は、第１制御電圧及び第２制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第１のクロック信号を出力する分周回路と、前記第１のクロック信号と参照用の第２のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第１及び第２のパルス信号を出力する位相比較回路と、前記第１及び第２のパルス信号が供給され、前記第１及び第２のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第１制御電圧として供給するフィルタ回路と、高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第２制御電圧として供給するガウシアンフィルタとを具備し、前記電圧制御発振回路は、第１及び第２の出力ノードと、前記第１及び第２の出力ノード間に入出力端子間が挿入された第１の反転回路と、前記第１及び第２の出力ノード間に、入出力端子間が前記第１の反転回路とは逆方向に挿入された第２の反転回路と、前記第１及び第２の出力ノード間に挿入されたインダクタンス素子と、アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第１制御電圧が供給される第１の可変容量素子と、アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第１制御電圧が供給される第２の可変容量素子と、アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第２制御電圧が供給される第３の可変容量素子と、アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第２制御電圧が供給される第４の可変容量素子とを含み、前記第１乃至第４の可変容量素子の少なくともいずれか１つは、第１導電型の第１半導体領域と、前記第１半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか一方の領域となる第２導電型の第２半導体領域と、前記第２半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか他方の領域となる第１導電型の第３半導体領域とを有し、前記電圧制御発振回路は、前記第２半導体領域の電位が入力され、前記第２半導体領域の電位と同じ電位を出力し、前記第１半導体領域に供給するバッファ回路を有することを特徴とする。
本発明の周波数変調装置は、第１制御電圧及び第２制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第１のクロック信号を出力する分周回路と、前記第１のクロック信号と参照用の第２のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第１及び第２のパルス信号を出力する位相比較回路と、前記第１及び第２のパルス信号が供給され、前記第１及び第２のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第１制御電圧として供給するフィルタ回路と、高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第２制御電圧として供給するガウシアンフィルタとを具備し、前記チャージポンプ回路は、第１導電型の第１半導体領域内に離間して形成された第２導電型の第２、第３半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が接地電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第１のパルス信号が供給されるスイッチ用の第１トランジスタと、前記チャージポンプ出力ノードの電位が入力され、前記チャージポンプ出力ノードの電位と同じ電位を出力するバッファ回路と、前記第１半導体領域と前記接地電位ノードとの間に接続された第１スイッチ素子と、前記第１半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第１トランジスタがオフしている期間の少なくとも一部の期間に前記第１半導体領域を前記バッファ回路の出力ノードに接続する第２スイッチ素子と、第２導電型の第４半導体領域内に離間して形成された第１導電型の第５、第６半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が電源電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第２のパルス信号が供給されるスイッチ用の第２トランジスタと、前記第４半導体領域と前記電源電位ノードとの間に接続された第３スイッチ素子と、前記第４半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第２トランジスタがオフしている期間の少なくとも一部の期間に前記第４半導体領域を前記バッファ回路の出力ノードに接続する第４スイッチ素子とを含み、前記電圧制御発振回路は、第１及び第２の出力ノードと、前記第１及び第２の出力ノード間に入出力端子間が挿入された第１の反転回路と、前記第１及び第２の出力ノード間に、入出力端子間が前記第１の反転回路とは逆方向に挿入された第２の反転回路と、前記第１及び第２の出力ノード間に挿入されたインダクタンス素子と、アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第１制御電圧が供給される第１の可変容量素子と、アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第１制御電圧が供給される第２の可変容量素子と、アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第２制御電圧が供給される第３の可変容量素子と、アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第２制御電圧が供給される第４の可変容量素子とを含み、前記第１乃至第４の可変容量素子の少なくともいずれか１つは、第１導電型の第７半導体領域と、前記第７半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか一方の領域となる第２導電型の第８半導体領域と、前記第８半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか他方の領域となる第１導電型の第９半導体領域とを有し、前記電圧制御発振回路は、前記第８半導体領域の電位が入力され、前記第８半導体領域の電位と同じ電位を出力し、前記第７半導体領域に供給するバッファ回路を有することを特徴とする。
本発明の半導体集積回路によれば、所定期間フローティングにしたまま電位を保持したい所望のノードに生じるリーク電流をほぼ零に抑えることができ、所望のノードの電位変動が抑制できる。
また、本発明の周波数変調装置によれば、ＶＣＯの制御電圧ノードに接続されたスイッチ用のトランジスタのオフリーク電流をほぼ零に抑えることができ、オフリーク電流が多いスケーリングされたトランジスタを使うことができるようになり、制御電圧に依存した安定した周波数の信号を出力することができる。
さらに、本発明の周波数変調装置によれば、ＶＣＯの制御電圧ノードに接続された可変容量素子のリーク電流をほぼ零に抑えることができ、制御電圧に依存した安定した周波数のキャリア信号を発生できる周波数変調装置を提供することである。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＶＣＯ直接変調方式のＦＳＫ変調装置（周波数変調装置）の構成を示すブロック図である。
図１において、ＶＣＯ11は、第１制御電圧Vctrl及び第２制御電圧Vmodが入力され、第１制御電圧Vctrlに依存した周波数のキャリア信号を発生し、これを第２制御電圧Vmodに応じてＦＳＫ変調する。ＰＬＬ制御回路12は、ＶＣＯ11の出力信号を分周したクロック信号と、別途入力される参照用のクロック信号との位相を比較し、その比較結果に依存したパルス幅のパルス信号を発生し、そのパルス幅に依存した電流を出力し、その電流を電圧に変換し、変換出力をＶＣＯ11の第１制御電圧ノードに第１制御電圧Vctrlとして供給する。ＶＣＯ11及びＰＬＬ制御回路12は、ＰＬＬを形成している。
ガウシアンフィルタ(G-Fil)13は、入力される送信データ信号TX-DATAの高調波成分を弱めた変調信号を、ＶＣＯ11の第２制御電圧ノードに第２制御電圧Vmodとして供給する。パワー増幅器(ＰＡ)14は、ＶＣＯ11の出力信号を電力増幅して出力する。
分周回路（ＤＩＶ）15aにはＶＣＯ11の出力信号が供給される。分周回路15aはこれを分周する。分周回路15bは、別途供給される参照用のクロックREFCLKを分周する。位相比較回路（ＣＯＭＰ）16は、２つの分周回路15a、15bから出力されるクロック信号の位相を比較し、その位相差に依存したパルス幅のパルス信号を発生する。チャージポンプ回路（ＣＰ）17は、位相比較回路16から出力される位相差検出信号により制御されるスイッチ回路を含み、位相差検出信号に依存した電流を出力する。フィルタ回路(Filter)18は、信号経路と接地ノードとの間に接続された抵抗素子及び容量と、上記信号経路と接地ノードとの間に接続された容量とからなり、チャージポンプ回路17の出力電流を電圧に変換し、この電圧をＶＣＯ11の第１制御電圧ノードへ第１制御電圧Vctrlとして供給する。
ＶＣＯ11は、例えば図２に示すような構成を有し、例えば図３に示すような特性を有する。ＶＣＯ11は、差動信号VCO_OUT1、VCO_OUT2を出力する第１及び第２の出力ノードと、第１及び第２の出力ノード間に入出力端子間が挿入された発振用の第１のインバータ回路（反転回路）IV1と、第１及び第２の出力ノード間に入出力端子間が第１のインバータ回路IV1とは逆方向に挿入された第２のインバータ回路IV2と、第１及び第２の出力ノード間に挿入されたインダクタンス素子Ｌと、アノード、カソードを有し、アノードが第１の出力ノード（信号VCO_OUT1のノード）に接続され、カソードに第１制御電圧Vctrlが供給される例えばバラクタダイオードからなる第１の可変キャパシタ（可変容量素子）D1と、アノード、カソードを有し、アノードが第２の出力ノード（信号VCO_OUT2のノード）に接続され、カソードに第１制御電圧Vctrlが供給される例えばバラクタダイオードからなる第２の可変キャパシタ（可変容量素子）D2と、アノード、カソードを有し、アノードが第１の出力ノードに接続され、カソードに第２制御電圧Vmodが供給される例えばバラクタダイオードからなる第３の可変キャパシタ（可変容量素子）D3と、アノード、カソードを有し、アノードが第２の出力ノードに接続され、カソードに第２制御電圧Vmodが供給される例えばバラクタダイオードからなる第４の可変キャパシタ（可変容量素子）D4とを有する。
図３に示すように、第１制御電圧Vctrlが所望範囲（最低値Vctrl_min、最高値Vctrl_max）内の所望値に設定されると、ＶＣＯ11の出力周波数Freqは、所望の周波数バンド幅F_min〜F_max内の所望チャネルになるように制御される。このようにＶＣＯ11が制御された後、ＰＬＬのループが開放状態にされ、ＰＬＬ制御動作がオフ状態、つまり停止状態になる。この後、送信データ信号TX_DATAがフィルタリングされて得られた第２制御電圧VmodがＶＣＯ11に供給されてその出力信号がＦＳＫ変調される。
（スイッチ回路の第１の具体例）
図４は、図１中のチャージポンプ回路17内に設けられているスイッチ回路の第１の具体例を示す回路図である。このスイッチ回路は、ソース、ドレイン間の電流通路が第１ノードN1と第２ノードN2との間に接続され、第１ノードN1と第２ノードN2との間の電気的接続状態を切り替えるスイッチ用のＮＭＯＳトランジスタQN0と、このトランジスタQN0の基板（バックゲート）の電位を切り替えるスイッチ素子S1及びスイッチ素子S2と、第２ノードN2の電位が入力され、第２ノードN2の電位と同じ電位を出力するバッファ回路G1とを含んで構成されている。
トランジスタQN0のゲート電極はスイッチ制御信号SW0により制御される。スイッチ素子S1は、ＮＭＯＳトランジスタQN1からなり、ソース、ドレイン間の電流通路がトランジスタQN0の基板（バックゲート）とウエル電位Vswの供給ノードとの間に接続され、ゲート電極がスイッチ制御信号SW1により制御される。スイッチ素子S2は、ＮＭＯＳトランジスタQN2からなり、ソース、ドレイン間の電流通路がトランジスタQN0の基板（バックゲート）とバッファ回路G1の出力ノードとの間に接続され、ゲート電極がスイッチ制御信号SW2により制御される。
図５は、図４のスイッチ回路の動作タイミングを示す。ここで、Toff1はスイッチ素子S1のオフ(off)期間、Ton2はスイッチ素子S2のオン(on)期間である。
スイッチ素子S2は、トランジスタQN0がオフする期間内において、スイッチ素子S1がオフする期間内にオンになるように制御され、このオン期間にトランジスタQN0の基板（バックゲート）をバッファ回路G1の出力ノードに接続する。
ＮＭＯＳトランジスタのドレイン電流Idは、ドレインからソースに流れるソース電流Isと、ドレインからＰＮ接合を介して基板（バックゲート）に流れる電流Ibとを含む。図４中のスイッチ用のトランジスタQN0のオフリーク電流の特性は、前記図２３に示されるものと同様である。ここで、対比のため、従来のスイッチ用トランジスタのオフリーク電流の一例を点線で示している。
図５に示すように、スイッチ素子S1がオフした後にスイッチ素子S2がオンし、スイッチ用トランジスタQN0のVdbが零になるので、図２３に示すように、トランジスタQN0のオフリーク電流を殆んど零に抑えることができる。このトランジスタQN0のオフ時に、第２ノードN2と基板（バックゲート）との間に加わる電位差によって発生するオフリーク電流の値は、オン時に第２ノードN2と基板（バックゲート）との間に加わる電位差によって発生するオフリーク電流の値よりも小さい。なお、トランジスタQN0の基板（バックゲート）から第１ノードN1に流れる電流は消費電流に計上されるが、オフリーク電流を抑えるために止むを得ないものと考える。
図６は、図４のスイッチ回路内のスイッチ用のＮＭＯＳトランジスタQN0の断面構造の一例を示している。トランジスタQN0はＰ型の半導体基板（P-sub）20内に他の素子と共に集積されている。半導体基板20内にはＮ型ウエル領域（N-well）21が形成され、さらにこのＮ型ウエル領域21内にはＰ型ウエル領域（P-well）22が形成されている。Ｐ型ウエル領域22はトランジスタQN0の基板（バックゲート）である。Ｎ型ウエル領域21は、トランジスタQN0の基板を他の素子と分離する。Ｐ型ウエル領域22内には、トランジスタQN0のソース、ドレイン領域となるＮ＋型半導体領域23、24が形成されており、さらに半導体基板20の表面上にはトランジスタQN0のゲート電極25が形成されている。
図６中、Ｐ型の半導体基板20は接地電位(Vss)に接続され、Ｎ＋型半導体領域23は第１ノードN1に接続され、Ｎ＋型半導体領域24は第２ノードN2に接続されている。また、Ｎ＋型半導体領域24の電位はバッファ回路G1に入力され、バッファ回路G1から出力されるＮ＋型半導体領域24の電位と同じ電位が、スイッチ素子S2を経由してＰ型ウエル領域22に供給される。
ここで、スイッチ用のトランジスタQN0がオフする期間内に、スイッチ素子S2がオン状態のとき、Ｐ型ウエル領域22の電位がＮ＋型半導体領域24と同じ電位に設定される。このため、先に説明したように、トランジスタQN0のドレイン（Ｎ＋型半導体領域24）と基板（Ｎ型ウエル領域21）との間の電圧Vdbが零になり、トランジスタQN0のオフリーク電流を殆ど零に抑えることができる。
（スイッチ回路の第２の具体例）
図７は、図１中のチャージポンプ回路17内に設けられているスイッチ回路の第２の具体例を示す回路図である。図７に示すスイッチ回路は、図４を参照して前述したスイッチ回路の第１の具体例回路と比べて、第１ノードN1とトランジスタQN0との間に別のスイッチ用のＮＭＯＳトランジスタQN0aのソース、ドレイン間の電流通路が挿入されており、さらに２つのトランジスタQN0、QN0aの直列接続ノードにスイッチ素子S3が接続されている点が異なり、図４中と同一部分には同一符号を付している。
即ち、第１ノードN1と第２ノードN2との間に、スイッチ用のトランジスタQN0とトランジスタQN0aのソース、ドレイン間の電流通路が直列に接続されている。スイッチ素子S3は、２つのトランジスタQN0a、QN0の直列接続ノードと、バッファ回路G1の出力ノードとの間にソース、ドレイン間の電流通路が接続されたＮＭＯＳトランジスタQN3で構成されている。このＮＭＯＳトランジスタQN3は、ＮＭＯＳトランジスタQN2と同様に、スイッチ制御信号SW2によりゲート電極が制御される。なお、スイッチ用のトランジスタQN0の断面構造は図６に示すものと同様である。
図８は、図７のスイッチ回路の動作タイミングを示す。スイッチ素子S3は、２つのトランジスタQN0、QN0aがオフしている期間の少なくとも一部の期間に、２つのトランジスタQN0、QN0aの直列接続ノードを、バッファ回路G1の出力ノードに接続するように、スイッチ制御信号SW2により制御される。
トランジスタQN0は、オフ時に、Vg=0V、Vs=Vd=Vbとなり、オフリーク電流は原理的に発生しない。トランジスタQN0aは、ある程度のオフリーク電流が発生するが、リーク電流の流れ出しは第２ノードN2からではなく、バッファ回路G1からであり、オフリーク電流の流れ出し先を切り替えていると言える。
（スイッチ回路の第３の具体例）
図９は、図１中のチャージポンプ回路17内に設けられているスイッチ回路の第３の具体例を示す回路図である。図９に示すスイッチ回路は、図７を参照して前述したスイッチ回路の第２の具体例と比べて、スイッチ用のトランジスタQN0aに代えて定電流源回路60が用いられている点が異なり、図７中と対応する箇所には同じ符号を付している。即ち、第１ノードN1と第２ノードN2との間に、定電流源回路60と、スイッチ用のトランジスタQN0のソース、ドレイン間の電流通路が直列に接続されている。そして、この直列接続ノードには、スイッチ素子S3を介してバッファ回路G1の出力電位が供給される。このスイッチ回路は、図７に示したスイッチ回路と等価であり、その動作説明は省略する。
（スイッチ回路の第４の具体例）
図１０は、図１中のチャージポンプ回路17内に設けられているスイッチ回路の第４の具体例の詳細な構成を示す回路図である。第１ノードN1と第２ノードN2との間には、スイッチ用のＮＭＯＳトランジスタQN0のソース、ドレイン間の電流通路が挿入されている。第１ノードN1と電源電位（本例ではVss）を有するVssノードとの間には、電流源用のＮＭＯＳトランジスタ70のソース、ドレイン間の電流通路が挿入されている。スイッチ用のトランジスタQN0及び電流源用のトランジスタ70は、各基板（バックゲート）がVssノードに接続されており、スイッチ用のトランジスタQN0のゲート電極に第１のスイッチ制御信号SWNが供給され、電流源用のトランジスタ70のゲート電極にバイアス電位Vnが供給される。さらに、第２の電源電位（本例ではVdd）を有するVddノードと、スイッチ用のトランジスタQN0及び電流源用のトランジスタ70の直列接続ノード（第１ノードN1）との間には、スイッチ用のトランジスタQN0と同一導電型（第１導電型）のバイアス用のＮＭＯＳトランジスタ71のソース、ドレイン間の電流通路が挿入されている。このトランジスタ71のゲート電極には、第１のスイッチ制御信号SWNとは相補的な第２のスイッチ制御信号SWNBあるいはそれを遅延した第３の信号SWNBDが供給される。
図１１は、図１０のスイッチ回路の動作タイミングを示す。バイアス用のトランジスタ71のゲート電極に供給されるスイッチ制御信号SWNBあるいはそれを遅延した信号SWNBDは、スイッチ制御信号SWNが第１の論理レベル、本例では“Ｌ”レベルになってスイッチ用のトランジスタQN0がオフになった時に、それと同時あるいはそれより遅延時間Td2（≧0）後に第２の論理レベル、本例では“Ｈ”レベルになって、バイアス用のトランジスタ71をオン状態に制御する。これにより、トランジスタQN0がオン状態の時と比べて、トランジスタQN0のドレイン、ソースの関係が入れ替わり、Vb=Vg=0V、Vd=Vdd、Vs=Vctrlとなる。この時、Vds=Vdd-Vctrlであるが、Vsb=Vsg=1〜2Vとなる。したがって、スイッチ用のトランジスタQN0は実効的に負ゲートバイアスに設定され、リーク電流が減少する。また、基板バイアス効果によって閾値電圧が深くなり、リーク電流が減少する。
なお、スイッチ制御信号SWNBあるいはそれを遅延した信号SWNBDは、スイッチ制御信号SWNが“Ｈ”レベルになってスイッチ用のトランジスタQN0がオンになるタイミングより早いタイミング（時間Td1≧0だけ前）に“Ｌ”レベルになってバイアス用のトランジスタ71をオフ状態に制御する。
したがって、図１０のスイッチ回路によれば、前記したスイッチ回路の各具体例と同様にオフリーク電流を低減することができる。なお、電流源用のトランジスタ70は、抵抗素子に置き換えてもよい。
（スイッチ回路の第５の具体例）
図１２は、図１中のチャージポンプ回路17内に設けられているスイッチ回路の第５の具体例の詳細な構成を示す回路図である。図１２に示すスイッチ回路は、図１０を参照して前述したスイッチ回路と比べて、バイアス用のトランジスタ71に代えて、スイッチ用のトランジスタQN0とは逆導電型（第２導電型）、つまりＰＭＯＳトランジスタ81がバイアス用のトランジスタとして接続されている。このトランジスタ81のゲート電極には、第１のスイッチ制御信号SWNあるいはそれを遅延した第２の信号SWNDが供給される。
図１２のスイッチ回路の動作は、図１１を参照して前述したスイッチ回路の動作と基本的に同じある。即ち、バイアス用のトランジスタ81のゲート電極に供給されるスイッチ制御信号SWNあるいはそれを遅延した信号SWNDは、スイッチ制御信号SWNが“Ｌ”レベルになってスイッチ用のトランジスタQN0がオフになった時には、それと同時あるいはそれより遅延時間Td2(≧0)後に“Ｌ”レベルになってバイアス用のトランジスタ81をオン状態に制御する。これにより、スイッチ用のトランジスタQN0がオン状態の時と比べて、トランジスタQN0のドレイン、ソースの関係が入れ替わり、Vb=Vg=0V、Vd=Vdd、Vs=Vctrlとなる。この時、Vds=Vdd-Vctrlであるが、Vsb=Vsg=1〜2Vとなる。したがって、スイッチ用のトランジスタQN0は実効的に負ゲートバイアスに設定され、リーク電流が減少する。また、基板バイアス効果によって閾値電圧が深くなり、リーク電流が減少する。
したがって、図１２のスイッチ回路によれば、図１０を参照して前述したスイッチ回路と同様にオフリーク電流を低減することができる。なお、電流源用のトランジスタ70は、抵抗素子に置き換えてもよい。
（スイッチ回路の第１の応用例）
図１３は、図１中のチャージポンプ回路17として図９に示したスイッチ回路を用いて構成した一例を示す回路図である。図１３に示すチャージポンプ回路では、第１ノードN1（Vssノード）と第２ノードN2（出力ノード）との間に第１のスイッチ回路91が接続され、Vddノードと第２ノードN2（出力ノード）との間に第２のスイッチ回路92が接続されている。
第１のスイッチ回路91では、第１ノードN1（Vssノード）と第２ノードN2（出力ノード）との間に電流源用のＮＭＯＳトランジスタQN60と、スイッチ用のＮＭＯＳトランジスタQN0のソース、ドレイン間の電流通路が直列に接続されている。第２ノードN2には、演算増幅器からなるバッファ回路G1の入力ノードが接続されている。電流源用のトランジスタQN60のゲート電極にはバイアス電位Vnが供給され、スイッチ用のトランジスタQN0のゲート電極にはスイッチ制御信号SWNが供給される。電流源用のＮＭＯＳトランジスタQN60の基板（バックゲート）はVssノードに接続されている。スイッチ用のトランジスタQN0の基板（バックゲート）は、スイッチ素子S1であるＮＭＯＳトランジスタQN1を介してVssノードに接続されるとともに、スイッチ素子S2であるＮＭＯＳトランジスタQN2を介してバッファ回路G1の出力ノードに接続されている。スイッチ用のトランジスタQN0と電流源用のトランジスタQN60の直列接続ノードは、スイッチ素子S3であるＮＭＯＳトランジスタQN3を介してバッファ回路G1の出力ノードに接続されている。
一方、第２のスイッチ回路92では、Vddノードと第２ノードN2（出力ノード）との間に、電流源用のＰＭＯＳトランジスタQP60と、スイッチ用のＰＭＯＳトランジスタQP0のソース、ドレイン間の電流通路が直列に接続されている。電流源用のトランジスタQP60のゲート電極にはバイアス電位Vpが供給される。スイッチ用のトランジスタQP0のゲート電極にはスイッチ制御信号SWPが供給される。電流源用のトランジスタQP60の基板（バックゲート）はVddノードに接続されている。スイッチ用のトランジスタQP0の基板（バックゲート）は、スイッチ素子S4であるＰＭＯＳトランジスタQP4を介してVddノードに接続されるとともに、スイッチ素子S5であるＮＭＯＳトランジスタQN5を介してバッファ回路G1の出力ノードに接続されている。電流源用のトランジスタQP60とスイッチ用のトランジスタQP0との直列接続ノードは、スイッチ素子S6であるＮＭＯＳトランジスタQN6を介してバッファ回路G1の出力ノードに接続されている。
図１３中のスイッチ用のトランジスタQN0、QP0の各ゲート電極に供給されるスイッチ制御信号SWN、SWPとして、例えば図１４に示されるような信号が用いられる。すなわち、スイッチ制御信号SWN、SWPは、チャージアップ期間には共に“Ｌ”レベルになり、ディスチャージ期間には共に“Ｈ”レベルになり、フローティング期間には“Ｌ”、“Ｈ”レベルになる。上記スイッチ制御信号SWN、SWPとして、図１中の位相比較回路16から出力される位相差検出信号が供給され、例えば位相進み検出パルス信号がスイッチ制御信号SWNに、位相遅れ検出パルス信号がスイッチ制御信号SWPにそれぞれ相当する。
図１３に示したチャージポンプ回路における各スイッチ回路の動作は、図９に示したスイッチ回路と基本的に同じであるので、その説明は省略し、チャージポンプ回路の動作を以下に説明する。
位相進み検出時にスイッチ制御信号SWN、SWPが共に“Ｌ”レベルになると仮定すれば、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0が対応してオン／オフ状態になり、出力ノードN2はチャージアップされる。これに対して、位相遅れ検出時にスイッチ制御信号SWN、SWPが共に“Ｈ”レベルになると仮定すれば、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0が対応してオフ／オン状態になり、出力ノードN2はディスチャージされる。そして、位相同期時にスイッチ制御信号SWN、SWPが対応して“Ｌ”レベル／“Ｈ”レベルになると仮定すれば、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0は共にオフ状態になり、出力ノードN2はフローティング状態になる。このチャージポンプ回路の出力ノードN2の出力電流は図１中のフィルタ回路18によって第１の制御電圧Vctrlに変換される。
上記したチャージポンプ回路の動作において、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0がオフの期間、つまり図１中のＰＬＬ制御回路12のループがオフの期間に、スイッチ制御信号SW2により、スイッチ素子であるＮＭＯＳトランジスタQN2、QN3、QN5、QN6が共にオンする。このとき、スイッチ用のＰＭＯＳトランジスタQP0のソース、ドレイン及び基板（バックゲート）が同じ電位に設定され、スイッチ用のＮＭＯＳトランジスタQN0のソース、ドレイン及び基板（バックゲート）が同じ電位に設定されるので、出力ノードN2からVssノード及びVddノードに流れるリーク電流がほぼ零に抑えられる。
この結果、図１のＦＳＫ変調装置では、第１制御電圧Vctrlの変動が抑制され、安定した周波数のキャリア信号を発生することができる。
図１５は、図１３のスイッチ回路内のスイッチ用のＮＭＯＳトランジスタQN0及びＰＭＯＳトランジスタQP0の断面構造の一例を示している。トランジスタQN0及びQP0はＰ型の半導体基板20内に他の素子と共に集積されている。半導体基板20内にはＮ型ウエル領域（N-well）21が形成され、さらにこのＮ型ウエル領域21内にはＰ型ウエル領域（P-well）22が形成されている。Ｎ型ウエル領域21はＰＭＯＳトランジスタQP0の基板（バックゲート）であり、Ｐ型ウエル領域22はＮＭＯＳトランジスタQN0の基板（バックゲート）である。さらに、Ｎ型ウエル領域21は、ＮＭＯＳトランジスタQN0及びＰＭＯＳトランジスタQP0を他の素子と分離する。Ｐ型ウエル領域22内には、ＮＭＯＳトランジスタQN0のソース、ドレイン領域となるＮ＋型半導体領域23、24が形成されており、半導体基板20の表面上にはＮＭＯＳトランジスタQN0のゲート電極25が形成されている。Ｎ型ウエル領域21内には、ＰＭＯＳトランジスタQP0のソース、ドレイン領域となるＰ＋型半導体領域26、27が形成されており、半導体基板20の表面上にはＰＭＯＳトランジスタQP0のゲート電極28が形成されている。
図１５中、Ｐ型の半導体基板20は接地電位(Vss)に接続されている。ＮＭＯＳトランジスタQN0のドレイン領域であるＮ＋型半導体領域23とＰＭＯＳトランジスタQP0のドレイン領域であるＰ＋型半導体領域26は、配線によって共に第２ノードN2に接続されている。ＮＭＯＳトランジスタQN0及びＰＭＯＳトランジスタQP0のドレイン領域であるＮ＋型半導体領域23及びＰ＋型半導体領域26の電位はバッファ回路G1に入力される。バッファ回路G1は、Ｎ＋型半導体領域23及びＰ＋型半導体領域26の電位と同じ電位を出力する。バッファ回路G1の出力電位は、スイッチ素子であるＮＭＯＳトランジスタQN2を経由してＰ型ウエル領域22に供給されると共に、スイッチ素子であるＮＭＯＳトランジスタQN5を経由してＮ型ウエル領域21に供給される。
（スイッチ回路の第２の応用例）
図１６は、図１中のチャージポンプ回路17として図１２に示したスイッチ回路を用いて構成した一例を示す回路図である。第１ノードN1（Vssノード）と第２ノードN2（出力ノード）との間に第１のスイッチ回路101が接続され、Vddノードと第２ノードN2（出力ノード）との間に第２のスイッチ回路102が接続されている。
第１のスイッチ回路101では、第１ノードN1（Vssノード）と第２ノードN2（出力ノード）との間に、電流源用のＮＭＯＳトランジスタQN70と、スイッチ用のＮＭＯＳトランジスタQN0のソース、ドレイン間の電流通路が直列に接続されている。これらのトランジスタQN70、QN0の基板（バックゲート）は共にVssノードに接続されている。電流源用のトランジスタQN70のゲート電極にはバイアス電位Vnが供給される。スイッチ用のトランジスタQN0のゲート電極にはスイッチ制御信号SWNが供給される。上記２つのトランジスタQN0、QN70の直列接続ノードとVddノードとの間には、バイアス用のトランジスタ81に相当するＰＭＯＳトランジスタQPBのソース、ドレイン間の電流通路が接続されている。上記トランジスタQPBの基板（バックゲート）はVddノードに接続され、ゲート電極にはスイッチ制御信号SWNあるいはそれを遅延した信号SWNDが供給される。
第２のスイッチ回路102では、Vddノードと第２ノード（出力ノード）N2との間に、電流源用のＰＭＯＳトランジスタQP70と、スイッチ用のＰＭＯＳトランジスタQP0のソース、ドレイン間の電流通路が直列に接続されている。これらのトランジスタQP70、QP0の基板（バックゲート）は共にVddノードに接続されている。電流源用のＰＭＯＳトランジスタQP70のゲート電極にはバイアス電位Vpが供給される。スイッチ用のトランジスタQP0のゲート電極にはスイッチ制御信号SWPが供給される。上記２つのトランジスタQP70、QP0の直列接続ノードとVssノードとの間には、バイアス用のＮＭＯＳトランジスタQNBのソース、ドレイン間の電流通路が接続されている。上記トランジスタQNBの基板（バックゲート）はVssノードに接続され、ゲート電極にはスイッチ制御信号SWPあるいはそれを遅延した信号SWPDが供給される。なお、スイッチ制御信号SWN、SWPは、図１４を参照して前述したようなものと同じ信号である。
図１６中に示したスイッチ回路の動作は、図１２に示したスイッチ回路と基本的に同じであるために、その説明は省略し、チャージポンプ回路の動作を以下に説明する。
スイッチ制御信号SWN、SWPが共に“Ｌ”レベルの時、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0が対応してオン／オフ状態になり、出力ノードN2はチャージアップされる。これに対して、スイッチ制御信号SWN、SWPが共に“Ｈ”レベルの時は、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0が対応してオフ／オン状態になり、出力ノードN2はディスチャージされる。位相同期時のスイッチ制御信号SWN／SWPが対応して“Ｌ”レベル／“Ｈ”レベルの時は、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0は共にオフ状態になり、出力ノードN2はフローティング状態になる。このチャージポンプ回路の出力ノードN2の出力電流は図１中のフィルタ回路18によって第１の制御電圧Vctrlに変換される。
チャージポンプ回路において、スイッチ用のＰＭＯＳトランジスタQP0及びＮＭＯＳトランジスタQN0がオフの期間、つまり図１中のＰＬＬ制御回路12のループがオフの期間は、スイッチ制御信号SWN(またはSWND)及びスイッチ制御信号SWP(またはSWPD)によりバイアス用のＰＭＯＳトランジスタQPB及びＮＭＯＳトランジスタQNBがオンになる。このとき、スイッチ用のＮＭＯＳトランジスタQN0及びＰＭＯＳトランジスタQP0は実効的に負ゲートバイアスに設定されるので、出力ノードN2からVssノード及びVddノードに流れるリーク電流がほぼ零に抑えられる。この結果、図１のＦＳＫ変調装置では、第１制御電圧Vctrlの変動が抑制され、安定した周波数のキャリア信号を発生することができる。
（スイッチ回路の第３の応用例）
図１７は、図１中のチャージポンプ回路17として図１０に示したスイッチ回路を用いて構成した一例を示す回路図である。図１７に示したチャージポンプ回路は、２つのスイッチ回路111、112を含む。スイッチ回路111、112は、図１６を参照して前述したチャージポンプ回路中のスイッチ回路101、102と比べて次の点が異なり、その他は同じであるので図１６中と対応する箇所には同じ符号を付している。即ち、スイッチ回路111では、図１６中のスイッチ回路101のバイアス用のＰＭＯＳトランジスタQPBに代えてＮＭＯＳトランジスタQNBが用いられている。上記トランジスタQNBの基板（バックゲート）はVddノードに接続され、ゲート電極にはスイッチ制御信号SWPあるいはそれを遅延した信号SWPDが供給される。スイッチ回路112では、図１６中のスイッチ回路102のバイアス用のＮＭＯＳトランジスタQNBに代えて、ＰＭＯＳトランジスタQPBが接続されている。上記トランジスタQPBの基板（バックゲート）はVssノードに接続され、ゲート電極にはスイッチ制御信号SWNあるいはそれを遅延した信号SWNDが供給される。
図１７に示したチャージポンプ回路の動作は、図１６を参照して前述したチャージポンプ回路と基本的に同じであるので、その説明は省略する。この第３の応用例においても、第２の応用例と同様の効果が得られる。
（可変キャパシタの第１の具体例）
図１８は、図２のＶＣＯ11内に設けられた第１乃至第４の可変キャパシタ（可変容量素子）D1〜D4のうちの任意の１つの断面構造の一例を示している。また、図１９は、図１８の等価回路を示している。図１９に示すように、バッファ回路G1は、反転入力端子（−）と出力端子とが短絡された演算増幅器を用いて構成されている。
可変キャパシタはＰ型の半導体基板（P-sub）20内に他の素子と共に集積されている。半導体基板20内にはＮ型ウエル領域（N-well）31が形成され、さらにこのＮ型ウエル領域31内にはＰ型ウエル領域（P-well）32が形成されている。Ｐ型ウエル領域32は可変キャパシタのアノード領域Ａである。Ｎ型ウエル領域31は、可変キャパシタのアノード領域を他の素子と分離する。Ｐ型ウエル領域32内には、可変キャパシタのカソード領域ＫとなるＮ＋型半導体領域33が形成されている。
図１８中、Ｐ型の半導体基板20は接地電位(Vss)に接続され、アノード領域ＡであるＰ型ウエル領域32はＶＣＯ11の第１の出力ノードまたは第２の出力ノードに接続され、カソード領域ＫであるＮ＋型半導体領域33は第１制御電圧ノードまたは第２制御電圧ノードに接続されている。
また、Ｐ型ウエル領域32の電位はバッファ回路G1に入力され、バッファ回路G1から出力されるＰ型ウエル領域32の電位と同じ電位がＮ型ウエル領域31に供給される。
図１８に示すように、可変キャパシタは、ＰＮ接合ダイオードのＰＮ接合容量を利用している。可変キャパシタのアノード領域となるＰ型ウエル領域32はＮ型ウエル領域31によって取り囲まれている。Ｐ型ウエル領域32とＮ型ウエル領域31の接合面積が大きいため、両領域間の接合リーク電流は比較的大きい。両領域間の接合リーク電流は、両領域の界面に発生する空乏層の幅に比例する。上記両領域の界面に空乏層が生じると、空乏層内で生成しかつ消滅する生成消滅電流が必ず発生し、その電流量は空乏層の幅に比例する。一般に、上記両領域間には逆方向バイアスが印加される。逆方向バイアスが印加されると、上記両領域の界面に空乏層が生じ、生成消滅電流によるリーク電流が発生する。
また、可変キャパシタのカソード領域であるＮ＋型半導体領域33は、ＶＣＯ11の動作時にフローティング状態にされる場合がある。Ｎ＋型半導体領域33がフローティング状態のとき、Ｐ型ウエル領域32とＮ型ウエル領域31との間で発生するリーク電流は、容量素子の電荷保持特性に悪影響を与え、ひいては図１中のＶＣＯ11の出力信号に周波数ドリフトを発生させる。
図１８に示す可変キャパシタでは、バッファ回路G1から出力されるＰ型ウエル領域32の電位と同じ電位がＮ型ウエル領域31に供給される。これにより、Ｐ型ウエル領域32とＮ型ウエル領域31との間には電位差が生じないので、Ｐ型ウエル領域32とＮ型ウエル領域31との界面に発生する空乏層の幅を最小にできる。すなわち、Ｐ型ウエル領域32とＮ型ウエル領域31との間を流れるリーク電流の電流量を最小に抑えることができ、Ｎ＋型半導体領域33をフローティング状態にした後の電荷保持特性を向上させることができる。
図２０は、図１８及び図１９中のバッファ回路G1を構成する演算増幅器の回路構成の一例を示している。この演算増幅器は、カレントミラー回路を構成する負荷用の２個のＰＭＯＳトランジスタ41、42と、駆動用の２個のＮＭＯＳトランジスタ43、44と、電流源回路45とを含む。このような構成の演算増幅器は、図１８に示す可変キャパシタが形成されている基板と同じ基板内に集積できる。
図２１は、可変キャパシタ（D1〜D4）と演算増幅器の一部の素子の断面構造の一例を示している。可変キャパシタの断面構造は図１８に示す場合と同様なので、その説明は省略する。
Ｐ型の半導体基板（P-sub）20内にはＮ型ウエル領域（N-well）34が形成され、さらにこのＮ型ウエル領域34内にはＰ型ウエル領域（P-well）35が形成されている。Ｐ型ウエル領域35内にはＮＭＯＳトランジスタ44のソース、ドレイン領域となるＮ＋型半導体領域36、37が互いに離間して形成されている。また、半導体基板20上にはＮＭＯＳトランジスタ44のゲート電極が形成されている。Ｎ型ウエル領域34内にはＰＭＯＳトランジスタ42のソース、ドレイン領域となるＰ＋型半導体領域38、39が互いに離間して形成されている。また、半導体基板20上にはＰＭＯＳトランジスタ42のゲート電極が形成されている。
ＮＭＯＳトランジスタ44のドレイン領域であるＮ＋型半導体領域37と、ＰＭＯＳトランジスタ42のドレイン領域であるＰ＋型半導体領域38とは接続されてバッファ回路G1の出力ノードとなる。この出力ノードは可変キャパシタのＮ型ウエル領域31に接続されている。
図２２は、可変キャパシタ（D1〜D4）と演算増幅器の一部の素子の断面構造の他の例を示している。図２１では、Ｐ型ウエル領域35がＮ型ウエル領域34内に形成される場合を説明した。これに対して、図２２では、Ｐ型ウエル領域35はＰ型の半導体基板20内に形成され、ＰＭＯＳトランジスタ42の基板（バックゲート）であるＮ型ウエル領域34はＰ型の半導体基板20内に形成されている。
図２１及び図２２に示す可変キャパシタにおいても、Ｐ型ウエル領域32とＮ型ウエル領域31との間を流れるリーク電流の電流量を最小に抑えることができ、Ｎ＋型半導体領域33をフローティング状態にした後の電荷保持特性を向上させることができる。
本発明の第１の実施形態に係るＶＣＯ直接変調方式のＦＳＫ変調装置の一例を示すブロック図。 図１中のＶＣＯの構成を示す回路図。 図２に示すＶＣＯの特性図。 図１中のチャージポンプ回路に形成されているスイッチ回路の第１の具体例を示す回路図。 図２のスイッチ回路の動作タイミングを示す波形図。 図４のスイッチ回路内のスイッチ用のＮＭＯＳトランジスタの断面図。 図１中のチャージポンプ回路に形成されているスイッチ回路の第２の具体例を示す回路図。 図７のスイッチ回路の動作タイミングの一例を示す波形図。 図１中のチャージポンプ回路に形成されているスイッチ回路の第３の具体例を示す回路図。 図１中のチャージポンプ回路に形成されているスイッチ回路の第４の具体例の詳細な構成を示す回路図。 図１０のスイッチ回路の動作タイミングの一例を示す波形図。 図１中のチャージポンプ回路に形成されているスイッチ回路の第５の具体例の詳細な構成を示す回路図。 図１中のチャージポンプ回路として図９に示したスイッチ回路を用いて構成した一例を示す回路図。 図１３のチャージポンプ回路で使用されるスイッチ制御信号の波形例を示すタイミング波形図。 図１３のスイッチ回路内の２個のスイッチ用のＮＭＯＳトランジスタの断面図。 図１中のチャージポンプ回路として図１２に示したスイッチ回路を用いて構成した一例を示す回路図。 図１中のチャージポンプ回路として図１０に示したスイッチ回路を用いて構成した一例を示す回路図。 図２に示す可変キャパシタの断面図。 図１８の等価回路図。 図１８及び図１９中のバッファ回路を構成する演算増幅器の一例を示す回路図。 図２に示す可変キャパシタと演算増幅器の一部の素子の一例を示す断面図。 図２に示す可変キャパシタと演算増幅器の一部の素子の他の例を示す断面図。 ＭＯＳトランジスタのオフリーク電流のドレイン・基板間電圧依存性及びドレイン・ソース間電圧依存性の一例を示す特性図。
符号の説明
11…ＶＣＯ、12…ＰＬＬ制御回路、13…ガウシアンフィルタ、14…パワー増幅器、15a、15b…分周回路、16…位相比較回路、17…チャージポンプ回路、18…フィルタ回路、N1…第１ノード、N2…第２ノード、S1、S2、S3、S4…スイッチ素子、G1…バッファ回路、QN0…スイッチ用のＮＭＯＳトランジスタ、QN0a…スイッチ用のＮＭＯＳトランジスタ、60、70 …電流源回路、71、81…バイアス用のトランジスタ。

Claims (4)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第２半導体領域と、
    前記第１半導体領域の電位を前記第２半導体領域の電位と同じ電位に制御する制御回路とを具備し、
    前記制御回路は、前記第２半導体領域の電位が入力され、前記第２半導体領域の電位と同じ電位を出力するバッファ回路であることを特徴とする半導体集積回路。
  2. 第１制御電圧及び第２制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、
    前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第１のクロック信号を出力する分周回路と、
    前記第１のクロック信号と参照用の第２のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第１及び第２のパルス信号を出力する位相比較回路と、
    前記第１及び第２のパルス信号が供給され、前記第１及び第２のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、
    前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第１制御電圧として供給するフィルタ回路と、
    高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第２制御電圧として供給するガウシアンフィルタとを具備し、
    前記チャージポンプ回路は、
    第１導電型の第１半導体領域内に離間して形成された第２導電型の第２、第３半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が接地電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第１のパルス信号が供給されるスイッチ用の第１トランジスタと、
    前記チャージポンプ出力ノードの電位が入力され、前記チャージポンプ出力ノードの電位と同じ電位を出力するバッファ回路と、
    前記第１半導体領域と前記接地電位ノードとの間に接続された第１スイッチ素子と、
    前記第１半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第１トランジスタがオフしている期間の少なくとも一部の期間に前記第１半導体領域を前記バッファ回路の出力ノードに接続する第２スイッチ素子と、
    第２導電型の第４半導体領域内に離間して形成された第１導電型の第５、第６半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が電源電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第２のパルス信号が供給されるスイッチ用の第２トランジスタと、
    前記第４半導体領域と前記電源電位ノードとの間に接続された第３スイッチ素子と、
    前記第４半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第２トランジスタがオフしている期間の少なくとも一部の期間に前記第４半導体領域を前記バッファ回路の出力ノードに接続する第４スイッチ素子とを含むことを特徴とする周波数変調装置。
  3. 第１制御電圧及び第２制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、
    前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第１のクロック信号を出力する分周回路と、
    前記第１のクロック信号と参照用の第２のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第１及び第２のパルス信号を出力する位相比較回路と、
    前記第１及び第２のパルス信号が供給され、前記第１及び第２のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、
    前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第１制御電圧として供給するフィルタ回路と、
    高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第２制御電圧として供給するガウシアンフィルタとを具備し、
    前記電圧制御発振回路は、
    第１及び第２の出力ノードと、
    前記第１及び第２の出力ノード間に入出力端子間が挿入された第１の反転回路と、
    前記第１及び第２の出力ノード間に、入出力端子間が前記第１の反転回路とは逆方向に挿入された第２の反転回路と、
    前記第１及び第２の出力ノード間に挿入されたインダクタンス素子と、
    アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第１制御電圧が供給される第１の可変容量素子と、
    アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第１制御電圧が供給される第２の可変容量素子と、
    アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第２制御電圧が供給される第３の可変容量素子と、
    アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第２制御電圧が供給される第４の可変容量素子とを含み、
    前記第１乃至第４の可変容量素子の少なくともいずれか１つは、
    第１導電型の第１半導体領域と、
    前記第１半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか一方の領域となる第２導電型の第２半導体領域と、
    前記第２半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか他方の領域となる第１導電型の第３半導体領域とを有し、
    前記電圧制御発振回路は、前記第２半導体領域の電位が入力され、前記第２半導体領域の電位と同じ電位を出力し、前記第１半導体領域に供給するバッファ回路を有することを特徴とする周波数変調装置。
  4. 第１制御電圧及び第２制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、
    前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第１のクロック信号を出力する分周回路と、
    前記第１のクロック信号と参照用の第２のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第１及び第２のパルス信号を出力する位相比較回路と、
    前記第１及び第２のパルス信号が供給され、前記第１及び第２のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、
    前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第１制御電圧として供給するフィルタ回路と、
    高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第２制御電圧として供給するガウシアンフィルタとを具備し、
    前記チャージポンプ回路は、
    第１導電型の第１半導体領域内に離間して形成された第２導電型の第２、第３半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が接地電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第１のパルス信号が供給されるスイッチ用の第１トランジスタと、
    前記チャージポンプ出力ノードの電位が入力され、前記チャージポンプ出力ノードの電位と同じ電位を出力するバッファ回路と、
    前記第１半導体領域と前記接地電位ノードとの間に接続された第１スイッチ素子と、
    前記第１半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第１トランジスタがオフしている期間の少なくとも一部の期間に前記第１半導体領域を前記バッファ回路の出力ノードに接続する第２スイッチ素子と、
    第２導電型の第４半導体領域内に離間して形成された第１導電型の第５、第６半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が電源電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第２のパルス信号が供給されるスイッチ用の第２トランジスタと、
    前記第４半導体領域と前記電源電位ノードとの間に接続された第３スイッチ素子と、
    前記第４半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第２トランジスタがオフしている期間の少なくとも一部の期間に前記第４半導体領域を前記バッファ回路の出力ノードに接続する第４スイッチ素子とを含み、
    前記電圧制御発振回路は、
    第１及び第２の出力ノードと、
    前記第１及び第２の出力ノード間に入出力端子間が挿入された第１の反転回路と、
    前記第１及び第２の出力ノード間に、入出力端子間が前記第１の反転回路とは逆方向に挿入された第２の反転回路と、
    前記第１及び第２の出力ノード間に挿入されたインダクタンス素子と、
    アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第１制御電圧が供給される第１の可変容量素子と、
    アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第１制御電圧が供給される第２の可変容量素子と、
    アノード、カソードを有し、アノードが前記第１の出力ノードに接続され、カソードに前記第２制御電圧が供給される第３の可変容量素子と、
    アノード、カソードを有し、アノードが前記第２の出力ノードに接続され、カソードに前記第２制御電圧が供給される第４の可変容量素子とを含み、
    前記第１乃至第４の可変容量素子の少なくともいずれか１つは、
    第１導電型の第７半導体領域と、
    前記第７半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか一方の領域となる第２導電型の第８半導体領域と、
    前記第８半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか他方の領域となる第１導電型の第９半導体領域とを有し、
    前記電圧制御発振回路は、前記第８半導体領域の電位が入力され、前記第８半導体領域の電位と同じ電位を出力し、前記第７半導体領域に供給するバッファ回路を有することを特徴とする周波数変調装置。
JP2004204851A 2004-03-24 2004-07-12 半導体集積回路及び周波数変調装置 Expired - Fee Related JP4091576B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004204851A JP4091576B2 (ja) 2004-03-24 2004-07-12 半導体集積回路及び周波数変調装置
US11/085,586 US7474139B2 (en) 2004-03-24 2005-03-22 Semiconductor integrated circuit device and frequency modulation device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004087416 2004-03-24
JP2004204851A JP4091576B2 (ja) 2004-03-24 2004-07-12 半導体集積回路及び周波数変調装置

Publications (2)

Publication Number Publication Date
JP2005312004A JP2005312004A (ja) 2005-11-04
JP4091576B2 true JP4091576B2 (ja) 2008-05-28

Family

ID=35095403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004204851A Expired - Fee Related JP4091576B2 (ja) 2004-03-24 2004-07-12 半導体集積回路及び周波数変調装置

Country Status (2)

Country Link
US (1) US7474139B2 (ja)
JP (1) JP4091576B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4658817B2 (ja) * 2006-01-19 2011-03-23 Ｏｋｉセミコンダクタ株式会社 半導体センサ回路
JP4832965B2 (ja) * 2006-06-07 2011-12-07 パナソニック株式会社 スイッチ回路装置、スイッチ回路装置を用いた無線回路装置及びサンプリング回路装置
US7501905B2 (en) * 2006-12-13 2009-03-10 Advantest Corporation Oscillator circuit, PLL circuit, semiconductor chip, and test apparatus
US8228112B2 (en) 2007-07-13 2012-07-24 International Business Machines Corporation Switch with reduced insertion loss
JP2009027389A (ja) * 2007-07-18 2009-02-05 Sony Corp 信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法
WO2009153921A1 (ja) * 2008-06-19 2009-12-23 パナソニック株式会社 アナログスイッチ
TW201025828A (en) * 2008-12-22 2010-07-01 Novatek Microelectronics Corp Oscillator circuit
US8193843B1 (en) * 2009-09-25 2012-06-05 Rf Micro Devices, Inc. Charge pump tracking circuit for a phase lock loop
US8417196B2 (en) 2010-06-07 2013-04-09 Skyworks Solutions, Inc. Apparatus and method for directional coupling
WO2012131920A1 (ja) * 2011-03-29 2012-10-04 富士通株式会社 位相補正回路及び位相補正方法
US9154182B2 (en) * 2014-02-04 2015-10-06 Fujitsu Limited Generating pseudo-random frequency signals
JP6845688B2 (ja) * 2016-12-28 2021-03-24 ラピスセミコンダクタ株式会社 スイッチデバイス及びスイッチ回路
KR102527676B1 (ko) * 2018-07-13 2023-05-03 삼성전자주식회사 위상 고정 루프 회로
JP2021002731A (ja) * 2019-06-21 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 電子回路
US11302387B2 (en) * 2020-07-13 2022-04-12 Micron Technology, Inc. Input/output capacitance measurement, and related methods, devices, and systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3226339C2 (de) * 1981-07-17 1985-12-19 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Analoge Schaltervorrichtung mit MOS-Transistoren
US4725813A (en) * 1985-04-22 1988-02-16 Nec Corporation MOS type circuit device
JPH08213909A (ja) 1995-02-02 1996-08-20 Canon Inc 電圧記憶回路
US5994744A (en) * 1995-06-22 1999-11-30 Denso Corporation Analog switching circuit
JP3972091B2 (ja) 2001-10-18 2007-09-05 株式会社ルネサステクノロジ 変調用半導体集積回路
JP2003298414A (ja) 2002-04-03 2003-10-17 Toshiba Corp 半導体集積回路
JP3942487B2 (ja) 2002-05-20 2007-07-11 Ｎｅｃエレクトロニクス株式会社 アナログスイッチ回路及び階調セレクタ回路
JP3993471B2 (ja) 2002-06-13 2007-10-17 沖電気工業株式会社 周波数変調補正回路

Also Published As

Publication number Publication date
JP2005312004A (ja) 2005-11-04
US20050230730A1 (en) 2005-10-20
US7474139B2 (en) 2009-01-06

Similar Documents

Publication Publication Date Title
US7474139B2 (en) Semiconductor integrated circuit device and frequency modulation device
KR100326956B1 (ko) 리크전류를 감소시키는 스위칭회로들을 구비한 차지펌프회로
US9276561B2 (en) Integrated circuit process and bias monitors and related methods
KR100374631B1 (ko) 전하펌프 회로
US7321271B2 (en) Voltage-controlled oscillator, radio communication apparatus and voltage-controlled oscillation method for reducing degradation of phase noise characteristic
US8149046B2 (en) Biasing for transistor-based apparatuses and methods
US20070262812A1 (en) Internal voltage generating circuit and semiconductor integrated circuit device
KR100319607B1 (ko) 아날로그 디엘엘회로
JP2001284535A (ja) 半導体集積回路
US20050258910A1 (en) Voltage controlled oscillator
US6271730B1 (en) Voltage-controlled oscillator including current control element
US7280002B2 (en) Method and apparatus for biasing a metal-oxide-semiconductor capacitor for capacitive tuning
US20070046337A1 (en) Comparator circuit and semiconductor apparatus
US9385699B2 (en) Delay cell, delay locked look circuit, and phase locked loop circuit
CN1856936B (zh) 应变硅电压控制振荡器
Yamagishi et al. A 1-V 2.4-GHz PLL synthesizer with a fully differential prescaler and a low-off-leakage charge pump
US6861911B2 (en) Self-regulating voltage controlled oscillator
US7394329B2 (en) Analog varactor
US7609108B2 (en) Phase-locked loop and compound MOS capacitor thereof
US20130169373A1 (en) Method and Apparatus of Capacitively Coupling an Adjustable Capacitive Circuit in a VCO
US6054904A (en) Voltage controlled ring oscillator and charge pump circuit
CN110838844B (zh) 差分信号转单端信号电路、锁相环和serdes电路
Kim et al. A 32nm and 0.9 V CMOS Phase-Locked Loop with leakage current and power supply noise compensation
WO2004030191A1 (ja) 半導体集積回路装置
JPH1117509A (ja) パワーオンリセット回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080228

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110307

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees