KR100627985B1

KR100627985B1 - 신호 처리 장치와 방법 및 저장 매체

Info

Publication number: KR100627985B1
Application number: KR1019990006761A
Authority: KR
Inventors: 이케다야스나리
Original assignee: 소니 가부시끼 가이샤
Priority date: 1998-03-02
Filing date: 1999-03-02
Publication date: 2006-09-27
Also published as: KR19990077519A; US6505220B1; EP0940761A3; JP4196229B2; EP0940761A2; JPH11252190A

Abstract

신호 처리 장치 및 방법, 및 저장 매체는 유니크 패턴을 단시간에 높은 정확도로 검출할 수 있다. 입력 신호와 기준 신호 사이의 상관 관계를 나타내는 값이 계산되고, 계산된 상관값은 미리 정해진 문턱값과 비교된다. 본 발명은, 예를 들어 유니크 워드를 잡음의 영향을 받지 않은 상태에서 단시간에 높은 정확도로 검출할 수 있게 한다.

상관값 계산 수단, 유니크 워드 검출 회로, 신호 처리 장치

Description

신호 처리 장치와 방법 및 저장 매체{Signal processing apparatus and method, and provision medium}

도 1은 본 발명의 신호 처리 장치가 적용되는 방송 수신기의 구조를 도시한 블록도.

도 2는 도 1에 도시되어 있고 본 발명의 제 1 실시예를 나타내는 유니크 워드 검출 회로(20)의 일 예에 관한 구조를 도시한 블록도.

도 3은 본 발명의 제 2 실시예를 나타내는 유니크 워드 검출 회로(20)의 일 예에 관한 구조를 도시한 블록도.

도 4는 본 발명의 제 3 실시예를 나타내는 유니크 워드 검출 회로(20)의 또 다른 예에 관한 구조를 도시한 블록도.

도 5는 본 발명의 제 4 실시예를 나타내는 유니크 워드 검출 회로(20)의 또 다른 예에 관한 구조를 도시한 블록도.

도 6은 본 발명의 제 5 실시예를 나타내는 유니크 워드 검출 회로(20)의 다른 예에 관한 구조를 도시한 블록도.

도 7은 종래 수신기의 일 예에 관한 구조를 도시한 블록도.

도 8은 도 7에 도시된 유니크 워드 검출 회로(120)의 일 예에 관한 구조를 도시한 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

4 : 직교 복조 회로 20 : 유니크 워드 검출 회로

71 : 유니크 워드 패턴 검출 회로

31-1∼31-n, 35-1∼35-n, 72-1∼72-3, 91-1∼91-n, 97-1∼97-n : 레지스터

32-1∼32-n, 36-1∼36-n, 73-1∼73-n, 92-1∼92-n, 94-1∼94-n, 98-1∼98-n, 101-1∼101-n : 승산기

33-1∼33-(n-2), 37-1∼37-(n-2), 39, 74-1∼74-(n-2), 93∼93-(n-2), 95-1∼95-(n-1), 96, 102-1∼102-(n-1), 105 : 가산기

34, 38, 103, 104 : 제곱 회로 40 : 비교기

51∼51-2, 52 : 2진화 회로 61, 62 : 절대값 회로

91 : 차동 복조 회로

본 발명은 신호 처리 장치와 방법 및 저장 매체에 관한 것으로, 특히 유니크 패턴(unique pattern)을 높은 정확도로 검출할 수 있도록 배열된 신호 처리 장치와 방법 및 저장 매체에 관한 것이다.

통신 위성(communication satellite)(이하 본원에서, "CS"라 칭함)을 이용하는 통상적인 디지털 멀티채널 방송은 일본에서 시작되었고, 또한, 관련된 다양한 서비스가 시작되었거나 곧 시작될 것이다. 방송 위성(broadcasting satellites)(이하 본원에서, "BS"라 칭함)을 이용하는 방송과 관련하여, 공중에 발사될 것으로 계획된 BS4를 이용하는 디지털 방송 서비스의 계획이 무선 관리 심의회에서 보고되었다.

BSs는 CSs보다 높은 전력을 갖기 때문에, 종래 CS로 이용된 직교 위상 편이 방식(QPSK) 시스템보다 높은 송신 효율을 갖는 변조 시스템을 이용하는 것이 연구되고 있다. CS, 지상파 및 케이블 네트워크와 같은 다른 미디어와 매칭하기 위해서, MPEG(Moving Picture Experts Group)(2)에서 규정된 소위 전송 스트림(transport stream)(이하 본원에서, "TS"라 칭함)에 기초한 비트 스트림의 송신이 제안되었다. TS는 1 바이트 단위의 싱크(sync) 바이트를 포함하는 188 바이트 패킷으로 형성된다. TS에 에러 정정용 16 바이트 패리티를 추가함으로써 형성된 리드 솔로몬 코드(Reed Solomon code)(이하 본원에서, "RS 코드"라 칭함)가 케이블 디지털 방송 등에 이용되고 있기 때문에, TS에 기반하여 형성된(204, 188) RS 코드의 이용은 BS 디지털 방송에도 제안되었다.

"Eisei ISDB niokeru saidaidensoyoryo to eiseihosopuran eno tekiyo(Maximum transmission capacity in satellite ISDB and application to satellite broadcasting plan)" the Journal of Denshijohotsushin Gakkai(the Institute of Electronics, Information and Communication Engineers), Vol. J79-B-Ⅱ No. 7, "Eisei ISDB densohoshiki no kento(Study of satellite ISDB transmission system)" a technical report from Eizojohomedia Gakkai(the Institute of Image Information and Television), Vol.21 BCS-97-12 등의 서류에 이미 공개된 배경 기술에 있어서, 회귀식으로 코드화 BPSK(2진수 위상 편이 방식) 신호, QPSK(직교 위상 편이 방식), 또는 트렐리스 코드화 SPSK(8위상 편이 방식) 신호가(204, 188) RS 코드와 TS의 싱크 부분이 아닌 페이로드(payload) 정보용 주요 신호 부분으로서 이용되고, 변조 방법, 코드 레이트(code rate) 등에 관한 정보와 같은 송신 정보(이하 본원에서, "송신 다중 구조 제어(TMSS) 정보"라 칭함)가 TS의 싱크 부분을 이용함으로써 BPSK 신호로 송신되는 방법이 제안되었다.

도 7은 상술한 서류에 기재된 방법들 중 하나의 방법이 이용되는 위성 디지털 방송 수신기의 일 예에 관한 구조를 도시한 것이다. BS로부터의 방송신호, 예를 들어, BPSK 변조 신호는 안테나(1)에 의해 포착되고, 안테나(1)에 이용된 예시하지 않은 주파수 변환 회로에 의해 중간 주파수 신호로 주파수 변환되고, 이러한 중간 주파수 신호가 튜너(2)에 공급된다. BS로부터의 방송 신호를 수신하기 위해 안테나(1)를 조절한 후, 튜너(2)는 미리 정해진 동작에 의해 지정된 프로그램 신호를 판독하여, 판독 신호를 제 2 중간 주파수 회로(3)로 출력한다. 제 2 중간 주파수 회로(3)는 튜너(2)로부터 입력된 신호 스펙트럼을 형성하고, 미리 정해진 신호를 증폭하게 되며, 신호를 직교 복조 회로(4)의 승산기(5-1 및 5-2)로 출력한다.

직교 복조 회로(4)의 각각의 승산기(5-1 및 5-2)는 중간 주파수 회로(3)로부터 입력된 BPSK 변조 신호 및 서로 직교 위상관계인 캐리어 재생 회로(11)로부터 입력된 2개의 캐리어들 중 하나의 캐리어와 함께 승산하고, 승산 결과를 저역 통과 필터(LPF)(6-1 및 6-1)를 경유하여 캐리어 재생 회로(11), 유니크 워드 검출 회로(120), TMCC 디코더(12) 및 에러 정정 회로(13)로 출력한다.

유니크 워드 검출 회로(120)는 프레임 싱크 신호로서 형성된 유니크 패턴을 입력 신호로부터 검출하여, 검출 결과를 TMCC 디코더(12)로 출력한다. TMCC 디코더(12)는 입력 신호의 TMCC 신호를 디코딩하여 디코딩 결과를 캐리어 재생 회로(11) 및 에러 정정 회로(13)로 출력한다.

캐리어 재생 회로(11)에는 TMCC 디코더가 TMCC 신호를 디코딩할 때 발생하는 캐리어의 위상 에러를 나타내는 신호가 공급된다. 캐리어 재생 회로(11)는 공급된 신호에 따라서 2개의 직교 캐리어를 재생하여, 재생된 캐리어를 직교 복조 회로(4)로 출력한다. 에러 정정 회로(13)는 도시되지 않은 구성요소인 비터비(Viterbi) 디코더, 리드 솔로몬 디코더 및 인터리브 회로를 포함한다. 에러 정정 회로(13)는 TMCC 디코더(12)로부터의 TMCC 신호에 기초하여 입력 주요 신호(QPSK 신호) 내의 송신 채널 에러를 정정하여, 정정된 신호를 출력한다.

도 8은 유니크 워드 검출 회로(120)의 일 예에 관한 구조를 도시한 것이다. 유니크 워드 검출 회로(120)는 차동 복조 회로(121)와 유니크 워드 차동 패턴 검출 회로(122)로 형성된다. 차동 복조 회로(121)의 레지스터(123-1)는, 예를 들어, 미리 정해진 기간(하나의 심벌에 대응)만큼 직교 복조 회로(4)로부터 입력된 BPSK 신호의 싱크 신호를 지연시켜, 지연된 신호를 승산기(124-1)로 출력한다. 승산기(124-1)는 직교 복조 회로(4)로부터 직접 입력된 신호(싱크 신호) 및 미리 정해진 기간만큼 지연되고, 레지스터(123-1)로부터 공급된 신호(싱크 신호)와 함께 승산하여, 승산 결과를 가산기(125)로 출력한다.

또한, 차동 복조 회로(121)의 레지스터(123-2)는, 예를 들어, 미리 정해진 기간(하나의 심벌에 대응)만큼 직교 복조 회로(4)로부터 입력된 BPSK 신호의 직교 신호를 지연시켜, 지연된 신호를 승산기(124-2)로 출력한다. 승산기(124-2)는 직교 복조 회로(4)로부터 직접 입력된 신호(직교 신호) 및 미리 정해진 기간만큼 지연되고, 레지스터(123-2)로부터 공급된 신호와 함께 승산하여, 승산 결과를 가산기(125)로 출력한다.

가산기(125)는 승산기(124-1)로부터 입력된 신호 및 승산기(124-2)로부터 입력된 신호를 가산하여, 가산 결과를 유니크 워드 차동 패턴 검출 회로(122)의 2진화 회로(126)로 공급한다.

유니크 워드 차동 패턴 검출 회로(122)의 2진화 회로(126)는 차동 복조 회로(121)의 가산기(125)로부터 입력된 신호를 1 비트의 데이터 폭만큼 2진화시켜, 2진화된 신호를 레지스터(127-1)로 출력한다. 레지스터(127-1)는 2진화 회로(126)로부터 신호를 저장하여, 저장된 신호를 레지스터(127-2) 및 클록과 동기하여 다음 단에서 배타적 OR 회로(이하 본원에서, "EX-OR"이라 칭함)(128-1)로 출력한다. EX-OR(128-1)는 레지스터(127-1)로부터의 신호를 배타적 OR 처리를 행하여 미리 정해진 신호(S1)가 별도로 입력되어, 처리 결과를 NOR 회로(130)로 출력한다.

이와 마찬가지로, 각각의 레지스터(127-2 내지 127-(n-1))는 입력 신호를 기록하여, 기록된 신호를 레지스터(127-3 내지 127-(n-1))들 중 하나의 레지스터 및 EX-OR(128-1 내지 128-(n-1))들 중 하나의 EX-OR로 클록과 동기하여 다음 단으로 출력한다. 레지스터(127-(n-1))는 저장된 신호를 EX-OR(128-(n-1))로 출력한다. 각각의 EX-OR(128-1 내지 128-(n-1))은 입력 신호를 배타적 OR 처리를 행하여, 처리 결과를 NOR 회로(130)로 출력한다. NOR 회로(130)는 EX-OR(128-1 내지 128-(n-1))로부터 입력된 신호의 NOR 처리를 행하여, 처리 결과를 TMCC 디코더(12)로 출력한다.

이러한 장치의 경우에, 수신된 신호가 BPSK 신호 배열을 갖고 있기 때문에, 차동 복조 결과로 실수(real number)가 얻어진다. 그러므로, 차동 복조 회로(121)는 실수 부분 및 허수 부분을 하나의 심벌 기간만큼 각각 지연시키기 위한 2개의 레지스터(123-1 및 123-2), 실수 부분 또는 허수 부분 및 실수 부분 또는 허수 부분을 하나의 심벌 기간만큼 지연시킴으로써 얻어진 신호와 함께 각각 승산하기 위한 승산기(124-1 및 124-2), 및 이러한 승산기로부터의 승산 결과를 함께 가산하기 위한 가산기(125)로 형성된다.

통상적으로, n-비트 유니크 워드가 이용되는 경우, (n-1) 비트 유니크 차동 패턴이 얻어진다. 따라서, 유니크 워드 차동 패턴 검출 회로(122)는 n-1 비트에 대응하는 레지스터(127-1 내지 127-(n-1))를 갖고 있다. 이러한 레지스터로부터의 대응하는 출력 비트의 배타적 OR 및 기지의 (n-1) 비트 유니크 워드 차동 패턴(s1 내지 s(n-1))은 EX-OR(128-1 내지 128-(n-1))에 의해 계산된다. 입력 신호가 유니크 워드인 경우, 레지스터(s1 내지 s(n-1))는 서로가 일치하고, 논리치 "0"은 EX-OR(128-1 내지 128-(n-1))로부터 출력된다. NOR 회로(130)는 논리치 "1"을 출력시키기 위해 이러한 결과를 인지한다.

TMCC 디코더(12)는 유니크 워드 검출 회로(120)의 NOR 회로(130)로부터 "1"이 출력될 때 TMCC 신호를 디코딩한다.

상술한 유니크 워드의 검출이 하나의 신호와 그에 선행하는 다른 신호간의 위상차에 기초하기 때문에(기준 신호로서 수신 신호를 포함하는 잡음을 이용하는 차동 복조), 2개의 신호들 중 하나의 신호에 따른 송신 채널 에러 조건이 다른 신호에 영향을 끼친다. 주로 상기 이유 때문에, 캐리어 대 잡음 전력비(carrier to noise power ration)(C/N)는 낮다. 더욱이, 공지된 싱크 패턴, 예를 들어 유니크 워드 차동 패턴이 하드-디시젼(hard-decision) 복조 (직교 복조 회로에 의한 복조) 에 의해 복조된 신호로부터 검출되기 때문에, 실제로 검출 정확도가 높지 않다. 상술한 이유 때문에, 유니크 워드를 정확하게 검출하는 것이 어렵고, 요구되는 검출 시간이 긴 것이 단점이다.

상술한 상황에 비추어 보아, 본 발명의 목적은 유니크 패턴을 단시간에 고속으로 검출할 수 있도록 배열된 신호 처리 장치 및 방법 및 저장 매체를 제공하기 위한 것이다.

본 발명의 목적을 달성하기 위해서, 본 발명의 한가지 특징에 따르면, 입력 신호와 기준 신호 사이의 상관 관계를 나타내는 값을 계산하기 위한 계산 수단, 및 계산된 상관값을 미리 정해진 문턱값과 비교하기 위한 비교 수단을 포함하는 신호 처리 장치가 제공된다.

본 발명의 다른 특징에 따르면, 입력 신호와 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 단계, 및 계산된 상관값을 미리 정해진 문턱값과 비교하는 단계를 포함하는 신호 처리 방법이 제공된다.

본 발명의 또 다른 특징에 따르면, 입력 신호와 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 단계, 및 계산된 상관값을 미리 정해진 문턱값과 비교하는 단계를 포함하는 처리를 수행하기 위한 프로그램을 제공하기 위한 저장 매체가 제공된다.

이하, 첨부 도면을 참조하여 본 발명의 장점, 구성 및 작용을 포함하는 실시예에 대해 상세하게 설명하고자 한다.

도 1은 본 발명의 신호 처리 장치가 적용되는 방송 수신기의 구조를 도시한 것이다. 상기 방송 수신기는 도 7에 도시된 수신기 내의 유니크 워드 검출 회로로(120)를 대체한 유니크 워드 검출 회로(20)를 갖고 있다. 즉, 이러한 수신기를 형성하고 다른 부분은 도 7에 도시된 수신기의 것들과 갖고, 동일 부분에 대한 설명은 반복해서 설명하지 않겠다.

도 2는 본 발명의 제 1 실시예를 나타내는 유니크 워드 검출 회로(20)의 일 예에 관한 구조를 도시한 것이다. 레지스터(31-1)는 직교 복조 회로(4)로부터 입력된 신호(실수 부분)를 저장하여 저장된 데이터를 승산기(32-1) 및 레지스터(31-2)로 클록과 동기하여 출력한다. 승산기(32-1)는 레지스터(31-1)로부터 입력된 신호를 미리 정해진 탭 계수(U1)를 승산하여 승산 결과를 가산기(33-1)로 출력한다.

레지스터(31-2)는 레지스터(31-1)로부터 입력된 신호를 저장하여, 저장된 데이터를 승산기(32-2) 및 레지스터(31-1)로 클록에 동기하여 출력한다. 승산기(32-2)는 레지스터(31-2)로부터 입력된 신호를 미리 정해진 탭 계수(U2)와 승산하여, 승산 결과를 가산기(33-1)로 출력한다.

가산기(33-1)는 승산기(32-1)로부터 입력된 승산 결과 및 승산기(32-2)로부터 입력된 승산 결과를 함께 가산하여, 가산 결과를 가산기(33-2)(도시하지 않음)로 출력한다.

그러므로 n개의 레지스터(31-1 내지 31-n)는 각각의 단으로부터의 입력 신호를 후속하는 단계로 클록과 동기하여 성공적으로 편이시켜, 저장된 신호를 n개의 승산기(32-1 내지 32-n)로 각각의 타이밍에 맞추어 공급하도록 배열된다. 각각의 승산기(32-1 내지 32-n)는 레지스터(31-1 내지 31-n)들 중 대응하는 레지스터로부터 공급된 신호를 승산기에 할당된 탭 계수(U1 내지 Un)들 중 하나의 계수와 승산하여 승산 결과를 가산기(33-1 내지 33-(n-1))로 출력한다.

각각의 가산기(33-1 내지 33-(n-1))는 승산기(32-1 내지 32-n)로부터 입력된 승산 결과를 함께 가산한다. 각각의 가산기(33-1 내지 33-(n-2))는 가산 결과를 가산기(33-1 내지 33-(n-1))내의 후속 가산기로 출력한다. 가산기(33-(n-1))로부터 출력된 가산 결과는 가산기(33-1 내지 33-(n-1))로부터의 가산 결과의 누산치이다. 가산기(33-(n-1))로부터의 가산 결과는 제곱 회로(34)에 입력된다.

레지스터(35-1)는 직교 복조 회로(4)로부터 입력된 신호(허수 부분)를 저장하여 저장된 데이터를 승산기(36-1) 및 레지스터(35-1)로 클록에 동기하여 출력한다. 승산기(36-1)는 레지스터(35-1)로부터 입력된 신호를 미리 정해진 탭 계수(U1)와 승산하여, 승산 결과를 가산기(37-1)로 출력한다.

레지스터(35-2)는 레지스터(35-1)로부터 입력된 신호를 저장하여, 저장된 데이터를 승산기(36-2) 및 레지스터(35-3)로 클록에 동기하여 출력한다. 승산기(36-2)는 레지스터(35-2)로부터 입력된 신호를 미리 결정된 계수(U2)와 승산하여, 승산 결과를 가산기(37-1)로 출력한다.

가산기(37-1)는 승산기(36-1)로부터 입력된 승산 결과 및 승산기(36-2)로부터 입력된 승산 결과를 함께 가산하여 가산 결과를 가산기(37-2)(도시하지 않음)로 출력한다.

그러므로, n개의 레지스터(35-1 내지 35-n)는 각 단으로부터의 입력 신호를 후속 단으로 클록에 동기하여 성공적으로 편이시키고, 저장된 신호를 승산기(36-1 내지 36-n)로 각각의 타이밍에 맞추어 공급하도록 배열된다.

각각의 승산기(36-1 내지 36-n)는 레지스터(35-1 내지 35-n)들 중 대응하는 하나의 레지스터로부터 공급된 신호를 탭 계수(U1 내지 Un)들 중 하나의 계수와 승산하여, 승산 결과를 (n-1)개의 가산기(37-1 내지 37-(n-1))들 중 하나의 가산기로 출력한다.

각각의 가산기(37-1 내지 37-(n-1))는 승산기(36-1 내지 36-n)로부터 입력된 2가지 승산 결과를 함께 가산한다. 각각의 가산기(37-1 내지 37-(n-2))는 가산 결과를 가산기(37-2 내지 37-(n-1))내의 후속 가산기로 출력한다. 가산기(37-(n-1))는 가산 결과를 제곱 회로(38)로 출력한다. 즉, 제곱 회로(38)에 입력된 가산 결과는 가산기(37-1 내지 37-(n-1))로부터의 가산 결과의 누산치이다.

제곱 회로(34)는 가산기(33-(n-1))로부터 입력된 가산 결과를 제곱하여, 제곱의 결과를 가산기(39)로 출력한다. 제곱 회로(38)는 가산기(37-(n-1))로부터 입력된 가산 결과를 제곱하여, 제곱의 결과를 가산기(39)로 출력한다. 가산기(39)는 제곱 회로(34)로부터의 신호 및 제곱 회로(38)로부터의 신호를 함께 가산하여, 가산 결과를 비교기(40)로 출력한다. 비교기(40)는 가산기(39)로부터 입력된 신호를 별도로 입력된 임계치(A)과 비교하여 비교 결과를 TMCC 디코더(12)로 출력한다.

상술한 유니크 워드 검출 회로(20)의 동작이 후술될 것이다. 유니크 워드 검출 회로(20)의 처리는 수학적인 표현으로 먼저 표현하고, 동작은 수학적인 표현에 따라서 설명된다. 유니크 워드 검출 회로(20)에 입력된 입력 신호(r(t))가 복소 함수로 정해진 경우에는 식(1)으로 나타낸다. 또한, 유니크 워드(w(t))는 식(2)으로 나타낸 복소 함수로서 나타난다. 입력 신호와 유니크 워드 사이의 상관 관계를 나타내는 상관 함수(R(t))는 식(3)으로서 나타낸 바와 같이 얻어진다.

수학식 1 및 수학식 2에서, i(t) 및 u(t)는 실수 부분이지만, q(t) 및 v(t)는 허수 부분이다.

실제로, 유니크 워드 검출 회로(20)에서 처리된 신호는 이산 처리된 신호 시퀀스이고, 유니크 워드는 유한수의 신호 시퀀스이다. 따라서, 유니크 워드의 시퀀스 길이가 N인 경우, 수학식 3으로 나타낸 상관 함수는 다음의 수학식 4으로 다시 표현할 수 있다.

본 발명의 실시예에서, 유니크 워드가 BPSK 변조 신호이기 때문에, 수학식 4에서 w(nT)는 실수이고, w*(nT)도 실수이다. w*(nT)의 실수 부분이 Un이고, 복소 신호 시퀀스에 대응하는 t{(n+k)T}의 허수 부분이 in+k 및 qn+k인 경우, 수학식 4는 다음의 수학식 5로 다시 표현할 수 있다.

수학식 5는 유니크 워드 검출 회로(20)의 동작에 관련하여 표현할 수 있다. 직교 복조 회로(4)에서, 동상 신호 캐리어로 처리된 i 신호는 수학식 5의 제 1 항, 즉 실수 부분의 변수에 대응한다. i 신호가 유니크 워드 검출 회로(20)에 입력될 때, 이 신호는 각각의 레지스터(31-1)에 의해 하나의 심벌 단계만큼 지연되고 승산기(32-1 내지 32-n) 들 중 대응하는 하나의 승산기에 의해 승산된 후에는 추출되고, 이러한 승산기로부터의 승산 결과는 가산기(33-1 내지 33-(n-1)에 의해 함께 가산되어 수학식 5에 제 1 항을 계산한다.

직교 복조 회로(4)에서, 직교 신호 캐리어로 처리된 q 신호는 수학식 5의 제 2 항, 즉 허수 부분의 변수에 대응한다. q 신호가 유니크 워드 검출 회로(20)에 입력될 때, 이 신호는 각각의 레지스터(35-1 내지 35-n)에 의해 하나의 심벌 단계만큼 지연되고, 승산기(36-1 내지 36-n)들 중 대응하는 하나의 승산기에 의해 미리 정해진 탭 계수(U1 내지 Un)들 중 하나의 계수와 승산된 후에 추출되고, 이러한 승산기로부터의 승산 결과는 가산기(37-1 내지 37-(n-1))에 의해 함께 가산되어, 수학식 5의 제 2 항을 계산한다.

상기에서 이해한 바와 같이, 레지스터, 승산기 및 가산기는 수학식 5에 대응하도록 유니크 워드 검출 회로(20)에 접속된다.

입력 신호가 유니크 워드일 때, 수학식 4 또는 수학식 5는 수학식 6에 나타낸 바와 같이 미리 정해진 계수 "a"를 나타낸다.

입력 신호가 유니크 워드일 때, 수학식 4 또는 수학식 5의 절대값은 정수 "a"이다. 이 때, 도 2를 참조하면, 신호(A)는 정수 "a"에 대응하는 비교기(40)에 별도로 입력된다. 유니크 워드 검출 회로(20)에서, 제곱 회로(34)는 가산기(33-(n-1))의 출력을 제곱 하고(수학식 5의 제 1 항), 제곱 회로(38)는 가산기(37-(n-1))의 출력을 제곱하여(수학식 5의 제 2 항), 가산기(39)는 제곱된 출력을 함께 가산한다. 비교기(40)는 가산 결과를 별도로 입력된 신호(문턱값)(A)와 비교한다. 비교기(40)는 가산기(39)로부터의 가산 결과가 신호(문턱값)(A)보다 큰 값이라는 것을 결정한 경우에는 "1"로 출력된다. 그러므로, 유니크 워드가 검출된다.

상술한 바와 같이, 유니크 워드는 입력 신호의 차동 복조를 수행하지 않고서도 공급된 입력 신호에서 검출된다. 본 발명의 실시예에서, 탭 계수(Un)는, 실제로 입력 신호가 BPSK 변조 신호이기 때문에 +1 또는 -1 이다. 즉, 각각의 승산기(32-1 내지 32-n, 및 36-1 내지 36-n) 및 가산기(33-1 내지 33-(n-10) 및 37-1 내지 37-(n-1))는 신호 반전 제어 회로로 형성될 수 있다. 그러므로, 유니크 워드 검출 회로(20)의 규모가 작아질 수 있다.

도 3은 본 발명의 제 2 실시예를 나타내는 유니크 워드 검출 회로(30)의 다른 예에 관한 구조를 도시한 것이다. 이러한 유니크 워드 검출 회로는 2진화 회로(51)가 도 2에 도시된 유니크 워드 검출 회로(20)의 레지스터(31-1) 전단에 제공되는 방식으로 형성되고, 2진화 회로(52)는 레지스터(35-1) 전단에 제공된다. 그 밖의 다른 것에 관련하여, 배열은 도 2에 도시된 것과 같다.

2진화 회로(51-1 내지 51-2)는 i 신호(실수 부분) 및 q 신호(허수 부분)를 1 비트의 데이터 폭을 가지는 2진수 신호로 각각 변환하여 입력시켜, 2진수 신호를 레지스터(31-1 및 35-1)로 출력한다. 처리될 데이터가 2진수 데이터로 되기 때문에, 장치는 입력 신호를 미리 정해진 아날로그 신호 또는 복소수의 비트 수의 형태로 양자화하는 장치에 비해 규모 면에서 감소될 수 있다.

도 4는 본 발명의 제 3 실시예를 나타내는 유니크 워드 검출 회로(20)의 또 다른 예에 관한 구조를 도시한 것이다. 유니크 워드 검출 회로는 절대값 회로(61 및 62)가 도 2에 도시된 유니크 워드 검출 회로의 제곱 회로(34 및 38) 대신에 제공된다.

도 5는 본 발명의 제 4 실시예를 나타내는 유니크 워드 검출 회로(20)의 또 다른 예에 관한 구조를 도시한 것이다. 이 예에서, 차동 복조 회로(91)는 유니크 워드 패턴 검출 회로(71) 전단에 제공된다. 차동 복조 회로(91)는 레지스터(91-1 및 91-2), 승산기(92-1 및 92-2), 및 가산기(93)를 갖고 있다. 이러한 차동 복조 회로는 도 8에 도시된 차동 복조 회로의 구조 및 동작 면에서 등가이다.

유니크 워드 패턴 검출 회로(71)에서, 레지스터(72-1)는 미리 정해진 기간(하나의 심벌에 대응)만큼 입력 신호를 지연시켜, 지연된 신호를 승산기(73-1) 및 레지스터(72-2)로 출력한다. 승산기(73-1)는 레지스터(72-1)로부터 입력된 신호를 미리 정해진 탭 계수(S1) 와 승산하여, 승산 결과를 가산기(74-1)로 출력한다.

레지스터(72-2)는 레지스터(72-1)로부터의 입력을 저장하여 저장된 데이터를 승산기(73-2) 및 레지스터(72-3)(도시하지 않음)로 클록에 동기하여 출력한다.

그러므로, 레지스터(72-1 내지 72-n)는 입력 신호를 각각의 단에서 후속 단으로 클록에 동기하여 연속적으로 편이시키고, 저장된 신호를 승산기(73-1 내지 73-n)로 각각의 타이밍에 맞추어 공급한다.

각각의 승산기(73-1 내지 73-n)는 레지스터(72-1 내지 72-n)들 중 대응하는 하나의 레지스터로부터 공급된 신호를 탭 계수(S1 내지 Sn)들 중 하나의 계수와 승산하여, 승산 결과를 (n-1) 가산기(74-1 내지 74-(n-1))들 중 하나의 가산기로 출력한다.

각각의 가산기(74-1 내지 74-(n-1))는 승산기(73-1 내지 73-n)로부터 입력된 승산 결과를 함께 가산한다. 각각의 가산기(74-1 내지 74-(n-2))는 가산 결과를 가산기(74-2 내지 74-(n-1))의 후속 가산기로 출력한다. 비교기(40)는 가산기(74-(n-1))로부터 입력된 신호를 별도로 입력된 문턱값(A)과 비교하여, 비교 결과를 TMCC 디코더(12)로 출력한다.

가산기(74-(n-1))로부터 출력된 가산 결과는 입력 신호 및 유니크 워드 사이의 상관 관계를 나타내는 값이다. 입력 신호와 유니크 워드 사이의 상관 관계가 문턱값(A)과 비교될 아날로그 값으로 표현되는 경우 유니크 워드를 검출시 허용차(임계치(A)과 이상치 사이의 차)을 설정하는 것이 가능하다. 예를 들어, 입력 신호가 유니크 워드일 때, 유니크 워드는 대응하는 비트 스트림이 초기 유니크 워드와 약간의 차가 있도록 유니크 워드에 잡음이 가산될지라도 공차 내의 오차로 검출될 수 있다.

도 6은 본 발명의 제 5 실시예를 나타내는 유니크 워드 검출 회로(20)의 또 다른 예에 관한 구조를 도시한 것이다. i 신호가 입력되는 N개의 레지스터(91-1 내지 91-n)는 각 단으로부터의 입력 신호를 후속 단으로 클록에 동기하여 성공적으로 편이시키고, 저장된 신호를 승산기(92-1 내지 92-n) 및 승산기(94-1 내지 94-n)로 각각의 타이밍에 맞추어 출력한다.

각각의 승산기(92-1 내지 92-n)는 레지스터(91-1 내지 91-n)들 중 대응하는 하나의 레지스터로부터 공급된 신호를 승산기에 할당된 탭 계수(U1 내지 Un)들 중 하나의 계수와 승산하여, 승산 결과를 가산기(93-1 내지 93-(n-1))들 중 하나의 가산기로 출력한다.

각각의 가산기(93-1 내지 93-(n-1))는 승산기(92-1 내지 92-n)로부터 입력된 2가지 승산 결과를 함께 가산한다. 각각의 가산기(93-1 내지 93-(n-2))는 가산 결과를 가산기(93-2 내지 93-(n-1))내의 후속 가산기로 출력한다. 가산기(93-(n-1))는 가산 결과를 가산기(96)로 출력한다.

각각의 승산기(94-1 내지 94-n)는 레지스터(91-1 내지 91-n)들 중 대응하는 레지스터로부터 공급된 신호를 승산기에 할당된 탭 계수(V1 내지 Vn)들 중 하나의 계수와 승산하여, 승산 결과를 (n-1) 가산기(95-1 내지 95-(n-1))들 중 하나의 가산기로 출력한다.

각각의 가산기(95-1 내지 95-(n-1)는 승산기(94-1 내지 94-n)로부터 입력된 2가지 승산 결과를 함께 가산한다. 각각의 가산기(95-1 내지 95-(n-2))는 가산 결과를 가산기(95-2 내지 95-(n-1))내의 후속 가산기로 출력한다. 가산기(95-(n-1))는 가산 결과를 감산기(100)로 출력한다.

q 신호가 입력되는 레지스터(97-1 내지 97-n), 이러한 레지스터에 접속된 승산기(98-1 내지 98-n) 및 n개의 승산기(101-1 내지 101-n) 및 (n-1)개의 가산기(102-1 내지 102-(n-1))는 상술한 레지스터(91-1 내지 91-n), 승산기(92-1 내지 92-n, 및 94-1 내지 94-n), 및 가산기(93-1 내지 93-(n-1), 및 95-1 내지 95-(n-1))의 배열과 기본적으로 동일하다.

감산기(100)는 가산기(102-(n-1))의 출력을 가산기(95-(n-1))의 출력에서 감산하여, 감산 결과를 제곱 회로(104)로 출력한다. 가산기(96)는 가산기(93-(n-1))로부터의 입력 및 가산기(99-(n-1))로부터의 입력을 함께 가산하여, 가산 결과를 제곱 회로(103)로 출력한다. 제곱 회로(103)는 가산기(96)로부터의 입력을 제곱하여 제곱값을 가산기(105)로 출력한다. 제곱 회로(104)는 감산기(100)로부터의 입력을 제곱하여, 제곱값을 가산기(105)로 출력한다. 가산기(105)는 제곱 회로(103)로부터의 입력 및 제곱 회로(104)로부터의 입력을 함께 가산하여, 가산 결과를 비교기(40)로 출력한다.

비교기(40)는 상술한 대응하는 비교기로 행하는 가산기(105)로부터의 입력을 미리 정해진 문턱값(A)과 비교하여, 가산기(105)로부터의 입력이 문턱값(A)보다 유니크 워드는 식(3)에 나타낸 복잡한 상관 함수에 기초를 두고 검출된다. 본 발명의 실시예에 있어서, 입력 신호가 BPSK 신호뿐 만 아니라, QPSK 또는 QAM 신호일지라도, 유니크 워드는 정확하게 검출될 수 있다.

절대 회로는 제곱 회로(103 및 104) 대신에 이용될 수 있다.

상술한 실시예의 미리 정해진 실시예의 조합이 이용될 수도 있다.

상술한 처리를 이용자에게 수행하기 위한 컴퓨터 프로그램을 제공하기 위한 저장 매체로서 자기 디스크, CD-ROM 및 고상 메모리(solid-state memory)와 같은 판독 매체, 및 통신망 및 인공 위성과 같은 통신 매체가 이용될 수 있다.

본 발명은 상술한 실시예에 제한되는 것이 아니라 본 발명의 범위를 벗어나지 않는 범위 내에서 본 발명을 여러 가지로 변형 및 응용할 수 있다.

본 발명의 신호 처리 장치 및 방법, 및 저장 매체에 따라서, 입력 신호와 기준 신호 사이의 상관 관계를 나타내는 값이 계산되어, 계산된 상관값이 미리 정해진 문턱값과 비교된다. 이러한 방식에서, 예를 들어, 유니크 워드는 잡음에 영향을 받지 않는 상태에서 단시간에 높은 정확도로 검출될 수 있다.

Claims

입력 신호로부터 기준 신호를 검출하는 신호 처리 장치로서,

상기 입력 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 상관값 계산 수단과,

상기 상관값 계산 수단에 의해 계산된 상관값을 미리 정해진 문턱값과 비교하는 비교 수단을 포함하는, 신호 처리 장치.
제 1 항에 있어서,

상기 입력 신호는 서로 직교하는 제 1 신호 및 제 2 신호로 형성되고,

상기 상관값 계산 수단은, 상기 제 1 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 제 1 상관값 계산 수단과, 상기 제 2 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 제 2 상관값 계산 수단을 포함하는, 신호 처리 장치.
제 2 항에 있어서,

상기 제 1 상관값 계산 수단으로부터의 출력과 상기 제 2 상관값 계산 수단으로부터의 출력을 서로 가산하는 가산 수단을 더 포함하고,

상기 비교 수단은 상기 가산 수단으로부터의 출력을 상기 미리 정해진 문턱값과 비교하는, 신호 처리 장치.
제 2 항에 있어서,

상기 제 1 상관값 계산 수단으로부터의 출력의 제곱과 상기 제 2 상관값 계산 수단으로부터의 출력의 제곱의 합을 계산하기 위한 수단을 더 포함하고,

상기 비교 수단은 상기 제곱들의 합을 미리 정해진 문턱값과 비교하는, 신호 처리 장치.
제 2 항에 있어서,

상기 제 1 상관값 계산 수단으로부터의 출력의 절대값과 상기 제 2 상관값 계산 수단으로부터의 출력의 절대값의 합을 계산하기 위한 수단을 더 포함하고,

상기 비교 수단은 상기 절대값들의 합을 상기 미리 정해진 문턱값과 비교하는, 신호 처리 장치.
제 1 항에 있어서,

상기 입력 신호를 2진화하기 위한 2진화 수단을 더 포함하는, 신호 처리 장치.
제 1 항에 있어서,

상기 상관값 계산 수단은 복소 디지털 필터(complex digital filter)를 포함하는, 신호 처리 장치.
입력 신호로부터 기준 신호를 검출하는 신호 처리 방법으로서,

상기 입력 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 상관값 계산 단계와,

상기 상관값 계산 단계에서 계산된 상관값을 미리 정해진 문턱값과 비교하는 비교 단계를 포함하는, 신호 처리 방법.
제 8 항에 있어서,

상기 입력 신호는 서로 직교하는 제 1 신호 및 제 2 신호로 형성되고,

상기 상관값 계산 단계는, 상기 제 1 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 제 1 상관값 계산 단계와, 상기 제 2 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 제 2 상관값 계산 단계를 포함하는, 신호 처리 방법.
제 9 항에 있어서,

상기 제 1 상관값 계산 단계로부터의 출력과 상기 제 2 상관값 계산 단계로부터의 출력을 서로 가산하는 가산 단계를 더 포함하고,

상기 비교 단계에서, 상기 가산 단계로부터의 출력을 상기 미리 정해진 문턱값과 비교하는, 신호 처리 방법.
제 9 항에 있어서,

상기 제 1 상관값 계산 단계로부터의 출력의 제곱과 상기 제 2 상관값 계산 단계로부터의 출력의 제곱의 합을 계산하는 단계를 더 포함하고,

상기 비교 단계에서, 상기 제곱들의 합을 상기 미리 정해진 문턱값과 비교하는, 신호 처리 방법.
제 9 항에 있어서,

상기 제 1 상관값 계산 단계로부터의 출력의 절대값과 상기 제 2 상관값 계산 단계로부터의 출력의 절대값의 합을 계산하는 단계를 더 포함하고,

상기 비교 단계에서, 상기 절대값들의 합을 상기 미리 정해진 문턱값과 비교하는, 신호 처리 방법.
제 8 항에 있어서,

상기 입력 신호를 2진화하는 단계를 더 포함하는, 신호 처리 방법.
제 8 항에 있어서,

상기 상관값 계산 단계에서, 복소 디지털 필터가 처리를 위해 이용되는, 신호 처리 방법.
입력 신호로부터 기준 신호를 검출하는 정보 처리 장치용 프로그램을 기록한 컴퓨터 판독가능한 기록매체로서,

상기 장치는 상기 프로그램에 따라,

상기 입력 신호와 상기 기준 신호 사이의 상관 관계를 나타내는 값을 계산하는 상관값 계산 단계와,

상기 상관값 계산 단계에 의해 계산된 상기 상관값을 미리 정해진 문턱값과 비교하는 비교 단계를 포함하는 처리를 실행하는, 프로그램을 기록한 컴퓨터 판독가능한 기록매체