JPH11252190A - 信号処理装置および方法、並びに提供媒体 - Google Patents
信号処理装置および方法、並びに提供媒体Info
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- JPH11252190A JPH11252190A JP4920398A JP4920398A JPH11252190A JP H11252190 A JPH11252190 A JP H11252190A JP 4920398 A JP4920398 A JP 4920398A JP 4920398 A JP4920398 A JP 4920398A JP H11252190 A JPH11252190 A JP H11252190A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 精度よくユニークワードを検出する。
【解決手段】 直交復調回路４において、同相信号用の
搬送波により処理されたｉ信号は、実数部の変数とな
る。ｉ信号が、ユニークワード検出回路２０に入力され
ると、ｎ個の各レジスタ３１−１乃至３１−ｎにより、
１シンボル遅延されて、取り出され、所定のタップ係数
ｕ1乃至ｕnが、乗算器３２−１乃至３２−ｎにより乗算
される。これらの乗算結果は、加算器３３−１乃至３３
−ｎによりそれぞれ加算される。直交信号用の搬送波に
より処理されたｑ信号は、の第２項、すなわち、虚数部
の変数となる。ｑ信号が、ユニークワード検出回路２０
に入力されると、ｎ個の各レジスタ３５−１乃至３５−
ｎにより、１シンボル遅延されて、取り出され、所定の
タップ係数ｕ1乃至ｕnが、乗算器３６−１乃至３６−ｎ
により乗算される。これらの乗算結果は、加算器３７−
１乃至３７−ｎによりそれぞれ加算される。
搬送波により処理されたｉ信号は、実数部の変数とな
る。ｉ信号が、ユニークワード検出回路２０に入力され
ると、ｎ個の各レジスタ３１−１乃至３１−ｎにより、
１シンボル遅延されて、取り出され、所定のタップ係数
ｕ1乃至ｕnが、乗算器３２−１乃至３２−ｎにより乗算
される。これらの乗算結果は、加算器３３−１乃至３３
−ｎによりそれぞれ加算される。直交信号用の搬送波に
より処理されたｑ信号は、の第２項、すなわち、虚数部
の変数となる。ｑ信号が、ユニークワード検出回路２０
に入力されると、ｎ個の各レジスタ３５−１乃至３５−
ｎにより、１シンボル遅延されて、取り出され、所定の
タップ係数ｕ1乃至ｕnが、乗算器３６−１乃至３６−ｎ
により乗算される。これらの乗算結果は、加算器３７−
１乃至３７−ｎによりそれぞれ加算される。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理装置およ
び方法、並びに提供媒体に関し、特に、高精度に、ユニ
ークなパターンを検出することができるようにした信号
処理装置および方法、並びに提供媒体に関する。
び方法、並びに提供媒体に関し、特に、高精度に、ユニ
ークなパターンを検出することができるようにした信号
処理装置および方法、並びに提供媒体に関する。
【０００２】
【従来の技術】わが国おいても通信衛星（以下、CSと称
する）を用いたデジタル多チャンネル放送が本格的には
じまり、多彩なサービスが開始されるようになってき
た。また放送衛星（以下、BSと称する）でも、今後打ち
上げが予定されているBS４を利用し、デジタル放送サー
ビスを行うことが既に電波管理審議会で答申されてい
る。
する）を用いたデジタル多チャンネル放送が本格的には
じまり、多彩なサービスが開始されるようになってき
た。また放送衛星（以下、BSと称する）でも、今後打ち
上げが予定されているBS４を利用し、デジタル放送サー
ビスを行うことが既に電波管理審議会で答申されてい
る。
【０００３】BSはCSに比べて電力が大きいことから、従
来、CSで行われていたQPSK（Quadrature Phase Shift K
eying）変調方式よりも伝送効率の高い変調方式を用い
ることが検討されている。また、伝送するビットストリ
ームは、CS、地上波、ケーブル等の他メディアとの整合
性を図る観点から、MPEG(Moving Picture Experts Grou
p)２で規定された、いわゆるトランスポートストリーム
（以下、TSと称する）を基本とすることが提案されてい
る。このTSは、１バイトの同期バイトを含んだ１８８バ
イトのパケットで構成されているが、CSデジタル多チャ
ンネル放送、地上波デジタル放送、ケーブルデジタル放
送などでは、これに、誤り訂正用の１６バイトのパリテ
ィを付加したりリードソロモン符号（以下、RS符号と称
する）が用いられていることから、BSデジタル放送で
も、TSに、この（２０４，１８８）のRS符号化を行うこ
とが提案されている。
来、CSで行われていたQPSK（Quadrature Phase Shift K
eying）変調方式よりも伝送効率の高い変調方式を用い
ることが検討されている。また、伝送するビットストリ
ームは、CS、地上波、ケーブル等の他メディアとの整合
性を図る観点から、MPEG(Moving Picture Experts Grou
p)２で規定された、いわゆるトランスポートストリーム
（以下、TSと称する）を基本とすることが提案されてい
る。このTSは、１バイトの同期バイトを含んだ１８８バ
イトのパケットで構成されているが、CSデジタル多チャ
ンネル放送、地上波デジタル放送、ケーブルデジタル放
送などでは、これに、誤り訂正用の１６バイトのパリテ
ィを付加したりリードソロモン符号（以下、RS符号と称
する）が用いられていることから、BSデジタル放送で
も、TSに、この（２０４，１８８）のRS符号化を行うこ
とが提案されている。
【０００４】このような背景から、既に発表されている
文献「衛星ISDBにおける最大伝送容量と衛星放送プラン
への適用」：電子情報通信学会論文誌B−II Vol.J79-B
-IINo.7、「衛星ISDB伝送方式の検討」：映像情報メデ
ィア学会技術報告Vol.21 BCS-97-12などでは、（２０
４，１８８）のRS符号化されたTSの同期部を除いたペイ
ロード情報を伝送する主信号部分に、畳み込み符号化さ
れたBPSK（Binary PhaseShift Keying）信号やQPSK（Qu
adrarure Phase Shift Keying）信号、あるいはトレリ
ス符号化8PSK（Phase Shift Keying）を用い、また変調
方式や符号化率等の伝送情報（以下、TMCC（Transmissi
on Multiplexing Configuration Control）情報と称す
る）をTSの同期部を用いてBPSK信号にて伝送する方式が
提案されている。
文献「衛星ISDBにおける最大伝送容量と衛星放送プラン
への適用」：電子情報通信学会論文誌B−II Vol.J79-B
-IINo.7、「衛星ISDB伝送方式の検討」：映像情報メデ
ィア学会技術報告Vol.21 BCS-97-12などでは、（２０
４，１８８）のRS符号化されたTSの同期部を除いたペイ
ロード情報を伝送する主信号部分に、畳み込み符号化さ
れたBPSK（Binary PhaseShift Keying）信号やQPSK（Qu
adrarure Phase Shift Keying）信号、あるいはトレリ
ス符号化8PSK（Phase Shift Keying）を用い、また変調
方式や符号化率等の伝送情報（以下、TMCC（Transmissi
on Multiplexing Configuration Control）情報と称す
る）をTSの同期部を用いてBPSK信号にて伝送する方式が
提案されている。
【０００５】図７は、このような先の文献において紹介
されている方式を採用した受信装置としての、衛星デジ
タル放送受信装置の構成例を表している。BSからの放送
信号、例えば、BPSK変調信号は、アンテナ１で補捉さ
れ、アンテナ１に内蔵されている図せぬ周波数変換回路
にて、受信された放送信号が中間周波数に周波数変換さ
れてチューナ２に供給される。チューナ２は、BSからの
放送信号をアンテナ１を制御して受信させると、所定の
操作により指定された番組の信号を読み出し、第２中間
周波数回路３に出力する。第２中間周波数回路３は、チ
ューナ２から入力された信号のスペクトルを整形すると
ともに所定の信号増幅を行い、直交復調回路４の乗算器
５−１，５−２に出力する。
されている方式を採用した受信装置としての、衛星デジ
タル放送受信装置の構成例を表している。BSからの放送
信号、例えば、BPSK変調信号は、アンテナ１で補捉さ
れ、アンテナ１に内蔵されている図せぬ周波数変換回路
にて、受信された放送信号が中間周波数に周波数変換さ
れてチューナ２に供給される。チューナ２は、BSからの
放送信号をアンテナ１を制御して受信させると、所定の
操作により指定された番組の信号を読み出し、第２中間
周波数回路３に出力する。第２中間周波数回路３は、チ
ューナ２から入力された信号のスペクトルを整形すると
ともに所定の信号増幅を行い、直交復調回路４の乗算器
５−１，５−２に出力する。
【０００６】直交復調回路４の乗算器５−１，５−２
は、第２中間周波数回路３から入力されたBPSK変調信号
と、搬送波再生回路１１から入力される相互に位相が直
交する２つの搬送波を、それぞれ掛け合わせ、低域通過
フィルタ(LPF)６−１，６−２を介して、搬送波再生回
路１１、ユニークワード検出回路１２０、ＴＭＣＣデコ
ーダ１２、および誤り訂正回路１３に出力する。
は、第２中間周波数回路３から入力されたBPSK変調信号
と、搬送波再生回路１１から入力される相互に位相が直
交する２つの搬送波を、それぞれ掛け合わせ、低域通過
フィルタ(LPF)６−１，６−２を介して、搬送波再生回
路１１、ユニークワード検出回路１２０、ＴＭＣＣデコ
ーダ１２、および誤り訂正回路１３に出力する。
【０００７】ユニークワード検出回路１２０は、入力さ
れた信号からフレーム同期信号としてのユニークなパタ
ーンを検出し、検出結果をTMCCデコーダ１２に出力す
る。TMCCデコーダ１２は、ユニークワード検出回路１２
０の出力に同期して、入力された信号からTMCC信号をデ
コードし、デコードした結果を、搬送波再生回路１１と
誤り訂正回路１３に出力する。
れた信号からフレーム同期信号としてのユニークなパタ
ーンを検出し、検出結果をTMCCデコーダ１２に出力す
る。TMCCデコーダ１２は、ユニークワード検出回路１２
０の出力に同期して、入力された信号からTMCC信号をデ
コードし、デコードした結果を、搬送波再生回路１１と
誤り訂正回路１３に出力する。
【０００８】搬送再生回路１１は、TMCCデコーダ１２が
TMCC信号をデコードするとき発生する搬送波の位相エラ
ー信号の供給を受け、これに対応して、直交する２つの
搬送波を再生し、直交復調回路４に出力するようになさ
れている。誤り訂正回路１３は、図示せぬ、ビタビ復号
器、リードソロモン復号器、およびインターリーブ回路
により構成されており、TMCCデコーダ１２からのTMCC信
号に基づいて、入力される主信号(QPSK信号)の伝送路誤
りを訂正して、外部出力する。
TMCC信号をデコードするとき発生する搬送波の位相エラ
ー信号の供給を受け、これに対応して、直交する２つの
搬送波を再生し、直交復調回路４に出力するようになさ
れている。誤り訂正回路１３は、図示せぬ、ビタビ復号
器、リードソロモン復号器、およびインターリーブ回路
により構成されており、TMCCデコーダ１２からのTMCC信
号に基づいて、入力される主信号(QPSK信号)の伝送路誤
りを訂正して、外部出力する。
【０００９】図８は、ユニークワード検出回路１２０の
構成例を表している。ユニークワード検出回路１２０
は、差動復調回路１２１とユニークワード差動パターン
検出回路１２２から構成されている。差動復調回路１２
１のレジスタ１２３−１は、直交復調回路４から入力さ
れたBPSK信号の、例えば、同相信号を、所定の時間（１
シンボル）だけ遅延させ、乗算器１２４−１に出力して
いる。乗算器１２４−１は、直交復調回路４から直接入
力された信号（同相信号）と、レジスタ１２３−１から
入力される所定の時間だけ遅延された信号とを乗算し、
乗算結果を加算器１２５−１に出力する。
構成例を表している。ユニークワード検出回路１２０
は、差動復調回路１２１とユニークワード差動パターン
検出回路１２２から構成されている。差動復調回路１２
１のレジスタ１２３−１は、直交復調回路４から入力さ
れたBPSK信号の、例えば、同相信号を、所定の時間（１
シンボル）だけ遅延させ、乗算器１２４−１に出力して
いる。乗算器１２４−１は、直交復調回路４から直接入
力された信号（同相信号）と、レジスタ１２３−１から
入力される所定の時間だけ遅延された信号とを乗算し、
乗算結果を加算器１２５−１に出力する。
【００１０】差動復調回路１２１のレジスタ１２３−２
は、直交復調回路４から入力されたBPSK信号の、例え
ば、直交信号を、同様に、所定の時間（１シンボル）だ
け遅延させ、乗算器１２４−２に出力している。乗算器
１２４−２は、直交復調回路４から直接入力された信号
（直交信号）と、レジスタ１２３−２から入力される所
定の時間だけ遅延された信号とを乗算し、乗算結果を加
算器１２５に出力する。
は、直交復調回路４から入力されたBPSK信号の、例え
ば、直交信号を、同様に、所定の時間（１シンボル）だ
け遅延させ、乗算器１２４−２に出力している。乗算器
１２４−２は、直交復調回路４から直接入力された信号
（直交信号）と、レジスタ１２３−２から入力される所
定の時間だけ遅延された信号とを乗算し、乗算結果を加
算器１２５に出力する。
【００１１】加算器１２５は、乗算器１２４−１から入
力される信号と、乗算器１２４−２から入力される信号
を加算し、加算結果を、ユニークワード差動パターン検
出回路１２２の２値化回路１２６に供給する。
力される信号と、乗算器１２４−２から入力される信号
を加算し、加算結果を、ユニークワード差動パターン検
出回路１２２の２値化回路１２６に供給する。
【００１２】ユニークワード差動パターン検出回路１２
２の２値化回路１２６は、差動復調回路１２１の加算器
１２５から入力される信号を、データ幅１ビットで、２
値化し、レジスタ１２７−１に出力している。レジスタ
１２７−１は、２値化回路１２６からの信号を記憶する
とともに、クロックに同期して、記憶していた信号を、
次段のレジスタ１２７−２および排他的論理和回路（以
下、EX-ORと称する）１２８−１に出力する。EX-OR１２
８−１は、別途入力される所定の信号Ｓ1とレジスタ１
２７−１からの信号を排他的論理和処理し、処理結果を
NOR（ノア）回路１３０に出力する。
２の２値化回路１２６は、差動復調回路１２１の加算器
１２５から入力される信号を、データ幅１ビットで、２
値化し、レジスタ１２７−１に出力している。レジスタ
１２７−１は、２値化回路１２６からの信号を記憶する
とともに、クロックに同期して、記憶していた信号を、
次段のレジスタ１２７−２および排他的論理和回路（以
下、EX-ORと称する）１２８−１に出力する。EX-OR１２
８−１は、別途入力される所定の信号Ｓ1とレジスタ１
２７−１からの信号を排他的論理和処理し、処理結果を
NOR（ノア）回路１３０に出力する。
【００１３】同様に、レジスタ１２７−２乃至１２７−
（ｎ−１）は、入力された信号を記録するとともに、ク
ロックに同期して、記録している信号を、それぞれ次段
のレジスタ１２７−３乃至１２７−（ｎ−１）とEX-OR
１２８−１乃至−（ｎ−１）に出力する。レジスタ１２
７−（ｎ−１）は、記憶していた信号を、EX-OR１２８
−（ｎ−１）に出力する。EX-OR１２８−１乃至１２８
−（ｎ−１）は、それぞれに入力される信号を、排他的
論理和処理し、処理結果をNOR回路１３０に出力する。N
OR回路１３０は、EX-OR１２８−１乃１２８−（ｎ−
１）から入力された信号を、NOR処理し、処理結果をTMC
Cデコーダ１２に出力する。
（ｎ−１）は、入力された信号を記録するとともに、ク
ロックに同期して、記録している信号を、それぞれ次段
のレジスタ１２７−３乃至１２７−（ｎ−１）とEX-OR
１２８−１乃至−（ｎ−１）に出力する。レジスタ１２
７−（ｎ−１）は、記憶していた信号を、EX-OR１２８
−（ｎ−１）に出力する。EX-OR１２８−１乃至１２８
−（ｎ−１）は、それぞれに入力される信号を、排他的
論理和処理し、処理結果をNOR回路１３０に出力する。N
OR回路１３０は、EX-OR１２８−１乃１２８−（ｎ−
１）から入力された信号を、NOR処理し、処理結果をTMC
Cデコーダ１２に出力する。
【００１４】この例の場合、受信信号は、BPSK信号配置
になっていることから、差動復調結果が実数となる。こ
のことより、差動復調回路１２１は、実数部と虚数部を
それぞれ１シンボル遅延させる２つのレジスタ１２３−
１，１２３−２、実数部と虚数部を１シンボル分だけ遅
延した信号と乗算する乗算器１２４−１，１２４−２、
そしてこれらの乗算結果を加算する加算器１２５から構
成される。
になっていることから、差動復調結果が実数となる。こ
のことより、差動復調回路１２１は、実数部と虚数部を
それぞれ１シンボル遅延させる２つのレジスタ１２３−
１，１２３−２、実数部と虚数部を１シンボル分だけ遅
延した信号と乗算する乗算器１２４−１，１２４−２、
そしてこれらの乗算結果を加算する加算器１２５から構
成される。
【００１５】通常、ｎビットのユニークワードが用いら
れる場合は、（ｎ−１）ビットのユニーク差動パターン
が得られる。よってユニークワード差動パターン検出回
路１２２には、（ｎ−１）ビット分のレジスタ１２７−
１乃至１２７−（ｎ−１）が設けられ、これらの出力
と、既知の（ｎ−１）ビットのユニークワード差動パタ
ーンｓ1乃至ｓ(n-1)とで、対応するビット毎の排他的論
理和が、EX-OR１２８−１乃至１２８−（ｎ−１）によ
り計算される。入力信号がユニークワードであったと
き、レジスタ１２７−１乃至１２７−（ｎ−１）の内容
とユニークワード差動パターンｓ1乃至ｓ(n-1)が一致す
るので、EX-OR１２８−１乃至１２８−（ｎ−１）から
は論理”０”が出力され、これをNOR回路１３０にて検
出し、論理”１が出力される。
れる場合は、（ｎ−１）ビットのユニーク差動パターン
が得られる。よってユニークワード差動パターン検出回
路１２２には、（ｎ−１）ビット分のレジスタ１２７−
１乃至１２７−（ｎ−１）が設けられ、これらの出力
と、既知の（ｎ−１）ビットのユニークワード差動パタ
ーンｓ1乃至ｓ(n-1)とで、対応するビット毎の排他的論
理和が、EX-OR１２８−１乃至１２８−（ｎ−１）によ
り計算される。入力信号がユニークワードであったと
き、レジスタ１２７−１乃至１２７−（ｎ−１）の内容
とユニークワード差動パターンｓ1乃至ｓ(n-1)が一致す
るので、EX-OR１２８−１乃至１２８−（ｎ−１）から
は論理”０”が出力され、これをNOR回路１３０にて検
出し、論理”１が出力される。
【００１６】TMCCデコーダ１２は、ユニークワード検出
回路１２０のNOR回路１３０から１を取得したタイミン
グで、TMCC信号をデコードする。
回路１２０のNOR回路１３０から１を取得したタイミン
グで、TMCC信号をデコードする。
【００１７】
【発明が解決しようとする課題】このように、前後する
２つの信号の位相の差分に基づいて、ユニークワードを
検出するため（雑音の含まれている受信信号自体を参照
信号として差動復調するため）、一方の信号の伝送路誤
りの状態が、もう一方の信号にも影響するなどの理由か
ら、Ｃ／Ｎ(Carrier power to Noise power ratio)が劣
化する。また、硬判定復調（直交復調回路による復調）
された信号から、既知の同期パターン、例えば、ユニー
クワード差動パターンを検出しているので、その検出精
度は十分信頼できるものではない。このようなことよ
り、精度のよいユニークワードの検出が困難となるばか
りか、その検出に時間がかかる課題がある。
２つの信号の位相の差分に基づいて、ユニークワードを
検出するため（雑音の含まれている受信信号自体を参照
信号として差動復調するため）、一方の信号の伝送路誤
りの状態が、もう一方の信号にも影響するなどの理由か
ら、Ｃ／Ｎ(Carrier power to Noise power ratio)が劣
化する。また、硬判定復調（直交復調回路による復調）
された信号から、既知の同期パターン、例えば、ユニー
クワード差動パターンを検出しているので、その検出精
度は十分信頼できるものではない。このようなことよ
り、精度のよいユニークワードの検出が困難となるばか
りか、その検出に時間がかかる課題がある。
【００１８】本発明はこのような状況に鑑みてなされた
ものであり、短時間で、高精度に、ユニークなパターン
を検出することができるようにした信号処理装置および
方法、並びに提供媒体に関する。
ものであり、短時間で、高精度に、ユニークなパターン
を検出することができるようにした信号処理装置および
方法、並びに提供媒体に関する。
【００１９】
【課題を解決するための手段】請求項１に記載の信号処
理装置は、入力される信号と、基準の信号の相関値を算
出する相関値算出手段と、相関値算出手段により算出さ
れた相関値と所定の閾値とを比較する比較手段とを備え
ることを特徴とする。
理装置は、入力される信号と、基準の信号の相関値を算
出する相関値算出手段と、相関値算出手段により算出さ
れた相関値と所定の閾値とを比較する比較手段とを備え
ることを特徴とする。
【００２０】請求項４に記載の信号処理方法は、入力さ
れる信号と、基準の信号の相関値を算出する相関値算出
ステップと、相関値算出ステップにより算出された相関
値と所定の閾値とを比較する比較ステップとを含むこと
を特徴とする。
れる信号と、基準の信号の相関値を算出する相関値算出
ステップと、相関値算出ステップにより算出された相関
値と所定の閾値とを比較する比較ステップとを含むこと
を特徴とする。
【００２１】請求項５に記載の提供媒体は、入力される
信号と、基準の信号の相関値を算出する相関値算出ステ
ップと、相関値算出ステップにより算出された相関値と
所定の閾値とを比較する比較ステップとを含む処理を実
行させるプログラムを提供することを特徴とする。
信号と、基準の信号の相関値を算出する相関値算出ステ
ップと、相関値算出ステップにより算出された相関値と
所定の閾値とを比較する比較ステップとを含む処理を実
行させるプログラムを提供することを特徴とする。
【００２２】
【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
【００２３】請求項１に記載の信号処理装置は、入力さ
れる信号と、基準の信号の相関値を算出する相関値算出
手段（例えば、図２のレジスタ３１、乗算器３２、加算
器３３、２乗回路３４、加算器３９）と、相関値算出手
段により算出された相関値と所定の閾値とを比較する比
較手段（例えば、図２の比較器４０）とを備えることを
特徴とする。
れる信号と、基準の信号の相関値を算出する相関値算出
手段（例えば、図２のレジスタ３１、乗算器３２、加算
器３３、２乗回路３４、加算器３９）と、相関値算出手
段により算出された相関値と所定の閾値とを比較する比
較手段（例えば、図２の比較器４０）とを備えることを
特徴とする。
【００２４】図１は、本発明の信号処理装置を適用した
放送受信装置の構成例を示している。この放送受信装置
は、図７の受信装置のユニークワード検出回路１２０
を、ユニークワード検出回路２０に変更したものであ
る。すなわち、この受信装置を構成する他の各部は、図
７に示した受信装置と同様であるので、以下には、その
説明を適宜省略する。
放送受信装置の構成例を示している。この放送受信装置
は、図７の受信装置のユニークワード検出回路１２０
を、ユニークワード検出回路２０に変更したものであ
る。すなわち、この受信装置を構成する他の各部は、図
７に示した受信装置と同様であるので、以下には、その
説明を適宜省略する。
【００２５】図２は、ユニークワード検出回路２０の第
１の実施の形態の構成例を表している。レジスタ３１−
１は、直交復調回路４から入力される信号（実数部）を
記憶するとともに、記憶したデータをクロックに同期し
て、乗算器３２−１とレジスタ３１−２に出力するよう
になされている。乗算器３２−１は、レジスタ３１−１
から入力された信号に、所定のタップ係数ｕ1を乗算
し、乗算結果を加算器３３−１に出力するようになされ
ている。
１の実施の形態の構成例を表している。レジスタ３１−
１は、直交復調回路４から入力される信号（実数部）を
記憶するとともに、記憶したデータをクロックに同期し
て、乗算器３２−１とレジスタ３１−２に出力するよう
になされている。乗算器３２−１は、レジスタ３１−１
から入力された信号に、所定のタップ係数ｕ1を乗算
し、乗算結果を加算器３３−１に出力するようになされ
ている。
【００２６】レジスタ３１−２は、レジスタ３１−１か
ら入力される信号を記憶するとともに、記憶したデータ
をクロックに同期して、乗算器３２−２とレジスタ３１
−３に出力するようになされている。乗算器３２−２
は、レジスタ３１−２から供給される信号に、所定のタ
ップ係数ｕnと乗算し、乗算結果を加算器３３−１に出
力するようになされている。
ら入力される信号を記憶するとともに、記憶したデータ
をクロックに同期して、乗算器３２−２とレジスタ３１
−３に出力するようになされている。乗算器３２−２
は、レジスタ３１−２から供給される信号に、所定のタ
ップ係数ｕnと乗算し、乗算結果を加算器３３−１に出
力するようになされている。
【００２７】加算器３３−１は、乗算器３２−１から入
力される乗算結果と乗算器３２−２から入力される乗算
結果を加算し、加算結果を後段の加算器３３−２（図示
せず）に出力するようになされている。
力される乗算結果と乗算器３２−２から入力される乗算
結果を加算し、加算結果を後段の加算器３３−２（図示
せず）に出力するようになされている。
【００２８】以下、同様に、ｎ個のレジスタ３１−１乃
至３１−ｎは、入力された信号をクロックに同期して順
次後段にシフトするとともに、各タイミングにおいて保
持している信号をそれぞれｎ個の乗算器３２−１乃至３
２−ｎに供給するようになされている。乗算器３２−１
乃至３２−ｎは、それぞれ対応するレジスタ３１−１乃
至３１−ｎから供給される信号に、それぞれが有するタ
ップ係数ｕ1乃至ｕnを乗算し、乗算結果をｎ個の加算器
３３−１乃至３３−ｎに出力するようになされている。
至３１−ｎは、入力された信号をクロックに同期して順
次後段にシフトするとともに、各タイミングにおいて保
持している信号をそれぞれｎ個の乗算器３２−１乃至３
２−ｎに供給するようになされている。乗算器３２−１
乃至３２−ｎは、それぞれ対応するレジスタ３１−１乃
至３１−ｎから供給される信号に、それぞれが有するタ
ップ係数ｕ1乃至ｕnを乗算し、乗算結果をｎ個の加算器
３３−１乃至３３−ｎに出力するようになされている。
【００２９】加算器３３−１乃至３３−（ｎ−１）は、
それぞれ、乗算器３２−１乃至３２−ｎから入力される
２つの乗算結果を加算し、加算結果をそれぞれ次段の加
算器３３−２乃至３３−ｎに出力するようになされてい
る。加算器３３−ｎから出力される加算結果は、加算器
３３−１乃至３３−ｎの加算結果の累積値となる。この
加算結果は、２乗回路３４に入力される。
それぞれ、乗算器３２−１乃至３２−ｎから入力される
２つの乗算結果を加算し、加算結果をそれぞれ次段の加
算器３３−２乃至３３−ｎに出力するようになされてい
る。加算器３３−ｎから出力される加算結果は、加算器
３３−１乃至３３−ｎの加算結果の累積値となる。この
加算結果は、２乗回路３４に入力される。
【００３０】レジスタ３５−１は、直交復調回路４から
入力される信号（虚数部）を記憶するとともに、記憶し
たデータをクロックに同期して、乗算器３６−１とレジ
スタ３５−２に出力するようになされている。乗算器３
６−１は、レジスタ３５−１から入力された信号に、所
定のタップ係数ｕ1を乗算し、乗算結果を加算器３７−
１に出力するようになされている。
入力される信号（虚数部）を記憶するとともに、記憶し
たデータをクロックに同期して、乗算器３６−１とレジ
スタ３５−２に出力するようになされている。乗算器３
６−１は、レジスタ３５−１から入力された信号に、所
定のタップ係数ｕ1を乗算し、乗算結果を加算器３７−
１に出力するようになされている。
【００３１】レジスタ３５−２は、レジスタ３５−１か
ら入力される信号を記憶するとともに、記憶したデータ
をクロックに同期して、乗算器３６−２とレジスタ３５
−３に出力するようになされている。乗算器３６−２
は、レジスタ３５−２から供給される信号に、所定のタ
ップ係数ｕ2とを乗算し、乗算結果を加算器３７−１に
出力するようになされている。
ら入力される信号を記憶するとともに、記憶したデータ
をクロックに同期して、乗算器３６−２とレジスタ３５
−３に出力するようになされている。乗算器３６−２
は、レジスタ３５−２から供給される信号に、所定のタ
ップ係数ｕ2とを乗算し、乗算結果を加算器３７−１に
出力するようになされている。
【００３２】加算器３７−１は、乗算器３６−１から入
力される乗算結果と乗算器３６−２から入力される乗算
結果を加算し、加算結果を後段の加算器３７−２（図示
せず）に出力するようになされている。
力される乗算結果と乗算器３６−２から入力される乗算
結果を加算し、加算結果を後段の加算器３７−２（図示
せず）に出力するようになされている。
【００３３】このように、ｎ個のレジスタ３５−１乃至
３５−ｎは、入力された信号をクロックに同期して順次
後段にシフトするとともに、各タイミングにおいて保持
している信号をそれぞれｎ個の乗算器３６−１乃至３６
−ｎに供給するようになされている。
３５−ｎは、入力された信号をクロックに同期して順次
後段にシフトするとともに、各タイミングにおいて保持
している信号をそれぞれｎ個の乗算器３６−１乃至３６
−ｎに供給するようになされている。
【００３４】乗算器３６−１乃至３６−ｎは、それぞれ
対応するレジスタ３５−１乃至３５−ｎから供給される
信号に、タップ係数ｕ1乃至ｕnを乗算し、乗算結果をｎ
個の加算器３７−１乃至３７−ｎに出力するようになさ
れている。
対応するレジスタ３５−１乃至３５−ｎから供給される
信号に、タップ係数ｕ1乃至ｕnを乗算し、乗算結果をｎ
個の加算器３７−１乃至３７−ｎに出力するようになさ
れている。
【００３５】加算器３７−１乃至３７−ｎは、それぞれ
に乗算器３６−１乃至３６−ｎから入力される２つの乗
算結果を加算し、加算結果をそれぞれ次段の加算器３７
−２乃至３７−ｎに出力するようになされている。加算
器３７−ｎは、加算結果を、２乗回路３８に出力するよ
うになされている。すなわち、２乗回路３８に入力され
る加算結果は、加算器３７−１乃至３７−ｎの加算結果
の累積値となる。
に乗算器３６−１乃至３６−ｎから入力される２つの乗
算結果を加算し、加算結果をそれぞれ次段の加算器３７
−２乃至３７−ｎに出力するようになされている。加算
器３７−ｎは、加算結果を、２乗回路３８に出力するよ
うになされている。すなわち、２乗回路３８に入力され
る加算結果は、加算器３７−１乃至３７−ｎの加算結果
の累積値となる。
【００３６】２乗回路３４は、加算器３３−ｎから入力
される加算結果を２乗して、加算器３９に出力する。２
乗回路３８は、加算器３７−ｎからの加算結果を２乗し
て、加算器３９に出力する。加算器３９は、２乗回路３
４からの信号と２乗回路３８からの信号を加算し、加算
結果を比較器４０に出力する。比較器４０は、加算器３
９から入力される信号と、別途入力される閾値Ａを比較
し、比較結果をTMCCデコーダ１２に出力するようになさ
れている。
される加算結果を２乗して、加算器３９に出力する。２
乗回路３８は、加算器３７−ｎからの加算結果を２乗し
て、加算器３９に出力する。加算器３９は、２乗回路３
４からの信号と２乗回路３８からの信号を加算し、加算
結果を比較器４０に出力する。比較器４０は、加算器３
９から入力される信号と、別途入力される閾値Ａを比較
し、比較結果をTMCCデコーダ１２に出力するようになさ
れている。
【００３７】次に、その動作について説明する。はじめ
に、ユニークワード検出回路２０における処理を数式で
表し、その数式に対応して、動作を説明する。ユニーク
ワード検出回路２０に入力される入力信号r(t)は、複素
数関数として定義すると、式（１）のようになり、ユニ
ークワードw(t)も、同様に複素数関数として式（２）の
ようになる。ここで、入力信号とユニークワードの相関
関数R(τ)を求めると、式（３）のようになる。
に、ユニークワード検出回路２０における処理を数式で
表し、その数式に対応して、動作を説明する。ユニーク
ワード検出回路２０に入力される入力信号r(t)は、複素
数関数として定義すると、式（１）のようになり、ユニ
ークワードw(t)も、同様に複素数関数として式（２）の
ようになる。ここで、入力信号とユニークワードの相関
関数R(τ)を求めると、式（３）のようになる。
【００３８】 ｒ（ｔ）＝ｉ（ｔ）＋ｊｑ（ｔ）・・・（１） ｗ（ｔ）＝ｕ（ｔ）＋ｊｖ（ｔ）・・・（２）
【００３９】
【数１】
【００４０】なお、式（１）と式（２）において、ｉ
（ｔ）とｕ（ｔ）は実数部、ｑ（ｔ）とｖ（ｔ）は虚数
部を、それぞれ表示している。
（ｔ）とｕ（ｔ）は実数部、ｑ（ｔ）とｖ（ｔ）は虚数
部を、それぞれ表示している。
【００４１】実際、ユニークワード検出回路２０におい
て、取り扱われる信号は、離散処理が施された信号系列
であり、ユニークワードは有限数の信号系列となる。こ
のことより、ユニークワードの系列長をＮとすると、式
（３）に示された相関関数R(τ)は、式（４）のように
なる。
て、取り扱われる信号は、離散処理が施された信号系列
であり、ユニークワードは有限数の信号系列となる。こ
のことより、ユニークワードの系列長をＮとすると、式
（３）に示された相関関数R(τ)は、式（４）のように
なる。
【００４２】
【数２】
【００４３】さらに、いまの場合、ユニークワードがBP
SK変調された信号であるので、式（４）のｗ（ｎＴ）は
実数となり、ｗ*（ｎＴ）も実数となる。ここで、式
（４）の実数部をｕnとし、複素信号系列に対応するｒ
｛（ｎ＋ｋ）Ｔ｝の実数部および虚数部を、それぞれｉ
n+k，ｑn+kとすると、式（４）は、式（５）のようにな
る。
SK変調された信号であるので、式（４）のｗ（ｎＴ）は
実数となり、ｗ*（ｎＴ）も実数となる。ここで、式
（４）の実数部をｕnとし、複素信号系列に対応するｒ
｛（ｎ＋ｋ）Ｔ｝の実数部および虚数部を、それぞれｉ
n+k，ｑn+kとすると、式（４）は、式（５）のようにな
る。
【００４４】
【数３】
【００４５】式（５）を、ユニークワード検出回路２０
の動作に対応して説明すると、直交復調回路４におい
て、同相信号用の搬送波により処理されたｉ信号は、式
（５）の第１項、すなわち、実数部の変数となる。ｉ信
号が、ユニークワード検出回路２０に入力されると、ｎ
個の各レジスタ３１−１乃至３１−ｎにより、１シンボ
ル遅延されて、取り出され、所定のタップ係数ｕ1乃至
ｕnが、乗算器３２−１乃至３２−ｎにより乗算され
る。これらの乗算結果は、加算器３３−１乃至３３−ｎ
によりそれぞれ加算され、式（５）の第１項が計算され
る。
の動作に対応して説明すると、直交復調回路４におい
て、同相信号用の搬送波により処理されたｉ信号は、式
（５）の第１項、すなわち、実数部の変数となる。ｉ信
号が、ユニークワード検出回路２０に入力されると、ｎ
個の各レジスタ３１−１乃至３１−ｎにより、１シンボ
ル遅延されて、取り出され、所定のタップ係数ｕ1乃至
ｕnが、乗算器３２−１乃至３２−ｎにより乗算され
る。これらの乗算結果は、加算器３３−１乃至３３−ｎ
によりそれぞれ加算され、式（５）の第１項が計算され
る。
【００４６】直交復調回路４において、直交信号用の搬
送波により処理されたｑ信号は、式（５）の第２項、す
なわち、虚数部の変数となる。ｑ信号が、ユニークワー
ド検出回路２０に入力されると、ｎ個の各レジスタ３５
−１乃至３５−ｎにより、１シンボル遅延されて、取り
出され、所定のタップ係数ｕ1乃至ｕnが、乗算器３６−
１乃至３６−ｎにより乗算される。これらの乗算結果
は、加算器３７−１乃至３７−ｎによりそれぞれ加算さ
れ、式（５）の第２項が計算される。
送波により処理されたｑ信号は、式（５）の第２項、す
なわち、虚数部の変数となる。ｑ信号が、ユニークワー
ド検出回路２０に入力されると、ｎ個の各レジスタ３５
−１乃至３５−ｎにより、１シンボル遅延されて、取り
出され、所定のタップ係数ｕ1乃至ｕnが、乗算器３６−
１乃至３６−ｎにより乗算される。これらの乗算結果
は、加算器３７−１乃至３７−ｎによりそれぞれ加算さ
れ、式（５）の第２項が計算される。
【００４７】このように、ユニークワード検出回路２０
において、レジスタ、乗算器、および加算器が、式
（５）に対応して接続されていることがわかる。
において、レジスタ、乗算器、および加算器が、式
（５）に対応して接続されていることがわかる。
【００４８】ところで、入力信号がユニークワードであ
るとき、式（４）または式（５）は、式（６）に示すよ
うに、所定の定数ａを示す。
るとき、式（４）または式（５）は、式（６）に示すよ
うに、所定の定数ａを示す。
【００４９】
【数４】
【００５０】すなわち、入力信号がユニークワードであ
るとき、式（４）または式（５）の絶対値は、定数ａと
なる。ここで、図２に戻ると、比較器４０に別途入力さ
れている信号Ａが、その定数ａに対応していることがわ
かる。ユニークワード検出回路２０においては、２乗回
路３４により、加算器３３−ｎの出力（式（５）の第１
項の値）が２乗され、２乗回路３８により、加算器３７
−ｎの出力（式（５）の第２項の値）が２乗され、加算
器３９により加算される。その加算結果は、比較器４０
により、別途入力されている信号（閾値）Ａと比較され
る。ここで、比較器４０は、加算器３９からの加算結果
が、信号（閾値）Ａより、大きい値であると判定したと
き、１を出力する。このとき、ユニークワードが検出さ
れる。
るとき、式（４）または式（５）の絶対値は、定数ａと
なる。ここで、図２に戻ると、比較器４０に別途入力さ
れている信号Ａが、その定数ａに対応していることがわ
かる。ユニークワード検出回路２０においては、２乗回
路３４により、加算器３３−ｎの出力（式（５）の第１
項の値）が２乗され、２乗回路３８により、加算器３７
−ｎの出力（式（５）の第２項の値）が２乗され、加算
器３９により加算される。その加算結果は、比較器４０
により、別途入力されている信号（閾値）Ａと比較され
る。ここで、比較器４０は、加算器３９からの加算結果
が、信号（閾値）Ａより、大きい値であると判定したと
き、１を出力する。このとき、ユニークワードが検出さ
れる。
【００５１】このように、入力信号を差動復調すること
なく、入力された入力信号からユニークワードを検出す
ることができる。また、いまの場合、入力信号がBPSK復
調された信号であるために、タップ係数ｕnは、実際、+
1または-1となる。すなわち、乗算器３２−１乃至３２
−ｎ，３６−１乃至３６−ｎ、および加算器３３−１乃
至３３−ｎ，３７−１乃至３７−ｎは、符号の反転制御
回路で構成することができ、ユニークワード回路２０の
構成をより小型にすることができる。
なく、入力された入力信号からユニークワードを検出す
ることができる。また、いまの場合、入力信号がBPSK復
調された信号であるために、タップ係数ｕnは、実際、+
1または-1となる。すなわち、乗算器３２−１乃至３２
−ｎ，３６−１乃至３６−ｎ、および加算器３３−１乃
至３３−ｎ，３７−１乃至３７−ｎは、符号の反転制御
回路で構成することができ、ユニークワード回路２０の
構成をより小型にすることができる。
【００５２】図３は、図１のユニークワード検出回路２
０の第２の実施の形態の構成例を表している。このユニ
ークワード検出回路には、図２のユニークワード検出回
路２０のレジスタ３１−１の前段に２値化回路５１、そ
してレジスタ３５−１の前段に２値化回路５２が設けら
れている。その他の構成は、図２における場合と同様で
ある。
０の第２の実施の形態の構成例を表している。このユニ
ークワード検出回路には、図２のユニークワード検出回
路２０のレジスタ３１−１の前段に２値化回路５１、そ
してレジスタ３５−１の前段に２値化回路５２が設けら
れている。その他の構成は、図２における場合と同様で
ある。
【００５３】２値化回路５１−１，５１−２は、入力さ
れる信号ｉ（実数部）および信号ｑ（虚数部）を、デー
タ幅１ビットとなる２値化信号に変換し、レジスタ３１
−１、レジスタ３５−１に出力するようになされてい
る。取り扱われる信号が２値化データになることより、
入力信号を、所定のアナログ信号や複素数のビット数で
量子化する装置比べ、装置を小型化することができる。
れる信号ｉ（実数部）および信号ｑ（虚数部）を、デー
タ幅１ビットとなる２値化信号に変換し、レジスタ３１
−１、レジスタ３５−１に出力するようになされてい
る。取り扱われる信号が２値化データになることより、
入力信号を、所定のアナログ信号や複素数のビット数で
量子化する装置比べ、装置を小型化することができる。
【００５４】図４は、図１のユニークワード検出回路２
０の第３の実施の形態の構成例を表している。このユニ
ークワード検出回路は、図２に示したユニークワード検
出回路２０の２乗回路３４，３８に代えて、絶対値回路
６１，６２を設けたものである。このことより、装置を
小型化することができる。
０の第３の実施の形態の構成例を表している。このユニ
ークワード検出回路は、図２に示したユニークワード検
出回路２０の２乗回路３４，３８に代えて、絶対値回路
６１，６２を設けたものである。このことより、装置を
小型化することができる。
【００５５】図５は、図１のユニークワード検出回路２
０の第４の実施の形態の構成例を表している。この例で
は、ユニークワードパターン検出回路７１の前段に、差
動復調回路９１が設けられている。この差動復調回路９
１は、レジスト９１−１，９１−２，乗算器９２−１，
９２−２、および加算器９３を有しており、その構成と
動作は、図８の差動復調回路と同様である。
０の第４の実施の形態の構成例を表している。この例で
は、ユニークワードパターン検出回路７１の前段に、差
動復調回路９１が設けられている。この差動復調回路９
１は、レジスト９１−１，９１−２，乗算器９２−１，
９２−２、および加算器９３を有しており、その構成と
動作は、図８の差動復調回路と同様である。
【００５６】ユニークワードパターン検出回路７１にお
いては、レジスタ７２−１入力信号を、所定の時間（１
シンボル）だけ遅延させ、乗算器７３−１とレジスタ７
２−２に出力している。乗算器７３−１は、レジスタ７
２−１から入力された信号に、所定のタップ係数Ｓ1を
乗算し、乗算結果を加算器７４−１に出力する。
いては、レジスタ７２−１入力信号を、所定の時間（１
シンボル）だけ遅延させ、乗算器７３−１とレジスタ７
２−２に出力している。乗算器７３−１は、レジスタ７
２−１から入力された信号に、所定のタップ係数Ｓ1を
乗算し、乗算結果を加算器７４−１に出力する。
【００５７】レジスタ７２−２は、レジスタ７２−１か
らの入力を記憶するとともに、記憶したデータを、クロ
ックに同期して、乗算器７３−２とレジスタ７２−３
（図示せず）に出力する。
らの入力を記憶するとともに、記憶したデータを、クロ
ックに同期して、乗算器７３−２とレジスタ７２−３
（図示せず）に出力する。
【００５８】このように、ｎ個のレジスタ７２−１乃至
７２−ｎは、入力された信号をクロックに同期して順次
後段にシフトするとともに、各タイミングにおいて保持
している信号をそれぞれｎ個の乗算器７３−１乃至７３
−ｎに供給する。
７２−ｎは、入力された信号をクロックに同期して順次
後段にシフトするとともに、各タイミングにおいて保持
している信号をそれぞれｎ個の乗算器７３−１乃至７３
−ｎに供給する。
【００５９】乗算器７３−１乃至７３−ｎは、それぞれ
対応するレジスタ７２−１乃至７２−ｎから供給される
信号に、それぞれが有するタップ係数ｓ1乃至ｓnを乗算
し、乗算結果をｎ個の加算器７４−１乃至７４−ｎに出
力する。
対応するレジスタ７２−１乃至７２−ｎから供給される
信号に、それぞれが有するタップ係数ｓ1乃至ｓnを乗算
し、乗算結果をｎ個の加算器７４−１乃至７４−ｎに出
力する。
【００６０】加算器７４−１乃至７４−ｎは、それぞ
れ、乗算器７３−１乃至７３−ｎから入力される２つの
乗算結果を加算し、加算結果をそれぞれ次段の加算器７
４−２乃至７４−ｎに出力する。比較器４０は、加算器
７４−ｎから入力される信号と、別途入力される閾値Ａ
を比較し、比較結果をTMCCデコーダ１２に出力する。
れ、乗算器７３−１乃至７３−ｎから入力される２つの
乗算結果を加算し、加算結果をそれぞれ次段の加算器７
４−２乃至７４−ｎに出力する。比較器４０は、加算器
７４−ｎから入力される信号と、別途入力される閾値Ａ
を比較し、比較結果をTMCCデコーダ１２に出力する。
【００６１】加算器７４−ｎから出力される加算結果
は、入力信号とユニークワードの相関値である。このよ
うに、入力信号とユニークワードの相関を、アナログ化
し、それを閾値Ａで比較して、ユニークワードを検出す
ることにより、ユニークワード検出に許容範囲（閾値Ａ
と理想値との差）を設けることができる。例えば、入力
信号がユニークワードである場合であって、そのユニー
クワードにノイズが付加され、本来のユニークワードと
はそのビットストリームが若干異なる時でも、その許容
範囲内で、そのユニークワードは検出される。
は、入力信号とユニークワードの相関値である。このよ
うに、入力信号とユニークワードの相関を、アナログ化
し、それを閾値Ａで比較して、ユニークワードを検出す
ることにより、ユニークワード検出に許容範囲（閾値Ａ
と理想値との差）を設けることができる。例えば、入力
信号がユニークワードである場合であって、そのユニー
クワードにノイズが付加され、本来のユニークワードと
はそのビットストリームが若干異なる時でも、その許容
範囲内で、そのユニークワードは検出される。
【００６２】図６は、図１のユニークワード検出回路２
０の第５の実施の形態の構成表している。ｉ軸信号が入
力されるｎ個のレジスタ９１−１乃至９１−ｎは、入力
された信号をクロックに順次後段にシフトするととも
に、各タイミングにおいて保持している信号をそれぞれ
ｎ個の乗算器９２−１乃至９２−ｎとｎ個の乗算器９４
−１乃至９４−ｎに出力する。
０の第５の実施の形態の構成表している。ｉ軸信号が入
力されるｎ個のレジスタ９１−１乃至９１−ｎは、入力
された信号をクロックに順次後段にシフトするととも
に、各タイミングにおいて保持している信号をそれぞれ
ｎ個の乗算器９２−１乃至９２−ｎとｎ個の乗算器９４
−１乃至９４−ｎに出力する。
【００６３】乗算器９２−１乃至９２−ｎは、それぞれ
対応するレジスタ９１−１乃至９１−ｎから供給される
信号を、それぞれが有するタップ係数ｕ1乃至ｕnと乗算
し、乗算結果をｎ個の加算器９３−１乃至９３−ｎに出
力する。
対応するレジスタ９１−１乃至９１−ｎから供給される
信号を、それぞれが有するタップ係数ｕ1乃至ｕnと乗算
し、乗算結果をｎ個の加算器９３−１乃至９３−ｎに出
力する。
【００６４】加算器９３−１乃至９３−ｎは、それぞれ
に乗算器９２−１乃至９２−ｎから入力される２つの乗
算結果を加算し、加算結果をそれぞれ次段の加算器９３
−２乃至９３−ｎに出力する。加算器９３−ｎは、加算
結果を、加算器９６に出力する。
に乗算器９２−１乃至９２−ｎから入力される２つの乗
算結果を加算し、加算結果をそれぞれ次段の加算器９３
−２乃至９３−ｎに出力する。加算器９３−ｎは、加算
結果を、加算器９６に出力する。
【００６５】乗算器９４−１乃至９４−ｎは、それぞれ
対応するレジスタ９１−１乃至９１−ｎから供給される
信号を、それぞれが有するタップ係数ｖ1乃至ｖnと乗算
し、乗算結果をｎ個の加算器９５−１乃至９５−ｎに出
力する。
対応するレジスタ９１−１乃至９１−ｎから供給される
信号を、それぞれが有するタップ係数ｖ1乃至ｖnと乗算
し、乗算結果をｎ個の加算器９５−１乃至９５−ｎに出
力する。
【００６６】加算器９５−１乃至９５−ｎは、それぞれ
に乗算器９４−１乃至９４−ｎから入力される２つの乗
算結果を加算し、加算結果をそれぞれ次段の加算器９５
−２乃至９５−ｎに出力する。加算器９５−ｎは、加算
結果を、減算器１００に出力する。
に乗算器９４−１乃至９４−ｎから入力される２つの乗
算結果を加算し、加算結果をそれぞれ次段の加算器９５
−２乃至９５−ｎに出力する。加算器９５−ｎは、加算
結果を、減算器１００に出力する。
【００６７】ｑ軸信号が入力されるｎ個のレジスタ９７
−１乃至９７−ｎ、これらに接続しているｎ個の乗算器
９８−１乃至９８−ｎ、ｎ個の乗算器１０１−１乃至１
０１−ｎ、およびｎ個の加算器９９−１乃至９９−ｎ、
ｎ個の加算器１０２−１乃至１０２−ｎは、上述したレ
ジスタ９１−１乃至９１−ｎ、乗算器９２−１乃至９２
−ｎ，９４−１乃至９４−ｎ、および加算器９３−１乃
至９３−ｎ，９５−１乃至９５−ｎの構成と、基本的に
同様であるので、その説明は省略する。
−１乃至９７−ｎ、これらに接続しているｎ個の乗算器
９８−１乃至９８−ｎ、ｎ個の乗算器１０１−１乃至１
０１−ｎ、およびｎ個の加算器９９−１乃至９９−ｎ、
ｎ個の加算器１０２−１乃至１０２−ｎは、上述したレ
ジスタ９１−１乃至９１−ｎ、乗算器９２−１乃至９２
−ｎ，９４−１乃至９４−ｎ、および加算器９３−１乃
至９３−ｎ，９５−１乃至９５−ｎの構成と、基本的に
同様であるので、その説明は省略する。
【００６８】減算器１００は、加算器９５−ｎの出力か
ら加算器１０２−ｎの出力を減算し、減算結果を２乗回
路１０４に出力する。加算器９６は、加算器９３−ｎか
らの入力と加算器９９−ｎからの入力を加算し、加算結
果を２乗回路１０３に出力する。２乗回路１０３は、加
算器９７からの入力を２乗し、加算器１０５に出力し、
２乗回路１０４は、減算器１００からの入力を２乗し、
加算器１０５に出力する。加算器１０５は、２乗回路１
０３からの入力と、２乗回路１０４からの入力を加算
し、加算結果を比較器４０に出力する。
ら加算器１０２−ｎの出力を減算し、減算結果を２乗回
路１０４に出力する。加算器９６は、加算器９３−ｎか
らの入力と加算器９９−ｎからの入力を加算し、加算結
果を２乗回路１０３に出力する。２乗回路１０３は、加
算器９７からの入力を２乗し、加算器１０５に出力し、
２乗回路１０４は、減算器１００からの入力を２乗し、
加算器１０５に出力する。加算器１０５は、２乗回路１
０３からの入力と、２乗回路１０４からの入力を加算
し、加算結果を比較器４０に出力する。
【００６９】比較器４０は、上述したように、所定の閾
値Ａと、加算器１０５からの入力を比較し、加算器１０
５からの入力が、閾値Ａより大きい値のとき、所定の信
号を出力する。式（３）に示した複素相関関数に基づい
て、ユニークワードが検出される。この例では、入力信
号がBPSKである場合に限らず、例えば、ＱＰＳＫまたは
ＱＡＭが入力信号とされたとしても、ユニークワードを
正確に検出することができる。
値Ａと、加算器１０５からの入力を比較し、加算器１０
５からの入力が、閾値Ａより大きい値のとき、所定の信
号を出力する。式（３）に示した複素相関関数に基づい
て、ユニークワードが検出される。この例では、入力信
号がBPSKである場合に限らず、例えば、ＱＰＳＫまたは
ＱＡＭが入力信号とされたとしても、ユニークワードを
正確に検出することができる。
【００７０】なお、２乗回路１０３，１０４に代えて、
絶対値回路を利用することもできる。
絶対値回路を利用することもできる。
【００７１】上述した各実施の形態は、組み合わせて利
用することができる。
用することができる。
【００７２】なお、上記したような処理を行うコンピュ
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。
【００７３】
【発明の効果】請求項１に記載の信号処理装置、請求項
４に記載の信号処理方法、および請求項５に記載の提供
媒体によれば、入力信号と基準の信号の相関値を算出
し、算出された相関値と所定の閾値を比較するようにし
たので、雑音に影響されずに、高精度に、かつ、短時間
で、例えば、ユニークワードを検出することができる。
４に記載の信号処理方法、および請求項５に記載の提供
媒体によれば、入力信号と基準の信号の相関値を算出
し、算出された相関値と所定の閾値を比較するようにし
たので、雑音に影響されずに、高精度に、かつ、短時間
で、例えば、ユニークワードを検出することができる。
【図１】本発明の信号処理装置を適用した放送受信装置
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図２】図１のユニークワード検出回路２０の構成例を
示すブロック図である。
示すブロック図である。
【図３】図１のユニークワード検出回路２０の第２の実
施の形態の構成例を示すブロック図である。
施の形態の構成例を示すブロック図である。
【図４】図１のユニークワード検出回路２０の第３の実
施の形態の構成例を示すブロック図である。
施の形態の構成例を示すブロック図である。
【図５】図１のユニークワード検出回路２０の第４の実
施の形態の構成例を示すブロック図である。
施の形態の構成例を示すブロック図である。
【図６】図１のユニークワード検出回路２０の第５の実
施の形態の構成例を示すブロック図である。
施の形態の構成例を示すブロック図である。
【図７】従来の受信装置の構成例を示すブロック図であ
る。
る。
【図８】図７のユニークワード検出回路１２０の構成例
を示すブロック図である。
を示すブロック図である。
１ アンテナ， ２ チューナ， ３ 第２中間周波数
回路， ４ 直交復調回路， ５ 乗算器， ６ 低域
通過フィルタ， １１ 搬送波再生回路， １２ ＴＭ
ＣＣデコーダ， １３ 誤り訂正回路， ２０ ユニー
クワード検出回路， ３１ レジスタ， ３２ 乗算
器， ３３ 加算器， ３４ ２乗回路，３５ レジス
タ， ３６ 乗算器， ３７ 加算器， ３８ ２乗回
路， ３９ 加算器， ４０ 比較器， ５１ ２値化
回路， ６１ 絶対値回路，７２ レジスタ， ７３
乗算器， ７４ 加算器， ９１ レジスタ， ９２
乗算器， ９３ 加算器９３， ９４ 乗算器， ９
５ 加算器， ９６加算器， ９７ レジスタ， ９８
乗算器， ９９ 加算器， １０１ 乗算器， １０
２ 加算器， １０３ ２乗回路， １０４ ２乗回
路， １２０ユニークワード検出回路， １２１ 差動
復調回路， １２２ ユニークワード差動パターン検出
回路， １２３ レジスタ， １２４ 乗算器， １２
５ 加算器， １２６ ２値化回路， １２７ レジス
タ， １２８ 排他的論理和回路， １３０ NOR回路
回路， ４ 直交復調回路， ５ 乗算器， ６ 低域
通過フィルタ， １１ 搬送波再生回路， １２ ＴＭ
ＣＣデコーダ， １３ 誤り訂正回路， ２０ ユニー
クワード検出回路， ３１ レジスタ， ３２ 乗算
器， ３３ 加算器， ３４ ２乗回路，３５ レジス
タ， ３６ 乗算器， ３７ 加算器， ３８ ２乗回
路， ３９ 加算器， ４０ 比較器， ５１ ２値化
回路， ６１ 絶対値回路，７２ レジスタ， ７３
乗算器， ７４ 加算器， ９１ レジスタ， ９２
乗算器， ９３ 加算器９３， ９４ 乗算器， ９
５ 加算器， ９６加算器， ９７ レジスタ， ９８
乗算器， ９９ 加算器， １０１ 乗算器， １０
２ 加算器， １０３ ２乗回路， １０４ ２乗回
路， １２０ユニークワード検出回路， １２１ 差動
復調回路， １２２ ユニークワード差動パターン検出
回路， １２３ レジスタ， １２４ 乗算器， １２
５ 加算器， １２６ ２値化回路， １２７ レジス
タ， １２８ 排他的論理和回路， １３０ NOR回路
Claims (5)
- 【請求項１】 入力される信号から基準の信号を検出す
る信号処理装置において、 前記入力される信号と、前記基準の信号の相関値を算出
する相関値算出手段と、 前記相関値算出手段により算出された前記相関値と所定
の閾値とを比較する比較手段とを備えることを特徴とす
る信号処理装置。 - 【請求項２】 前記相関値算出手段は、複素デジタルフ
ィルタであることを特徴とする請求項１に記載の信号処
理装置。 - 【請求項３】 前記入力信号は、相互に直交する第１の
信号と第２の信号により構成され、 前記相関値算出手段は、それぞれ前記第１の信号または
第２の信号の前記基準の信号に対する相関値を算出する
第１の相関値算出手段と第２の相関値算出手段を有し、 前記信号処理装置は、前記第１の相関値算出手段の出力
と、前記第２の相関値算出手段の出力とを加算する加算
手段をさらに備え、 前記比較手段は、前記加算手段の出力を前記所定の閾値
と比較することを特徴とする請求項１に記載の信号処理
装置。 - 【請求項４】 入力される信号から基準の信号を検出す
る信号処理方法において、 前記入力される信号と、前記基準の信号の相関値を算出
する相関値算出ステップと、 前記相関値算出ステップにより算出された前記相関値と
所定の閾値とを比較する比較ステップとを含むことを特
徴とする信号処理方法。 - 【請求項５】 入力される信号から基準の信号を検出す
る信号処理装置に、 前記入力される信号と、前記基準の信号の相関値を算出
する相関値算出ステップと、 前記相関値算出ステップにより算出された前記相関値と
所定の閾値とを比較する比較ステップとを含む処理を実
行させるプログラムを提供することを特徴とする提供媒
体。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04920398A JP4196229B2 (ja) | 1998-03-02 | 1998-03-02 | 信号処理装置および方法、並びに記録媒体 |
| EP99301506A EP0940761A3 (en) | 1998-03-02 | 1999-03-01 | Detection of a unique pattern |
| KR1019990006761A KR100627985B1 (ko) | 1998-03-02 | 1999-03-02 | 신호 처리 장치와 방법 및 저장 매체 |
| US09/260,780 US6505220B1 (en) | 1998-03-02 | 1999-03-02 | Method and apparatus for detecting a unique word |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04920398A JP4196229B2 (ja) | 1998-03-02 | 1998-03-02 | 信号処理装置および方法、並びに記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11252190A true JPH11252190A (ja) | 1999-09-17 |
| JP4196229B2 JP4196229B2 (ja) | 2008-12-17 |
Family
ID=12824445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04920398A Expired - Fee Related JP4196229B2 (ja) | 1998-03-02 | 1998-03-02 | 信号処理装置および方法、並びに記録媒体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6505220B1 (ja) |
| EP (1) | EP0940761A3 (ja) |
| JP (1) | JP4196229B2 (ja) |
| KR (1) | KR100627985B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567482B1 (en) | 1999-03-05 | 2003-05-20 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for efficient synchronization in spread spectrum communications |
| US6940868B1 (en) * | 1999-04-20 | 2005-09-06 | Abb Inc. | Digital serial communications hub |
| JP2002077306A (ja) * | 2000-09-05 | 2002-03-15 | Mitsubishi Electric Corp | ビット列検出回路 |
| JP3731465B2 (ja) * | 2000-10-13 | 2006-01-05 | 株式会社ケンウッド | ディジタル放送受信機及びディジタル放送受信方法 |
| US6760076B2 (en) * | 2000-12-08 | 2004-07-06 | Koninklijke Philips Electronics N.V. | System and method of synchronization recovery in the presence of pilot carrier phase rotation for an ATSC-HDTV receiver |
| JP4828885B2 (ja) * | 2005-07-27 | 2011-11-30 | 株式会社東芝 | 受信装置 |
| US8116354B2 (en) * | 2008-06-13 | 2012-02-14 | Mediatek Inc. | Sync detection device and method for GNSS |
| US8594244B2 (en) * | 2009-04-06 | 2013-11-26 | Mediatek Inc. | Data signal phase reversal correction method and system implementing the same |
| EP2280510B1 (en) * | 2009-07-09 | 2016-05-04 | STMicroelectronics S.r.l. | Method of detecting a frame synchronization pattern or a unique word in a received digital signal |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4392232A (en) * | 1981-09-28 | 1983-07-05 | B-Systems, Inc. | Simplified transversal correlator for MSK and MSK related waveforms |
| JPH0828704B2 (ja) * | 1988-09-07 | 1996-03-21 | 国際電信電話株式会社 | ユニークワード検出方式 |
| US5412589A (en) * | 1990-03-20 | 1995-05-02 | University Of Michigan | System for detecting reduced interference time-frequency distribution |
| US5093846A (en) * | 1990-06-15 | 1992-03-03 | Sundstrand Data Control, Inc. | Signal acquisition using modulation by a preselected code group |
| US5239497A (en) * | 1991-10-02 | 1993-08-24 | Motorola, Inc. | Fast pattern correlator and method |
| DE69332237T2 (de) * | 1992-06-18 | 2003-04-17 | Oki Electric Ind Co Ltd | Vorrichtung und verfahren zur maximal wahrscheinlichkeitsfolgeschätzung |
| US5511099A (en) * | 1994-03-30 | 1996-04-23 | Samsung Electronics Co., Ltd. | Passband sync block recovery |
| US5748680A (en) * | 1994-12-16 | 1998-05-05 | Lucent Technologies Inc. | Coarse frequency burst detector for a wireline communications system |
-
1998
- 1998-03-02 JP JP04920398A patent/JP4196229B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-01 EP EP99301506A patent/EP0940761A3/en not_active Withdrawn
- 1999-03-02 US US09/260,780 patent/US6505220B1/en not_active Expired - Lifetime
- 1999-03-02 KR KR1019990006761A patent/KR100627985B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990077519A (ko) | 1999-10-25 |
| US6505220B1 (en) | 2003-01-07 |
| EP0940761A3 (en) | 2000-03-01 |
| JP4196229B2 (ja) | 2008-12-17 |
| EP0940761A2 (en) | 1999-09-08 |
| KR100627985B1 (ko) | 2006-09-27 |
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