KR100624884B1 - 반도체 기억장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000003990 capacitor Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 10
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 9
- 229910052697 platinum Inorganic materials 0.000 claims description 8
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 5
- 229910052797 bismuth Inorganic materials 0.000 claims description 5
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 5
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 4
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000001681 protective effect Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- 238000009413 insulation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Materials Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 용량 절연막에 대한 드라이 에칭 가공을 필요 없게 하여 절연 내압이 높은 콘덴서를 갖는 반도체 기억장치를 제공하기 위한 것으로, 반도체 기판 상에 형성된 복수의 하부 전극과, 복수의 하부 전극 상에 걸쳐 연속하여 형성되고, 절연성 금속산화물로 된 용량 절연막과, 용량 절연막 상에서의 복수의 하부 전극의 각각과 대응하는 위치에 형성된 복수의 상부 전극과, 반도체 기판 상에 형성된 복수의 트랜지스터를 구비한다. 복수의 하부 전극의 각각은 복수의 트랜지스터의 각 소스 영역과 접속되어 있다.
Description
도 1은 제 1 실시예에 관한 반도체 기억장치의 주요부를 도시한 단면도
도 2는 제 1 실시예에 관한 반도체 기억장치에 있어서, 가장 바깥쪽 둘레에 배치된 콘덴서의 내압과, 상기 콘덴서에서의 하부 전극의 단부와 용량 절연막의 단부의 거리 t의 관계를 도시한 특성도
도 3은 제 1 실시예의 변형예에 관한 반도체 기억장치의 주요부를 도시한 단면도
도 4는 제 2 실시예에 관한 반도체 기억장치의 주요부를 도시한 단면도
도 5는 제 2 실시예의 변형예에 관한 반도체 기억장치의 주요부를 도시한 단면도
도 6은 종래의 반도체 기억장치의 일부분을 도시한 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소스 영역
3 : 드레인 영역 4 : 게이트 전극
4R, 15 : 절연막 5 : 비트선
6 : 제 1 보호절연막 7, 13 : 콘택트 홀
8 : 플러그 9 : 하부 전극
10 : 용량막 11 : 상부 전극
12 : 제 2 보호 절연막 14 : 금속 배선
본 발명은 절연성 금속산화물을 용량 절연막으로서 이용한 반도체 기억장치에 관한 것이다.
종래의 반도체 기억장치에 대하여 도 6을 참조하여 설명하기로 한다.
도 6에 도시된 바와 같이, 실리콘 기판(31) 상에는 메모리 셀의 트랜지스터로서의 기능을 갖는 트랜스퍼 게이트의 소스 영역(32), 드레인 영역(33) 및 게이트부가 형성되어 있고, 상기 게이트부는 워드선이 되는 게이트 전극(34)과 게이트 전극(34)을 덮는 절연막(34R)으로 이루어진다. 드레인 영역(33)에는 비트선(35)이 접속되어 있다.
또 소스 영역(32), 드레인 영역(33) 및 게이트 전극(34) 등으로 구성되는 트랜지스터는 실리콘 기판(31) 상에 어레이 형상으로 배치되어 메모리 셀 어레이를 구성하고 있지만, 도 6에서는 메모리 셀 어레이의 도시를 생략하고 있다.
트랜지스터 상에는 제 1 보호절연막(36)이 형성되어 있고, 상기 제 1 보호절연막(36)의 상면은 평탄화되어 있다. 제 1 보호절연막(36)에는 소스 영역(32)에 접속된 콘택트 홀(37)이 형성되어 있는 것과 아울러, 상기 콘택트 홀(37)에는 도전성 플러그(38)가 매립되어 있다.
플러그(38)의 상면에는 하부 전극(39)과, 드라이 에칭에 의해 가공된 절연성 금속산화물로 된 용량 절연막(40)이 형성되고, 하부 전극(39) 및 용량 절연막(40)의 측면에는 측벽(41)이 형성된다. 용량 절연막(40) 상에는 상부 전극(42)이 형성되어 있고, 이들 하부 전극(39), 용량 절연막(40) 및 상부 전극(42)에 의해 콘덴서가 구성되어 있다.
콘덴서를 덮도록 제 2 보호절연막(43)이 형성되어 있다. 제 2 보호절연막 (43)에는 상부 전극(42)으로 통하는 콘택트 홀(44)이 설치되어 있고, 상기 콘택트 홀(44)에는 도전성 금속 배선(45)이 형성되어 있다.
그러나 상기 종래의 반도체 기억장치에 있어서는, 용량 절연막(40)을 드라이 에칭에 의한 가공으로 형성할 때 용량 절연막(40)에서의 가공된 영역에 이온의 충돌에 기인하는 결정구조의 변형이 생긴다. 이 변형은 콘덴서의 구조가 미세화되면 될수록 전기 특성에 악영향을 미쳐 콘덴서의 절연 내압을 저하시킨다는 문제점이 있다.
본 발명은 용량 절연막에 대한 드라이 에칭 가공을 필요 없게 하여 절연 내압이 높은 콘덴서를 갖는 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 관한 제 1 반도체 기억장치는, 반도체 기판 상에 형성된 복수의 하부 전극과, 복수의 하부 전극 상에 걸쳐서 연속하여 형성되고 절연성 금속산화물로 된 용량 절연막과, 상기 용량 절연막 상에서의 복수의 하부 전극의 각각과 대응하는 위치에 형성된 복수의 상부 전극과, 반도체 기판 상에 어레이 형상으로 형성된 복수의 트랜지스터와, 상기 반도체 기판과 상기 복수의 하부 전극 사이에서, 상기 복수의 트랜지스터를 덮도록 형성된 절연막을 구비하고, 복수의 하부 전극의 각각은 복수의 트랜지스터의 각 소스 영역과 접속되고, 상기 용량 절연막은 어레이 전체 면에 걸쳐서 형성되며, 상기 용량 절연막의 최 외주의 단부는 상기 절연막 상에 형성되어 있다.
본 발명에 관한 제 2 반도체 기억장치는 반도체 기판 상에 형성된 복수의 하부 전극과, 복수의 하부 전극 상에 걸쳐서 연속하여 형성되고 절연성 금속산화물로 이루어진 용량 절연막과, 용량 절연막 상에 전면적으로 형성된 상부 전극과, 반도체 기판 상에 어레이 형상으로 형성된 복수의 트랜지스터와, 상기 반도체 기판과 상기 복수의 하부 전극 사이에서, 상기 복수의 트랜지스터를 덮도록 형성된 절연막을 구비하고, 복수의 하부 전극의 각각은 복수의 트랜지스터의 각 소스 영역과 접속되며, 상기 용량 절연막은 어레이 전체 면에 걸쳐서 형성되며, 상기 용량 절연막의 최 외주의 단부는 상기 절연막 상에 형성되어 있다.
제 1 또는 제 2 반도체 기억장치에 의하면 용량 절연막은 복수의 하부 전극 상에 걸쳐 연속하여 형성되어 있기 때문에 용량 절연막에 대하여 패터닝을 위한 드라이 에칭을 실행할 필요가 없다. 이런 이유로 용량 절연막의 전체에 걸쳐서 결정구조의 변형이 생기지 않으므로 콘덴서의 절연 내성이 향상된다.
제 1 또는 제 2 반도체 기억장치에 있어서, 용량 절연막의 외단은 복수의 하부 전극 중 가장 외측에 배치된 하부 전극의 외단으로부터 1㎛ 이상 외측에 위치하는 것이 바람직하다.
제 1 또는 제 2 반도체 기억장치에 있어서, 상부 전극은 백금막 또는 백금막과 산화이리듐막의 적층막으로 된 것이 바람직하다.
제 1 또는 제 2 반도체 기억장치에 있어서, 용량 절연막은 비스무트층형상 퍼로브스카이트 구조(perovskite structure)를 갖는 강유전체, 티탄산 스트론튬바륨 또는 5산화탄탈로 된 것이 바람직하다.
상술한 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
( 제 1 실시예 )
이하 제 1 실시예에 관한 반도체 기억장치에 대하여 도 1을 참조하여 설명하기로 한다.
도 1에 도시된 바와 같이 실리콘 기판(1) 상에 메모리 셀의 트랜지스터로서의 기능을 갖는 트랜스퍼 게이트의 소스 영역(2), 드레인 영역(3) 및 게이트부가 형성되어 있고, 상기 게이트부는 워드선이 되는 게이트 전극(4)과 게이트 전극(4)을 덮는 절연막(4R)으로 이루어진다. 드레인 영역(3)에는 비트선(5)이 접속되어 있다.
또 소스 영역(2), 드레인 영역(3) 및 게이트 전극(4) 등으로 구성되는 트랜지스터는 실리콘 기판(1) 상에 어레이형상으로 배치되어 메모리 셀 어레이를 구성하고 있으나, 도 1에서는 메모리 셀 어레이의 도시를 생략하고 있다.
트랜지스터 상에는 제 1 보호절연막(6)이 형성되어 있고, 상기 제 1 보호 절연막(6)의 상면은 평탄화되어 있다. 제 1 보호 절연막(6)에는 소스 영역(2)에 접속된 콘택트 홀(7)이 형성되어 있는 것과 아울러, 상기 콘택트 홀(7)에는 도전성 플러그(8)가 매립되어 있다.
플러그(8)의 상면에는 복수의 하부 전극(9)이 형성되어 있고, 상기 복수의 하부 전극(9) 상에는 절연성 금속산화물로 된 용량 절연막(10)이 연속하여 형성되 어 있다. 용량 절연막(10) 상에서의 각 하부 전극(9)과 대응하는 위치에는 상부 전극(11)이 각각 형성되어 있다. 하부 전극(9), 용량 절연막(10) 및 상부 전극(11)으로 콘덴서가 구성되어 있다.
콘덴서를 덮도록 제 2 보호 절연막(12)이 형성되어 있다. 제 2 보호 절연막(12)에는 상부 전극(11)으로 통하는 콘택트 홀(13)이 설치되어 있고, 상기 콘택트 홀(13)에는 도전성 금속 배선(14)이 형성되어 있다.
제 1 실시예에 관한 반도체 기억장치에 의하면 용량 절연막(10)이 복수의 하부 전극(9) 상에 연속하여 형성되어 있기 때문에, 용량 절연막(10)에 대하여 각 하부 전극(9)과 대응하는 형상으로 패터닝하기 위한 드라이 에칭을 실행할 필요가 없다. 이런 이유로 용량 절연막(10)의 전체에 걸쳐 이온 충돌에 기인하는 결정구조의 변형이 생기지 않으므로 콘덴서의 절연 내성이 향상된다.
또 제 1 실시예에 있어서, 상부 전극(11)을 백금막 또는 백금막과 산화이리듐막의 적층막으로 형성하면 특성이 우수한 콘덴서를 얻을 수 있다.
종래의 반도체 기억장치에 의하면 콘덴서의 절연 내성이 15V이었던 것에 비하여 제 1 반도체 기억장치에 의하면 가장 바깥쪽 둘레에 설치된 콘덴서 이외의 다른 콘덴서의 절연 내성은 35V로 향상되었다.
도 2는 가장 바깥쪽 둘레에 배치된 콘덴서의 내압과, 상기 콘덴서에서의 하부 전극(9)의 단부와 용량 절연막(10)의 단부의 거리 t(도 1 참조)의 관계를 도시한다. 도 2에서 알 수 있는 바와 같이 거리 t가 1㎛ 이상이면 가장 바깥쪽 둘레의 콘덴서의 절연 내압을 다른 콘덴서의 절연 내압과 같은 정도인 35V로 할 수 있다.
또 비휘발성 반도체 기억장치를 제조하는 경우에는 용량 절연막(10)을 구성하는 절연성 금속 산화물로서는 비스무트층형상 퍼로브스카이트 구조(perovskite structure)를 갖는 강유전체를 이용하는 것이 바람직하다. 비스무트층형상 퍼로브스카이트 구조를 갖는 강유전체는 전하 유지능력 및 분극 반전특성이 매우 우수하다.
또 휘발성 반도체 기억장치를 제조하는 경우에는 용량 절연막(10)을 구성하는 절연성 금속산화물로서는 티탄산 스트론튬 바륨 또는 5산화탄탈을 이용하는 것이 바람직하다. 티탄산 스트론튬 바륨 및 5산화탄탈의 비유전률은 각각 400, 25로서, 질화실리콘 및 산화실리콘 등의 절연막에 비하여 매우 크므로 기가비트급의 DRAM을 용이하게 실현할 수 있다.
( 제 1 실시예의 변형예 )
이하 제 1 실시예의 변형예에 관한 반도체 기억장치에 대하여 도 3을 참조하여 설명하기로 한다. 또 도 3에 도시된 변형예에서는 도 1에 도시된 제 1 실시예와 동일한 부재에 대해서는 동일한 부호를 붙이고 설명을 생략하기로 한다.
제 1 실시예의 변형예의 특징으로서 도 3에 도시된 바와 같이 상부 전극(11)은 용량 절연막(10) 상에 전면적으로 형성되어 있는 것과 아울러, 콘택트 홀(13) 과 금속 배선(14)이 각각 1개소 설치되어 있다.
( 제 2 실시예 )
이하 제 2 실시예에 관한 반도체 기억장치에 대하여 도 4를 참조하여 설명하기로 한다.
또 도 4에 도시된 제 2 실시예에서는 도 1에 도시된 제 1 실시예와 동일한 부재에 대해서는 동일한 부호를 붙이고 설명을 생략하기로 한다.
제 2 실시예의 특징으로서 하부 전극(9)끼리의 사이에는 하부 전극(9)과 같은 막두께를 갖는 절연막(15)이 설치되어 있다.
제 2 실시예에 의하면 하부 전극(9)의 상면과 절연막(15)의 상면의 면이 일치하게 되므로, CVD법 등의 복잡한 성막법을 이용하는 일 없이 스핀 온법 등의 간단한 성막법을 이용하여 평탄한 용량 절연막(10)을 형성할 수 있다. 따라서 콘덴서의 전기적 특성이 향상된다.
( 제 2 실시예의 변형예 )
이하 제 2 실시예의 변형예에 관한 반도체 기억장치에 대하여 도 5를 참조하여 설명하기로 한다. 또 도 5에 도시된 변형예에서는 도 1에 도시된 제 1 실시예와 동일한 부재에 대해서는 동일한 부호를 붙이고 설명을 생략하기로 한다.
제 2 실시예의 변형예의 특징으로서 도 5에 도시된 바와 같이 상부 전극(11)은 용량 절연막(10) 상에 전면적으로 형성되어 있는 것과 아울러, 콘택트 홀(13) 및 금속 배선(14)은 각각 1개소 설치되어 있다.
상술한 본 발명의 반도체 기억장치에 의하면 용량 절연막에 대하여 패터닝을 위한 드라이 에칭을 실행할 필요가 없게 되어 용량 절연막 전체에 걸쳐서 결정구조에 변형이 생기지 않게 되므로 콘덴서의 절연 내성이 향상된다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (8)
- 반도체 기판 상에 형성된 복수의 하부 전극과,상기 복수의 하부 전극 상에 걸쳐서 연속하여 형성되고, 절연성 금속산화물로 이루어지는 용량 절연막과,상기 용량 절연막 상에서의 상기 복수의 하부 전극의 각각과 대응하는 위치에 형성된 복수의 상부 전극과,상기 반도체 기판 상에 어레이 형상으로 형성된 복수의 트랜지스터와,상기 반도체 기판과 상기 복수의 하부 전극 사이에서, 상기 복수의 트랜지스터를 덮도록 형성된 절연막을 구비하고,상기 복수의 하부 전극의 각각은 상기 복수의 트랜지스터의 각 소스 영역과 접속되고,상기 용량 절연막은 어레이 전체 면에 걸쳐서 형성되며, 상기 용량 절연막의 최 외주의 단부는 상기 절연막 상에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 용량 절연막의 외단은 상기 복수의 하부 전극 중 가장 외측에 배치된 하부 전극의 외단으로부터 1㎛ 이상 외측에 위치하는 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 상부 전극은 백금막 또는 백금막과 산화이리듐막의 적층막으로 된 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 용량 절연막은 비스무트층형상 퍼로브스카이트 구조(perovskite struc- ture)를 갖는 강유전체, 티탄산 스트론튬바륨 또는 5산화탄탈로 된 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판 상에 형성된 복수의 하부 전극과,상기 복수의 하부 전극 상에 걸쳐서 연속하여 형성되고, 절연성 금속산화물로 이루어진 용량 절연막과,상기 용량 절연막 상에 전면적으로 형성된 상부 전극과,상기 반도체 기판 상에 어레이 형상으로 형성된 복수의 트랜지스터와,상기 반도체 기판과 상기 복수의 하부 전극 사이에서, 상기 복수의 트랜지스터를 덮도록 형성된 절연막을 구비하고,상기 복수의 하부 전극의 각각은 상기 복수의 트랜지스터의 각 소스 영역과 접속되며,상기 용량 절연막은 어레이 전체 면에 걸쳐서 형성되며, 상기 용량 절연막의 최 외주의 단부는 상기 절연막 상에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 5항에 있어서,상기 용량 절연막의 외단은 상기 복수의 하부 전극 중 가장 외측에 배치된 하부 전극의 외단으로부터 1㎛ 이상 외측에 위치하는 것을 특징으로 하는 반도체 기억장치.
- 제 5항에 있어서,상기 상부 전극은 백금막 또는 백금막과 산화이리듐막의 적층막으로 된 것을 특징으로 하는 반도체 기억장치.
- 제 5항에 있어서,상기 용량 절연막은 비스무트층형상 퍼로브스카이트 구조를 갖는 강유전체, 티탄산 스트론튬바륨 또는 5산화탄탈로 된 것을 특징으로 하는 반도체 기억장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176877A JP2000012804A (ja) | 1998-06-24 | 1998-06-24 | 半導体記憶装置 |
| JP???10-176877 | 1998-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000006370A KR20000006370A (ko) | 2000-01-25 |
| KR100624884B1 true KR100624884B1 (ko) | 2006-09-19 |
Family
ID=16021346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023631A KR100624884B1 (ko) | 1998-06-24 | 1999-06-23 | 반도체 기억장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6448598B2 (ko) |
| EP (1) | EP0967651A3 (ko) |
| JP (1) | JP2000012804A (ko) |
| KR (1) | KR100624884B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979081B1 (ko) | 2002-03-13 | 2010-08-31 | 프리스케일 세미컨덕터, 인크. | 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958508B2 (en) * | 2000-10-17 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory having ferroelectric capacitor insulative film |
| JP4829678B2 (ja) * | 2000-10-17 | 2011-12-07 | パナソニック株式会社 | 強誘電体メモリ及びその製造方法 |
| US6770923B2 (en) * | 2001-03-20 | 2004-08-03 | Freescale Semiconductor, Inc. | High K dielectric film |
| US6528367B1 (en) * | 2001-11-30 | 2003-03-04 | Promos Technologies, Inc. | Self-aligned active array along the length direction to form un-biased buried strap formation for sub-150 NM BEST DRAM devices |
| US7768050B2 (en) * | 2006-07-07 | 2010-08-03 | The Trustees Of The University Of Pennsylvania | Ferroelectric thin films |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0784347A2 (en) * | 1992-06-18 | 1997-07-16 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| JPH0783061B2 (ja) * | 1993-01-05 | 1995-09-06 | 日本電気株式会社 | 半導体装置 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| US5464786A (en) * | 1994-10-24 | 1995-11-07 | Micron Technology, Inc. | Method for forming a capacitor having recessed lateral reaction barrier layer edges |
| KR0144932B1 (ko) * | 1995-01-26 | 1998-07-01 | 김광호 | 반도체 장치의 캐패시터 및 그 제조방법 |
| TW288200B (en) * | 1995-06-28 | 1996-10-11 | Mitsubishi Electric Corp | Semiconductor device and process thereof |
| JP3587004B2 (ja) * | 1996-11-05 | 2004-11-10 | ソニー株式会社 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| US6198122B1 (en) * | 1997-02-21 | 2001-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of fabricating the same |
-
1998
- 1998-06-24 JP JP10176877A patent/JP2000012804A/ja active Pending
-
1999
- 1999-06-23 KR KR1019990023631A patent/KR100624884B1/ko not_active IP Right Cessation
- 1999-06-23 EP EP99112133A patent/EP0967651A3/en not_active Withdrawn
- 1999-06-23 US US09/338,542 patent/US6448598B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979081B1 (ko) | 2002-03-13 | 2010-08-31 | 프리스케일 세미컨덕터, 인크. | 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000012804A (ja) | 2000-01-14 |
| KR20000006370A (ko) | 2000-01-25 |
| US6448598B2 (en) | 2002-09-10 |
| EP0967651A2 (en) | 1999-12-29 |
| EP0967651A3 (en) | 2003-11-19 |
| US20020000600A1 (en) | 2002-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120821 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130819 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140826 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |