KR100614431B1 - 개선된 수율의 반도체 패키지 디바이스를 제조하기 위한 구조 및 방법 - Google Patents

개선된 수율의 반도체 패키지 디바이스를 제조하기 위한 구조 및 방법 Download PDF

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Abstract

본 발명은, 패키징된 디바이스 자체의 신뢰성을 유지하면서, 반도체 다이와 패키징된 디바이스가 그에 부착되는 인쇄 회로 기판 사이의 열적 부정합 응력을 경감시키기 위해, 복수의 접착제 엘라스토머막 조각들을 사용하여 반도체 다이를 도전성 트레이스를 구비한 기판에 부착하는 볼 그리드 어래이형 패키지를 위한 반도체 패키지 구조에 관한 것이다.
엘라스토머, 반도체 디바이스 패키지, 기판, 도전성 트레이스, 접착제막

Description

개선된 수율의 반도체 패키지 디바이스를 제조하기 위한 구조 및 방법{Method and structure for manufacturing improved yield semiconductor packaged devices}
본 발명은 반도체 패키징에 관한 것으로, 보다 명확하게 말하면, 디바이스 패키지에 반도체 다이(die)를 부착하는 것에 관한 것이다.
반도체 디바이스들은 통상적으로 실리콘으로 이루어진 얇은 웨이퍼들상에 제조된다. 몇몇의 다이들이 각 웨이퍼상에 생성되고, 각 다이들은 단일의 반도체 디바이스를 형성한다. 웨이퍼상의 각 다이는 전체 기능(gross functionality)이 시험되고, 다이의 전체 기능 테스트 통과 여부에 따라 분류된다. 전체 기능에 따라 분류된 이후에, 상기 웨이퍼들은 웨이퍼 톱(wafer saw)을 사용하여 절단되고, 개별 다이들은 단일화된다(singulated). 비기능적인 것으로 판정된 다이는 폐기된다. 기능적 다이(functional die)는 패키징되고, 각 패키징된 디바이스가 최소 수준의 성능을 만족하는 것을 보장하기 위해 추가로 테스트되게 된다. 통상적으로, 기능적 디바이스들은 플라스틱 패키지내에 다이를 캡슐화함으로써 영구적으로 패키징되게 된다. 기능적 디바이스의 패키징은 디바이스들의 취급을 용이하게 하고, 또한, 패키징된 디바이스를 사용하여 회로들을 제조하는 동안 손상으로부터 다이를 보호한다.
단일화된 다이를 패키징하기 위한 다수의 종래 구조물들 및 방법들이 있다. 예로서, 더욱 통상적인 패키지 형태들은 스몰 아웃라인 j-벤드(small outline j-bend; SOJ) 패키지들, 박형 스몰 아웃라인 패키지(thin small outling packages; TSOP) 및 지그재그 직렬 패키지(zigzag in-line package; ZIP)를 포함한다. 마감된 패키징 디바이스들은 종종 모듈을 형성하도록 기판상에 장착된다. 단일화된 다이는 리드 프레임 패들(paddle)에 다이를 부착하고, 다이의 노출된 접합 패드들을 금속 리드들에 전기적으로 결합시킴으로써 상술한 패키지 형태들로 패키징된다. 리드 프레임, 다이 및 금속 리드들 중 일부는 손상으로부터 집적 회로를 보호하기 위해 플라스틱 수지로 실질적으로 캡슐화된다. 캡슐화된 디바이스는 형성된 금속 리드들과 리드 프레임들로부터 정확한 형상으로 트리밍(trimming)된다.
리드 온 칩(lead on chip; LOC)으로서 공지된 대안적인 리드 프레임 구조가 리드 프레임 패들을 가진 구조 대신 사용될 수 있다. LOC 구조에서, 각 금속 리드들은 통상적으로 접착제 재료로 양 측면상이 피복된 폴리이미드 베이스를 가진 양면 접착 테이프를 사용하여 다이의 표면에 부착된다. 상기 금속 리드들 및 다이들은 그후 가열되어 접착제 재료에 부착된다. 실질적으로, 반도체 다이의 접합 패드들은 도전성 리드들에 인가된 전기 신호들을 수신하기 위하여 반도체 다이에 전기적으로 접속하도록 각 금속 리드에 접합된 와이어이다. LOC 리드 프레임과 다이는 그후 플라스틱 수지로 캡슐화되고, 그후, 트리밍 및 성형 프로세스가 이어진다. LOC 구조 및 패키징 프로세스는 본 명세서에서 참조하고 있는, 패시비(Pashby) 등에게 허여된 1989년 8월 29일자 미국 특허 4,862,245호와, 워드(Ward)에게 허여된 1990년 4월 10일자 미국 특허 제 4,916,519호에 개시되어 있다.
최근, 반도체 제조업자들은 패키징되지 않은 다이를 예로서, 인쇄 회로 기판 같은 기판상에 직접적으로 장착할 수 있고, 따라서, 모듈들을 증가된 디바이스 밀도로 디자인할 수 있게 하는 패키징 구조를 개발하여왔다. 이런 패키징 구조들의 예는 볼 그리드 어레이(BGA) 패키지 및 캡슐화된 다이의 치수보다 다소 큰 패키지 치수를 가진 다른 칩 스케일 패키지(chip scale packages; CSP)들을 포함한다. 다이는 기판상에 장착되며, 다이의 접합 패드를 와이어 본딩함으로써 기판상에 형성된 도전성 트레이스들에 전기적으로 결합된다. 대안적으로, 도전성 트레이스들과 접합 패드들은 이 대신 테이프 자동화 접합(tape automated bonded; TAB) 와이어를 사용함으로써 전기적으로 결합될 수 있다. 결과적인 구조물은 실질적으로, 부분적으로 또는 전체적으로 캡슐화되어 손상으로부터 디바이스를 보호한다. 종종 솔더 볼 형태인 외부 리드들이 그후 상기 도전성 트레이스들상의 부착 위치에 부착되며, 그래서, 다이상에 제조된 잡적 회로가 외부 리드를 통해 전기적으로 접촉될 수 있다.
패키징 이후에, 상기 디바이스는 통상적으로 보다 대형의 전기 시스템내의 콤포넌트로서 인쇄 회로 기판(PCB)상에 장착된다. PCB상의 도전성 패드들은 패키징된 디바이스의 외부 리드의 위치에 대응하도록 위치된다. 패키징된 디바이스는 따라서 도전성 패드상에 위치되며, 패키징된 디바이스를 PCB에 솔더링하기 위해 상승된 온도에서 리플로우 프로세스를 격게 된다. BGA형 패키지의 경우에, 솔더는 완전한 패키지의 솔더볼들에 의해 제공된다.
솔더가 냉각된 이후에, 패키징된 디바이스는 PCB에 견고히 부착된다. 그러나, 패키징된 디바이스의 반도체 다이와 상기 패키징된 디바이스가 솔더링되는 PCB 사이의 상이한 팽창율로 인해 초래되는 솔더 조인트의 신뢰성에 관한 문제들이 있다. 다이의 열팽창 계수(CTE)는 통상적으로 PCB의 열팽창 계수보다 훨씬 낮다. 따라서, 전자 시스템이 그 동작 온도에 도달할 때, PCB는 다이보다 많이 팽창하게 된다. 이 열적 부정합(thermal mismatch)은 패키징된 디바이스와 PCB 사이의 경계면, 즉, 솔더 조인트에 집중된 전단 응력을 유발한다. 패키징된 디바이스의 솔더 조인트들에 적용되는 열적 부정합 응력이 솔더 조인트들 중 하나를 손상시킬 수 있을만큼 충분히 클 때 전자 시스템의 신뢰성이 손상된다.
솔더 조인트에서의 열적 부정합 응력 중 일부를 경감시키기 위해 사용되어온 한가지 방법은 유연한 엘라스토머 패드를 사용하여 가요성 기판에 다이를 부착하는 패키징 구조를 사용하는 것이다. 동작 온도에 도달할 때, PCB는 팽창하고, 다이에 관해 접촉 패드들의 위치를 측방향으로 변위시킨다. 엘라스토머 패드의 유연한 특성은 패키징된 디바이스의 솔더 볼들이 팽창하는 PCB와 함께 측방향으로 변위될 수 있게 한다. 따라서, 패키징된 디바이스내의 다이와 패키징된 다이가 솔더링되는 PCB 사이의 상이한 팽창율이 상기 다이를 가요성 기판에 부착하는 가요성 엘라스토머 패드에 의해 수용된다. 그러나, TAB 와이어 접속부들이 이런 패키지 구조에 사용되어 다이의 접합 패드들을 기판의 도전성 트레이스들에 전기적으로 결합하는 경우에, 엘라스토머 패드의 열팽창은 패키징된 디바이스 자체의 신뢰성 문제를 유발한다. 이는 패키징된 디바이스가 온도 사이클 테스트(예로서, -65℃ 내지 +150℃)나 고온 및 습도 테스트(예로서, 85℃, 85%RH, 교류 바이어스(alternating bias))를 받을 때 TAB 와이어 조인트가 최대 파괴 가능점에 도달하는 것에 대한 신뢰성 테스트에서 볼 수 있다. 엘라스토머 패드의 열팽창은 다이의 접합 패드에 대해 가요성 기판의 위치를 측방향으로 변위시킨다. 결과적으로, 결과적인 유연한 구조는 와이어가 다이의 접합 패드에 접합된 TAB 와이어 조인트에 응력을 유발시킨다.
다이와 PCB 사이의 열적 부정합 응력을 최소화하기 위해 사용되는 다른 방법은 엘라스토머 포스트들을 가진 가요성 기판에 다이를 부착하는 것이다. 이런 형태의 패키지의 일 예는 Tessera에 의해 개발된 μBGA(R)이라 지칭되는 제품이다. 점성 엘라스토머 재료가 가요성 기판상에 스크린 인쇄되고, 경화되어 엘라스토머 포스트들을 형성한다. 엘라스토머 포스트들에 다이를 부착하기 위해, 건식 및 습식 다이 부착 접착제가 그후 경화된 엘라스토머의 단부에 적용된다. 이어서, 다이의 접합 패드들이 TAB 배선 프로세스에 의해 가요성 기판의 도전성 트레이스들에 전기적으로 결합된다. 비록 결과적인 유연한 구조물이 다이와 PCB의 상이한 팽창율을 수용하지만, 상기 조립 프로세스는 시간 소모적이다. 가요성 기판상에 점성 엘라스토머를 스크린 인쇄하기 위해, 점성 재료들을 경화시키기 위해, 그리고, 결과적인 엘라스토머 포스트에 건식 접착제를 적용하기 위해 부가적인 조립 단계들이 소요된다. 결과적으로, 조립 단계에서의 제품 스루풋이 감소된다.
부가적으로, 엘라스토머 포스트들을 사용하여 기판에 다이를 부착하는 것은 조립체 수율을 유지하기 위해 정밀한 프로세싱을 필요로 한다. 통상적인 CSP형 패키지에서, 리플로우시 모든 솔더 볼들이 PCB에 접촉하는 것을 보장하기 위해, 기판과 다이의 공면성(coplanarity)이 유지되어야만 한다. 그러나, 이런 수준의 일관성을 달성하기 위해서는 정밀한 프로세싱과 장비가 필요하다. 스크린 인쇄 프로세스, 또는, 엘라스토머 포스트들에의 건식 접착제의 부착에 있어서의 변화들은 허용 불가의 공면성을 초래할 수 있고, 이는 결과적으로 허용 불가의 패키징 디바이스를 초래한다.
따라서, 패키지 구조의 신뢰성을 손상시키거나 다수의 부가적인 프로세스 단계들을 추가하지 않고 열적 부정합 응력을 경감시킬 수 있는 반도체 패키지용 구조 및 방법이 필요하다.
본 발명은 높은 신뢰성의 반도체 패키지 구조에 관한 것이다. 패키지 구조는 패키징된 디바이스 자체의 신뢰성을 유지하면서, 반도체 다이와 상기 패키징된 디바이스가 솔더링되는 인쇄 회로 기판 사이의 열적 부정합 응력을 경감시키기 위해서, 도전성 트레이스들을 가진 기판에 반도체 다이를 부착하기 위해 복수의 접착제막 조각들을 사용하는 볼 그리드 어레이형 패키지이다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 패키지 구조의 등각도.
도 2a 및 도 2bs은 도 1에 도시된 반도체 패키지 구조의 대안적인 실시예의 단면도.
도 3a 및 도 3b는 도 1에 도시된 반도체 패키지와 종래의 반도체 패키지 구조의 단면도.
본 발명의 실시예들은 BGA형 패키지에서 기판에 반도체 다이를 부착하기 위해 복수의 접착제막 조각들을 사용한다. 다수의 접착제막 조각들을 사용하는 것은 반도체 다이와, 상기 반도체 다이가 솔더링되게 되는 PCB 사이의 열적 부정합 응력중 일부를 경감시키며, 동시에 패키징된 디바이스 자체의 신뢰성을 유지한다. 후술될 바와 같이, 접착제막 조각들의 길이의 변화의 합은 유사한 크기의 종래의 BGA 패키지 구조의 엘라스토머 패드의 길이 변화보다 작다. 따라서, 열팽창에 의해 유발된 TAB 와이어 조인트에 가해지는 응력은 종래의 패키지 구조에 비해 감소될 것이다. 접착제막 조각들은 가압 접합에 의해 기판에 부착되며, 이어서, 다이가 접착제막 조각의 반대쪽 표면에 가압 접합된다. 다이와 기판의 공면성은 접착제막 조각의 실질적으로 균일한 두께에 의해 유지된다.
도 1a, 도 1b, 도 2a 및 도 2b에는 본 발명의 실시예에 따른 BGA형 패키지 구조(10)가 도시되어 있다. 다이(12)의 표면상에 형성된 도전성 접합 패드들(14)과, 집적 회로(미도시)를 구비한 반도체 다이(12)는 기판(16)에 부착된다. 상기 기판(16)은 도전성 트레이스들(18) 또는 상호접속부들을 구비하며, 상기 도전성 트레이스들에는 접합 패드(14)가 연결된다. 기판(16)은 BT 수지나 FR-4 또는 FR-5 재료로 이루어진 강성 유기 기판, 또는 폴리이미드 같은 가요성 기판일 수 있다. 본 기술분야의 숙련자들은 본 명세서에 설명된 것 이외의 다른 재료로 기판(16)이 형성될 수 있다는 것을 알 수 있을 것이다. 결과적으로, 기판(16)에 사용되는 재료의 형태는 본 발명의 범주를 제한하지 않는다.
통상적으로, 다이(12) 및 기판(16)을 손상으로부터 보호하기 위해 패키지 구조(10)가 캡슐화된 이후에, 솔더 볼 형태의 외부 단자들(20)이 기판(16)의 대향 측면상에 형성되어 각 도전성 트레이스에 결합된다. 상기 기판(16)은 대향 측면에 부착된 외부 단자(20)에 일 측면에 부착된 다이(12)의 접합 패드(14)를 결합하는 개재체(interposer)로서 기능한다. 솔더 볼은 PCB 또는 유사한 표면상에 결과적인 패키징된 디바이스를 장착하는 것을 용이하게 한다.
본 기술 분야의 숙련자들은 다이(12)가, 집적 회로와 기판(16)으로부터 떨어져 있는 접합 패드를 가진 표면을 위로 하여 장착되거나, 또는, 집적 회로와 접합 패드(14)를 갖는 표면이 기판(16)을 향하도록 하여 장착될 수 있다는 것을 알 수 있을 것이다. 집적 회로를 구비한 다이(12)의 표면은 통상적으로 다이 단일화 프로세스나 다이 부착 프로세스 동안 집적 회로가 손상되는 것을 방지하기 위해 폴리이미드 또는 SiON으로 이루어진 보호층을 구비하고 있다. 기판(16)에 관한 다이(12)의 배향은 접합 패드(14)에 대한 접합 방법이나 캡슐화 방법 같은 인자들에 의해 결정될 것이다.
반도체 다이(12)는 복수의 접착제막 조각들(20a 내지 20c)에 의해 기판(16)에 부착된다. 보다 상세히 후술될 바와 같이, 접착제막은 유연한 재료로 이루어질 수 있다. 도 1에 도시된 바와 같이, 다이(12)의 길이에 실질적으로 연장하는 세 개의 접착제막 조각들(20a 내지 20c)이 존재한다. 그러나, 본 기술분야의 숙련자들은 둘 이상의 접착제막 조각들이 기판(16)에 다이(12)를 부착하기 위해 사용될 수 있다는 것을 인지할 수 있을 것이다. 또한, 접착제막의 구성도 기판(16)과 다이(12)의 길이를 연장하는 단일 스트립들에만 제한되는 것은 아니라는 것도 인지하여야 한다. 예로서, 각 단일 스트립들은 다이의 길이를 따라 배열되는 다수의 조각들로 분할될 수 있다. 대안적으로, 접착제막 조각들(20a 내지 20c)은 다이(12)의 코너 근방에서 직각으로 배열되거나, 다이(12)의 폭을 가로질러 연장하도록 배향될 수도 있다. 따라서, 다이(12)를 기판(16)에 부착하기 위해 사용되는 접착제막 조각들의 수나 접착제막 조각들의 특정 배향은 본 발명의 범주를 제한하지 않는다.
또한, 패키지 구조물(10)은 간결화를 위해 도 1a 및 도 1b에는 도시되어 있지 않은 부가적인 다수의 콤포넌트들을 포함할 수 있다. 예로서, 접착제막(20a 내지 20c) 사이를 충전하고 다이(12)와 기판(16)을 충전할 수 있는 캡슐화 재료(encapsulating material)가 도 1a 및 도 1b에는 도시되어 있지 않다. 그러나, 패키지 구조(10)의 조립체를 완성하기 위해 사용되는 재료 및 방법들은 본 기술 분야에 널리 공지되어 있는 것들이며, 본 명세서에는 상술하지 않는다.
도 2a 내지 도 2b에는 다이(12)를 기판(16)에 부착하기 위해 사용될 수 있는 접착제막 조각들의 대안적인 실시예들을 도시하고 있다. 도 2a는 엘라스토머 재료의 단일층으로 이루어진 막(30)을 예시한다. 엘라스토머 재료는 그 자체가 접착성을 가지기 때문에 막(30)에 대해서는 어떠한 부가적인 접착제 층들도 필요하지 않다. 상기 막(30)은 기판(16)에 접착되며, 그후, 다이(12)가 막(30)에 가압 접합된다. 결과적인 구조물은 상대적으로 고온의 처리를 받게되어 다이(12)가 기판(16)에 견고하게 부착되는 것을 보장한다. 보다 상세히 후술될 바와 같이, 다이(12)를 기판(16)에 부착하기 위해 다수의 조각의 막(30)을 사용하는 것은 엘라스토머 재료의 열팽창에 의해 유발되는 접합 와이어 조인트에서의 응력을 경감시킨다.
도 2b는 본 발명의 실시예에 사용될 수도 있는 막(40)을 예시한다. 상기 막(40)은 두 개의 접착제층들(42, 44)과 캐리어층(46)을 포함한다. 엘라스토머 포스트가 최초에 형성되고, 이어서, 접착제가 적용되는 엘라스토머 포스트 방법들과는 달리, 상기 막(40)은 단일막으로서 기판(16)에 적용된다. 상기 막(40)은 기판(16)에 부착되고, 다이(12)는 가압 접합에 의해 상기 막(40)에 부착된다. 이어서, 결과적인 패키지 구조가 가열되어 다이(12)를 기판(16)에 견고히 부착한다. 비록, 상기 캐리어층(46)이 단일 층으로 구성된 것으로 도 2b에 도시되어 있지만, 본 기술 분야의 숙련자들은 캐리어 층(46)이 필요시 다수의 층으로 형성될 수 있다는 것을 인지할 수 있을 것이다.
다이 부착 수단으로서 막(30 또는 40) 중 어느 하나를 사용하는 것은 상술한 엘라스토머 포스트 방법에 비해 양호한 장점을 제공한다. 상기 막(30 또는 40)은 종래의 기술을 사용하여 기판상에 위치되고 기판(16)에 가압 접합된다. 어떠한 부가적인 경화 단계나 접착제 적용 단계도 필요하지 않다. 부가적으로, 다이(12)와 기판(16)의 공면성에 관련하여, 막(30, 40)은 기판(16)의 표면상에 불연속 엘라스토머 포스트들을 스크린 인쇄하는 방법에서와 같이 공면성에 관련된 문제를 유발하지 않는다. 결과적으로, 다수의 조각의 막(30, 40)을 부착을 위해 사용할 때, 두 개의 표면들의 공면성에 관련한 조립체 불량이 경감될 수 있다.
도 3a 및 도 3b에는 도 1a 및 도 1b의 패키지 구조(10)의 단면도와, 기판(16)에 대해 다이(12)를 부착하는 엘라스토머 패드(120)를 구비한 종래의 패키지 구조(110)가 도시되어 있다. 다수의 접착제막 조각들(20a 내지 20c)과 엘라스토머 패드(120)의 열팽창은 양자 모두 하기의 수학식에 의해 좌우된다.
Figure 112002002892131-pct00001
여기서, ΔI는 재료의 길이의 변화이고, α는 재료의 열팽창 계수(CTE)이고, ΔT는 온도의 변화이며, l0는 실온에서의 상기 재료의 원 길이이다. 예시의 목적으로, 엘라스토머 패드(120)와 다수의 접착제막 조각들(20a 내지 20c)에 동일한 엘라스토머 재료가 사용되고, 양자의 구조들이 동일한 온도 변화를 받는 것으로 가정한다. 결과적으로, 엘라스토머 패드에 대한 길이의 변화(Δlpad)와 다수의 조각의 엘라스토머의 길이의 변화(Δlmultiple) 사이의 차이는 단지 대응하는 엘라스토머 패드의 원 길이(I0,pad, I0,multiple)이다. 상기 I0,pad는 엘라스토머 패드(120)의 폭이며, I0,multiple는 조각들(20a 내지 20c, 각각 l0,20a, l0,20b, l0,20c)의 각 폭의 합이다. 도 2a 및 도 2b에 도시된 바와 같이, l0,pad > l0,multiple이며, 따라서, Δl0,pad > Δl0,multiple이다. 따라서, 엘라스토머 패드(120)의 열팽창으로 인해 와이어 접합 조인트에 가해진 소정의 응력은 다수의 엘라스토머막 조각들(20a 내지 20c)에 의해 경감될 수 있다.
상술한 바로부터, 비록 예시의 목적으로 본 발명의 특정 실시예를 본 명세서에 설명하였지만, 본 발명의 정신과 범주로부터 벗어나지 않고 다양한 변용들이 이루어질 수 있다는 것이 명백하다. 예로서, 상술한 각 실시예는 패키징된 디바이스의 대량생산을 용이하게 하도록 스트립 형태로 연결된 몇 개의 기판(16)상에 동시 에 형성될 수 있다. 개별적인 패키징된 디바이스들이 단일화되고, 솔더 볼 부착이 이어진다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 제한된다.

Claims (37)

  1. 반도체 디바이스 패키지에 있어서,
    반도체 집적 회로와 적어도 하나의 전기 도전성 접합 패드가 그 위에 제조되는 제 1 표면을 가진 반도체 다이로서, 상기 반도체 다이는 제 1 및 제 2 쌍의 대향하는 측면 에지들(lateral edges)을 가진, 상기 반도체 다이와,
    적어도 하나의 전기 도전성 외부 단자와,
    다이 부착면과, 반도체 다이와 적어도 하나의 외부 단자 사이에 배치된 다이 부착면에 대향하는 외부면을 가지며, 외부면에 인접하게 위치된 적어도 외부 단자에 상기 다이 부착면에 인접하게 위치된 상기 반도체 다이의 적어도 하나의 접합 패드를 전기적으로 연결하는 적어도 하나의 전기 도전성 상호접속부를 가진 개재체(interposer)와,
    반도체 다이를 상기 개재체의 다이 부착면에 부착하기 위해 반도체 다이와 상기 개재체 사이에 배치된 복수의 접착제막 조각들을 포함하며,
    접착제막 조각 각각은 길이와 상기 길이에 수직인 폭을 가지며, 상기 길이는 상기 폭보다 실질적으로 크며, 접착제막 조각 각각은 상기 제 1 쌍의 대향하는 측면 에지들 사이의 전체 거리를 실질적으로 연장하고, 상기 접착제막 조각들의 폭들의 합은 상기 반도체 다이의 상기 제 2 쌍의 대향하는 측면 에지들 사이의 거리보다 실질적으로 작은, 반도체 디바이스 패키지.
  2. 제 1 항에 있어서, 상기 반도체 다이와 상기 개재체 사이의 잔류 영역들을 실질적으로 충전하는 캡슐화 재료(encapsulating material)를 더 포함하는, 반도체 디바이스 패키지.
  3. 제 1 항에 있어서, 상기 개재체는 가요성 재료를 포함하는, 반도체 디바이스 패키지.
  4. 제 1 항에 있어서, 상기 복수의 조각의 접착제 재료는 유연한 재료(compliant material)를 포함하는, 반도체 디바이스 패키지.
  5. 제 1 항에 있어서, 각각의 복수의 접착제막 조각은,
    상기 개재체의 다이 부착면에 부착된 제 1 접착제층과,
    상기 반도체 다이에 부착된 제 2 접착제층과,
    상기 제 1 및 제 2 접착제층 사이에 배치되어, 제 1 및 제 2 접착제층들이 부착되는 적어도 하나의 캐리어층을 포함하는, 반도체 디바이스 패키지.
  6. 제 1 항에 있어서, 각각의 복수의 접착제막 조각은 엘라스토머 재료의 단일층을 포함하는, 반도체 디바이스 패키지.
  7. 제 1 항에 있어서, 상기 반도체 다이의 제 1 표면은 상기 복수의 접착제막 조각에 의해 상기 개재체의 다이 부착면에 부착되는, 반도체 디바이스 패키지.
  8. 제 1 항에 있어서, 상기 적어도 하나의 전기 도전성 외부 단자는 솔더 볼(solder ball)을 포함하는, 반도체 디바이스 패키지.
  9. 제 1 항에 있어서, 상기 복수의 접착제막 조각은 반도체 다이의 길이방향(longitude)을 따라 평행하게 위치된 접착제막의 스트립들을 포함하는, 반도체 디바이스 패키지.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 복수의 접착제막 조각들은 서로에 대해 직각으로 위치되는, 반도체 디바이스 패키지.
  11. 반도체 다이용 디바이스 패키지 조립체에 있어서,
    상기 반도체 다이는 제 1 및 제 2 쌍의 대향하는 측면 에지들 및 반도체 집적 회로와 적어도 하나의 전기 도전성 접합 패드가 그 위에 형성되는 제 1 표면을 가지며, 상기 디바이스 패키지 조립체는,
    적어도 하나의 전기 도전성 상호접속부를 가지며, 반도체 다이가 부착되게 되는 다이 부착면과, 상기 다이 부착면에 대향하는 외부면을 더 구비하는 개재체에 복수의 접착제막 조각들을 적층하는 단계와,
    상기 복수의 접착제막 조각들을 이용하여 개재체의 상기 다이 부착면에 상기 반도체 다이를 부착하는 단계로서, 접착제막 조각 각각은 길이와 상기 길이에 수직인 폭을 가지며, 상기 길이는 실질적으로 상기 폭보다 크며, 접착제막 조각 각각은 상기 제 1 쌍의 대향하는 측면 에지들 사이의 전체 거리를 실질적으로 연장하고, 상기 접착제막 조각들의 폭들의 합은 상기 반도체 다이의 상기 제 2 쌍의 대향하는 측면 에지들 사이의 거리보다 실질적으로 작은, 상기 반도체 다이를 부착하는 단계와;
    상기 적어도 하나의 전기 도전성 상호접속부를 적어도 하나의 전기 도전성 접합 패드에 접합하는 단계를 포함하는 방법으로 구성되는, 반도체 다이용 디바이스 패키지 조립체.
  12. 제 11 항에 있어서, 상기 방법은 반도체 다이와 상기 개재체 사이의 잔여 영역을 캡슐화 재료(encapsulating material)로 실질적으로 충전하는 단계를 더 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  13. 제 11 항에 있어서, 상기 방법은 상기 개재체의 외부면에 인접한 적어도 하나의 전기 도전성 상호접속부에 외부 단자를 부착하는 단계를 더 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  14. 제 13 항에 있어서, 상기 외부 단자는 솔더 볼(solder ball)을 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  15. 제 11 항에 있어서, 상기 개재체는 가요성 재료를 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  16. 제 11 항에 있어서, 상기 복수의 접착제막 조각들 각각은 유연한 재료(compliant material)를 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  17. 제 11 항에 있어서, 상기 복수의 접착제막 조각들 각각은 엘라스토머 재료의 단일층을 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  18. 제 11 항에 있어서, 상기 복수의 접착제막 조각들은 반도체 다이의 길이방향을 따라 평행하게 위치된 막의 스트립을 포함하는, 반도체 다이용 디바이스 패키지 조립체.
  19. 제 1 및 제 2 쌍의 대향하는 측면 에지들, 집적 회로, 및 적어도 하나의 전기 도전성 접합 패드를 구비한 반도체 다이를 위한 반도체 디바이스 패키지내의 열적 부정합 응력(thermal mismatch stress)을 경감하는 방법에 있어서,
    상기 반도체 다이와 개재체 사이에 배치된 복수의 접착제막 조각들을 사용하여 상기 개재체의 상기 다이 부착면에 반도체 다이를 부착하는 단계를 포함하고,
    상기 개재체는 접합 패드에 전기적으로 연결된 적어도 하나의 도전성 상호 접속부를 포함하며, 상기 다이 부착면에 대향하면서 상기 전기 도전성 상호 접속부에 전기적으로 연결된 외부 단자가 인접하는 외부면을 더 구비하고,
    접착제막 조각 각각은 길이와 상기 길이에 수직인 폭을 가지며, 상기 길이는 실질적으로 상기 폭보다 크며, 접착제막 조각 각각은 상기 제 1 쌍의 대향하는 측면 에지들 사이의 전체 거리를 실질적으로 연장하고, 상기 접착제막 조각들의 폭들의 합은 상기 반도체 다이의 상기 제 2 쌍의 대향하는 측면 에지들 사이의 거리보다 실질적으로 작은, 열적 부정합 응력 경감 방법.
  20. 제 19 항에 있어서, 반도체 다이와 개재체 사이의 잔여 영역을 캡슐화 재료로 실질적으로 충전하고, 상기 적어도 하나의 도전성 상호접속부를 덮는 단계를 더 포함하는, 열적 부정합 응력 경감 방법.
  21. 제 19 항에 있어서, 상기 개재체는 가요성 재료를 포함하는, 열적 부정합 응력 경감 방법.
  22. 제 19 항에 있어서, 상기 복수의 접착제막 조각들 각각은 유연한 재료를 포함하는, 열적 부정합 응력 경감 방법.
  23. 제 19 항에 있어서, 상기 복수의 접착제막 조각들 각각은,
    상기 개재체의 다이 부착면에 부착된 제 1 접착제층과,
    상기 반도체 다이에 부착된 제 2 접착제층과,
    상기 제 1 및 제 2 접착제층들 사이에 배치된 적어도 하나의 캐리어층을 포함하는, 열적 부정합 응력 경감 방법.
  24. 제 19 항에 있어서, 상기 복수의 접착제막 조각들 각각은 엘라스토머의 단일층을 포함하는, 열적 부정합 응력 경감 방법.
  25. 제 19 항에 있어서, 상기 외부 단자는 솔더 볼을 포함하는, 열적 부정합 응력 경감 방법.
  26. 적어도 하나의 전기 도전성 상호접속부를 가지며, 반도체 다이가 부착되게 되는 다이 부착면과, 상기 다이 부착면에 대향하는 외부면을 더 구비하는 개재체에 복수의 유연한 접착제막 조각들을 적층하는 단계와,
    상기 복수의 유연한 접착제막 조각들을 이용하여 상기 반도체 다이를 상기 개재체에 부착하는 단계로서, 상기 반도체 다이는 제 1 및 제 2 쌍의 대향하는 측면 에지들, 및 집적 회로와 적어도 하나의 전기 도전성 접합 패드가 형성되는 제 1 표면을 구비하고, 유연한 접착제막 조각 각각은 길이와 상기 길이에 수직인 폭을 가지며, 상기 길이는 실질적으로 상기 폭보다 크며, 접착제막 조각 각각은 상기 제 1 쌍의 대향하는 측면 에지들 사이의 전체 거리를 실질적으로 연장하고, 상기 접착제막 조각들의 폭들의 합은 상기 반도체 다이의 상기 제 2 쌍의 대향하는 측면 에지들 사이의 거리보다 실질적으로 작은, 상기 반도체 다이를 상기 개재체에 부착하는 단계와,
    상기 적어도 하나의 전기 도전성 상호접속부를 적어도 하나의 전기 도전성 접합 패드에 접합하는 단계를 포함하는, 반도체 디바이스 패키징 방법.
  27. 제 26 항에 있어서, 상기 반도체 다이와 개재체 사이의 잔여 영역을 캡슐화 재료로 실질적으로 충전하고, 적어도 하나의 도전성 상호접속부를 덮는 단계를 더 포함하는, 반도체 디바이스 패키징 방법.
  28. 제 26 항에 있어서, 상기 개재체는 가요성 재료를 포함하는, 반도체 디바이스 패키징 방법.
  29. 제 26 항에 있어서, 상기 복수의 유연한 접착제막 조각들 각각은,
    개재체의 다이 부착면에 부착된 제 1 접착제층과,
    상기 반도체 다이에 부착된 제 2 접착제층과,
    상기 제 1 및 제 2 접착제층들 사이에 배치된 적어도 하나의 캐리어층을 포함하는, 반도체 디바이스 패키징 방법.
  30. 제 26 항에 있어서, 상기 복수의 유연한 접착제막 조각들은 엘라스토머의 단일층을 포함하는, 반도체 디바이스 패키징 방법.
  31. 제 26 항에 있어서, 상기 개재체의 외부면에 인접한 적어도 하나의 전기 도전성 상호접속부에 솔더 볼을 부착하는 단계를 더 포함하는, 반도체 디바이스 패키징 방법.
  32. 반도체 디바이스 패키징 방법에 있어서,
    제 1 및 제 2 쌍의 대향하는 측면 에지들, 및 집적 회로와 적어도 하나의 전기 도전성 접합 패드가 형성되는 제 1 표면을 구비한 반도체 다이에 복수의 유연한 접착제막 조각들을 적층하는 단계로서, 유연한 접착제막 조각 각각은 길이와 상기 길이에 수직인 폭을 가지며, 상기 길이는 실질적으로 상기 폭보다 크며, 유연한 접착제막 조각 각각은 상기 제 1 쌍의 대향하는 측면 에지들 사이의 전체 거리를 실질적으로 연장하고, 상기 유연한 접착제막 조각들의 폭들의 합은 상기 반도체 다이의 상기 제 2 쌍의 대향하는 측면 에지들 사이의 거리보다 실질적으로 작은, 상기 복수의 유연한 접착제막 조각들을 적층하는 단계와,
    적어도 하나의 전기 도전성 상호접속부를 구비하고, 반도체 다이가 부착되게 되는 다이 부착면과 상기 다이 부착면에 대향하는 외부면을 더 구비하는 개재체를 반도체 다이에 부착하는 단계와,
    상기 적어도 하나의 전기 도전성 접합 패드에 적어도 하나의 전기 도전성 상호접속부를 접합하는 단계를 포함하는, 반도체 디바이스 패키징 방법.
  33. 제 32 항에 있어서, 상기 반도체 다이와 개재체 사이의 잔여 영역을 캡슐화 재료로 실질적으로 충전하고, 적어도 하나의 도전성 상호접속부를 덮는 단계를 더 포함하는, 반도체 디바이스 패키징 방법.
  34. 제 32 항에 있어서, 상기 개재체는 가요성 재료를 포함하는, 반도체 디바이스 패키징 방법.
  35. 제 32 항에 있어서, 상기 복수의 유연한 접착제막 조각들 각각은,
    상기 개재체의 다이 부착면에 부착된 제 1 접착제층과,
    상기 반도체 다이에 부착된 제 2 접착제층과,
    상기 제 1 및 제 2 접착제층들 사이에 배치된 적어도 하나의 캐리어층을 포함하는, 반도체 디바이스 패키징 방법.
  36. 제 32 항에 있어서, 상기 복수의 유연한 접착제막 조각들 각각은 엘라스토머의 단일층을 포함하는, 반도체 디바이스 패키징 방법.
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