KR100592458B1

KR100592458B1 - 자기 랜덤 액세스 메모리와 그 판독 방법

Info

Publication number: KR100592458B1
Application number: KR1020040010465A
Authority: KR
Inventors: 쯔찌다겐지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-02-17
Filing date: 2004-02-17
Publication date: 2006-06-22
Also published as: DE60303835D1; US6807088B2; EP1447810A1; JP3704128B2; TW200421645A; EP1447810B1; US20040160811A1; DE60303835T2; CN1534681B; KR20040074968A; CN1534681A; TWI268634B; JP2004247018A

Abstract

메모리 셀 어레이에 참조 셀을 형성하고, 판독 시에 참조 셀의 데이터를 반전하여, 선택 셀의 데이터가 변화되지 않도록 하고 있다. 이 때문에, 기입 횟수를 줄일 수 있어서, 고속의 판독 및 저소비 전력화를 가능하게 한다.

디코더, 참조 셀, 선택 셀, 메모리 셀 어레이, 라이트 드라이버

Description

자기 랜덤 액세스 메모리와 그 판독 방법{MAGNETIC RANDOM ACCESS MEMORY AND READING METHOD OF THE SAME}

도 1은 본 발명의 기본 원리를 설명하기 위해 나타내는 흐름도.

도 2는 본 발명의 제1 실시예를 도시하는 구성도.

도 3은 도 2의 동작을 설명하기 위해 나타내는 흐름도.

도 4는 도 2에 도시하는 감지 증폭기의 일례를 도시하는 회로도.

도 5는 도 4에 도시하는 감지 증폭기의 동작을 설명하기 위해 나타내는 도면.

도 6은 도 4에 도시하는 차동 증폭기의 일례를 도시하는 회로도.

도 7은 도 2에 도시하는 데이터 버퍼의 일례를 도시하는 회로도.

도 8은 도 2에 도시하는 비교기의 일례를 도시하는 회로도.

도 9는 비교기의 동작을 나타내는 도면.

도 10은 도 2에 도시하는 데이터 레지스터의 일례를 도시하는 회로도.

도 11은 도 10의 동작을 나타내는 파형도.

도 12는 파워 온 시의 동작을 나타내는 흐름도.

도 13은 본 발명의 제2 실시예를 도시하는 구성도.

도 14는 종래의 파괴 판독법을 설명하기 위해 나타내는 흐름도.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 메모리 셀 어레이

12 : 로우 디코더

13 : X 라이트 드라이버

14 : 데이터 레지스터

15A, 15B : Y 라이트 드라이버/싱커

16 : 컬럼 게이트 스위치

17 : 컬럼 디코더

18 : 어드레스 리시버

21 : 감지 증폭기

22 : 스위치 회로

23A, 23B : 데이터 버퍼

본 발명은 예를 들면, 자기 랜덤 액세스 메모리(MRAM : Magnetic Random Access Memory)에 관한 것으로, 특히 참조 셀을 이용한 메모리 정보의 판독 방식에 관한 것이다.

MRAM은 자기 저항 효과를 이용하여 "1" 또는 "0"의 데이터를 기억하는 디바이스이며, 불휘발성, 고집적성, 고 신뢰성, 저소비 전력성, 고속 동작을 겸한 유니 버셜한 메모리 디바이스 후보 중 하나로서 개발되고 있다.

자기 저항 효과로서는 주로, GMR(Giant Magneto Resistive)과 TMR(Tunneling Magneto Resistive)의 두개가 알려져 있다. 이 중 GMR은 2개의 강자성층에 협지된 도체의 저항이 상하의 강자성층의 스핀 방향에 의해 변화되는 효과를 이용한 것이다. 그러나, 자기 저항값의 변화 비율을 나타내는 MR비는 10% 정도로 낮다. 따라서, GMR을 이용한 MRAM은 기억 정보의 판독 신호가 작아서, 판독 마진을 확보하는 것이 곤란하다. 이 때문에, 실용화에는 부적당하다고 생각되고 있었다.

한편, TMR은 2개의 강자성층인 금속에 협지된 절연막으로 이루어지는 적층 구조를 가지며, 스핀 편극 터널 효과에 의한 자기 저항의 변화를 이용한 것이다. 구체적으로는, 상하의 강자성층의 스핀 방향이 상호 평행한 경우, 터널 절연막을 통한 2개의 자성층 간의 터널 확률이 최대로 되어, 그 결과 저항값이 최소로 된다. 한편, 스핀 방향이 서로 반평행한 경우, 스핀 편극 터널 확률이 최소로 됨으로써 저항값이 최대로 된다. 이러한 2개의 스핀 상태를 실현하기 위해, 통상 상기 2개의 자성층 중 어느 한쪽은 그 자화 방향이 고정되어 있으며, 외부 자화의 영향을 받지 않도록 설정되어 있다. 일반적으로, 이 자화 방향이 고정된 층을 핀층이라 부르고 있다. 또한, 다른쪽 자성층은 인가된 자계의 방향에 의해 자화 방향이 핀층과 평행하거나, 혹은 반평행하게 프로그램 가능하게 되어 있다. 이 층은 일반적으로 프리층이라 부르며, 정보를 기억하는 역할을 담당하고 있다. TMR의 경우, 저항 변화율로서의 MR비는 현재로서는 50%를 넘는 것도 얻어지고 있어서, MRAM 개발 의 주류가 되고 있다.

TMR을 이용한 MRAM의 기입은 상기 프리층의 자화 방향을 반전시킨다. 이 때문에, 각 메모리 셀에 직교하여 통과하는 비트선 및 워드선에 일정 이상의 전류를 흘리고, 이 전류에 의해 발생하는 합성 자계의 크기에 의해 프리층의 자화 방향이 제어된다.

한편, 메모리 셀에 기억된 데이터의 판독은 선택된 비트에 상당하는 TMR의 2개의 자성층 사이에 전압을 인가하고, 이것에 흐르는 전류로부터 저항값을 판독하는 방식이나, 선택된 TMR에 정전류를 흘리고, 이것에 의해 발생하는 2개의 자성층 사이의 전압을 판독하는 방식 등이 개발되고 있다.

또한, 구체적으로는 자기 레퍼런스 판독법(파괴 판독법)이 제안되고 있다(미국 특허 제6,134,138호). 이 특허 문헌에는 GMR을 이용한 MRAM의 예가 기재되어 있다. 그러나, TMR에도 이것과 동일한 판독법을 적용하는 것이 가능하다. 이 방법은 "1" 또는 "0" 데이터 사이에서 최대의 판독 신호를 확보하는 것이 가능하여, 판독 마진을 확보하기 위해 매우 유효한 방법이다.

도 14는 상기 종래의 자기 레퍼런스 판독법의 흐름도를 나타내고 있다. 도 14는 1 비트분의 판독 시퀀스만 나타내고 있지만, 실제의 메모리에서는 시스템측으로부터 요구가 있었던 임의의 비트분의 정보가 판독된다. 이 판독 시퀀스에서, 먼저 워드선 및 비트선이 적절히 활성화되어, 선택된 셀의 저항값이 판독된다. 이 판독 결과는 데이터 버퍼 A에 유지된다(제1 판독)(S1). 다음으로, 예를 들면, 선택 셀에 데이터 "1"이 기입된다(제1 기입)(S2). 그 후, 재차 선택 셀의 저항값이 판독되어, 그 정보가 데이터 버퍼 B에 유지된다(제2 판독)(S3). 이 상태에서, 데이터 버퍼 A와 B의 값이 동일한지 여부가 판단된다(S4). 제1 기입 동작에서 데이터 "1"을 기입하는 것을 이용하여, 데이터 버퍼 A와 B의 값이 동일한 경우, 선택 셀로부터 판독한 데이터가 "1"이라고 판단된다(S5). 또한, 데이터 버퍼 A와 B의 값이 상이한 경우, 선택 셀로부터 판독한 데이터가 "0"이라고 판단된다(S6).

도 14에 나타내는 시퀀스에 따르면, 선택 셀은 판독 전의 기억 정보에 상관없이, 항상 데이터 "1"이 기입된 상태로 되어 있다. 즉, 판독 전의 데이터가 파괴되어 있는 경우가 있다. 이러한 이유로, 파괴 판독법이라 부른다. 선택 셀로부터 판독된 데이터가 "0"으로 판단된 경우, 제1 기입 동작에 의해 선택 셀의 데이터는 "0"으로부터 "1"로 재기입되어 있다. 이 때문에, 이 선택 셀에 데이터 "0"을 재기입하는 작업(제2 기입)이 필요하게 된다(S7).

이와 같이, 상기 파괴 판독법으로서의 자기 레퍼런스 판독법은 선택 셀로부터 데이터를 판독할 때, 최악의 상황에도 2회의 판독 동작과 2회의 기입 동작의 합계 4 사이클이 필요하기 때문에, 고속 액세스가 곤란해진다. 또한, MRAM의 경우, 일반적으로 판독 동작에 비해 기입 동작 시의 소비 전류가 크다. 이 때문에, 판독 시의 2회의 기입 동작은 칩 자체의 소비 전력을 한층 증대시키게 된다. 따라서, 소형 휴대 정보 단말기 등의 시장에 MRAM을 도입하는 것이 곤란하게 되어 있다.

본 발명의 일 양상에 따르면, 자기 저항 효과를 나타내는 복수의 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이; 상기 메모리 셀 어레이의 일부분에 배치되며, 상기 메모리 셀의 판독 시에 참조해야 할 데이터를 기억하는 복수의 참조 셀; 상기 메모리 셀 어레이의 각 행에 배치된 워드선; 상기 메모리 셀 어레이의 각 열에 배치된 비트선; 상기 워드선을 선택 구동하기 위한 행 디코더; 상기 비트선을 선택하기 위한 열 디코더; 상기 선택된 메모리 셀의 데이터 및 선택된 상기 참조 셀의 데이터를 검지하는 감지 증폭기; 상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제1 데이터 버퍼; 선택된 상기 메모리 셀로부터 데이터를 판독한 후, 상기 선택된 참조 셀의 데이터를 반전시키는 제어부; 상기 선택된 메모리 셀의 데이터, 및 상기 데이터가 반전된 참조 셀의 데이터에 따라 상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제2 데이터 버퍼; 및 상기 제1, 제2 데이터 버퍼의 출력 데이터를 비교하여, 선택 셀로부터 판독된 데이터를 판별하는 비교기를 포함하는 자기 램덤 액세스 메모리가 제공된다.

본 발명의 다른 양상에 따르면, 메모리 셀 어레이의 각 행에 배치된 워드선; 상기 메모리 셀 어레이의 각 열에 배치된 비트선; 상기 워드선을 선택 구동하는 행 디코더; 상기 비트선을 선택하는 열 디코더; 상기 워드선과 비트선의 교점의 전체의 절반에 배치된 자기 저항 효과를 나타내는 복수의 메모리 셀; 상기 메모리 셀 어레이의 일부분에 배치되어 전용 워드선에 의해 선택되며, 상기 메모리 셀의 판독 시에 참조해야 할 데이터를 기억하는 자기 저항 효과를 나타내는 복수의 참조 셀; 상기 선택된 메모리 셀의 데이터, 및 선택된 상기 참조 셀의 데이터를 검지하는 감지 증폭기; 상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제1 데이터 버퍼; 선택된 상기 메모리 셀로부터 데이터를 판독한 후, 상기 선택된 참조 셀의 데이터 를 반전시키는 제어부; 상기 선택된 메모리 셀의 데이터, 및 상기 데이터가 반전된 참조 셀의 데이터에 따라 상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제2 데이터 버퍼; 상기 제1, 제2 데이터 버퍼의 출력 데이터를 비교하여, 선택 셀로부터 판독된 데이터를 판별하는 비교기를 포함하는 자기 랜덤 액세스 메모리가 제공된다.

본 발명의 또 다른 양상에 따르면, 제1 판독 동작에 의해 선택 셀로부터 판독한 데이터와 참조 셀로부터 판독한 데이터의 차분을 검출하며; 상기 참조 셀에 상기 제1 판독 동작에 의해 판독한 데이터의 반전 데이터를 기입하고; 제2 판독 동작에 의해 상기 선택 셀로부터 판독한 데이터와 상기 참조 셀로부터 판독한 데이터 값의 차분을 검출하며; 상기 제1 판독 동작에 의해 검출된 데이터의 차분과, 상기 제2 판독 동작에 의해 검출된 데이터의 차분과의 대소 관계로부터 상기 선택 셀에 기억된 데이터를 판별하는 단계를 포함하는 자기 랜덤 액세스 메모리의 판독 방법이 제공된다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

(기본 원리)

도 1은 본 실시예에서의 판독 동작의 기본 원리를 나타내는 흐름도이다. 처음에, 선택 셀과, 예를 들면, 데이터 "0"이 미리 기입된 참조 셀을 동시에 선택하고, 이들 2개의 셀 간의 저항값의 차분을 데이터 버퍼 A가 유지한다(제1 판독)(S11). 다음으로, 참조 셀에 미리 기입되어 있었던 데이터와 역의 데이터, 예를 들면 "1"을 기입한다(제1 기입)(S12). 그 후, 다시 선택 셀과 데이터 "1"이 기입된 참조 셀을 동시에 선택하여, 이들 2개의 셀의 저항값의 차분을 데이터 버퍼 B가 유지한다(제2 판독)(S13). 이 상태에서, 데이터 버퍼 A와 B의 값을 비교한다(S14). 이 결과, A>B의 경우, 즉, 참조 셀에 "0"이 기입된 상태에서의 선택 셀과 참조 셀의 저항값의 차가, 참조 셀에 "1"을 기입한 후의 선택 셀과 참조 셀의 저항값의 차보다 크다. 이 때문에, 선택 셀에는 "1"이 기입되어 있었다고 판단할 수 있다(S15).

한편, 비교 결과가 A<B인 경우, 즉 참조 셀에 "0"이 기입된 상태에서의 선택 셀과 참조 셀의 저항값의 차가, 참조 셀에 "1"을 기입한 후의 선택 셀과 참조 셀의 저항값의 차보다 작다. 이 때문에, 선택 셀에는 "0"이 기입되어 있었다고 판단할 수 있다(S16).

여기서 중요한 점은 도 1에 나타내는 시퀀스 중에서 선택 셀로의 기입이 전혀 행해지고 있지 않은 점이다. 이것은 본 실시예의 판독 방법이 비파괴 판독인 것을 의미한다. 이 때문에, 종래의 파괴 판독에서 필수 불가결한 제2 기입이 불필요하여, 종래의 시퀀스에서는 4 사이클 필요하였던 판독 동작이 3 사이클로 완료된다. 이 효과를 살펴보면, 만일 판독 동작과 기입 동작의 시간이 같고, 또한 기입 시의 소비 전력이 판독 시의 5배로 가정하면, 본 실시예의 방법을 채용함으로써 판독 시간에서 25%의 고속화, 판독 시의 소비 전력에서 42%의 저감이 가능해지는 것을 의미한다.

본 실시예는 상기 종래의 자기 기준형 파괴 판독 방식과 달리, 전용 참조 셀을 구비하여, 이 참조 셀로의 기입 전 및 기입 후의 저항값과, 선택 셀의 저항값의 차분으로부터 선택 셀의 기입 정보를 얻을 수 있다.

한편, 판독 마진에 대해서는 선택 셀과 참조 셀의 역 데이터를 비교하기 때문에, MR(Magneto Resistive)비에 필적하는 최대 신호끼리 비교하는 것으로 된다. 따라서, 종래의 파괴 판독과 동등한 판독 마진을 확보할 수 있다.

(제1 실시예)

도 2는 본 발명의 제1 실시예에 관한 MRAM을 나타내고 있다. 메모리 셀 어레이(11)는, 예를 들면 TMR을 기본 요소로 하는 복수개의 메모리 셀 MC가 매트릭스 형태로 배치되어 있다. 이들 메모리 셀 MC는 각각 워드선 WL 및 비트선 BL에 접속되어 있다. 각 워드선 WL의 일단부는 로우 디코더(12)에 접속되며, 각 워드선 WL의 타단부는 X 라이트 드라이버(13)에 접속되어 있다. 이 X 라이트 드라이버(13)는 워드선 WL에 전류를 흘림으로써, X축 방향의 전류 자장을 발생시킨다.

메모리 셀 어레이(11)의, 예를 들면 X 라이트 드라이버(13)에 가장 근접한 1열은 비파괴 판독을 실현하는 데에 중요한 역할을 담당하는 참조 셀 RC로 되어 있다. 이들 참조 셀 RC는 전용 비트선에 접속되어 있다.

또한, X 라이트 드라이버(13)에는, 참조 셀용 데이터 레지스터(14)가 참조 셀 RC와 동일한 수로 배치되어 있다. 이들 데이터 레지스터(14)는 참조 셀에 현재 기입된 데이터를 유지하고 있다. 이들 데이터 레지스터(14)는 후술하는 바와 같이 참조 셀의 데이터가 1회의 판독 사이클 내에서 반드시 반전되기 때문에, 참조 셀의 현 상태의 기입 데이터가 어떠한 상태에 있는지를 명시하기 위해 필요해진다.

만일, 참조 셀용 데이터 레지스터가 존재하지 않는 경우, 동일한 참조 셀을 사용한 다른 메모리 셀의 판독 시에, 제1 기입 동작 시에 참조 셀로 기입할 정보가 불명확해져서, 판독 동작이 불가능해진다. 판독 사이클의 최초에, 매회 참조 셀로 초기 상태인 데이터 "0"을 기입함으로써, 데이터 레지스터를 생략하는 것도 가능하다. 그러나, 이 경우 기입 동작이 반드시 2회 필요해져서, 종래의 파괴 판독에 비해 고속성, 저소비 전력성의 장점이 없어지게 된다. 이것에 대하여, 데이터 레지스터를 이용함으로써, 기입 횟수를 줄여 고속 동작 및 저소비 전력을 실현할 수 있다. 데이터 레지스터(14)에 보유되어 있는 데이터는 각 판독 동작의 마지막에 반전된다.

한편, 각 비트선 BL의 양단부는 Y 라이트 드라이버/싱커(15A, 15B)에 각각 접속되어 있다. 이들 Y 라이트 드라이버/싱커(15A, 15B)는 비트선 BL에 전류를 흘림으로써 Y축 방향의 전류 자장을 발생시킨다. Y 라이트 드라이버/싱커(15A, 15B)가 비트선 BL의 양단에 배치되어 있는 이유는, 비트선의 전류 방향을 2 방향으로 가변으로 함으로써, 프리층의 자화 방향을 핀층에 대하여 평행 혹은 반평행 상태의 어느 하나로 제어하기 위해서이다.

상기 Y 라이트 드라이버/싱커(15B)는 컬럼 게이트 스위치(16)를 통해 컬럼 디코더(17)에 접속되어 있다. 어드레스 리시버(18)는 Y 라이트 드라이버/싱커(15B), 컬럼 디코더(17), 로우 디코더(12), 및 X 라이트 드라이버(13)에 접속되어 있다. 이 어드레스 리시버(18)는 어드레스 신호를 입력받아, 로우 디코더(12), X 라이트 드라이버(13), Y 라이트 드라이버/싱커(15B), 및 컬럼 디코더(17)에 공급한다. 커맨드 리시버(19)는 외부로부터 공급되는 커맨드 신호를 입력받아 상기 어드레스 리시버(18) 및 스위치 회로(22)에 공급한다. 데이터 인 리시버(20)는 기입 데이터 Din을 입력받아, Y 라이트 드라이버/싱커(15B), X 라이트 드라이버(13), 및 Y 라이트 드라이버/싱커(15A)에 공급한다.

상기 컬럼 스위치(16)는 컬럼 디코더(17)의 출력 신호에 따라 메모리 셀 MC에 접속된 비트선 BL을 선택한다. 컬럼 스위치(16)에 의해 선택된 비트선, 및 Y 라이트 드라이버/싱커(15B)를 통해 참조 셀 RC에 접속된 참조 셀 전용 비트선은 감지 증폭기(21)에 접속된다. 이 감지 증폭기(21)는 이들 비트선의 신호를 검출한다. 이 감지 증폭기(21)의 출력 신호는 커맨드 리시버(19)로부터 공급되는 신호에 따라 동작하는 스위치 회로(22)를 통해 데이터 버퍼(23A, 23B) 중 어느 하나에 공급된다. 이들 데이터 버퍼(23A, 23B)의 출력 신호 및 데이터 레지스터(14)의 출력 신호 DR은 비교기(24)에 공급된다. 이 비교기(24)는 데이터 레지스터(14)의 출력 신호에 따라 데이터 버퍼(23A, 23B)의 신호를 판정하여, 최종적인 출력 데이터를 결정하여 출력한다.

도 3은 도 2의 동작을 나타내는 흐름도이다.

메모리 셀 MC의 데이터를 판독할 때, 로우 디코더(12)에 의해 선택된 1개의 워드선이 활성화되면, 모든 비트선에 셀 정보(TMR 저항에 수반되는 신호 전류나 신호 전압)가 나타난다. 이 후, 컬럼 디코더(17)에 의해 임의의 컬럼 게이트 스위치(16)가 선택적으로 도통된다. 이 결과, 1개의 선택 비트와 참조 셀 전용 비트선이 감지 증폭기(21)에 접속된다. 이 상태에서, 선택 셀과 참조 셀의 저항값에 대응하는 신호가 감지 증폭기(21)에 공급된다. 감지 증폭기(21)는 이들 신호의 차 분을 검출하여, 이 검출 결과는 스위치 회로(22)를 통해 데이터 버퍼(23A)에 공급된다. 이 결과, 데이터 버퍼(23A)에 선택 셀과 참조 셀의 저항값의 차분이 보유된다(S21).

이 후, 데이터 레지스터(14)에 보유되어 있는 데이터를 참고하여 참조 셀 RC의 데이터가 반전된다(S22). 즉, 선택 워드선과 참조 셀 RC용 비트선에 적절한 방향과 크기의 전류를 흘림으로써, 참조 셀 RC에서의 프리층의 자구의 방향을 반전시키는 데 충분한 크기의 합성 자계를 발생시켜, 선택 워드선에 접속된 참조 셀 RC만의 데이터를 반전시킨다. 이 때, 선택 워드선에 접속된 참조 셀만이 데이터 레지스터(14)에 보유되어 있는 데이터에 따라 반전된다. 초기 상태에서, 이 데이터 레지스터(14)에는, 예를 들면 데이터 "0"이 보유되며, 참조 셀 RC에는 데이터 레지스터(14)의 데이터에 따라 데이터 "0"이 기입되어 있다. 이 때문에, 참조 셀의 데이터는 데이터 레지스터(14)의 데이터 "0"에 대하여 데이터 "1"로 반전된다. 이 반전 데이터의 기입에서, X 라이트 드라이버(13)는 데이터 레지스터(14)의 데이터에 따라 워드선을 구동한다.

다음으로, 재차 상술한 바와 같이 하여 선택 셀과 참조 셀의 저항값이 판독되어, 감지 증폭기(21)에 의해 이들 차분이 검출된다. 이 검출 출력 신호는 스위치 회로(22)를 통해 데이터 버퍼(23B)에 공급되며, 데이터 버퍼(23B)에는 선택 셀과 참조 셀의 저항값의 차분이 보유된다(S23).

다음으로, 데이터 버퍼(23A 및 23B)의 데이터는 비교기(24)에 공급된다. 이 비교기(24)는 데이터 레지스터(14)로부터 공급되는 데이터에 기초하여, 데이터 버 퍼(23A 및 23B)의 데이터를 비교하여, 선택 셀로부터 판독된 데이터를 판단한다(S24). 이 비교기(24)의 출력 신호 Dout은 칩 밖으로 출력된다. 이 후, 선택 셀에 대응하는 데이터 레지스터(14)의 데이터가 반전된다(S25).

또, 여기서는 판독 동작을 중심으로 설명하였지만, 데이터의 기입 동작은 MRAM의 일반적인 기입 동작과 동일하기 때문에 생략한다.

도 4는 감지 증폭기(21)의 일례를 나타내고 있다. 본 실시예에서, 참조 셀과 선택 셀로부터의 정보는 병렬 접속된 2개의 차동 증폭기 Amp<0>, Amp<1>의 반전 입력단에 공급되며, 이들 차동 증폭기 Amp<0>, Amp<1>로부터 2개의 출력 신호로서 추출된다. 차동 증폭기 Amp<0>의 반전 입력단과 전원과의 사이에는 직렬 접속된 저항 R1, R2가 접속되며, Amp<1>의 비반전 입력단과 전원과의 사이에는 직렬 접속된 저항 R3, R4가 접속되어 있다. 저항 R1, R2의 접속 노드는 Amp<1>의 반전 입력단에 접속되며, 저항 R3, R4의 접속 노드는 Amp<0>의 비반전 입력단에 접속되어 있다. 즉, 차동 증폭기 Amp<0>, Amp<1>의 입력단의 신호는 저항 R1∼R4에 의해 적절히 전압 변환되어 있다. 이러한 구성으로 함으로써, 감지 증폭기(21)에 소정의 사각 지대(dead zone)를 설정할 수 있다.

도 5는 감지 증폭기(21)에 설정되는 사각 지대를 나타내고 있다. 참조 셀과 선택 셀로부터의 신호 차가 거의 없는 경우, 차동 증폭기 Amp<0>의 출력 신호 out<0>은 "0", 차동 증폭기 Amp<1>의 출력 신호 out<1>은 "1"로 된다. 이와 같이, 사각 지대를 설정함으로써, 3치의 상태 <0, 0>, <0, 1>, <1, 1>을 검지하는 것이 가능해진다.

또, 상기 사각 지대의 폭은 R1:R2 및 R3:R4의 저항비를 바꿈으로써 제어 가능하다. 그러나, 저항비를 크게 하면, 참조 셀과 선택 셀의 신호 차가 충분한 경우의 판독 마진을 저감시키게 된다. 이 때문에, 통상은 R1/R2<1, R3/R4<1로 설정하는 것이 일반적이다.

도 6은 도 4에 도시하는 차동 증폭기의 일례를 나타내고 있다. 이 차동 증폭기는 일반적인 연산 증폭기로 실현 가능하다. 이 차동 증폭기는 N 채널 MOS 트랜지스터(이하, NMOS라 함) Wn1∼Wn4, P 채널 MOS 트랜지스터(이하, PMOS라 함) Wp1∼Wp3에 의해 구성되어 있다. 입력 신호 vcmn은 N 채널 MOS 트랜지스터 Wn1을 정전류 제어하는데 충분한 중간 전위이므로, 전류 미러 회로의 안정 동작에 기여하고 있다. 또한, 입력 신호 in-t, in-c는 차동쌍을 구성하는 NMOS 트랜지스터 Wn3, Wn4의 게이트에 공급된다. 한편, 전류 미러 회로를 구성하는 PMOS 트랜지스터 Wp1, Wp3의 출력 신호는 인버터 회로를 구성하는 PMOS 트랜지스터 Wp2의 게이트에 공급된다. 이 인버터 회로는 PMOS 트랜지스터 Wp2와 정전류 부하로서 기능하는 NMOS 트랜지스터 Wn2에 의해 구성되며, 이들 PMOS 트랜지스터 Wp2와 NMOS 트랜지스터 Wn2의 접속 노드로부터 출력 신호 out_t가 출력된다.

도 7은 상기 스위치 회로(22) 및 데이터 버퍼(23A, 23B)의 일례를 나타내고 있다. 스위치 회로(22)는 NMOS 트랜지스터(22-1, 22-2, 22-3, 22-4)에 의해 구성되어 있다. NMOS 트랜지스터(22-1, 22-3)는 커맨드 리시버(19)로부터 공급되는 제어 신호 SN1에 의해 제어되며, NMOS 트랜지스터(22-2, 22-4)는 커맨드 리시버(19)로부터 공급되는 제어 신호 SN2에 의해 제어된다. 데이터 버퍼(23A)는 래치 회로(23A-1, 23A-2)에 의해 구성되며, 데이터 버퍼(23B)는 래치 회로(23B-1, 23B-2)에 의해 구성되어 있다.

제1 판독 동작에 따라 제어 신호 SN1이 하이 레벨로 되면, NMOS 트랜지스터(22-1, 22-3)가 온으로 된다. 이 때문에, 감지 증폭기(21)로부터 출력되는 신호 OUT<0>, <1>은 래치 회로(23A-1, 23A-2)에 각각 보유된다. 또한, 제2 판독 동작에 따라 제어 신호 SN2가 하이 레벨로 되면, NMOS 트랜지스터(22-2, 22-4)가 온으로 된다. 이 때문에, 감지 증폭기(21)로부터 출력되는 신호 OUT<0>, <1>은 래치 회로(23B-1, 23B-2)에 각각 보유된다.

도 8은 상기 비교기(24)의 일례를 나타내고 있다. 이 비교기(24)는 제1 내지 제4 논리 회로(24-1∼24-4), 이들 제1 내지 제4 논리 회로(24-1∼24-4)의 출력 신호에 의해 제어되는 NMOS 트랜지스터(24-5∼24-8), 및 인버터 회로(24-9)에 의해 구성되어 있다. 데이터 레지스터(14)의 출력 신호 DR이 공급되는 입력 노드 N1과 출력 노드 N2 상호 간에는 NMOS트랜지스터 (24-5, 24-7)가 직렬 접속되며, 이들 NMOS 트랜지스터(24-5, 24-7)의 직렬 회로에 인버터 회로(24-9), NMOS 트랜지스터(24-6, 24-8)의 직렬 회로가 병렬 접속되어 있다.

데이터 버퍼(23)의 래치 회로(23A-1, 23A-2)로부터 출력되는 신호 dba<0><1>은 논리 회로(24-1, 24-2)에 각각 공급되며, 데이터 버퍼(23)의 래치 회로(23B-1, 23B-2)로부터 출력되는 신호 dbb<0><1>은 논리 회로(24-1, 24-2)에 각각 공급된다.

도 9는 도 4에 도시하는 감지 증폭기(21)의 출력 데이터와 비교기(24)의 출력 데이터 Dout의 관계를 나타내는 진리표이다. 도 9를 참조하여 도 8에 도시하는 비교기(24)의 동작에 대하여 설명한다.

도 3에 나타내는 시퀀스와 같이, 참조 셀로의 초기 기입 데이터가 "0"인 경우, (즉, 도 7에 도시하는 참조 셀의 초기 데이터가 "0"인 경우), 제1 판독 동작이 행해지면 데이터 버퍼(23A)의 래치 회로(23A-1, 23A-2)에는 데이터 <0, 1>이나 <1, 1>이 래치된다. 래치된 데이터가 <0, 1>인 경우는, 도 5에 도시한 바와 같이 참조 셀과 선택 셀의 신호 차가 작은 경우이다. 계속해서, 참조 셀에 데이터 "1"이 기입된 후, 제2 판독 동작을 행하면, 데이터 버퍼(23B)의 래치 회로(23B-1, 23B-2)에는 데이터 <0, 0>이 래치된다.

래치 회로(23A-1, 23A-2)의 출력 신호 dba<0><1>은 상기한 바와 같이 <0, 1>이며, 래치 회로(23B-1, 23B-2)의 출력 신호 dbb<0><1>은 상기한 바와 같이 <0, 0>이다. 이들 출력 신호가 비교기(24)에 공급된 경우, 논리 회로(24-1, 24-3)의 출력 신호가 하이 레벨로 되며, 논리 회로(24-2, 24-4)의 출력 신호가 로우 레벨로 된다. 이 때문에, NMOS 트랜지스터(24-5, 24-7)가 온되며, NMOS 트랜지스터(24-6, 24-8)가 오프된다. 이 때, 데이터 레지스터(14)의 출력 신호는 참조 셀의 판독 초기의 데이터 "0"이다. 이 데이터 "0"은 NMOS 트랜지스터(24-5, 24-7)를 통해 출력 노드 N2에 출력 데이터로서 출력된다. 따라서, 최종 출력 데이터는 "0"으로 되어, 선택 셀에는 "0"이 기입되어 있었다고 판단할 수 있다.

한편, 제1 판독 동작에 의해, 데이터 버퍼(23A)의 래치 회로(23A-1, 23A-2)에 데이터 <1, 1>이 보유된 경우, 도 5에 도시한 바와 같이 참조 셀보다도 선택 셀의 전압이 높은(저항이 높은) 것을 나타내고 있다. 계속해서, 참조 셀에 데이터 "1"이 기입된 후, 제2 판독 동작을 행하면, 데이터 버퍼(23B)의 래치 회로(23B-1, 23B-2)에 사각 지대를 의미하는 데이터 <0, 1>이 래치된다.

래치 회로(23A-1, 23A-2)의 출력 신호 dba<0><1>은 상기한 바와 같이 <1, 1>이고, 래치 회로(23B-1, 23B-2)의 출력 신호 dbb<0><1>은 상기한 바와 같이 <0, 1>이다. 이들 출력 신호가 비교기(24)에 공급된 경우, 논리 회로(24-2, 24-4)의 출력 신호가 하이 레벨로 되며, 논리 회로(24-1, 24-3)의 출력 신호가 로우 레벨로 된다. 이 때문에, NMOS 트랜지스터(24-6, 24-8)가 온되며, NMOS 트랜지스터(24-5, 24-7)가 오프된다. 이 때, 데이터 레지스터(14)의 출력 신호는 참조 셀의 판독 초기의 데이터 "0"이다. 이 데이터 "0"은 인버터 회로(24-9)에 의해 반전되며, NMOS 트랜지스터(24-6, 24-8)를 통해 출력 노드 N2에 출력 데이터로서 출력된다. 따라서, 최종 출력 데이터는 "1"로 되어, 선택 셀에는 데이터 "1"이 기입되어 있었다고 판단할 수 있다.

또한, 동일한 어드레스의 셀에 대한 2회째의 판독이나, 전체 사이클에서 이미 참조 셀이 한번 액세스된 경우, 참조 셀의 데이터가 "1"로 재기입되어 있다(즉, 도 7에 도시하는 참조 셀의 초기 데이터가 "1"인 경우에 상당함). 이 경우, 최종 출력 데이터가 진리표의 우측에 도시한 바와 같이 좌측과 반전되어 있다. 즉, 이 경우, 데이터 레지스터(14)의 데이터가 "1"로 되어 있기 때문에, 비교기(24)로부터 출력되는 최종 출력 데이터는 데이터 레지스터(14)의 데이터가 "0"인 경우에 대하여 모두 반전된다.

도 10은 도 2에 도시하는 데이터 레지스터(14)의 일례를 나타내고 있다. 이 데이터 레지스터(14)는 파워 온 시에 초기값, 예를 들면 데이터 "0"으로 설정되며, MRAM의 판독 동작에 따라 유지된 데이터가 반전된다. 즉, 이 데이터 레지스터(14)에서, 인버터 회로(14a), 및 클럭드 인버터 회로(14b)는 래치 회로를 구성한다. NMOS 트랜지스터(14c)는 파워 온 신호 PWRON에 따라 온되어, 래치 회로의 노드 NB를 접지 전위 Vss로 한다. NOR 회로(14d), 인버터 회로(14e)는 파워 온 신호 PWRON 또는 MRAM의 액세스 시에 발생되는 클럭 신호 CLK에 따라 클럭드 인버터 회로(14b)를 제어한다. 인버터 회로(14f)는 래치 회로의 출력 신호를 반전하여, 출력 신호 DR을 X 라이트 드라이버(13) 및 비교기(24)에 공급한다. 지연 회로(DL)(14g)는 인버터 회로(14f)의 출력 신호 DR을 소정 시간 지연한다. NOR 회로(14i)는 인버터 회로(14h)에 의해 반전된 클럭 신호 CLK와 지연 회로(14g)의 출력 신호에 따라 NMOS 트랜지스터(14j)를 제어한다. 이 NMOS 트랜지스터(14j)는 래치 회로를 구성하는 클럭드 인버터 회로(14b)의 입력단의 전위를 제어한다. 인버터 회로(14k)는 지연 회로(14g)의 출력 신호를 반전한다. NOR 회로(14l)는 인버터 회로(14k)의 출력 신호와 인버터 회로(14h)에 의해 반전된 클럭 신호 CLK에 따라 NMOS 트랜지스터(14m)를 제어한다. 이 NMOS 트랜지스터(14m)는 래치 회로를 구성하는 인버터 회로(14a)의 입력단의 전위를 제어한다.

도 11은 도 10에 도시하는 데이터 레지스터(14)의 동작을 나타내는 파형도이다. 파워 온 신호 PWRON이 하이 레벨로 하면, NMOS 트랜지스터(14c)가 온되며, 인버터 회로(14a)의 입력단 NB가 로우 레벨로 된다. 이 때문에, 래치 회로의 출력 신호는 하이 레벨로 된다. 이 출력 신호는 인버터 회로(14f)에 의해 반전되어 제 어 신호 DR로서, X 라이트 드라이버(13) 및 비교기(24)에 공급된다. 이 때문에, 데이터 레지스터(14)는 데이터 "0"으로 설정된다.

이 상태에서, MRAM의 액세스에 따라 클럭 신호 CLK가 발생되면, 지연 회로(14g)의 출력 신호와 클럭 신호에 따라 NMOS 트랜지스터(14j, 14m)가 교대로 온으로 되어, 래치 회로의 데이터가 반전된다. 이것에 수반하여, 인버터 회로(14f)로부터 출력되는 제어 신호 DR이 반전되어, 데이터 레지스터(14)의 데이터가 반전된다.

도 12는 본 발명에 관한 MRAM의 전원 투입 시의 시퀀스를 나타낸 것이다. 전원 투입 시에는 메모리 내부의 각 노드의 초기 상태가 확정된다(S31). 칩 내부에서 생성된 각종 발생 전압이 소정값에 도달하면(S32), 모든 참조 셀에 "0" 또는 "1" 데이터가 기입된다(S33). 다음으로, 도 10 및 도 11에 나타내는 동작에 의해, 참조 셀용 데이터 레지스터(14)가 초기화된다(S34). 이 일련의 작업이 완료된 후, 통상의 액세스 동작이 가능해진다.

이 참조 셀로의 기입은 사용자측에서 파워 온 시퀀스의 일환으로서, 로우 어드레스를 인크리먼트하면서 행하는 방법과, 칩 내에 초기 기입용 카운터 회로를 구비하여, 이 카운터 회로에 의해 로우 어드레스를 인크리먼트하면서 자동으로 행하는 방법도 가능하다.

제1 실시예에 따르면, 메모리 셀 어레이(11)에 선택 셀과 동시에 선택되는 참조 셀 RC를 구비하며, 선택 셀의 판독 시, 먼저 감지 증폭기(21)에 의해 선택 셀과 참조 셀 RC의 저항값의 차분을 검출하고, 이 후 참조 셀 RC의 데이터를 반전시 키며, 또한 감지 증폭기(21)에 의해 선택 셀과 반전된 참조 셀 RC의 저항값의 차분을 검출하여, 이들 2회의 판독 동작에 의한 검출 결과를 비교기(24)에 의해 비교함으로써 선택 셀에 기억된 데이터를 판단하고 있다. 이와 같이, 제1 실시예에 따르면, 데이터의 판독 시에 참조 셀의 데이터를 변경하고, 선택 셀의 데이터를 변경하지 않기 때문에, 종래의 자기 레퍼런스 판독법에 의해서는 불가피하였던 판독 시에서의 선택 셀의 데이터의 파괴를 방지할 수 있다. 이 결과, 판독 동작에 필요한 시퀀스는 2회의 판독 동작과 1회의 기입 동작뿐이기 때문에, 고속의 판독이 가능하다. 또한, 전력 소비가 큰 기입 횟수가 적기 때문에, 저소비 전력형 MRAM을 실현할 수 있다.

또한, 참조 셀에 대응하여 구비된 데이터 레지스터(14)의 출력 신호 DR은 비교기(24)에도 공급되며, 비교기(24)는 이것에 기초하여, 데이터 버퍼(23A, 23B)에 유지된 데이터로부터 선택 셀의 데이터를 판정하고 있다. 이 때문에, 연속 액세스 동작 시에, 비교기(24)에 의해 데이터 버퍼(23A, 23B)에 유지된 데이터로부터 선택 셀의 데이터를 확실히 판정할 수 있다.

(제2 실시예)

도 13은 제2 실시예에 따른 MRAM의 블록도를 나타내고 있다. 도 13에서, 도 2와 동일한 부분에는 동일한 부호를 붙이고 있다. 제2 실시예는 TMR을 이용한 메모리 셀 어레이의 구성이 제1 실시예와 상이하다. 즉, 제1 실시예의 메모리 셀 어레이(11)에서는, 모든 워드선 WL과 비트선 BL의 교점에 메모리 셀 MC 및 참조 셀 RC가 배치되며, 참조 셀 RC 전용 비트선이 메모리 셀 어레이(11)의 X 라이트 드라 이버(13)에 인접하는 위치에 배치되어 있었다.

이것에 대하여, 제2 실시예에서는 도 13에 도시한 바와 같이, 워드선 WL과 비트선 BL의 교점의 절반의 영역에 메모리 셀 MC 및 참조 셀 RC가 배치되어 있다. 참조 셀 RCA, RCB는 행 방향으로 배치되며, 참조 셀 RC 전용 워드선 WL이 메모리 셀 어레이(11)의 Y 라이트 드라이버/싱커(15A, 15B)에 인접하는 양단에 배치되어 있다.

메모리 셀 MC 및 참조 셀 RC는 TMR에 의해 구성되어 있다. 각 워드선 WL의 일단부는 로우 디코더(12)에 접속되며, 타단부는 X 라이트 드라이버(13)에 접속되어 있다. 이들 워드선 WL은 로우 디코더(12)에 의해 선택되며, X 라이트 드라이버(13)에 의해 선택된 워드선에 전류를 흘림으로써, X축 방향의 전류 자장이 발생된다.

또한, 각 비트선 BL의 일단부는 Y 라이트 드라이버/싱커(15A)에 접속되며, 타단부는 Y 라이트 드라이버/싱커(15B)에 접속되어 있다. 이들 Y 라이트 드라이버/싱커(15A, 15B)에 의해 비트선 BL에 전류를 흘림으로써, Y축 방향의 전류 자장이 발생된다. Y 라이트 드라이버/싱커(15A)에는 참조 셀 RCA에 대응한 복수의 데이터 레지스터(14A)가 접속되며, Y 라이트 드라이버/싱커(15B)에는 참조 셀 RCB에 대응한 복수의 데이터 레지스터(14B)가 접속되어 있다. 이들 데이터 레지스터(14A, 14B)는 제1 실시예와 마찬가지로, 파워 온 시에 초기 데이터가 설정되며, 각 판독 동작의 마지막에 데이터가 반전된다. 감지 증폭기(21)의 양 입력단은 컬럼 게이트 스위치(16)에 접속되어 있다.

상기 구성에서, 메모리 셀 MC의 데이터를 판독할 때, 1개의 워드선이 선택되면, 2개의 참조 셀 전용 워드선 중 어느 한쪽이 활성화된다. 즉, 선택 셀이 접속된 비트선에 인접한 비트선에 접속된 참조 셀이 선택되도록 참조 셀 전용 워드선이 활성화된다. 이와 같이 하여, 모든 비트선에 선택 셀의 데이터(TMR 저항에 수반되는 신호 전류나 신호 전압) 및 참조 셀의 데이터가 나타난다. 이 후, 컬럼 디코더(17)에 의해 임의의 컬럼 게이트 스위치(16)가 선택되어 도통된다. 이와 같이 하면, 1개의 선택 셀과 1개의 참조 셀의 데이터가 감지 증폭기(21)로 공급된다. 이것 이후의 판독 동작에 대해서는 제1 실시예와 동일하므로, 도 3에 나타낸 시퀀스에 따르면 된다.

참조 셀용 데이터 레지스터(14A, 14B)는 메모리 셀 어레이(11)의 양측에 배치하였지만, 이것에 한정되는 것은 아니며, 예를 들면 메모리 셀 어레이(11)의 한쪽에만 배치하는 것도 가능하다.

상기 제2 실시예에 따라서도, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.

제1 및 제2 실시예는 동일한 셀 어레이로부터 1 bit의 데이터를 판독하는 경우를 나타내고 있다. 그러나, 1 bit 이상의 데이터를 추출하는 경우, 복수개의 참조 셀 전용 비트선과 복수의 감지 증폭기를 준비하는 것으로 대응 가능하다.

기타, 본 발명의 요지를 바꾸지 않는 범위에서 여러가지로 변형하여 실시 가능한 것은 물론이다.

본 발명의 추가적인 장점 및 변형은 이 분야의 숙련자라면 쉽게 알 수 있을 것이다. 따라서, 보다 넓은 측면에서의 본 발명은 본원에 설명된 대표적 실시예 및 상세한 설명에 한하지 않는다. 따라서, 첨부하는 청구항 및 이들 등가 사항에서 정의되는 바와 같은 포괄적인 발명의 개념의 정신 또는 범위 내에서 다양한 변형이 행해질 수 있다.

본 발명에 따르면, 메모리 셀 어레이에 참조 셀을 제공하고, 판독 시에 참조 셀의 데이터를 반전하여, 선택 셀의 데이터를 변화시키지 않도록 함으로써, 기입 횟수를 삭감할 수 있어서, 고속의 판독 및 저소비 전력화를 가능하게 할 수 있다.

Claims

자기 저항 효과를 나타내는 복수의 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이:

상기 메모리 셀 어레이의 일부분에 배치되며, 상기 메모리 셀의 판독 시에 참조해야 할 데이터를 기억하는 복수의 참조 셀;

상기 메모리 셀 어레이의 각 행에 배치된 워드선;

상기 메모리 셀 어레이의 각 열에 배치된 비트선;

상기 워드선을 선택 구동하기 위한 행 디코더;

상기 비트선을 선택하기 위한 열 디코더;

상기 선택된 메모리 셀의 데이터, 및 선택된 상기 참조 셀의 데이터를 검지하는 감지 증폭기;

상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제1 데이터 버퍼;

선택된 상기 메모리 셀로부터 데이터를 판독한 후, 상기 선택된 참조 셀의 데이터를 반전시키는 제어부;

상기 선택된 메모리 셀의 데이터, 및 상기 데이터가 반전된 참조 셀의 데이터에 따라 상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제2 데이터 버퍼; 및

상기 제1, 제2 데이터 버퍼의 출력 데이터를 비교하여, 선택 셀로부터 판독된 데이터를 판별하는 비교기

를 포함하는 자기 랜덤 액세스 메모리 장치.
제1항에 있어서,

상기 메모리 셀은 상기 워드선과 비트선의 모든 교점에 배치되며, 상기 복수의 참조 셀은 전용 비트선에 배치되어 있는 자기 랜덤 액세스 메모리 장치.
제1항에 있어서,

상기 각 메모리 셀은 상기 워드선과 비트선의 교점의 전체의 절반에 배치되며, 상기 참조 셀은 적어도 2개의 전용 워드선에 접속되는 자기 랜덤 액세스 메모리 장치.
제1항에 있어서,

상기 복수의 참조 셀에 대응하여 배치되며, 참조 셀의 데이터를 재기입하기 위한 데이터를 유지하는 복수의 데이터 레지스터를 더 포함하는 자기 랜덤 액세스 메모리 장치.
제4항에 있어서,

상기 데이터 레지스터는 선택 셀의 판독 사이클마다 그것에 유지된 데이터를 재기입하는 자기 랜덤 액세스 메모리 장치.
제4항에 있어서,

상기 복수의 참조 셀 및 상기 데이터 레지스터는 파워 온 시에 초기 데이터로 설정되는 자기 랜덤 액세스 메모리 장치.
제6항에 있어서,

상기 데이터 레지스터는,

제1, 제2 접속 노드를 갖는 래치 회로; 및

전류 통로의 일단이 상기 래치 회로의 상기 제1 접속 노드에 접속된 트랜지스터-상기 트랜지스터는 파워 온 시에 상기 래치 회로에 초기 데이터를 설정함-를 가지며,

상기 제어 회로는,

상기 래치 회로의 상기 제2 접속 노드에 접속된 지연 회로; 및

클럭 신호 및 상기 지연 회로의 출력 신호에 따라, 상기 래치 회로의 상기 제1, 제2 접속 노드의 전위를 제어하는 논리 회로를 갖는 자기 랜덤 액세스 메모리 장치.
제1항에 있어서,

상기 감지 증폭기는 상기 선택된 메모리 셀과 참조 셀로부터 판독된 신호의 차분을 출력하는 자기 랜덤 액세스 메모리 장치.
제1항에 있어서,

상기 감지 증폭기는 3치의 데이터를 출력하는 자기 랜덤 액세스 메모리 장치.
제8항에 있어서,

상기 감지 증폭기는 저항비를 조정하여 참조 셀과 선택 셀로부터의 신호 차가 거의 없는 사각 지대(dead zone)를 설정하고, 상기 사각 지대를 기준으로 하여 3치의 데이터가 출력되도록 하는 자기 랜덤 액세스 메모리 장치.
제10항에 있어서,

상기 감지 증폭기는,

제1, 제2 입력단을 가지며, 상기 제2 입력단에 선택된 상기 참조 셀로부터의 신호가 공급되는 제1 차동 증폭기;

상기 제1 입력단과 전원 간에 직렬 접속된 제1, 제2 저항;

제3, 제4 입력단을 가지며, 상기 제3 입력단에 선택된 상기 메모리 셀로부터의 신호가 공급되는 제2 차동 증폭기-상기 제2 차동 증폭기의 상기 제4 입력단은 상기 제1, 제2 저항의 접속 노드에 접속됨-; 및

상기 제3 입력단과 상기 전원 간에 직렬 접속된 제3, 제4 저항-상기 제3, 제4 저항의 접속 노드는 상기 제1 증폭기의 상기 제1 입력단에 접속됨-을 갖는 자기 랜덤 액세스 메모리 장치.
메모리 셀 어레이의 각 행에 배치된 워드선;

상기 메모리 셀 어레이의 각 열에 배치된 비트선;

상기 워드선을 선택 구동하는 행 디코더;

상기 비트선을 선택하는 열 디코더;

상기 워드선과 비트선의 교점의 전체의 절반에 배치된 자기 저항 효과를 나타내는 복수의 메모리 셀;

상기 메모리 셀 어레이의 일부분에 배치되어 전용 워드선에 의해 선택되며, 상기 메모리 셀의 판독 시에 참조해야 할 데이터를 기억하는 자기 저항 효과를 나타내는 복수의 참조 셀;

상기 선택된 메모리 셀의 데이터, 및 선택된 상기 참조 셀의 데이터를 검지하는 감지 증폭기;

상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제1 데이터 버퍼;

선택된 상기 메모리 셀로부터 데이터를 판독한 후, 상기 선택된 참조 셀의 데이터를 반전시키는 제어부;

상기 선택된 메모리 셀의 데이터, 및 상기 데이터가 반전된 참조 셀의 데이터에 따라 상기 감지 증폭기로부터 출력되는 데이터를 유지하는 제2 데이터 버퍼; 및

상기 제1, 제2 데이터 버퍼의 출력 데이터를 비교하여, 선택 셀로부터 판독된 데이터를 판별하는 비교기

를 포함하는 자기 랜덤 액세스 메모리 장치.
제12항에 있어서,

상기 복수의 참조 셀에 대응하여 배치되며, 참조 셀의 데이터를 재기입하기 위한 데이터를 유지하는 복수의 데이터 레지스터를 더 포함하는 자기 랜덤 액세스 메모리 장치.
제13항에 있어서,

상기 데이터 레지스터는 선택 셀의 판독 사이클마다 그것에 유지된 데이터를 재기입하는 자기 랜덤 액세스 메모리 장치.
제13항에 있어서,

상기 복수의 참조 셀 및 상기 데이터 레지스터는 파워 온 시에 초기 데이터로 설정되는 자기 랜덤 액세스 메모리 장치.
제15항에 있어서,

상기 데이터 레지스터는,

제1, 제2 접속 노드를 갖는 래치 회로; 및

전류 통로의 일단이 상기 래치 회로의 상기 제1 접속 노드에 접속된 트랜지스터-상기 트랜지스터는 파워 온 시에 상기 래치 회로에 초기 데이터를 설정하는 제어 회로를 포함하되,

상기 제어 회로는,

상기 래치 회로의 상기 제2 접속 노드에 접속된 지연 회로; 및

클럭 신호 및 상기 지연 회로의 출력 신호에 따라, 상기 래치 회로의 상기 제1, 제2 접속 노드의 전위를 제어하는 논리 회로를 포함하는 자기 랜덤 액세스 메모리 장치.
제12항에 있어서,

상기 감지 증폭기는 상기 선택된 메모리 셀과 참조 셀로부터 판독된 신호의 차분을 출력하는 자기 랜덤 액세스 메모리 장치.
제12항에 있어서,

상기 감지 증폭기는 3치의 데이터를 출력하는 자기 랜덤 액세스 메모리 장치.
제18항에 있어서,

상기 감지 증폭기는 저항비를 조정하여 참조 셀과 선택 셀로부터의 신호 차가 거의 없는 사각 지대(dead zone)를 설정하고, 상기 사각 지대를 기준으로 하여 3치의 데이터가 출력되도록 하는 자기 랜덤 액세스 메모리 장치.
제19항에 있어서,

상기 감지 증폭기는,

제1, 제2 입력단을 가지며, 상기 제2 입력단에 선택된 상기 참조 셀로부터의 신호가 공급되는 제1 차동 증폭기;

상기 제1 입력단과 전원 간에 직렬 접속된 제1, 제2 저항;

제3, 제4 입력단을 가지며, 상기 제3 입력단에 선택된 상기 메모리 셀로부터의 신호가 공급되는 제2 차동 증폭기-상기 제2 차동 증폭기의 상기 제4 입력단은 상기 제1, 제2 저항의 접속 노드에 접속됨-; 및

상기 제3 입력단과 상기 전원 간에 직렬 접속된 제3, 제4 저항-상기 제3, 제4 저항의 접속 노드는 상기 제1 증폭기의 상기 제1 입력단에 접속됨-

을 포함하는 자기 랜덤 액세스 메모리 장치.
제1 판독 동작에 의해 선택 셀로부터 판독한 데이터와 참조 셀로부터 판독한 데이터의 차분을 검출하며;

상기 참조 셀에 상기 제1 판독 동작에 의해 판독한 데이터의 반전 데이터를 기입하고;

제2 판독 동작에 의해 상기 선택 셀로부터 판독한 데이터와 상기 참조 셀로부터 판독한 데이터 값의 차분을 검출하며;

상기 제1 판독 동작에 의해 검출된 데이터의 차분과, 상기 제2 판독 동작에 의해 검출된 데이터의 차분의 대소 관계로부터 상기 선택 셀에 기억된 데이터를 판별하는 단계를 포함하는 자기 랜덤 액세스 메모리의 판독 방법.
제21항에 있어서,

상기 참조 셀의 데이터는 파워 온 시에 초기 값으로 설정되는 자기 랜덤 액세스 메모리의 판독 방법.