KR100575912B1

KR100575912B1 - 칩형 ｐｔｃ 서미스터 및 그 제조 방법

Info

Publication number: KR100575912B1
Application number: KR1020017004692A
Authority: KR
Inventors: 고지마준지; 이케우치기요시; 이케다다카시; 모리모토고이치; 이와오도시유키
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1998-10-13
Filing date: 1999-10-12
Publication date: 2006-05-02
Also published as: JP2000124003A; EP1139352A1; CN1238865C; CN1323441A; EP1139352B1; WO2000022631A1; US6348852B1; TW445464B; DE69940124D1; EP1139352A4; KR20010075626A

Abstract

본 발명의 칩형 PTC 서미스터는 PTC 특성을 갖는 도전성 폴리머와, 도전성 폴리머에 접촉하여 마련된 제 1 외층 전극과, 도전성 폴리머를 거쳐 상기 제 1 외층 전극에 대향하여 마련된 제 2 외층 전극과, 제 1 외층 전극 및 상기 제 2 외층 전극과 대향하는 동시에 이들의 사이에 위치하며 또한 상기 도전성 폴리머 사이에 끼여진 1 이상의 내층 전극과, 제 1 외층 전극과 직접 전기적으로 접속하는 제 1 측면 전극과, 제 1 측면 전극과 전기적으로 독립하여 마련된 제 2 측면 전극으로 구성되어 있다. 제 1 외층 전극으로부터 세어, 기수번째의 내층 전극은 제 2 측면 전극에 직접 접속하고, 우수번째의 내층 전극은 제 1 측면 전극에 직접 접속한다. 내층 전극이 전부 기수개의 경우에는 제 2 외층 전극과 제 1 측면 전극이 직접 전기적으로 접속하고, 내층 전극이 전부로 우수개의 경우에는 제 2 외층 전극과 제 2 측면 전극이 직접 전기적으로 접속하는 구성이다. 상기 구성에 있어서, 내층 전극이 제 1 측면 전극 또는 제 1 및 제 2 측면 전극에 접속하는 부분의 두께를 다른 부분의 두께보다 두껍게 형성함으로써, 장기적인 접속 신뢰성에 우수하고, 또한 면 실장 대응이 가능한 칩형 PTC 서미스터를 제공할 수 있다.

Description

칩형 ＰＴＣ 서미스터 및 그 제조 방법{PTC CHIP THERMISTOR AND METHOD OF MANUFACTURE THEREOF}

본 발명은, 정의 온도 계수(Positive Temperature Coefficient, 이하, "PTC"라고 기재함) 특성을 갖는 도전성 폴리머를 이용한 칩형 PTC 서미스터, 특히, 적층형의 칩형 PTC 서미스터 및 그 제조 방법에 관한 것이다.

PTC 서미스터는 과전류 보호 소자로서 사용되고 있다. 도전성 폴리머를 이용한 PTC 서미스터는, 전기 회로에 과전류가 흐르면 PTC 특성을 갖는 도전성 폴리머가 자기 발열하여 도전성 폴리머가 열팽창해서 고저항으로 변화되어 회로의 전류를 안전한 미소 영역까지 감쇠시키는 것이다.

이하, 종래의 적층형 칩형 PTC 서미스터(이하, PTC 서미스터)에 대하여 설명한다.

종래의 PTC 서미스터로서는, 일본 특허 공개 소화 제 61-10203 호 공보에 개시되어 있는 바와 같이, 복수매의 도전성 폴리머 시트와 금속박을 교대로 적층하고, 대향하는 쪽 면에 인출부를 갖춘 PTC 서미스터가 개시되어 있다.

도 11(a)는 종래의 PTC 서미스터의 단면도이다. 도 11(a)에 있어서, (1a), (1b), (1c)는 도전성 폴리머 시트(이하, 폴리머 시트)이다. (2a), (2b), (2c), (2d)는 개구부(3)를 교대로 갖도록 폴리머 시트(1a, 1b, 1c)의 상하면에 마련된 전극이다. 전극(2a, 2b, 2c, 2d)과 폴리머 시트(1a, 1b, 1c)를 교대로 적층함으로써 적층체(4)가 형성되어 있다. (5a), (5b)는 적층체(4)의 측면에 마련된 인출부이다.

그러나, 상기 종래의 PTC 서미스터의 구조에서는, 구성 재료 사이의 열팽창 계수의 큰 차이 때문에, 동작 시 등의 기계적 응력에 의해서 인출부(5a, 5b)와 전극(2a, 2b, 2c)의 접속부에 크랙 등이 발생하여 이 부분이 열화하거나, 때로는 단선에 이르는 문제점을 갖고 있었다.

또, 인출부(5a, 5b)가 폴리머 시트(1c)의 하면과 폴리머 시트(1a)의 상면까지 신장되어 있지 않기 때문에, 면 실장 부품으로서 대응할 수 없는 문제점을 갖고 있었다. 그래서, 이들을 면 실장 부품으로서 대응시키기 위해서는, 인출부(5a, 5b)를 폴리머 시트(1c)의 최하부 및 폴리머 시트(1a)의 최상부까지 늘릴 필요가 있다. 이렇게 개조하여, 프린트 기판에 납땜한 경우의 단면도를 도 11(b)에 나타낸다. 이 구성에 있어서는, 프린트 기판 상에 납땜될 때에, 폴리머 시트(1a, 1b, 1c)와, 전극(2a, 2b, 2c, 2d) 및 인출부(5a, 5b) 사이에서 열팽창 계수의 큰 차이가 있기 때문에, 특히 인출부(5a)가 변형된다. 이 때문에, 인출부(5a)와 폴리머 시트(1c)의 접착면 및 전극(2c)과의 접속부에 응력이 남은 채로 땜납으로 고정된다. PTC 서미스터는, 과전류가 흘렀을 때에 보호 동작, 즉 도전성 폴리머가 열팽창하여 고저항으로 변화되는 부품이며, 보호 동작 시에는, 폴리머 시트(1a, 1b, 1c)의 열팽창에 의해 큰 기계적 응력이 발생한다. 이 보호 동작의 반복, 즉 도전성 폴리머의 팽창, 수축의 반복에 의해서 인출부(5a)와 폴리머 시트(1c)의 접착면이 벗겨지기 시작한다. 또한, 인출부와 전극의 접속부 부근에 응력이 집중되어, 접속부에 크랙이 발생해서 이 부품이 열화되거나, 때로는 단선에까지 이르는 문제점을 갖고 있었다.

본 발명은 상기 종래의 적층형 PTC 서미스터의 문제점을 해결하는 것으로, 내층 주전극 및 내층 부전극과 측면 전극의 접속부에서, 크랙이 발생하지 않고, 장기적인 접속 신뢰성이 우수하며, 또한 면 실장 대응이 가능한 칩형 PTC 서미스터를 제공하는 것을 목적으로 하는 것이다.

본 발명의 PTC 서미스터는, PTC 특성을 갖는 도전성 폴리머와, 상기 도전성 폴리머에 접촉되어 마련된 제 1 외층 전극과, 상기 도전성 폴리머를 거쳐 상기 제 1 외층 전극에 대향하여 마련된 제 2 외층 전극과, 상기 제 1 외층 전극 및 상기 제 2 외층 전극에 대향하는 동시에 이들 사이에 위치하며 또한 상기 도전성 폴리머 사이에 끼여진 1 이상의 내층 전극과, 상기 제 1 외층 전극과 직접 전기적으로 접속하는 제 1 전극과, 상기 제 1 전극과 전기적으로 독립하여 마련된 제 2 전극을 갖되, 상기 1 이상의 내층 전극 중 상기 제 1 외층 전극에 가장 가까운 위치에 마련된 내층 전극을 1번째로 하여, 순서대로 세어 n 번째로 위치하는 내층 전극을 n 번째의 내층 전극으로 했을 때, 기수번째의 내층 전극은 상기 제 2 전극에 직접 접속하고, 우수번째의 내층 전극은 상기 제 1 전극에 직접 접속하며, 상기 내층 전극이 전부 기수개인 경우에는 상기 제 2 외층 전극과 상기 제 1 전극이 직접 전기적으로 접속하고, 상기 내층 전극이 전부 우수개인 경우에는 상기 제 2 외층 전극과 상기 제 2 전극이 직접 전기적으로 접속하는 구성이며, 상기 기수번째의 내층 전극이 상기 제 2 전극에 접속하는 부분의 두께를 다른 부분의 두께보다 두껍게 형성하고, 상기 우수번째의 내층 전극이 상기 제 1 전극에 접속하는 부분의 두께를 다른 부분의 두께보다 두껍게 형성한 것을 특징으로 하는 칩형 PTC 서미스터이다.

이 구성에 의하면, 도전성 폴리머의 팽창, 수축의 반복에 의한 응력이 걸려도, 내층 주전극 및 내층 부전극과 측면 전극의 접속부에서 크랙이 발생하지 않고, 장기적인 접속 신뢰성이 우수하며, 또한 면 실장 대응이 가능한 PTC 서미스터가 얻어진다.

도 1(a)는 본 발명의 실시예 1에 따른 PTC 서미스터의 사시도,

도 1(b)는 1(a)에 있어서의 A-A 선단면도,

도 2(a)∼(c)는 실시예 1에 따른 PTC 서미스터의 제조 방법을 나타내는 공정도,

도 3(a)∼(e)는 실시예 1에 따른 PTC 서미스터의 제조 방법을 나타내는 공정도,

도 4는 실시예 2에 따른 PTC 서미스터의 단면도,

도 5(a)∼(d)는 실시예 2에 따른 PTC 서미스터의 제조 방법을 나타내는 공정도,

도 6(a), 6(b)는 본 발명의 실시예 2에 따른 PTC 서미스터의 제조 방법을 나타내는 공정도,

도 7은 실시예 3에 따른 PTC 서미스터의 단면도,

도 8(a)∼(c)는 실시예 3에 따른 PTC 서미스터의 제조 방법을 나타내는 공정도,

도 9(a)∼(c)는 실시예 3에 따른 PTC 서미스터의 제조 방법을 나타내는 공정도,

도 10(a), 10(b)는 직사각형 및 빗 형상 개구부의 예를 나타내는 사시도,

도 11(a)는 종래의 PTC 서미스터의 단면도,

도 11(b)는 종래의 PTC 서미스터의 3적층 구조를 면 실장 대응으로 한 경우의 단면도이다.

(실시예 1)

이하, 본 발명의 실시예 1에 따른 PTC 서미스터에 대하여 도면을 참조하면서 설명한다. 실시예 1은 내층 전극이 1층인 경우이다.

도 1(a), 도(b)에 있어서, 도전성 폴리머(11)는 결정성 폴리머의 하나인 고밀도 폴리에틸렌과 카본 블랙의 혼합물로 이루어져, PTC 특성을 갖는다. 제 1 외층 전극(12a)은 도전성 폴리머(11)의 제 1 면에 위치한다. 제 1 부전극(12b)은 주전극(12a)과 같은 면에 위치하며, 또한 주전극(12a)과는 독립되어 있다. 제 2 외층 전극(12c)은 도전성 폴리머(11)의 제 2 면에 위치한다. 외층 전극(12c)으로부터 독립된 제 2 부전극(12d)은 제 2 주전극(12c)과 같은 면에 위치하고 있다. 이들 전극은 각각 전해 동박(銅箔)으로 이루어진다. 제 1 측면 전극(13a)은 니켈 도금으로 형성되어, 도전성 폴리머(11)의 한쪽 측면 전면(全面)에 마련되어 있다. 제 1 측면 전극(13a)은 외층 전극(12a)과 외층 전극(12c)을 전기적으로 접속한다. 제 2 측면 전극(13b)도 니켈 도금으로 형성되어, 도전성 폴리머(11)의 다른쪽 측면 전면에 마련되어 있다. 측면 전극(13b)은 부전극(12b)과 부전극(12d)을 전기적으로 접속한다. 제 1, 제 2 보호 코팅층(14a, 14b)은 에폭시 변성 아크릴계 수지로 이루어진다. 내층 주전극(15a)은 도전성 폴리머(11)의 내부에 위치하여 외층 전극(12a)과 외층 전극(12c)에 평행하게 마련되고, 또한 측면 전극(13b)과 전기적으로 접속되어 있다. 내층 부전극(15b)은 내층 주전극(15a)과 같은 면에 위치하고, 또한, 내층 주전극(15a)과 독립하여, 측면 전극(13a)에 전기적으로 접속되어 있다.

이상과 같이 구성된 PTC 서미스터와 그 제조 방법에 대하여 도면을 참조하면서 설명한다.

도 2(a)∼(c) 및 도 3(a)∼(e)는 본 발명의 실시예 1에 따른 칩형 PTC 서미스터의 제조 방법을 나타내는 공정도이다.

우선, 결정화도 70∼90%의 고밀도 폴리에틸렌 42중량%와, 퍼니스(furnace)법으로 제조한 평균 입경 58㎚, 비 표면적 38m²/g의 카본 블랙 57중량%와, 산화 방지 제 1 중량%를 약 170℃로 가열한 2개의 열롤에 의해 약 20분간 혼련(混練)한다. 그리고 상기 혼련물을 2개의 열롤로부터 시트 형상으로 취출하여, 도 2(a)에 나타내는 두께가 약 0.16㎜의 시트 형상인 도전성 폴리머(21)를 제작했다.

다음에, 전해 동박에 금형 프레스에 의해 빗 형상으로 패턴을 형성하여, 도 2(b)에 나타내는 전극(22)을 제작했다. 도 2(b)의 홈(26)은 후속 공정에서 개별 조각(個片) 형상으로 분할했을 때에, 주전극과 부전극을 일정한 간격을 두고 독립시키기 위한 갭을 형성한다. 홈(27)은 제품을 개별 조각 형상으로 분할할 때에, 전해 동박을 절단하는 부분을 삭감하여, 분할 시의 전해 동박의 버(burr)를 없애기 위해서 있다. 또한, 홈(27)은, 제품 측면으로 전해 동박의 단면이 노출되어, 동박이 산화되거나, 실장 시에 땜납에 의한 회로 쇼트가 발생하는 것을 막는다. 내층 전극용의 전해 동박은 적층체를 가열 가압 성형하는 공정에서 동박이 깨지지 않도록, 적어도 35㎛, 특히 70㎛ 이상의 두께를 갖는 것이 바람직하다.

다음에 도 2(c)에 도시된 바와 같이 도전성 폴리머(21)와 전극(22)을 교대로 포개어, 온도 175℃, 진공도 약 20Torr, 면 압력 약 75kg/cm²에서 약 1분간 진공열프레스로 가열 가압 성형하여, 도 3(a)에 도시된 일체화된 시트(33)를 제작했다. 또, 도 2(c)의 3장의 전극(22)은 같은 형상으로 할 수 있어, 1 종류의 금형으로 구멍을 뚫을 수 있기 때문에, 저비용화가 가능하다. 단, 도 2(c)에 나타낸 바와 같 이, 서로 이웃이 되는 전극(22)끼리는 교대로 방향을 바꿔 적층할 필요가 있다.

그 후, 일체화된 시트(33)를 열 처리(110℃∼120℃에서 1 시간)한 후, 전자선조사 장치 내에서 전자선을 약 40Mrad 조사하여, 고밀도 폴리에틸렌의 가교를 행했다.

다음에, 도 3(b)에 도시된 바와 같이 다이싱에 의해서, 가늘고 긴 일정 간격의 개구부(34)를 소망하는 칩형 PTC 서미스터의 길이 방향의 폭을 남겨 형성했다. 다이싱 조건은, 휠 회전수 30000rpm, 반송 속도 10㎜/s로 했다. 다이싱 블레이드는, NBC-ZB 시리즈(디스코사 제조)의 지립(砥粒)의 입경이 멧슈#320, 블레이드 두께 0.2㎜를 사용했다. 또, 지립의 입경에 관해서는, 너무 잘게 하면 절삭력이 저하되고, 그 결과 블레이드의 발열량이 많아진다. 이 발열에 의해 도전성 폴리머가 융점 이상의 온도가 되면, 개구부(34)의 폴리머 단면이 크게 변형하여 개구부 부근의 시트의 두께 편차가 발생한다. 이로 인해, 다음 연마 공정에서, 전극 연마량의 격차가 발생하기 때문에, 멧슈#600보다 거친 입경의 지립을 이용한 블레이드가 바람직하다. 또한 다이싱의 반송 속도에 관해서도, 극단적으로 느리면(0.5㎜/s), 금속박의 새깅(sagging)이 줄어들어, 뒤에 말하는 접속 신뢰성이 나빠진다. 한쪽, 반송 속도가 지나치게 빠르더라도 블레이드의 발열이 발생하기 때문에, 반송 속도는 1㎜/s∼50㎜/s가 바람직하다. 그리고 또 블레이드의 폭은, 지나치게 얇으면 절삭 저항에 의한 블레이드의 변형이 일어나기 쉽고, 절단 라인의 정밀도가 나빠지기 때문에, 반송 속도를 10㎜/s 이상으로 하기 위해서는 두께는 0.15㎜ 이상이 바람직하다. 본 실시예 1의 조건에서는, 도전성 폴리머 단면의 변형이 없고, 금속박의 단면은 절삭 시의 새깅에 의해 넓어져, 측면 전극과의 접속 부분의 면적이 양호한 상태로 증가되어 있다. 또, 개구부(34)를 마련하는 공정은 도 10(a), 도 10(b)에 도시된 바와 같이 시트(33)가 직사각형(短冊) 형상 또는 빗 형상으로 되도록 해도 좋다.

다음에, 도 3(b)에 도시된 개구부(34)를 형성한 후의 시트(33)의 상하면을 # 220의 IH 휠(이시이 효키사 제조)로 연마하여, 시트(33)의 상하면에 발생한 버(burr)를 제거했다.

다음에, 도 3(c)에 도시된 바와 같이 개구부(34)를 형성한 시트(33)의 상하면에 개구부(34)의 주변을 제외하고, 에폭시 변성 아크릴계의 수지를 스크린 인쇄하여, 그 후, 열경화로에서 경화를 하여 보호 코팅(35)을 형성했다

다음에, 도 3(d)에 도시된 바와 같이 시트(33)의 보호 코팅(35)이 형성되어 있지 않은 부분과 개구부(34)의 내벽에, 슐파민산 니켈 욕중에서 약 40분간, 전류 밀도 약 4A/dm²의 조건으로 전면 도금을 행하여, 약 20㎛의 니켈층으로 이루어지는 측면 전극을 형성했다.

그 후, 도 3(d)에 도시된 전면 도금을 행한 시트(38)를 다이싱에 의해서 개별 조각으로 분할하여, 도 3(e)에 도시된 본 발명의 칩형 PTC 서미스터(39)를 제작했다.

또, 본 실시예에서는, 최외층의 전극으로서, 패턴이 형성된 금속박을 이용했지만, 최외층을 패턴이 형성되지 않은 금속박으로 하고, 그 이외의 금속박을 금형 프레스에 의해 패턴 형성한 것을 이용하더라도 좋다. 이들의 금속박과 도전성 폴리머를 가열 가압 성형하여 일체화하고, 그 후, 최외층의 금속박에 스크린 인쇄나 포토리소그래피 공정에 의해 레지스트 패턴을 형성하고, 에칭하여 외층 전극을 형성해도 된다. 이 경우에도, 외층 전극을 형성한 후, 본 실시예 1과 같이 제조하여 마찬가지의 PTC 서미스터를 제조할 수 있다.

상기한 본 발명의 실시예 1에 의하면, 개구부(34)를 다이싱으로 형성하고 있기 때문에, 내층의 금속박의 다이싱 후의 단면은 절삭 시의 새깅에 의해서 넓어진다. 이 결과, 측면 전극과의 접속 부분의 면적이 증가하기 때문에, 내층 전극과 측면 전극의 접속부의 신뢰성이 향상하는 것이다. 또한 상기 절삭 시의 새깅의 양은, 금속박의 두께가 90㎛일 때에, 단면의 상하 방향의 치수는 150㎛∼180㎛로 되었다. 즉, 접속부의 면적은 새깅이 없는 경우와 비교하여 약 1.6∼2.0배로 된다.

여기서, 비교예로서 절삭 속도를 극단적으로 떨어뜨려(반송 속도 0.5㎜/s) 개구부를 형성함으로써, 내층의 금속박의 절삭면의 판이 적은(단면의 치수가 100㎜) 샘플을 제작하여, 각각 20개씩 프린트 기판에 실장하여 트립 사이클 시험을 했다. 트립 사이클 시험은 열팽창 수축의 가속 시험으로서 실행하는 것으로, 6V의 직류 전원에 접속하여, 40A의 과전류를 흘려 보호 동작(트립)을 수행시켜, 그대로 6초간 전원을 온하고, 60초간 오프하는 것을 1 사이클로 한 시험이다. 본 시험을 6000 사이클까지 실행하여, 각각 3000, 6000 사이클 후에 10개씩 추출하여 평가했다.

다이싱에서 개구부(34)를 형성한 본 발명의 샘플은 6000 사이클에서 크랙의 발생수는 10개 중 0개였다. 이것에 대하여, 새깅이 적은 비교예의 샘플은, 6000 사이클로 10개 중 3개에, 측면 전극과 내층 주전극의 접속부에 크랙이 발생했다. 이 결과로부터 접속부의 면적이 신뢰성에 크게 영향을 미친다는 것을 알 수 있다. 본 실시예 1에 따른 다이싱 조건을 적정화하여 접속부의 단면적을 크게 한 개구부(34)를 형성하고 있기 때문에, 접속부의 신뢰성을 향상시킬 수 있는 것이다.

(실시예 2)

실시예 2는 내층 전극이 2층인 경우이다. 도 4는 실시예 2에 따른 PTC 서미스터의 단면도이다.

도 4에 있어서, 도전성 폴리머(41)는 고밀도 폴리에틸렌과 카본 블랙의 혼합물로 이루어지고 또한 PTC 특성을 갖는다. 제 1 외층 전극(42a)은 상기 도전성 폴리머(41)의 제 1 면에 위치한다. 상기 전극(42a)과 독립된 제 1 부전극(42b)은 상기 전극(42a)과 같은 면에 위치한다. 제 2 외층 전극(42c)은 상기 도전성 폴리머(41)의 제 1 면에 대향하는 제 2 면에 위치한다. 제 2 부전극(42d)은 상기 전극(42c)과 같은 면에 위치하며, 또한, 상기 전극(42c)과 독립되어 있다. 이들 전극은 각각 전해 동박으로 이루어진다. 니켈 도금으로 이루어지는 제 1 측면 전극(43a)은 상기 도전성 폴리머(41)의 한쪽의 측면 전면에 마련되며, 또한 상기 전극(42a)과 상기 전극(42d)을 전기적으로 접속한다. 니켈 도금으로 이루어지는 제 2 측면 전극(43b)은 상기 도전성 폴리머(41)의 다른 쪽의 측면 전면에 마련되며, 또한 상기 제 1 부전극(42b)과 상기 제 2 주전극(42c)을 전기적으로 접속한다. 제 1, 제 2 보호 코팅층(44a, 44b)은 에폭시 변성 아크릴계 수지로 이루어진다. 제 1 내층 주전극(45a)은 상기 도전성 폴리머(41)의 내부에 위치하여 상기 전극(42a)과 상기 전극(42c)에 평행하게 마련되고, 또한 상기 전극(43b)과 전기적으로 접속되어 있다. 제 1 내층 부전극(45b)은 상기 전극(45a)과 같은 면에 위치하며, 또한 이 내층 주전극(45a)과 독립되어 상기 전극(43a)에 전기적으로 접속되어 있다. 제 2 내층 주전극(45c)은 상기 도전성 폴리머(41)의 내부에 위치하며 상기 전극(42a)과 상기 전극(42c)에 평행하게 마련되고, 또한 상기 전극(43a)과 전기적으로 접속되어 있다. 제 2 내층 부전극(45d)은 상기 전극(45c)과 같은 면에 위치하며, 또한 상기 전극(45c)과 독립하여 상기 전극(43b)에 전기적으로 접속되어 있다.

다음에, 본 발명의 실시예 2에 따른 칩형 PTC 서미스터의 제조 방법에 대하여 도면을 참조하면서 설명한다.

도 5(a)∼5(d) 및 도 6(a), 6(b)는 도전성 폴리머의 적층수가 3인 경우의 제조 방법을 나타내는 공정도이다. 실시예 1과 같이 하여, 도 5(a), 5(b)에 도시된 도전성 폴리머(51)와 전극(52)을 제작한다. 내층의 전해 동박은 2층일 때와 마찬가지로 후속 공정에서 적층체를 가열 가압 성형할 때에, 도전성 폴리머가 넓어지는 힘에 의해서 동박이 깨지지 않도록 적어도 35㎛, 특히 70㎛ 이상의 두께를 갖는 것이 바람직하다. 다음에 도 5(c), 5(d)에 도시된 바와 같이 2장의 전극(52)과 도전성 폴리머(51)를 포개어, 가열 가압 성형하여 도 5(d)에 도시된 일체화된 제 1 시트(53)를 제작한다. 다음에, 도 6(a)에 도시된 바와 같이 제 1 시트(53)의 양측으로부터, 2장의 도전성 폴리머(51)와, 2장의 전극(52)을 전극(52)이 최외층에 오도록 교대로 적층하고, 가열 가압 성형하여 도 6(b)에 도시된 일체화된 제 2 시트(54)를 제작한다. 이하 본 발명의 실시예 1과 같이 제조하여, 도전성 폴리머의 적층수가 3인 경우의 PTC 서미스터를 제작했다.

실시예 2에 있어서, 2회로 나눠 가열 가압 성형하는 것은, 동시에 가열 가압 성형한 경우, 내부의 도전성 폴리머에 열이 전해지기 어려워, 외측의 도전성 폴리머와 내부의 도전성 폴리머의 온도 차이에 의해 폴리머 시트의 두께가 불균일하게 성형되는 것을 막는 것이다.

본 실시예에 있어서도, 최외층을 패턴이 형성되지 않은 금속박으로 하고 그 이외의 금속박은 금형 프레스로 패턴 형성하여, 이들의 금속박과 도전성 폴리머를 가열 가압 성형해서 일체화하고, 그 후, 최외층의 금속박에 패턴을 형성하여 칩형 PTC 서미스터를 제조할 수 있다. 또한, 제 2 시트(54)의 양측으로부터 도전성 폴리머와 그 외측에 패턴 형성한 전극을 배치하고, 가열 가압 성형하는 것을 되풀이하면, 도전성 폴리머의 적층수가 5 이상의 기수인 경우의 PTC 서미스터를 제조할 수 있다. 이 경우도, 최외층을 패턴이 형성되지 않은 금속박으로 하면, 후속 공정에서 에칭에 의해 패턴을 형성할 수 있다.

본 실시예 2에 있어서의 3층 제품의 샘플을 제작하여, 트립 사이클 시험을 6000 사이클까지 실행하여, 각각 3000, 6000 사이클 후에 10개씩 추출하여 평가했다. 본 샘플에 있어서도 다이싱으로 개구부를 형성한 샘플은 6000 사이클에서 크랙의 발생수는 10개 중 0개였다. 측면 전극과 내층 주전극의 접속부의 면적을 증가하는 것은, 3층 제품에 있어서도 마찬가지로 신뢰성 향상에 기여함을 알 수 있다.
(실시예 3)

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실시예 3은 내층 전극이 3층인 경우이다. 도 7은 실시예 3에 따른 PTC 서미스터의 단면도이다.

도 7에 있어서, 도전성 폴리머(71)는 고밀도 폴리에틸렌과 카본 블랙의 혼합물로 이루어지며, 또한 PTC 특성을 갖는다. 제 1 주전극(72a)은 상기 도전성 폴리머(71)의 제 1 면에 위치한다. 제 1 부전극(72b)은 상기 전극(72a)과 같은 면에 위치하며, 또한 상기 전극(72a)과 독립되어 있다. 제 2 외층 전극(72c)은 상기 도전성 폴리머(71)의 제 2 면에 위치한다. 제 2 부전극(72d)은 상기 전극(72c)과 같은 면에 위치하며, 또한, 상기 전극(72c)과 독립되어 있다. 이들 전극은 각각 전해 동박으로 이루어진다. 니켈 도금으로 이루어지는 제 1 측면 전극(73a)은 상기 도전성 폴리머(71)의 한쪽의 측면 전면에 마련되며, 또한 상기 전극(72a)과 상기 전극(72c)을 전기적으로 접속한다. 니켈 도금으로 이루어지는 제 2 측면 전극(73b)은 상기 도전성 폴리머(71)의 다른 쪽의 측면 전면에 마련되며, 또한 상기 전극(72b)과 상기 전극(72d)를 전기적으로 접속한다. 제 1, 제 2 보호 코팅층(74a, 74b)은 에폭시 변성 아크릴계 수지로 이루어진다. 제 1 내층 주전극(75a)은 상기 도전성 폴리머(71)의 내부에 위치하며 상기 전극(72a)과 상기 전극(72c)에 평행하게 마련되고, 또한 상기 전극(73b)과 전기적으로 접속되어 있다. 제 1 내층 부전극(75b)은 상기 전극(75a)과 같은 면에 위치하며, 또한 상기 내층 주전극(75a)과 독립되고, 상기 전극(73a)에 전기적으로 접속되어 있다. 제 2 내층 주전극(75c)은 상기 도전성 폴리머(71)의 내부에 위치하며 상기 전극(72a)과 상기 전극(72c)에 평행하게 마련되고, 또한 상기 전극(73a)과 전기적으로 접속되어 있다. 제 2 내층 부전극(75d)은 상기 전극(75c)과 같은 면에 위치하고, 또한 상기 전극(75c)과 독립하여, 상기 전극(73b)에 전기적으로 접속되어 있다. 제 3 내층 주전극(75e)은 상기 도전성 폴리머(71)의 내부에 위치하고 상기 전극(72a)와 상기 전극(72c)에 평행하게 마련되며, 또한 상기 전극(73b)과 전기적으로 접속되어 있다. 제 3 내층 부전극(75f)은 상기 전극(75e)과 같은 면에 위치하고, 또한 상기 전극(75e)과 독립하여 상기 전극(73a)에 전기적으로 접속되어 있다.

다음에, 본 발명의 실시예 3에 따른 칩형 PTC 서미스터의 제조 방법에 대하여 도면을 참조하면서 설명한다.

도 8(a)∼(c) 및 도 9(a)∼(c)는 도전성 폴리머의 적층수가 4인 경우의 제조 방법을 나타내는 공정도이다. 실시예 1과 같이 하여 도 8(a), 8(b)에 도시하는 도전성 폴리머(81)와 전극(82)을 제작한다. 내층의 전해 동박은 2층일 때와 같이 적어도 35㎛, 특히 70㎛ 이상의 두께를 갖는 것이 바람직하다. 다음에 도 8(c)에 도시된 바와 같이 3장의 전극(82)과 2장의 도전성 폴리머(81)를 전극(82)이 최외층에 오도록 교대로 적층하고, 가열 가압 성형하여 도 9(a)에 도시된 일체화된 제 1 시트(93)를 제작한다. 다음에, 도 9(b)에 도시된 바와 같이 제 1 시트(93)의 양측으로부터, 2장의 도전성 폴리머(81)와, 2장의 전극(82)을 전극(82)이 최외층에 오도록 교대로 적층하고, 가열 가압 성형하여, 도 9(c)에 도시된 일체화된 제 2 시트(94)를 제작한다. 이하 실시예 1과 같이 제조하여, 도전성 폴리머의 적층수가 4인 PTC 서미스터를 제작했다.

이 경우도 최외층을 패턴이 형성되지 않은 금속박으로 하고, 그 이외의 금속박을 금형 프레스로 패턴 형성하며, 그 후, 최외층의 금속박에 패턴을 형성하여, 마찬가지의 칩형 PTC 서미스터를 제조할 수 있다.

또한 적층수를 늘리기 위해서는, 상술한 제 2 시트(94)의 양측으로부터, 도전성 폴리머와 전극을 배치하고, 가열 가압 성형하여 일체화하는 공정을 반복하면, 도전성 폴리머의 적층수가 6 이상의 우수인 PTC 서미스터를 제조할 수 있다. 이 경우에도, 최외층을 패턴이 형성되지 않은 금속박으로 하면, 후속 공정에서 에칭에 의해 패턴을 형성할 수 있다.

이상과 같이 하여 도전성 폴리머의 적층수를 늘릴 수 있지만, 도전성 폴리머에 과전류가 흘러, 동작하는 것을 반복한 경우의 도전성 폴리머의 팽창, 수축에 의한 응력은 적층수가 늘어날수록 적산되어 증가하며, 측면 전극과 내층 주전극 및 내층 부전극의 접속 신뢰성이 과제로 되는 것이다. 그런데, 본 발명에 의하면, 측면 전극과의 접속 부분의 면적이 늘어나 있기 때문에, 접속부에 대한 응력이 감소하여, 이것에 의해 적층수가 증가하더라도 접속의 신뢰성을 충분히 확보할 수 있는 구조로 되어있는 것이다.

상기 실시예에 있어서는, 결정성 폴리머로서 고밀도 폴리에틸렌에 대하여 설명했지만, 상기의 작용 기구로부터 용이하게 알수 있는 바와 같이, 본 발명은 폴리 불화 비닐리덴, PBT 수지, PET 수지, 폴리아미드 수지, PPS 수지 등의 결정성 폴리머를 이용한 PTC 서미스터 모두에 대응할 수 있는 것이다.

또한, 상기 실시예에 있어서는, 개구부(34)의 형성에는 주로 다이싱에 의한 방법에 대하여 말했지만, 개구부(34)의 형성은 상기 수단으로 한정되지 않고, 금형 프레스 등 전단력에 의한 일반적인 가공 수단을 채용할 수 있다.

이상과 같이 본 발명의 PTC 서미스터는, 내층 전극과 측면 전극과의 접속부의 두께를 다른 부분보다 두껍게 함으로써, 접속 부분의 강도가 커진 것이다. 그 결과, 접속 부분에 도전성 폴리머의 팽창, 수축에 의한 응력이 걸렸다고 해도, 내층 전극과 측면 전극의 접속부에서 크랙이 발생되지 않는다. 이 때문에, 장기적인 접속 신뢰성이 우수하며, 또한 면 실장 대응이 가능한 과전류 방지용의 PTC 서미스터를 제공할 수 있는 것이다.

도면 참조 부호 일람표

11, 21, 41, 51, 71, 81 : 도전성 폴리머

12a, 42a, 72a : 제 1 주전극

12b, 42b, 72b : 제 1 부전극

12c, 42c, 72c : 제 2 주전극

12d, 42d, 72d : 제 2 주전극

13a, 43a, 73a : 제 1 측면 전극

13b, 43b, 73b : 제 2 측면 전극

15a : 내층 주전극

15b : 내층 부전극

45a, 75a : 제 1 내층 주전극

45b, 75b : 제 1 내층 부전극

45c, 75c : 제 2 내층 주전극

45d, 75d : 제 2 내층 부전극

22, 52, 82 : 전극

33 : 시트

53, 93 : 제 1 시트

34 : 개구부

35 : 보호 코팅

54, 94 : 제 2 시트

75e : 제 3 내층 주전극

75f : 제 3 내층 부전극

Claims

PTC 특성을 갖는 도전성 폴리머와,

상기 도전성 폴리머에 접촉하여 마련된 제 1 외층 전극과,

상기 도전성 폴리머를 거쳐 상기 제 1 외층 전극에 대향하여 마련된 제 2 외층 전극과,

상기 제 1 외층 전극 및 상기 제 2 외층 전극과 대향함과 동시에 이들 사이에 위치하며 또한 상기 도전성 폴리머 사이에 끼워진 1 이상의 내층 전극과,

상기 제 1 외층 전극과 직접 전기적으로 접속하는 제 1 전극과,

상기 제 1 전극과 전기적으로 독립하여 마련된 제 2 전극을 갖되,

상기 1 이상의 내층 전극 중 상기 제 1 외층 전극에 가장 가까운 위치에 마련된 내층 전극을 1번째로 하여, 순서대로 세어 n 번째에 위치하는 내층 전극을 n 번째의 내층 전극으로 했을 때, 기수번째의 내층 전극은 상기 제 2 전극에 직접 접속하고, 우수번째의 내층 전극은 상기 제 1 전극에 직접 접속하며, 상기 내층 전극이 전부 기수개인 경우에는 상기 제 2 외층 전극과 상기 제 1 전극이 직접 전기적으로 접속하고, 상기 내층 전극이 전부 우수개인 경우에는 상기 제 2 외층 전극과 상기 제 2 전극이 직접 전기적으로 접속하는 구성이며, 상기 기수번째의 내층 전극이 상기 제 2 전극에 접속하는 부분의 두께를 다른 부분의 두께보다 두껍게 형성하고, 상기 우수번째의 내층 전극이 상기 제 1 전극에 접속하는 부분의 두께를 다른 부분의 두께보다 두껍게 형성한 것

을 특징으로 하는 칩형 PTC 서미스터.
제 1 항에 있어서,

상기 제 1 외층 전극의 연장 상에 위치하며, 상기 제 1 외층 전극과는 전기적으로 독립하고 또한 상기 제 2 전극에 직접 전기적으로 접속된 제 1 부전극과,

상기 제 2 외층 전극의 연장 상에 위치하며, 상기 제 2 외층 전극과는 전기적으로 독립하고 또한 상기 제 1 전극 또는 상기 제 2 전극 중 상기 제 2 외층 전극과 전기적으로 독립된 쪽과 직접 전기적으로 접속하는 제 2 부전극을 갖는 것을 특징으로 하는 칩형 PTC 서미스터.
제 1 항에 있어서,

상기 내층 전극의 연장 상에 위치하며, 상기 내층 전극과는 전기적으로 독립하고 또한 상기 내층 전극이 상기 우수번째일 때는 상기 제 1 전극에 직접 전기적으로 접속하고 상기 내층 전극이 상기 기수번째일 때는 상기 제 2 전극에 직접 전기적으로 접속하는 내층 부전극을 갖는 것을 특징으로 하는 칩형 PTC 서미스터.
제 3 항에 있어서,

상기 기수번째의 내층 부전극이 상기 제 1 전극에 접속하는 부분의 두께를 다른 부분의 두께보다도 두껍게 형성하고, 상기 우수번째의 내층 부전극이 상기 제 2 전극에 접속하는 부분의 두께를 다른 부분의 두께보다도 두껍게 형성한 것을 특징으로 하는 칩형 PTC 서미스터.
제 1 항에 있어서,

상기 제 1 전극은 상기 도전성 폴리머의 한쪽 측면에 마련한 제 1 측면 전극 이며, 상기 제 2 전극은 상기 도전성 폴리머의 다른 쪽 측면에 마련한 제 2 측면 전극인 것을 특징으로 하는 칩형 PTC 서미스터.
PTC 특성을 갖는 시트 형상의 도전성 폴리머와 적어도 3장 이상의 시트 형상의 도체를 교대로 적층하여, 일체화한 시트를 형성하는 시트 형성 공정과,

상기 시트의 소정 위치에 개구부를 형성함으로써 상기 도전성 폴리머 사이에 끼여진 도체인 내부 전극의 절단부의 단면을 다른 부분의 단면보다도 넓게 하는 개구부 형성 공정과,

상기 개구부에 면한 도체를 전기적으로 접속하는 전극을 형성하는 전극 형성공정과,

상기 전극이 형성된 시트를 개별 조각(個片)으로 분할하는 분할 공정

을 갖는 것을 특징으로 하는 칩형 PTC 서미스터의 제조 방법.
제 6 항에 있어서,

상기 도체는 금속박인 것을 특징으로 하는 칩형 PTC 서미스터의 제조 방법.
제 6 항에 있어서,

상기 개구부 형성 공정은 상기 시트에 전단력(shearing force)을 가함으로써 개구부를 형성하는 것을 특징으로 하는 칩형 PTC 서미스터의 제조 방법.
제 6 항에 있어서,

상기 개구부 형성 공정은 다이싱에 의해서 개구부를 형성하는 것을 특징으로 하는 칩형 PTC 서미스터의 제조 방법.
제 6 항에 있어서,

상기 개구부 형성 공정은 상기 시트에 직사각형(短冊) 형상 또는 빗 형상으로 개구부를 형성하는 것을 특징으로 하는 칩형 PTC 서미스터의 제조 방법.