KR100566681B1

KR100566681B1 - Atm재조립회로및방법

Info

Publication number: KR100566681B1
Application number: KR1019980053838A
Authority: KR
Inventors: 아서 사이먼 월러
Original assignee: 소니 유나이티드 킹덤 리미티드
Priority date: 1997-12-09
Filing date: 1998-12-09
Publication date: 2006-07-06
Also published as: EP0923271B1; DE69839297T2; DE69839297D1; JP4223610B2; EP0923271A1; GB2332333A; GB9726046D0; GB2332333B; US6377578B1; KR19990062906A; JPH11261602A

Abstract

각각의 가상 채널들과 관련한 ATM 패킷들로부터 유도된 인터리브된 ATM 셀들을 수신하기 위한 입력 유닛과, ATM 패킷의 ATM 셀들에 포함된 ATM 패킷 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷의 ATM 셀들을 검사하기 위한 검사기를 포함하고, ATM 페이로드들을 포함하는 ATM 셀들을 재조립하는데 사용하기 위한 ATM 회로가 제공되며, ATM 회로는 ATM 셀 페이로드들을 원래의 인터리브된 상태로출력하도록 구성되고, 메인 프로세서는 ATM 회로에 의해 출력된 ATM 페이로드들을 수신하고 메모리 내에 ATM 셀 페이로드들을 저장함으로써 ATM 셀 페이로드들을 디인터리브하도록 구성되며, 검사기는 검사 결과들을 나타내는 검사 데이터를 생성하고, ATM 회로는 대응하는 ATM 셀 페이로드들과 함께 검사 데이터를 출력하도록 구성된다.

Description

ATM 재조립 회로 및 방법

본 발명은 ATM 분해 및 재조립 방법 및 장치에 관한 것으로, 특히 장치의 구성 요소들이 단순화될 수 있는 ATM 분해 및 재조립 방법 및 장치에 관한 것이다.

비동기 전송 모드(ATM)는 원격 통신 네트원크를 통한 음성 및 데이터 트래픽의 전송을 위해 원격 통신 산업에서 과거 몇 년 동안 중요성이 증가되어 왔다. 또한, ATM은 이더넷(Ethernet)을 대체한 것으로서, 개인용 컴퓨터들과 다른 기기를 접속하기 위해 근거리 네트워크들에 사용되기 시작했다. 이 네트워크들은 모두 보다 높은 비트 레이트의 실현을 지향하며, 이들은 네트워크의 총 비트 레이트와 사용자당 비트 레이트로서 평가된다. 또한, 다수의 가상 채널들이 각 물리 링크에 제공된다.

ATM의 다른 응용은 오디오/비디오 및 그 밖의 다른 데이터가 디지털 셋톱 박스(STB) 또는 다른 유사한 소비자 기기로 전송되거나 그들로부터 전송되는 것이다.

일반적인 소비자 기기에 있어서는 가격이 매우 중요하다. 또한, 오디오/비디오 셋톱 박스들과 같은 디바이스들에 있어서는, 비 소비자 기기에서 사용되는 것보다 더 작은 수로 비트 레이트 및 가상 채널들의 수를 제한하는 것을 허용할 수 있다.

ATM 신호들의 분해 및 재조립(SAR, segmentation and re-assembly)의 합동 처리(combined process)를 위해 집적 회로들을 이용할 수 있다. 이 SAR 집적 회로들은 수신된 ATM 셀이 사용중인 가상 채널에 속하는지 여부를 결정하고, 요구되는 셀의 ATM 페이로드(payload)를 추출하여, 그 데이터를 이전에 수신된 데이터의 끝에 부가한다. 또한, 셀이 패킷의 최종 셀일 경우, 전체 패킷을 다음 처리단에 전달하기 전에 그 패킷의 길이 및 정정 코드들을 검사한다.

재조립된 상태로 패킷의 모든 데이터를 버퍼링하기 위해서, 상당한 양의 메모리가 필요하다. 또한, 분해 처리에 있어서, 전송될 데이터 패킷들을 유지하는 버퍼들에 있어 많은 메모리가 필요하다.

개별 집적 회로 상에 어떤 전용 메모리를 제공하는 것이 가능하지만, 이는 시스템의 비용을 높인다. 또한 메인 메모리를 프로세서와 공유하는 것이 가능하지만, 이는 메모리 버스가 공유되어야 하기 때문에 프로세서 성능에 영향을 미칠 수 있다. 또한, 두 방법들은 SAR 집적 회로가 메모리 버스를 구동하기에 충분한 핀들을 가져야만 하는 문제가 있다.

현재 이용 가능한 집적 회로들은, 특히, 점차 매우 빠른 비트 레이트들 및 다수의 가상 채널들을 처리하도록 설계되고 있기 때문에, 그에 따라 비교적 복잡하고 가격이 비싸다.

본 발명은 이러한 문제의 인식과, 특히, 오디오/비디오 전송에 요구되는 가상 채널들의 수와 비트 레이트들의 저하에 특정한 용도가 있는, 단순화된 설계에 대한 필요성의 인식에 기초하고 있다.

본 발명에 따르면, ATM 페이로드들을 포함하는 인터리브된 ATM 셀들로부터 각 가상 채널과 관련한 ATM 패킷들을 조립하기 위한 ATM 조립 회로의 작업 부하를 감소시키는 방법이 제공되며, 이 방법은,

a) ATM 셀들을 디인터리브하지 않고 ATM 패킷의 ATM 셀들에 포함된 ATM 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷의 각 인터리브된 ATM 셀을 검사하고, b) 검사의 결과들을 나타내는 각 ATM 셀에 대한 검사 데이터를 발생하고, c)인터리브된 ATM 셀 페이로드들을 검사 데이터와 함께 전송하도록 상기 회로를 구성하는 단계와,

ATM 셀 페이로드들과 검사 데이터를 수신하고, 디인터리브된 상태로 메모리내에 ATM 셀 페이로드들을 저장하기 위해 프로세서를 제공하는 단계를 포함한다.

이에 의해, 각각의 ATM 페이로드들을 포함하는 인터리브된 ATM 셀들로부터 각각의 가상 채널들과 관련된 ATM 패킷들을 조립하는 방법을 제공하는 것도 가능하며, 이 방법은,

인터리브된 ATM 셀들을 수신하는 단계와,

ATM 패킷의 ATM 셀들에 포함된 ATM 패킷 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷의 각 ATM 셀을 검사하는 단계와,

검사 단계의 결과들을 나타내는 각 ATM 셀에 대한 검사 데이터를 발생하는 단계와,

인터리브된 ATM 셀 페이로드들을 검사 데이터와 함께 메인 프로세서에 출력하는 단계와,

각 가상 채널들의 ATM 패킷들을 조립하기 위해 각 가상 채널들의 ATM 셀 페이로드들을 디인터리브하도록 메인 프로세서를 동작시키는 단계를 포함한다.

따라서, 또한, ATM 페이로드들을 포함하는 ATM 셀들로부터 ATM 패킷들의 재조립시 사용하기 위한 ATM 회로가 제공될 수 있으며, 이 회로는,

각 가상 채널들과 관련된 ATM 패킷들로부터 유도된 인터리브된 ATM 셀들을 수신하기 위한 입력 유닛과,

ATM 패킷의 ATM 셀들에 포함된 ATM 패킷 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷의 ATM 셀들을 검사하기 위한 검사기를 포함하며,

ATM 회로는 원래의 인터리브된 상태로 ATM 셀 페이로드들을 출력하도록 구성된다.

따라서, ATM 회로는, ATM 재조립 회로를 제어하기 위한 메인 프로세서와, ATM 패킷들의 디인터리브된 ATM 셀 페이로드들을 저장하기 위한 메모리를 부가적으로 포함하는 완성된 ATM 재조립 회로에 제공될 수 있으며,

메인 프로세서는 ATM 회로에 의해 출력된 ATM 페이로드들을 수신하고, 메모리 내에 ATM 셀 페이로드들을 저장함으로써 ATM 셀 페이로드들을 디인터리브하도록구성된다.

이와 같은 방법으로, 매우 단순화된 ATM 회로가 큰 버퍼 메모리들을 필요로 하지 않고 사용될 수 있다.

ATM 회로는, ATM 셀들을 디인터리브하지 않고, 요구되는 가상 채널들의 셀들을 결정한 다음, 패킷들에 대한 정정 및 길이 코드들을 검사하기 위해 셀 헤더들을검사할 책임을 가지고 있다. 각 ATM 셀은 ATM 회로를 통과하기 때문에, 완전한 패 킷에 대한 CRC 정보가 만들어지고 패킷의 길이가 카운트된다. 따라서, 패킷의 최종 셀이 ATM 회로를 통과할 때, ATM 회로에 의해, 패킷이 완전하고 정확한지 여부를 확인하고 추가 처리를 위해 이를 나타내는 것이 가능하다. ATM 회로는 이 기능들을 수행하기 전에 전체 패킷을 디인터리브하고 저장할 필요가 없으며, 따라서 대형 버퍼 메모리들을 사용할 필요가 없다.

상술한 바와 같이, 오디오/비디오 응용들에 있어서, 데이터 레이트들은 비교적 낮다. 본 발명은 이것을 이용하여 특정 이점을 얻을 수 있으며, 이는 메인 프로세서가 요구되는 데이터 레이트들을 용이하게 처리할 수 있기 때문이다. 특히, 비교적 충분히 활용되지 않는 메인 프로세서는 셀들의 디인터리브를 수행하는데 사용될 수 있다.

셀 헤더들은 ATM 패킷들을 검사한 결과들을 나타내는 부가 데이터와만 함께ATM 회로로부터 출력될 수도 있다. 그러나, 그 단계에 의해 ATM 셀 페이로드들은 이미 에러 검사가 되었기 때문에, ATM 셀 헤더들은 수정될 수도 있고, 수정된 셀 헤더들에는 셀 에러 정정 코드들이 분리되어 있다.

일반적으로, ATM 시스템은 다수의 가상 채널들을 허용하지만, 오디오/비디오응용들과 같은 특정 응용들에 대해, ATM 회로는 단지 몇 개의 가상 채널들 상에서만 동작할 수 있다. 이러한 상황에서, 가상 채널들을 더 간단한 방법으로 나타내기 위해 셀 헤더들을 수정하는 것이 유리할 수도 있다. 특히, 더 적은 수의 가상 채널들이 구별될 필요가 있을 수도 있기 때문에, 이 가상 채널들을 나타내기 위해 더 짧은 코드들이 사용될 수도 있다.

바람직하게, ATM 회로는 단일 집적 회로로서 제공된다. 상술된 이유로 회로는 비교적 간단하게 구성되기 때문에, 범용의 ATM 회로들보다는 셋톱 박스들의 응용들에 대해 훨씬 저렴할 것이다.

본 발명은 첨부된 도면을 참조하여 단지 예로서 주어지는 이하 상세한 설명으로부터 더 명백히 이해될 것이다.

다수의 ATM 셀들에 맞추기 위해 데이터 패킷을 분해하는 가장 일반적인 방법은 ATM 적응층(5)(AAL5)을 사용하는 것이며, ITU-T 1.363: B-ISDN ATM 적응층(AAL)명세를 참조한다.

도 2a에 도시된 바와 같이, ATM에 의해 데이터를 전송하기 위해, 데이터(2)의 블록을 포함하는 ATM 패킷(1)은 데이터(2)의 블록에 부가된 ALL 5 PDU 트레일러(4)를 갖는다. 트레일러(4)는 길이 코드(6), CRC(8) 및 버퍼 데이터(10)를 포함하는 각종 코드들을 포함한다.

도 2a의 데이터 패킷(1)은 도 2b에 도시된 바와 같이 복수의 ATM 페이로드들(12)로 분해된다. 각 ATM 페이로드(12)는 48바이트의 길이를 갖는다. 따라서, 버퍼 데이터(10)는 패킷(1)이 48바이트 길이의 배수인 것을 보장하도록 트레일러(4)에 포함된다.

현 시스템들에 있어서, 트레일러(4) 내의 코드들은 결코 48 바이트 이상이 아니며, 따라서 버퍼 데이터(10)는 최종 ATM 페이로드(12A)를 형성하기 위해 트레일러(4)를 48 바이트 길이로 만들기에 충분해야 한다.

그후, ATM 페이로드들(12)은 도 2c에 도시된 바와 같이 ATM 셀들(16)을 형성하기 위해 그에 부가된 5 바이트 헤더(14)를 갖는다.

헤더들(14)는 정정 코드들과, ATM 셀(16)이 속해있는 가상 채널을 나타내는 정보와, ATM 셀(16)이 최종 셀(16A)인지 여부를 나타내는 적어도 1 비트를 포함한다. 이와 같은 방법으로, 수신기가 특정 가상 채널에 대한 최종 ATM 셀(16A)을 수신하면, 특정 패킷(1)에 대한 모든 관련 ATM 셀들(16)을 가져야 한다는 것을 알 수 있다.

도 2d에 도시된 바와 같이, 전송을 위해서, 특정 가상 채널의 ATM 셀들(16)에 다른 채널들의 ATM 셀들(18, 20)이 인터리브된다. ATM 셀들(16, 18, 20)의 헤더들(14) 내의 정보에 의해, 수신기는 상이한 가상 채널들의 ATM 셀들(16, 18, 20)을 구분할 수 있으며, 도 2d의 경우의 3가지가 있다.

ATM 셀들(16, 18, 20)이 셋톱 박스에서 수신될 때, 사용중의 가상 채널들과 연관된 셀들(16)이 추출되고, 각 채널에 대한 데이터가 원래의 데이터 패킷(1)을 형성하기 위해 디코드된다. 이 처리를 재조립(re-assembly)이라고 하고, 전송을 위한 역 처리를 분해(segmentation)라고 한다. 분해 및 재조립(SAR)의 합동 처리는 저비용 단말기를 구현하는 열쇠이다.

도 1의 종래의 SAR 장치는 다음과 같이 가상 채널(X)로부터의 ATM 셀들(16)과 가상 채널(Y)로부터의 ATM 셀들(18)의 재조립을 수행한다.

SAR(22)은 ATM 셀들(16, 18, 20)을 수신하고, 적어도 그들이 속해있는 가상 채널을 수립하기 위해 그들의 헤더들(14)을 검사한다.

가상 채널(X)용 ATM 셀(16)을 수신하면, SAR은 ATM 셀(16)로부터 페이로드(12)를 분리하여 메모리(24)에 저장한다. 이어서, 가상 채널(Y)용 ATM 셀(18)을 수신하면, 유사하게 ATM 셀(18)로부터 페이로드(12)를 분리하여 메모리(24)의 다른 부분에 저장한다. 이와 같은 방법으로, 메모리(24)의 두 영역들에서, SAR(22)은 각각의 가상 채널들(X, Y)과 관련된 2개의 디인터리브된 패킷들(1)을 구성한다.

패킷의 최종 셀임을 나타내는 헤더(14)를 갖는 ATM 셀(16 또는 18)을 SAR(22)이 수신하면. SAR은 메모리(24) 내에 가상 채널을 위해 저장된 디인터리브 된 데이터가 완전한 패킷임을 인식한다. 그 후, 패킷이 길이 코드(6)에 따라 올바른 길이인지를 검사하고, 또한 CRC(8)를 이용하여 에러들을 검사할 수 있다. 이것이 모두 완료되면, SAR은 시스템에서 더 처리하기 위한 특정 가상 채널의 원래의 전송 데이터(2)를 제공할 수 있다.

상기로부터 분명해지는 바와 같이, 데이터 패킷들이 재조립되기 때문에 데이터 패킷들(1)을 저장하기 위해 다수의 버퍼들 또는 메모리 영역들이 필요하고, 이는 상당한 양의 메모리일 수 있다. 예를 들어, 데이터 패킷들(1)이 2 킬로바이트 길이이고 16개의 가상 채널들이 사용되면, 적어도 32 킬로바이트가 필요하고, 실제로 다수의 부가적인 예비 버퍼들도 필요하게 된다. 실제로, 데이터 패킷들은 64 킬로바이트까지의 임의의 크기일 수 있기 때문에, 문제가 더 악화될 수 있다.

도 3은 본 발명의 일 실시예를 개략적으로 도시하고 있다.

이전의 SAR 시스템과는 달리, ATM 처리는 전용 ATM SAR(26)과 메인 프로세서(28) 사이에서 공유되고, 메인 프로세서는 또한 어플리케이션 코드를 실행시키는데 사용된다. 이는 ATM 셀들의 비트 레이트가 비교적 느리고 메인 프로세서(26)가 그 처리 성능의 작은 부분만을 이용하여 ATM 트래픽을 다룰 수 있기 때문에, 상술한 오디오/비디오 응용들에서 특히 유리하다. 이러한 점에서, 고 성능 프로세서들(28)이 도 1의 요구되는 고 성능 ATM SAR(22)보다 훨씬 저렴하다.

SAR(22)과 같이, SAR(26)은 수신된 ATM 셀(16)이 사용중인 가상 채널과 연관되는 것을 검사하고, ATM 셀(16)의 페이로드(12)를 추출하고, 만일 그것이 AAL5 데이터 패킷(1)의 최종 셀(16A)이면, AAL5 트레일러 정보(4)를 검사한다. 그러나, SAR(22)과 달리, SAR(26)은 각 ATM 페이로드(12)에 대한 새로운 헤더(14)를 생성하고, 그 각각의 새로운 헤더들과 함께 페이로드들(12)을 메인 프로세서(28)에 보낸다. 각 새로운 헤더는 단순화된 디인터리브된 정보를 포함할 수도 있고, 각각의 셀(16)에 대한 정정 코드를 포함하고 있지 않을 수도 있다. 그러나, 표준 헤더(14)와는 달리, 새로운 헤더는 AAL5 트레일러 정보(4) 검사의 현재 상태에 관한 정보를 포함한다.

메인 프로세서(28)는 SAR(26)로부터 수정된 ATM 셀들을 수신하여 그들의 새로운 헤더들을 분리하고, 분리된 새로운 헤더들의 가상 채널 정보에 따라 시스템 메모리(30)에 페이로드들(12)을 위치시킨다. 실제로, 메인 프로세서(28)는 처음에 단일 버퍼 내에 수정된 헤더들을 갖는 ATM 셀들을 배치한 다음, 후처리하여 헤더를분리하고, 상이한 가상 채널들의 셀들을 디인터리브하여 개별 버퍼들에 저장한다.

이와 같은 방법으로, 메인 프로세서(28)는 AAL5 트레일러 정보 자체를 검사할 필요 없이 ATM 셀들을 디인터리브한다. SAR(26)로부터 전달된 새로운 헤더들이패킷 길이가 정확하지 않거나 그 패킷 내의 데이터가 정확하지 않은 것을 나타내면, 메인 프로세서는, 예를 들어, 데이터를 정정하거나 무시하는 등의 적절한 동작을 취할 수 있다.

이제 도 3에 도시된 SAR(26)과 같은 SAR을 도 4를 참조하여 설명한다.

ATM 셀들(16, 18, 20)은 SAR(26)에 의해 ATM 셀 인터페이스(32)로부터 수신되어 입력 유닛(34)에 보내진다. 몇몇 응용들에서, 개별 ATM 셀들(16, 18, 20)의 에러 정정 코드들은 셀 인터페이스에 의해 이미 검사되었을 것이다. 그러나, 다른응용들에서는 입력 유닛들(34)이 이 코드들을 검사할 수도 있다. 입력 유닛(34)은또한 ATM 셀들(16, 18, 20)이 사용중인 가상 채널과 관련되는지를 헤더들(14)로부터 확인한다.

상술한 예와 일관되게, SAR(26)은 가상 채널들(X, Y)과 각각 관련하는 ATM 셀들(16, 18)의 추출과 관련하여 설명한다.

따라서, 입력 유닛(34)이 가상 채널들(X 또는 Y)과 관련된 ATM 셀들(16 또는18)을 수신할 때마다, ATM 헤더(14) 및 페이로드(12)를 트레일러 검사기(36)에 보낸다. 각 사용중인 가상 채널, 예를 들어, 이 경우에는 가상 채널들(X, Y)에 대해,트레일러 검사기(36)는, 최종 ATM 셀(l6A)이 수신될 때까지 ATM 패킷(1)의 최종 상태를 평가하는 것이 가능하지 않을 것이라는 것을 알게될 지라도, 진행중인 현재 패킷(1)의 CRC 상태와 길이의 기록을 유지한다.

도 4에 도시된 바와 같이, ATM 페이로드(12)는 또한 수신 버퍼(38)에 직접 보내진다.

트레일러 검사기(36)는 상술한 새로운 ATM 셀 헤더(14)를 발생한다. 이 새로운 ATM 셀 헤더는 또한 수신 버퍼(38)에 보내진다.

따라서, ATM 셀들(16, 18)이 수신되는 순서로, ATM 셀들(16, 18)의 페이로드들(12)이 그들의 새로운 헤더들과 함께 수신 버퍼(38)에 보내진다.

실제로 새로운 헤더들은 AAL5 트레일러(4) 검사의 성공을 나타내는 것을 제외하고는 표준 헤더와 동일할 수 있다. 그러나, 새로운 헤더들은 실질적으로 포맷이 변경되는 것이 가능하다. 새로운 헤더들은 ATM 셀들(16, 18) 자체에 대한 에러정정 코드들을 포함할 필요가 없다. 새로운 헤더들은 통상, 최종 셀이 전달될 때 메인 프로세서(28)에 표시하기 위해 어떤 다른 수단이 제공되지 않는 한은 패킷의최종 셀을 나타내는 비트를 계속해서 포함할 것이다. 또한, 새로운 헤더는 특정 셀이 적용되는 가상 채널의 단순화된 표시를 포함할 수 있다. 예를 들어, 16개의 가상 채널들이 ATM 셀 인터페이스에 제공되지만, 단지 4개의 가상 채널들이 SAR(26)과 프로세서(28)에 의해 취급되면, 새로운 헤더는 16개의 가상 채널들을 구별하기 위한 데이터를 포함할 필요 없이, 단지 4개의 가상 채널들만을 구별하기 위한 데이터를 포함할 필요가 있다.

수신 버퍼(38)는 단지 프로세서(28)에 대한 버퍼로서 제공되고 DMA 요청을 발행한다. 수신 버퍼는 통상적으로 단일의 수정된 ATM 셀을 보유하기에 충분한 용량일 수 있지만, 그보다 더 작은 용량의 것을 생각할 수 있다. 물론, 전체 ATM 패킷(1)을 버퍼링할 필요가 없으며, 실제로, 이러한 크기의 버퍼에 있어서, 각종 가상 채널들의 ATM 셀들은 어떻게든 여전히 인터리브될 것이다.

수신 버퍼(38)는 셀 페이로드(12) 및 수정된 헤더로 이루어지는 판독될 일부 데이터가 존재하는 것을 나타내기 위해 메인 프로세서(28)에 대해 DMA 요청 신호를 활성화한다.

메인 프로세서는 이 데이터를 수신하여 적당한 가상 채널들로 디멀티플렉스한다. 새로운 헤더 정보를 분리함으로써, 원래의 데이터가 재조립될 수 있고, 수정된 헤더에 포함된 CRC 상태에 따라 유효성이 검사될 수 있다.

특정 가상 채널 상에서 데이터를 전송하기 위해, 메인 프로세서(28)는 데이터를 적당한 크기(예를 들어, 48 바이트)의 페이로드들(12)로 분해하고, 가상 채널 식별자와 최종 셀의 표시를 포함하는 헤더를 부가한다. 이 헤더 정보는 상술한 수정된 유형일 수 있다. 그러나, 패킷 CRC에 대한 어떠한 정보도 필요하지 않기 때문에, 헤더는 셀 정정 코드들을 포함할 수 있고, 표준 ATM 셀 헤더(14)와 동일할 수 있다. 메인 프로세서(28)는 이 셀들을 다른 가상 채널들에 대한 셀들과 혼합하거나 인터리브할 수도 있다.

SAR(26)에는 전송 버퍼(40)가 제공되고, 전송 버퍼(40)가 일부 빈 공간을 가질 때, 메인 프로세서(28)가 전송 버퍼에 다음 셀을 기록할 수 있도록 DMA 요청 신호를 표시한다.

메인 프로세서(28)에 의해 제공된 셀 페이로드(12)와 헤더는 모두 트레일러 발생기(42)에 보내진다. 트레일러 발생기(42)는 진행중인 각각의 가상 채널에 대한 단일 패킷의 셀들에 대한 길이 정보와 CRC의 기록을 유지한다. 메인 프로세서(28)에 의해 제공된 셀 헤더가 최종 데이터 셀인 것을 나타낼 때, 트레일러 발생기(42)는 특정 ATM 패킷에 대해 처리된 이전의 데이터 셀들에 기초하여 적당한 AAL5 트레일러(4)를 생성한다.

ATM 셀 인터페이스(32)에 ATM 셀들을 출력하기 위해 출력 유닛(44)이 제공된다. 출력 유닛은 전송 버퍼(40)로부터, 그들의 헤더들과 함께, 셀 페이로드들(12)를 수신한다. 또한, AAL5 트레일러를 포함하고 트레일러 발생기(42)에 의해 생성된 부가 ATM 셀을 수신한다.

메인 프로세서(28)에 의해 제공된 헤더가 수정된 형태인 경우에, 출력 유닛(44)은 이 헤더를 표준 포맷의 ATM 헤더로 변환한다. 어떤 경우에는, 트레일러 발생기(42)에 의해 생성된 부가 ATM 셀(12A)이 그 각각의 ATM 패킷(1)의 최종 ATM 셀(12A)로서 표시되는 것을 보장해야 한다.

또 다른 실시예에 따르면, 전송 버퍼(40)로부터 출력 유닛(44)으로 헤더를 직접 보내기보다는, 헤더는 트레일러 발생기(42)에 제공되어, 트레일러 발생기(42)로부터 출력 유닛(44)에 보내질 수 있다. 이와 같은 방법으로, 트레일러 발생기(42)는 또한 ATM 헤더들을 필요에 따라 수정할 책임을 질 수 있다.

ATM 회로는 필요한 가상 채널의 셀들을 결정하기 위해 셀 헤더들을 검사할 책임을 가지고 있으며, 또한 셀 헤더들을 디인터리브하지 않고 패킷들에 대한 정정 및 길이 코드들을 검사한다. 각 ATM 셀이 ATM 회로를 통과하기 때문에, 완전한 패킷에 대한 CRC 정보가 만들어지고 패킷의 길이가 카운트된다. 따라서, 패킷의 최종 셀이 ATM 회로를 통과할 때, ATM 회로에 의해, 패킷이 완전하고 정확한지 여부를 확인하고 추가 처리를 위해 이를 나타내는 것이 가능하다. ATM 회로는 이들 기능들을 수행하기 전에 전체 패킷을 디인터리브하고 저장할 필요가 없으며, 따라서 대형 버퍼 메모리들을 사용할 필요가 없다.

도 1은 종래의 SAR의 구성을 도시하는 도면.

도 2a 내지 도 2d는 ATM 전송의 각종 단계를 도시하는 도면.

도 3은 본 발명을 구체화하는 장치를 개략적으로 도시하는 도면.

도 4는 본 발명의 일 실시예를 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명*

28 : 메인 프로세서 30 : 시스템 메모리

38 : 수신 버퍼 40 : 전송 버퍼

Claims

ATM 페이로드들(payloads)(12)을 포함하는 ATM 셀들(16)로부터 ATM 패킷들(1)을 재조립하는데 사용하기 위한 ATM 회로에 있어서:

각각의 가상 채널들과 관련된 ATM 패킷들(1)로부터 유도된 인터리브된 (interleaved) ATM 셀들(16)을 수신하기 위한 입력 유닛(34); 및

상기 ATM 패킷의 ATM 셀들에 포함된 ATM 패킷 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷(1)의 ATM 셀들(16)을 검사하기 위한 검사기(36)를 포함하고,

상기 ATM 셀 페이로드들(12)을 원래의 인터리브된 상태로 출력하도록 구성되는, ATM 회로.
제 1 항에 있어서,

상기 검사기(36)는 검사 결과들을 나타내는 검사 데이터를 부가적으로 생성하고, 상기 ATM 회로는 대응하는 ATM 셀 페이로드들(12)과 함께 상기 검사 데이터를 출력하도록 구성되는, ATM 회로.
제 2 항에 있어서,

상기 검사기(36)는 적어도 상기 검사 데이터를 포함하는 수정된 ATM 셀 헤더 들(14)을 생성하고, 상기 수정된 ATM 셀 헤더들(14)은 대응하는 ATM 셀 페이로드들(12)과 함께 상기 ATM 회로로부터 출력되는, ATM 회로.
제 3 항에 있어서,

상기 수정된 셀 헤더들(14)은 셀 에러 정정 코드들을 포함하지 않는, ATM 회로.
제 3 항에 있어서,

상기 수정된 셀 헤더들(14)은 대응하는 ATM 셀 페이로드(12)가 속해있는 가상 채널을 나타내는 수정된 코드들을 포함하는, ATM 회로.
제 3 항에 있어서,

선택된 가상 채널들의 ATM 셀 페이로드들(12) 및 상기 각각의 수정된 ATM 셀 헤더들(14)을 수신하고, 결과로 생긴 수정된 ATM 셀들을 상기 ATM 회로로부터 출력하기 위한 출력 유닛(44)을 더 포함하는, ATM 회로.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 입력 유닛(34)은, 각 ATM 셀(16)이 어느 가상 채널에 속하는지를 결정하기 위해 상기 ATM 셀들(16)의 ATM 셀 헤더들(14)을 판독하고, 상기 선택된 가상 채널들만의 ATM 셀 페이로드들(12)을 상기 검사기(36)에 제공하는, ATM 회로.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 입력 유닛(34)은, ATM 셀들(16)로부터 ATM 셀 헤더들(14)을 분리하고,상기 ATM 회로로부터의 출력을 위해 결과로 생긴 ATM 셀 페이로드들(12)을 제공하는, ATM 회로.
ATM 패킷들(1)을 ATM 셀들(16)로 분해하는데 부가적으로 사용하기 위한 제 1 항 내지 제 6 항 중 어느 한 항에 따른 ATM 회로에 있어서:

적어도 ATM 셀 페이로드들(12)을 수신하기 위한 수단;

각각의 ATM 패킷들(1)의 ATM 셀들(16)에 대한 ATM 패킷 트레일러 정보를 발생하기 위한 수단; 및

상기 발생된 ATM 패킷 트레일러 정보를 포함하는 복수의 가상 채널들의 인터리브된 ATM 셀들(16)을 출력하기 위한 수단(44)을 더 포함하는, ATM 회로.
집적 회로로서 구성된 제 1 항 내지 제 6 항 중 어느 한 항에 따른 ATM 회로.
ATM 셀들(16)로부터 ATM 패킷들(1)을 재조립하기 위한 ATM 재조립 회로에 있어서:

제 1 항 내지 제 6 항 중 어느 한 항에 따른 ATM 회로;

상기 ATM 재조립 회로를 제어하기 위한 메인 프로세서(28); 및

ATM 패킷들의 디인터리브된(deinterleaved) ATM 셀 페이로드들을 저장하기 위한 메모리(30)를 포함하고,

상기 메인 프로세서(28)는, 상기 ATM 회로에 의해 출력된 상기 ATM 페이로드들(12)을 수신하여, 상기 메모리(30) 내에 상기 ATM 셀 페이로드들을 저장함으로써 상기 ATM 셀 페이로드들(12)을 디인터리브하도록 구성되는, ATM 재조립 회로.
제 1 항 내지 제 6 항 중 어느 한 항에 따른 ATM 회로를 포함하는 디지털 셋톱 박스.
각각의 ATM 페이로드들(12)을 포함하는 인터리브된 ATM 셀들(16)로부터 각각의 가상 채널들과 관련된 ATM 패킷들(1)을 조립하는 방법에 있어서:

상기 인터리브된 ATM 셀들(16)을 수신하는 단계;

상기 ATM 패킷(1)의 ATM 셀들(16)에 포함된 ATM 패킷 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷(1)의 각 ATM 셀(16)을 검사하는 단계;

상기 검사 단계의 결과들을 나타내는 각 ATM 셀(16)에 대한 검사 데이터를 발생하는 단계;

상기 인터리브된 ATM 셀 페이로드들(12)을 상기 검사 데이터와 함께 메인 프로세서(28)에 출력하는 단계; 및

각각의 가상 채널들의 ATM 패킷들을 조립하기 위해 각각의 가상 채널들의 상기 ATM 셀 페이로드들(12)을 디인터리브하도록 상기 메인 프로세서(28)를 동작시키는 단계를 포함하는, ATM 패킷 조립 방법.
ATM 페이로드들(12)을 포함하는 인터리브된 ATM 셀들(16)로부터 각각의 가상 채널들과 관련된 ATM 패킷들(1)을 조립하기 위한 ATM 조립 회로의 작업 부하를 감소시키는 방법에 있어서:

a) 상기 ATM 셀들(16)을 디인터리브하지 않고 상기 ATM 패킷(1)의 ATM 셀들(16)에 포함된 ATM 트레일러 정보에 대하여, 선택된 가상 채널의 ATM 패킷(1)의 각 인터리브된 ATM 셀(16)을 검사하고, b) 상기 검사의 결과들을 나타내는 각 ATM 셀(16)에 대한 검사 데이터를 발생하고, c) 상기 인터리브된 ATM 셀 페이로드들(12)을 상기 검사 데이터와 함께 전송하도록 상기 ATM 조립 회로를 구성하는 단계; 및

상기 ATM 셀 페이로드들(12) 및 검사 데이터를 수신하고, 상기 ATM 셀 페이로드들(12)을 디인터리브된 상태로 메모리(30) 내에 저장하기 위해 프로세서(28)를 제공하는 단계를 포함하는, ATM 조립 회로의 작업 부하 감소 방법.