JPH11261602A - Ａｔｍ装置及びａｔｍパケット構成方法 - Google Patents
Ａｔｍ装置及びａｔｍパケット構成方法Info
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- JPH11261602A JPH11261602A JP36849998A JP36849998A JPH11261602A JP H11261602 A JPH11261602 A JP H11261602A JP 36849998 A JP36849998 A JP 36849998A JP 36849998 A JP36849998 A JP 36849998A JP H11261602 A JPH11261602 A JP H11261602A
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Abstract
(57)【要約】
【課題】 ＡＴＭ装置の構成を簡素化する。
【解決手段】 入力回路２１は、各仮想チャンネルに対
応したＡＴＭパケットから得られるインターリーブされ
たＡＴＭセルが供給され、ＡＴＭパケットのＡＴＭセル
に含まれるＡＴＭパケットトレーラ情報に基づいて、選
択された仮想チャンネルのＡＴＭパケットのＡＴＭセル
をチェックする。受信バッファ２３は、ＡＴＭセルのペ
イロードを、チェックの結果を表すチェックデータとと
もに、インターリーブされた元の状態でメインプロセッ
サ３１に出力する。
応したＡＴＭパケットから得られるインターリーブされ
たＡＴＭセルが供給され、ＡＴＭパケットのＡＴＭセル
に含まれるＡＴＭパケットトレーラ情報に基づいて、選
択された仮想チャンネルのＡＴＭパケットのＡＴＭセル
をチェックする。受信バッファ２３は、ＡＴＭセルのペ
イロードを、チェックの結果を表すチェックデータとと
もに、インターリーブされた元の状態でメインプロセッ
サ３１に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ装置及びＡ
ＴＭパケット構成方法に関し、特にＡＴＭ装置の構成が
簡単となるようにしたものである。
ＴＭパケット構成方法に関し、特にＡＴＭ装置の構成が
簡単となるようにしたものである。
【０００２】
【従来の技術】非同期転送モード（Asynchronous trans
fer mode、以下、ＡＴＭという。）は、ここ数年の間
に、音声及びデータのトラフィックを通信ネットワーク
内で転送する電気通信産業において、より重要な役割を
担うようになってきた。また、ＡＴＭは、イーサーネッ
トに代わって、パーソナルコンピュータと他の機器を接
続するためのローカルエリアネットワークにおいても用
いられ始めた。これらのネットワークはすべて、より高
いビットレートの実現を目指しており、両方のネットワ
ークとも、ネットワークの総ビットレート及びユーザご
とのビットレートで評価される。また、各物理的リンク
上には多数の仮想チャンネルが設けられている。
fer mode、以下、ＡＴＭという。）は、ここ数年の間
に、音声及びデータのトラフィックを通信ネットワーク
内で転送する電気通信産業において、より重要な役割を
担うようになってきた。また、ＡＴＭは、イーサーネッ
トに代わって、パーソナルコンピュータと他の機器を接
続するためのローカルエリアネットワークにおいても用
いられ始めた。これらのネットワークはすべて、より高
いビットレートの実現を目指しており、両方のネットワ
ークとも、ネットワークの総ビットレート及びユーザご
とのビットレートで評価される。また、各物理的リンク
上には多数の仮想チャンネルが設けられている。
【０００３】ＡＴＭのさらに別の用途としては、例えば
デジタルセットトップボックス（set top box、以下、
ＳＴＢという。）又は他の同様な民生用機器との間でオ
ーディオ／ビデオ及び他のデータの送受信を行うことが
挙げられる。
デジタルセットトップボックス（set top box、以下、
ＳＴＢという。）又は他の同様な民生用機器との間でオ
ーディオ／ビデオ及び他のデータの送受信を行うことが
挙げられる。
【０００４】一般の民生用機器にとっては、コストは重
要な問題である。また、オーディオ／ビデオセットトッ
プボックスのような装置においては、ビットレートと仮
想チャンネルの数を制限して、他の産業用機器で用いら
れる数より少なくすることもできる。
要な問題である。また、オーディオ／ビデオセットトッ
プボックスのような装置においては、ビットレートと仮
想チャンネルの数を制限して、他の産業用機器で用いら
れる数より少なくすることもできる。
【０００５】さらに、ＡＴＭ信号を分割して再構成（se
gmentation and re-assembly、以下、ＳＡＲという。）
する回路を集積回路に入れることは可能である。これら
のＳＡＲ集積回路は、受信されたＡＴＭセルが、使用中
の仮想チャンネルに属するものであるかどうかを判別
し、要求されるＡＴＭセルのペイロードを抽出して、抽
出されたデータを、前に受信されたデータの最後に付加
する。さらに、ＳＡＲ集積回路は、ＡＴＭセルがパケッ
トの最後のセルである場合、パケット全体を次の処理段
階に送る前に、そのパケットのパケット長とエラー訂正
コードをチェックする。
gmentation and re-assembly、以下、ＳＡＲという。）
する回路を集積回路に入れることは可能である。これら
のＳＡＲ集積回路は、受信されたＡＴＭセルが、使用中
の仮想チャンネルに属するものであるかどうかを判別
し、要求されるＡＴＭセルのペイロードを抽出して、抽
出されたデータを、前に受信されたデータの最後に付加
する。さらに、ＳＡＲ集積回路は、ＡＴＭセルがパケッ
トの最後のセルである場合、パケット全体を次の処理段
階に送る前に、そのパケットのパケット長とエラー訂正
コードをチェックする。
【０００６】
【発明が解決しようとする課題】ＡＴＭパケットを再構
成するために、その全てのデータをバッファリングする
には、かなり多くのメモリが必要とされる。また、パケ
ットの分割処理では、伝送されるデータパケットを保持
するバッファ用のメモリがさらに必要である。
成するために、その全てのデータをバッファリングする
には、かなり多くのメモリが必要とされる。また、パケ
ットの分割処理では、伝送されるデータパケットを保持
するバッファ用のメモリがさらに必要である。
【０００７】個別の集積回路それぞれに専用のメモリを
搭載することもできるが、装置のコストが上昇すること
になる。また、メインメモリをプロセッサと共有するこ
ともできるが、この場合、メモリバスも共有となるた
め、プロセッサの性能に影響を及ぼす虞れがある。ま
た、いずれの方法にも、ＳＡＲ集積回路がメモリバスを
駆動するためのピンを備える必要があるという問題があ
る。
搭載することもできるが、装置のコストが上昇すること
になる。また、メインメモリをプロセッサと共有するこ
ともできるが、この場合、メモリバスも共有となるた
め、プロセッサの性能に影響を及ぼす虞れがある。ま
た、いずれの方法にも、ＳＡＲ集積回路がメモリバスを
駆動するためのピンを備える必要があるという問題があ
る。
【０００８】したがって、現在入手可能な集積回路は、
特に、高いビットレートと、多数の仮想チャンネルを処
理するように設計されているという理由から、比較的複
雑で高価なものとなっている。
特に、高いビットレートと、多数の仮想チャンネルを処
理するように設計されているという理由から、比較的複
雑で高価なものとなっている。
【０００９】本発明は、上述した実情に鑑みてなされた
ものであり、本発明の目的は、回路構成を簡単にすると
ともに、メモリの容量を少なくすることができるＡＴＭ
装置及びＡＴＭパケット構成方法を提供することであ
る。
ものであり、本発明の目的は、回路構成を簡単にすると
ともに、メモリの容量を少なくすることができるＡＴＭ
装置及びＡＴＭパケット構成方法を提供することであ
る。
【００１０】
【課題を解決するための手段】本発明に係るＡＴＭ構成
装置の負荷低減方法は、ＡＴＭ構成装置により、ＡＴＭ
パケットのＡＴＭセルに含まれるＡＴＭトレーラ情報に
基づいて、選択された仮想チャンネルのＡＴＭパケット
のインターリーブされた各ＡＴＭセルを、ＡＴＭセルを
デインターリーブすることなくチェックし、チェック結
果を表す各ＡＴＭセルのチェックデータを生成し、イン
ターリーブされたＡＴＭセルのペイロードを、チェック
データとともに、プロセッサに供給する。そして、プロ
セッサにより、供給されるＡＴＭセルのペイロードをデ
インターリーブされた状態でメモリに記憶させる。これ
により、ＡＴＭペイロードを有するインターリーブされ
たＡＴＭセルから、各仮想チャンネルに対応したＡＴＭ
パケットを構成するＡＴＭ構成装置の負荷を低減する。
装置の負荷低減方法は、ＡＴＭ構成装置により、ＡＴＭ
パケットのＡＴＭセルに含まれるＡＴＭトレーラ情報に
基づいて、選択された仮想チャンネルのＡＴＭパケット
のインターリーブされた各ＡＴＭセルを、ＡＴＭセルを
デインターリーブすることなくチェックし、チェック結
果を表す各ＡＴＭセルのチェックデータを生成し、イン
ターリーブされたＡＴＭセルのペイロードを、チェック
データとともに、プロセッサに供給する。そして、プロ
セッサにより、供給されるＡＴＭセルのペイロードをデ
インターリーブされた状態でメモリに記憶させる。これ
により、ＡＴＭペイロードを有するインターリーブされ
たＡＴＭセルから、各仮想チャンネルに対応したＡＴＭ
パケットを構成するＡＴＭ構成装置の負荷を低減する。
【００１１】また、本発明に係るＡＴＭパケット構成方
法は、インターリーブされたＡＴＭセルが供給され、Ａ
ＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットト
レーラ情報に基づいて、選択された仮想チャンネルのＡ
ＴＭパケットの各ＡＴＭセルをチェックする。そして、
チェックステップの結果を示すチェックデータをＡＴＭ
セル毎に生成し、インターリーブされたＡＴＭセルのペ
イロードを、チェックデータとともにメインプロセッサ
に出力する。各仮想チャンネルのＡＴＭセルのペイロー
ドをデインターリーブして、各仮想チャンネルのＡＴＭ
パケットを構成するようにメインプロセッサを動作させ
る。これにより、それぞれペイロードを有するインター
リーブされたＡＴＭセルから、各仮想チャンネルに対応
したＡＴＭパケットを構成する。
法は、インターリーブされたＡＴＭセルが供給され、Ａ
ＴＭパケットのＡＴＭセルに含まれるＡＴＭパケットト
レーラ情報に基づいて、選択された仮想チャンネルのＡ
ＴＭパケットの各ＡＴＭセルをチェックする。そして、
チェックステップの結果を示すチェックデータをＡＴＭ
セル毎に生成し、インターリーブされたＡＴＭセルのペ
イロードを、チェックデータとともにメインプロセッサ
に出力する。各仮想チャンネルのＡＴＭセルのペイロー
ドをデインターリーブして、各仮想チャンネルのＡＴＭ
パケットを構成するようにメインプロセッサを動作させ
る。これにより、それぞれペイロードを有するインター
リーブされたＡＴＭセルから、各仮想チャンネルに対応
したＡＴＭパケットを構成する。
【００１２】また、本発明に係るＡＴＭ装置は、各仮想
チャンネルに対応したＡＴＭパケットから得られるイン
ターリーブされたＡＴＭセルが供給される入力手段と、
ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケット
トレーラ情報に基づいて、選択された仮想チャンネルの
ＡＴＭパケットのＡＴＭセルをチェックするチェック手
段とを備える。そして、ＡＴＭセルのペイロードを、イ
ンターリーブされた元の状態で出力して、ペイロードを
有するＡＴＭセルからＡＴＭパケットを再構成する。
チャンネルに対応したＡＴＭパケットから得られるイン
ターリーブされたＡＴＭセルが供給される入力手段と、
ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケット
トレーラ情報に基づいて、選択された仮想チャンネルの
ＡＴＭパケットのＡＴＭセルをチェックするチェック手
段とを備える。そして、ＡＴＭセルのペイロードを、イ
ンターリーブされた元の状態で出力して、ペイロードを
有するＡＴＭセルからＡＴＭパケットを再構成する。
【００１３】また、本発明に係るＡＴＭ再構成装置は、
上述したＡＴＭ装置と、全体を制御するメインプロセッ
サと、ＡＴＭパケットのデインターリーブされたＡＴＭ
セルを記憶するメモリとを備える。メインプロセッサ
は、ＡＴＭ装置から出力されるＡＴＭセルのペイロード
を、メモリに記憶させることによって、ＡＴＭセルのペ
イロードをデインターリーブする。
上述したＡＴＭ装置と、全体を制御するメインプロセッ
サと、ＡＴＭパケットのデインターリーブされたＡＴＭ
セルを記憶するメモリとを備える。メインプロセッサ
は、ＡＴＭ装置から出力されるＡＴＭセルのペイロード
を、メモリに記憶させることによって、ＡＴＭセルのペ
イロードをデインターリーブする。
【００１４】上述のように構成することにより、大容量
のバッファメモリを必要とせず、ＡＴＭ装置を簡素化す
ることができる。
のバッファメモリを必要とせず、ＡＴＭ装置を簡素化す
ることができる。
【００１５】ＡＴＭ装置は、ＡＴＭパケットのＡＴＭセ
ルをデインターリーブせずに、ＡＴＭセルのヘッダをチ
ェックして、所望の仮想チャンネルのＡＴＭセルを識別
するとともに、ＡＴＭパケットのパケット長及びエラー
訂正コードをチェックする。ＡＴＭセルがＡＴＭ装置に
供給されるにつれて、完全なパケットのＣＲＣ情報が生
成され、またパケット長がカウントされる。したがっ
て、ＡＴＭ装置は、パケットの最後のセルが供給された
とき、パケットが完全なものか、正確なものであるかど
うかを確認することができ、次の処理に指示を出す。Ａ
ＴＭ装置は、これらの処理が終えるまで、パケット全体
をデインターリーブしたり、或いは記憶させたりする必
要がないため、大容量のバッファメモリを用いる必要が
ない。
ルをデインターリーブせずに、ＡＴＭセルのヘッダをチ
ェックして、所望の仮想チャンネルのＡＴＭセルを識別
するとともに、ＡＴＭパケットのパケット長及びエラー
訂正コードをチェックする。ＡＴＭセルがＡＴＭ装置に
供給されるにつれて、完全なパケットのＣＲＣ情報が生
成され、またパケット長がカウントされる。したがっ
て、ＡＴＭ装置は、パケットの最後のセルが供給された
とき、パケットが完全なものか、正確なものであるかど
うかを確認することができ、次の処理に指示を出す。Ａ
ＴＭ装置は、これらの処理が終えるまで、パケット全体
をデインターリーブしたり、或いは記憶させたりする必
要がないため、大容量のバッファメモリを用いる必要が
ない。
【００１６】オーディオ／ビデオのアプリケーションで
は、データレートは比較的に低い。このようなアプリケ
ーションにおいては、メインプロセッサは、必要とされ
るデータレートで処理を行うことができるため、とりわ
け上述した利点を生かすことができる。特に、メインプ
ロセッサは、その能力を十分に発揮していなかったの
で、ＡＴＭセルのデインターリーブの指示に用いること
ができる。
は、データレートは比較的に低い。このようなアプリケ
ーションにおいては、メインプロセッサは、必要とされ
るデータレートで処理を行うことができるため、とりわ
け上述した利点を生かすことができる。特に、メインプ
ロセッサは、その能力を十分に発揮していなかったの
で、ＡＴＭセルのデインターリーブの指示に用いること
ができる。
【００１７】ＡＴＭセルのヘッダは、ＡＴＭパケットを
チェックした結果を表すデータのみを伴ってＡＴＭ装置
から出力される。なお、この処理の前に、ＡＴＭセルの
ペイロードのエラーの有無がチェックされ、ＡＴＭセル
のヘッダは変更されて、この変更されたヘッダには、Ａ
ＴＭセルのエラー訂正コードは含まれていない。
チェックした結果を表すデータのみを伴ってＡＴＭ装置
から出力される。なお、この処理の前に、ＡＴＭセルの
ペイロードのエラーの有無がチェックされ、ＡＴＭセル
のヘッダは変更されて、この変更されたヘッダには、Ａ
ＴＭセルのエラー訂正コードは含まれていない。
【００１８】一般的に、従来のＡＴＭ装置は、オーディ
オ／ビデオ等のアプリケーションにおいては、多数の仮
想チャンネルを想定して設計されているが、実際には、
そのうち少数の仮想チャンネルしか処理しない。このよ
うな状況の下では、仮想チャンネルをより簡単に表すよ
うに、セルのヘッダを変更することが望ましい。特に、
識別すべき仮想チャンネルの数が少なくてすむため、こ
れらの仮想チャンネルを表すコードを短くすることがで
きる。
オ／ビデオ等のアプリケーションにおいては、多数の仮
想チャンネルを想定して設計されているが、実際には、
そのうち少数の仮想チャンネルしか処理しない。このよ
うな状況の下では、仮想チャンネルをより簡単に表すよ
うに、セルのヘッダを変更することが望ましい。特に、
識別すべき仮想チャンネルの数が少なくてすむため、こ
れらの仮想チャンネルを表すコードを短くすることがで
きる。
【００１９】ＡＴＭ装置は、単一の集積回路で構成する
ことが望ましい。このような集積回路は、比較的容易に
製造することができ、セットトップボックスに用いた場
合は、通常のセットトップボックスに比して、コストを
安くすることができる。
ことが望ましい。このような集積回路は、比較的容易に
製造することができ、セットトップボックスに用いた場
合は、通常のセットトップボックスに比して、コストを
安くすることができる。
【００２０】
【発明の実施の形態】以下、本発明に係るＡＴＭ装置及
びＡＴＭパケット構成方法について、図面を参照しなが
ら詳細に説明する。
びＡＴＭパケット構成方法について、図面を参照しなが
ら詳細に説明する。
【００２１】データパケットを複数の非同期転送モード
（Asynchronous Transfer Mode、以下、ＡＴＭとい
う。）セルに分割する最もよく知られた方法は、国際電
気通信連合−電気通信標準化部門（International Tele
communication Union-Telecommunication Standardizat
ion Sector：ＩＴＵ−Ｔ）におけるＩ．３６３：Ｂ−Ｉ
ＳＤＮ ＡＴＭアダプテーション層（Adoption Layer、
以下、ＡＡＬという。）規格に準拠したＡＴＭアダプテ
ーション層５（以下、ＡＡＬ５という。）を用いる方法
である。
（Asynchronous Transfer Mode、以下、ＡＴＭとい
う。）セルに分割する最もよく知られた方法は、国際電
気通信連合−電気通信標準化部門（International Tele
communication Union-Telecommunication Standardizat
ion Sector：ＩＴＵ−Ｔ）におけるＩ．３６３：Ｂ−Ｉ
ＳＤＮ ＡＴＭアダプテーション層（Adoption Layer、
以下、ＡＡＬという。）規格に準拠したＡＴＭアダプテ
ーション層５（以下、ＡＡＬ５という。）を用いる方法
である。
【００２２】図１に示すように、データをＡＴＭによっ
て伝送するためのＡＴＭパケット（以下、データパケッ
トともいう。）１は、データブロック２と、ＡＡＬ５の
プロトコルデータユニット（Protocol Data Unit、以
下、ＰＤＵという。）トレーラ３とから構成される。さ
らに、トレーラ３は、長さコード４、エラー訂正コード
であるサイクリックリダンダンシィチェック（Cyclic r
edundancy Check、以下、ＣＲＣという）５、バッファ
データ６を含む様々なコードから構成される。
て伝送するためのＡＴＭパケット（以下、データパケッ
トともいう。）１は、データブロック２と、ＡＡＬ５の
プロトコルデータユニット（Protocol Data Unit、以
下、ＰＤＵという。）トレーラ３とから構成される。さ
らに、トレーラ３は、長さコード４、エラー訂正コード
であるサイクリックリダンダンシィチェック（Cyclic r
edundancy Check、以下、ＣＲＣという）５、バッファ
データ６を含む様々なコードから構成される。
【００２３】図１のデータパケット１は、図２に示すよ
うに、複数のＡＴＭペイロード１１に分割される。各Ａ
ＴＭペイロード１１の長さは、４８バイトである。した
がって、バッファデータ６は、トレーラ３の中に含まれ
ており、バッファデータ６の長さを調節することによ
り、データパケット１の長さは、必ず４８バイトの倍数
となっている。
うに、複数のＡＴＭペイロード１１に分割される。各Ａ
ＴＭペイロード１１の長さは、４８バイトである。した
がって、バッファデータ６は、トレーラ３の中に含まれ
ており、バッファデータ６の長さを調節することによ
り、データパケット１の長さは、必ず４８バイトの倍数
となっている。
【００２４】現在のシステムでは、トレーラ３のコード
長が４８バイト以上になることはなく、したがって、ト
レーラ３に含まれるバッファデータ６は、最後のＡＴＭ
ペイロード１１が４８バイトとなるような長さであれば
よい。
長が４８バイト以上になることはなく、したがって、ト
レーラ３に含まれるバッファデータ６は、最後のＡＴＭ
ペイロード１１が４８バイトとなるような長さであれば
よい。
【００２５】次に、図３に示すように、ＡＴＭセルのペ
イロード１１は、５バイトのヘッダ１３が付加され、Ａ
ＴＭセル１４を形成する。
イロード１１は、５バイトのヘッダ１３が付加され、Ａ
ＴＭセル１４を形成する。
【００２６】ＡＴＭセル１４は、エラー訂正コード、Ａ
ＴＭセル１４が属する仮想チャンネルを表す情報、ＡＴ
Ｍセル１４が最後のＡＴＭセルであるか否かを示す少な
くとも１ビットの情報を有する。そして、受信機が、一
旦ある仮想チャンネルの最後のＡＴＭセル１４を受信す
ると、そのデータパケット１に対応する全てのＡＴＭセ
ル１４が受信されたことになる。
ＴＭセル１４が属する仮想チャンネルを表す情報、ＡＴ
Ｍセル１４が最後のＡＴＭセルであるか否かを示す少な
くとも１ビットの情報を有する。そして、受信機が、一
旦ある仮想チャンネルの最後のＡＴＭセル１４を受信す
ると、そのデータパケット１に対応する全てのＡＴＭセ
ル１４が受信されたことになる。
【００２７】図４に示すように、ある仮想チャンネルの
ＡＴＭセル１４は、伝送される際に、他の仮想チャンネ
ルのＡＴＭセル１５,１６によってインターリーブされ
る。受信機は、ＡＴＭセル１４，１５，１６の各ヘッダ
１３の情報によって、異なる仮想チャンネルのＡＴＭセ
ル１４，１５，１６を識別することができる。なお、図
４は、３つの仮想チャンネルの場合を示している。
ＡＴＭセル１４は、伝送される際に、他の仮想チャンネ
ルのＡＴＭセル１５,１６によってインターリーブされ
る。受信機は、ＡＴＭセル１４，１５，１６の各ヘッダ
１３の情報によって、異なる仮想チャンネルのＡＴＭセ
ル１４，１５，１６を識別することができる。なお、図
４は、３つの仮想チャンネルの場合を示している。
【００２８】ＡＴＭセル１４，１５，１６が、セットト
ップボックスにおいて受信されると、使用中の仮想チャ
ンネルに対応したＡＴＭセル１４が抽出され、各仮想チ
ャンネルのデータが復号され、元のデータパケット１が
形成される。この処理は再構成（re-assembly）と呼ば
れ、また、伝送のためのその逆の処理は分割（segmenta
tion）と呼ばれる。これらの分割と再構成を合わせた
（segmentation and re-assembly、以下、ＳＡＲとい
う）処理が、低コストの端末を実現するキーである。
ップボックスにおいて受信されると、使用中の仮想チャ
ンネルに対応したＡＴＭセル１４が抽出され、各仮想チ
ャンネルのデータが復号され、元のデータパケット１が
形成される。この処理は再構成（re-assembly）と呼ば
れ、また、伝送のためのその逆の処理は分割（segmenta
tion）と呼ばれる。これらの分割と再構成を合わせた
（segmentation and re-assembly、以下、ＳＡＲとい
う）処理が、低コストの端末を実現するキーである。
【００２９】図７に示す従来のＳＡＲ装置は、以下のよ
うにして、仮想チャンネルＸからＡＴＭセル１４を、仮
想チャンネルＹからＡＴＭセル１５を再構成する。
うにして、仮想チャンネルＸからＡＴＭセル１４を、仮
想チャンネルＹからＡＴＭセル１５を再構成する。
【００３０】ＳＡＲ装置４１は、ＡＴＭセル１４，１
５，１６を受信し、少なくともそれらのヘッダ１３をチ
ェックして、それらが属する仮想チャンネルを特定す
る。
５，１６を受信し、少なくともそれらのヘッダ１３をチ
ェックして、それらが属する仮想チャンネルを特定す
る。
【００３１】ＳＡＲ装置４１は、仮想チャンネルＸのＡ
ＴＭセル１４を受信すると、ＡＴＭセル１４からＡＴＭ
ペイロード１１を分離して、メモリ４２に記憶する。続
いて、ＳＡＲ装置４１は、仮想チャンネルＹのＡＴＭセ
ル１５を受信すると、同様に、ＡＴＭセル１５からＡＴ
Ｍペイロード１１を分離して、メモリ４２の他の領域に
記憶する。このようにして、ＳＡＲ装置４１は、メモリ
４２の２つの領域に、それぞれの仮想チャンネルＸ，Ｙ
に対応したデインターリーブされた２つのデータパケッ
ト１を生成する。
ＴＭセル１４を受信すると、ＡＴＭセル１４からＡＴＭ
ペイロード１１を分離して、メモリ４２に記憶する。続
いて、ＳＡＲ装置４１は、仮想チャンネルＹのＡＴＭセ
ル１５を受信すると、同様に、ＡＴＭセル１５からＡＴ
Ｍペイロード１１を分離して、メモリ４２の他の領域に
記憶する。このようにして、ＳＡＲ装置４１は、メモリ
４２の２つの領域に、それぞれの仮想チャンネルＸ，Ｙ
に対応したデインターリーブされた２つのデータパケッ
ト１を生成する。
【００３２】ＳＡＲ装置４１は、データパケット１の最
後のセルであることを示すヘッダ１３を有するＡＴＭセ
ル１４又はＡＴＭセル１５を一旦受信すると、ＳＡＲ装
置４１は、メモリ４２に記憶されている、その仮想チャ
ンネルのデインターリーブされたデータが完全なデータ
パケットであると認識する。そして、ＳＡＲ装置４１
は、そのデータパケット１のパケット長が正しいかどう
かを長さコード４に基づいてチェックし、また、ＣＲＣ
５に基づいてエラーの有無をチェックする。これらの処
理が全て完了すると、ＳＡＲ装置４１は、ある仮想チャ
ンネルの未加工の伝送データブロック２を、システム内
の次の処理に供給する。
後のセルであることを示すヘッダ１３を有するＡＴＭセ
ル１４又はＡＴＭセル１５を一旦受信すると、ＳＡＲ装
置４１は、メモリ４２に記憶されている、その仮想チャ
ンネルのデインターリーブされたデータが完全なデータ
パケットであると認識する。そして、ＳＡＲ装置４１
は、そのデータパケット１のパケット長が正しいかどう
かを長さコード４に基づいてチェックし、また、ＣＲＣ
５に基づいてエラーの有無をチェックする。これらの処
理が全て完了すると、ＳＡＲ装置４１は、ある仮想チャ
ンネルの未加工の伝送データブロック２を、システム内
の次の処理に供給する。
【００３３】上述の説明からも明らかなように、従来の
ＳＡＲ装置４１では、データパケット１を再構成する際
に、それらを記憶させるために多くのバッファ又はメモ
リ領域が必要とされ、それは、かなりの量である。例え
ば、データパケット１のパケット長が２ｋバイトであ
り、仮想チャンネルの数が１６個である場合、少なくと
も３２ｋバイトのメモリ容量が必要であり、実際には、
さらに多くのメモリ容量が必要とされる。さらに、デー
タパケット１の長さを６４ｋバイト以下とすると、さら
に多くのメモリ容量が必要とされる。
ＳＡＲ装置４１では、データパケット１を再構成する際
に、それらを記憶させるために多くのバッファ又はメモ
リ領域が必要とされ、それは、かなりの量である。例え
ば、データパケット１のパケット長が２ｋバイトであ
り、仮想チャンネルの数が１６個である場合、少なくと
も３２ｋバイトのメモリ容量が必要であり、実際には、
さらに多くのメモリ容量が必要とされる。さらに、デー
タパケット１の長さを６４ｋバイト以下とすると、さら
に多くのメモリ容量が必要とされる。
【００３４】本発明は、このような従来のＳＡＲ装置の
問題を解決するためになされたものであり、図５は、本
発明を適用したＡＴＭ処理装置の構成を示すブロック図
である。
問題を解決するためになされたものであり、図５は、本
発明を適用したＡＴＭ処理装置の構成を示すブロック図
である。
【００３５】この本発明を適用したＡＴＭ処理装置は、
従来のＳＡＲ装置とは異なる専用のＡＴＭ用のＳＡＲ装
置２０と、メインプロセッサ３１とを備え、ＡＴＭ処理
はこれらの装置間で共同して行われる。また、メインプ
ロセッサ３１は、アプリケーションコードを実行するた
めにも用いられる。このことは、特に上述したアプリケ
ーションにおいて有効であり、ＡＴＭセルのビットレー
トは比較的低く、メインプロセッサ３１は、その処理能
力の一部を用いて、ＡＴＭトラフィックを処理すること
ができる。また、この点に関し、高性能のメインプロセ
ッサ３１は、図７に示す高性能が要求されるＳＡＲ装置
４１よりもはるかに安い。
従来のＳＡＲ装置とは異なる専用のＡＴＭ用のＳＡＲ装
置２０と、メインプロセッサ３１とを備え、ＡＴＭ処理
はこれらの装置間で共同して行われる。また、メインプ
ロセッサ３１は、アプリケーションコードを実行するた
めにも用いられる。このことは、特に上述したアプリケ
ーションにおいて有効であり、ＡＴＭセルのビットレー
トは比較的低く、メインプロセッサ３１は、その処理能
力の一部を用いて、ＡＴＭトラフィックを処理すること
ができる。また、この点に関し、高性能のメインプロセ
ッサ３１は、図７に示す高性能が要求されるＳＡＲ装置
４１よりもはるかに安い。
【００３６】ＳＡＲ装置２０は、ＳＡＲ装置４１と同
様、受信されたＡＴＭセル１４が使用中の仮想チャンネ
ルに対応していることをチェックし、ＡＴＭセル１４の
ＡＴＭペイロード１１を抽出する。そして、ＳＡＲ装置
２０は、抽出したＡＴＭペイロード１１がＡＡＬ５のデ
ータパケット１の最後のＡＴＭセル１４のときは、ＡＡ
Ｌ５のトレーラ３（長さコード４）の情報をチェックす
る。一方、ＳＡＲ装置２０は、ＳＡＲ装置４１とは異な
り、その後、各ＡＴＭペイロード１１に対する新たなヘ
ッダ１３を生成し、各ＡＴＭペイロード１１を、これら
の新たなヘッダ１３とともにメインプロセッサ３１に供
給する。新たなヘッダ１３は、それぞれデインターリー
ブされた簡単な情報を含み、一方、各ＡＴＭセル１４に
対応したエラー訂正コードは含んでいない。また、新た
なヘッダ１３は、通常のヘッダとは異なり、ＡＡＬ５に
おけるトレーラ３の現在状態を示す情報のチェックを含
んでいる。
様、受信されたＡＴＭセル１４が使用中の仮想チャンネ
ルに対応していることをチェックし、ＡＴＭセル１４の
ＡＴＭペイロード１１を抽出する。そして、ＳＡＲ装置
２０は、抽出したＡＴＭペイロード１１がＡＡＬ５のデ
ータパケット１の最後のＡＴＭセル１４のときは、ＡＡ
Ｌ５のトレーラ３（長さコード４）の情報をチェックす
る。一方、ＳＡＲ装置２０は、ＳＡＲ装置４１とは異な
り、その後、各ＡＴＭペイロード１１に対する新たなヘ
ッダ１３を生成し、各ＡＴＭペイロード１１を、これら
の新たなヘッダ１３とともにメインプロセッサ３１に供
給する。新たなヘッダ１３は、それぞれデインターリー
ブされた簡単な情報を含み、一方、各ＡＴＭセル１４に
対応したエラー訂正コードは含んでいない。また、新た
なヘッダ１３は、通常のヘッダとは異なり、ＡＡＬ５に
おけるトレーラ３の現在状態を示す情報のチェックを含
んでいる。
【００３７】メインプロセッサ３１は、ＳＡＲ装置２０
から変更されたＡＴＭセルが供給され、それらから新た
なヘッダを分離し、この新たなヘッダの仮想チャンネル
情報に基づいて、ＡＴＭペイロード１１をシステムメモ
リ３２に記憶する。具体的には、メインプロセッサ３１
は、例えば最初にＡＴＭセルを、それらの新たなヘッダ
とともに１つのバッファ領域内に記憶し、次に後処理と
してヘッダを分離するとともに、異なる仮想チャンネル
のＡＴＭセルをデインターリーブして、離れたバッファ
領域に記憶する。
から変更されたＡＴＭセルが供給され、それらから新た
なヘッダを分離し、この新たなヘッダの仮想チャンネル
情報に基づいて、ＡＴＭペイロード１１をシステムメモ
リ３２に記憶する。具体的には、メインプロセッサ３１
は、例えば最初にＡＴＭセルを、それらの新たなヘッダ
とともに１つのバッファ領域内に記憶し、次に後処理と
してヘッダを分離するとともに、異なる仮想チャンネル
のＡＴＭセルをデインターリーブして、離れたバッファ
領域に記憶する。
【００３８】このようにして、メインプロセッサ３１
は、ＡＡＬ５におけるトレーラ３の情報自体をチェック
することなく、ＡＴＭセルをデインターリーブする。Ｓ
ＡＲ装置２０からメインプロセッサ３１に供給された新
たなヘッダが、ＡＴＭパケットのパケット長又はパケッ
ト内のデータが正しくないことを示しているときは、メ
インプロセッサ３１は、例えばデータを訂正したり、そ
れを無視する等の適切な処理を行う。
は、ＡＡＬ５におけるトレーラ３の情報自体をチェック
することなく、ＡＴＭセルをデインターリーブする。Ｓ
ＡＲ装置２０からメインプロセッサ３１に供給された新
たなヘッダが、ＡＴＭパケットのパケット長又はパケッ
ト内のデータが正しくないことを示しているときは、メ
インプロセッサ３１は、例えばデータを訂正したり、そ
れを無視する等の適切な処理を行う。
【００３９】次に、図５に示したＳＡＲ装置２０の具体
的な構成について、図６を参照しながら説明する。
的な構成について、図６を参照しながら説明する。
【００４０】ＡＴＭセル１４，１５，１６は、ＡＴＭセ
ルインターフェース（図示せず）からＳＡＲ装置２０の
入力回路２１に供給される。入力回路２１は、ＡＴＭセ
ル１４，１５，１６の各エラー訂正コードをチェックす
るとともに、ヘッダ１３に基づいて、どのＡＴＭセル１
４，１５，１６が使用中の仮想チャンネルに対応してい
るかを識別する。なお、エラー訂正コードのチェック
は、前段のＡＴＭセルインターフェースで行うようにし
てもよい。
ルインターフェース（図示せず）からＳＡＲ装置２０の
入力回路２１に供給される。入力回路２１は、ＡＴＭセ
ル１４，１５，１６の各エラー訂正コードをチェックす
るとともに、ヘッダ１３に基づいて、どのＡＴＭセル１
４，１５，１６が使用中の仮想チャンネルに対応してい
るかを識別する。なお、エラー訂正コードのチェック
は、前段のＡＴＭセルインターフェースで行うようにし
てもよい。
【００４１】ここで、上述した従来のＳＡＲ装置４１に
ならって、仮想チャンネルＸ，Ｙにそれぞれ対応したＡ
ＴＭセル１４，１５の抽出に関するＳＡＲ装置２０につ
いて説明する。
ならって、仮想チャンネルＸ，Ｙにそれぞれ対応したＡ
ＴＭセル１４，１５の抽出に関するＳＡＲ装置２０につ
いて説明する。
【００４２】入力回路２１に、仮想チャンネルＸ，Ｙに
それぞれ対応したＡＴＭセル１４，１５が供給される
と、入力回路２１は、ＡＴＭセル１４，１５のヘッダ１
３及びＡＴＭペイロード１１を抽出してトレーラ検出器
２２に供給する。使用中の仮想チャンネルが、例えば仮
想チャンネルＸ，Ｙのとき、トレーラ検出器２２は、現
在のデータパケット１の長及びＣＲＣの状態の記録を継
続的に付ける。なお、ＡＴＭパケット１の最終的な状態
は、最後のＡＴＭセル１４が受信されるまでは確定しな
い。
それぞれ対応したＡＴＭセル１４，１５が供給される
と、入力回路２１は、ＡＴＭセル１４，１５のヘッダ１
３及びＡＴＭペイロード１１を抽出してトレーラ検出器
２２に供給する。使用中の仮想チャンネルが、例えば仮
想チャンネルＸ，Ｙのとき、トレーラ検出器２２は、現
在のデータパケット１の長及びＣＲＣの状態の記録を継
続的に付ける。なお、ＡＴＭパケット１の最終的な状態
は、最後のＡＴＭセル１４が受信されるまでは確定しな
い。
【００４３】また、入力回路２１は、図６に示すよう
に、ＡＴＭペイロード１１を受信バッファ２３にも直接
供給する。
に、ＡＴＭペイロード１１を受信バッファ２３にも直接
供給する。
【００４４】トレーラ検出器２２は、上述した新たなＡ
ＴＭセルのヘッダを生成して、受信バッファ２３に供給
する。
ＴＭセルのヘッダを生成して、受信バッファ２３に供給
する。
【００４５】したがって、ＡＴＭセル１４，１５のＡＴ
Ｍペイロード１１が、ＡＴＭセル１４，１５が受信され
る順番で、それぞれの新たなヘッダとともに受信バッフ
ァ２３に供給される。
Ｍペイロード１１が、ＡＴＭセル１４，１５が受信され
る順番で、それぞれの新たなヘッダとともに受信バッフ
ァ２３に供給される。
【００４６】なお、新たなヘッダは、例えばＡＡＬ５に
おけるトレーラ３のチェックに成功したことを表すこと
を除いては、標準のヘッダと同じであるようにしてもよ
い。または、新たなヘッダは、実質的に異なるフォーマ
ットを有するようにしてもよい。新たなヘッダは、ＡＴ
Ｍセル１４，１５自体に対するエラー訂正コードを有す
る必要はない。新たなヘッダは、最後のセルが供給され
たときにメインプロセッサ３１にＡＴＭパケットの最後
のＡＴＭセルであることを示すビット数を含んでいる。
なお、他の方法によって、そのことをメインプロセッサ
３１に通知するようにしてもよい。また、新たなヘッダ
は、あるセルが適用される仮想チャンネルを識別する簡
単な識別データを含んでいる。例えば、ＡＴＭセルイン
ターフェースから１６仮想チャンネルのＡＴＭセルが供
給され、そのうちの４仮想チャンネルのＡＴＭセルを、
ＳＡＲ装置２０及びプロセッサ３１によって処理する場
合には、新たなヘッダは、１６仮想チャンネルではな
く、４仮想チャンネル間を識別する識別データを含んで
いる。
おけるトレーラ３のチェックに成功したことを表すこと
を除いては、標準のヘッダと同じであるようにしてもよ
い。または、新たなヘッダは、実質的に異なるフォーマ
ットを有するようにしてもよい。新たなヘッダは、ＡＴ
Ｍセル１４，１５自体に対するエラー訂正コードを有す
る必要はない。新たなヘッダは、最後のセルが供給され
たときにメインプロセッサ３１にＡＴＭパケットの最後
のＡＴＭセルであることを示すビット数を含んでいる。
なお、他の方法によって、そのことをメインプロセッサ
３１に通知するようにしてもよい。また、新たなヘッダ
は、あるセルが適用される仮想チャンネルを識別する簡
単な識別データを含んでいる。例えば、ＡＴＭセルイン
ターフェースから１６仮想チャンネルのＡＴＭセルが供
給され、そのうちの４仮想チャンネルのＡＴＭセルを、
ＳＡＲ装置２０及びプロセッサ３１によって処理する場
合には、新たなヘッダは、１６仮想チャンネルではな
く、４仮想チャンネル間を識別する識別データを含んで
いる。
【００４７】受信バッファ２３は、プロセッサ３１に対
する単なるバッファであり、ダイレクトメモリアクセス
（Direct Memory Access、以下、ＤＭＡという。）要求
を発行する。受信バッファ２３の容量は、例えば１つの
変更されたＡＴＭセルを保持するのに十分な大きさであ
ればよいが、より少なくすることも可能である。勿論、
ＡＴＭパケット全体をバッファリングする必要はなく、
実際、このような容量のバッファを用いても、様々な仮
想チャンネルのＡＴＭセルは、依然としてインターリー
ブされた状態である。
する単なるバッファであり、ダイレクトメモリアクセス
（Direct Memory Access、以下、ＤＭＡという。）要求
を発行する。受信バッファ２３の容量は、例えば１つの
変更されたＡＴＭセルを保持するのに十分な大きさであ
ればよいが、より少なくすることも可能である。勿論、
ＡＴＭパケット全体をバッファリングする必要はなく、
実際、このような容量のバッファを用いても、様々な仮
想チャンネルのＡＴＭセルは、依然としてインターリー
ブされた状態である。
【００４８】受信バッファ２３は、ＤＭＡ要求信号をメ
インプロセッサ３１に発行して、ＡＴＭセルのＡＴＭペ
イロード１１と変更されたヘッダとからなる読み出され
るべきデータがあることを通知する。
インプロセッサ３１に発行して、ＡＴＭセルのＡＴＭペ
イロード１１と変更されたヘッダとからなる読み出され
るべきデータがあることを通知する。
【００４９】メインプロセッサ３１は、このＤＭＡ要求
信号が供給されると、データを読み出して、適切な仮想
チャンネルに分割する。また、メインプロセッサ３１
は、新たなヘッダを分離し、その情報に基づいて元のデ
ータを再構成するとともに、その妥当性を、新たなヘッ
ダに含まれているＣＲＣの状態に基づいてチェックす
る。
信号が供給されると、データを読み出して、適切な仮想
チャンネルに分割する。また、メインプロセッサ３１
は、新たなヘッダを分離し、その情報に基づいて元のデ
ータを再構成するとともに、その妥当性を、新たなヘッ
ダに含まれているＣＲＣの状態に基づいてチェックす
る。
【００５０】一方。ある仮想チャンネルを介してデータ
を伝送する場合、メインプロセッサ３１は、データを適
切な長さ、例えば４８バイトに分割してＡＴＭペイロー
ド１１を形成するとともに、仮想チャンネルの識別子
と、最後のセルであることを示す情報を有するヘッダを
付加する。このヘッダ情報は、上述した変更された種類
の情報であってもよい。なお、パケットのＣＲＣに関す
る情報は全く必要とされないので、ヘッダは、セルに対
するエラー訂正コードを有するようにしてもよく、ま
た、標準のＡＴＭセルのヘッダ１３と同じようにしても
よい。メインプロセッサ３１は、これらのセルを、他の
仮想チャンネルのセルと混合、すなわちインターリーブ
する。
を伝送する場合、メインプロセッサ３１は、データを適
切な長さ、例えば４８バイトに分割してＡＴＭペイロー
ド１１を形成するとともに、仮想チャンネルの識別子
と、最後のセルであることを示す情報を有するヘッダを
付加する。このヘッダ情報は、上述した変更された種類
の情報であってもよい。なお、パケットのＣＲＣに関す
る情報は全く必要とされないので、ヘッダは、セルに対
するエラー訂正コードを有するようにしてもよく、ま
た、標準のＡＴＭセルのヘッダ１３と同じようにしても
よい。メインプロセッサ３１は、これらのセルを、他の
仮想チャンネルのセルと混合、すなわちインターリーブ
する。
【００５１】ＳＡＲ装置２０内に設けられた送信バッフ
ァ２４は、空き領域があるときには、メインプロセッサ
３１が次のセルを書き込むようにＤＭＡ要求信号を発行
する。
ァ２４は、空き領域があるときには、メインプロセッサ
３１が次のセルを書き込むようにＤＭＡ要求信号を発行
する。
【００５２】メインプロセッサ３１から供給されるセル
のＡＴＭペイロード１１及びヘッダは、送信バッファを
介してトレーラ生成器２５に供給される。トレーラ生成
器２５は、それぞれの仮想チャンネルの１パケットのセ
ルのＣＲＣ情報及び長さ情報の記録を継続的に付ける。
トレーラ生成器２５は、メインプロセッサ３１から供給
されるセルのヘッダが最後のデータセルであることを示
すときには、そのＡＴＭパケットの処理された以前のデ
ータに基づいて、ＡＡＬ５における適切なトレーラ３を
生成する。
のＡＴＭペイロード１１及びヘッダは、送信バッファを
介してトレーラ生成器２５に供給される。トレーラ生成
器２５は、それぞれの仮想チャンネルの１パケットのセ
ルのＣＲＣ情報及び長さ情報の記録を継続的に付ける。
トレーラ生成器２５は、メインプロセッサ３１から供給
されるセルのヘッダが最後のデータセルであることを示
すときには、そのＡＴＭパケットの処理された以前のデ
ータに基づいて、ＡＡＬ５における適切なトレーラ３を
生成する。
【００５３】ＳＡＲ装置２０に設けられた出力回路２６
は、ＡＴＭセルを形成して、上述したＡＴＭセルインタ
ーフェースに出力する。具体的には、出力回路２６に
は、送信バッファ２４からセルのＡＴＭペイロード１１
が、それらのヘッダとともに供給され、トレーラ生成器
２５からＡＬＬ５におけるトレーラ３が供給される。そ
して、出力回路２６は、これらのＡＴＭペイロード１１
及びトレーラ３からＡＴＭセルを形成して、ＡＴＭセル
インターフェースに供給する。
は、ＡＴＭセルを形成して、上述したＡＴＭセルインタ
ーフェースに出力する。具体的には、出力回路２６に
は、送信バッファ２４からセルのＡＴＭペイロード１１
が、それらのヘッダとともに供給され、トレーラ生成器
２５からＡＬＬ５におけるトレーラ３が供給される。そ
して、出力回路２６は、これらのＡＴＭペイロード１１
及びトレーラ３からＡＴＭセルを形成して、ＡＴＭセル
インターフェースに供給する。
【００５４】メインプロセッサ３１から供給されたヘッ
ダが、変更されたものである場合、出力回路２６は、こ
のヘッダを、通常のフォーマットのＡＴＭヘッダ１３に
変換する。トレーラ生成器２５によって生成されて付加
されたＡＴＭセル１１は、いかなる場合にも、それぞれ
のＡＴＭパケット１の最後のＡＴＭセル１１Ａであるこ
とを示していなければならない。
ダが、変更されたものである場合、出力回路２６は、こ
のヘッダを、通常のフォーマットのＡＴＭヘッダ１３に
変換する。トレーラ生成器２５によって生成されて付加
されたＡＴＭセル１１は、いかなる場合にも、それぞれ
のＡＴＭパケット１の最後のＡＴＭセル１１Ａであるこ
とを示していなければならない。
【００５５】なお、上述の具体例では、ヘッダを送信バ
ッファ２４から直接出力回路２６に供給しているが、例
えばヘッダを送信バッファ２４からトレーラ生成器２５
に供給し、トレーラ生成器２５から出力回路２６に供給
するようにしてもよい。この場合、トレーラ生成器２５
が、このヘッダをＡＴＭヘッダに変換する処理を行うこ
とも可能である。
ッファ２４から直接出力回路２６に供給しているが、例
えばヘッダを送信バッファ２４からトレーラ生成器２５
に供給し、トレーラ生成器２５から出力回路２６に供給
するようにしてもよい。この場合、トレーラ生成器２５
が、このヘッダをＡＴＭヘッダに変換する処理を行うこ
とも可能である。
【００５６】
【発明の効果】本発明に係るＡＴＭ装置は、各仮想チャ
ンネルに対応したＡＴＭパケットから得られるインター
リーブされたＡＴＭセルが供給される入力手段と、ＡＴ
ＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレ
ーラ情報に基づいて、選択された仮想チャンネルのＡＴ
ＭパケットのＡＴＭセルをチェックするチェック手段と
を備える。そして、ＡＴＭセルのペイロードを、インタ
ーリーブされた元の状態で出力する。このように構成す
ることにより、大容量のバッファメモリを用いる必要が
なく、例えばセットトップボックスのコストを安くする
ことができる。
ンネルに対応したＡＴＭパケットから得られるインター
リーブされたＡＴＭセルが供給される入力手段と、ＡＴ
ＭパケットのＡＴＭセルに含まれるＡＴＭパケットトレ
ーラ情報に基づいて、選択された仮想チャンネルのＡＴ
ＭパケットのＡＴＭセルをチェックするチェック手段と
を備える。そして、ＡＴＭセルのペイロードを、インタ
ーリーブされた元の状態で出力する。このように構成す
ることにより、大容量のバッファメモリを用いる必要が
なく、例えばセットトップボックスのコストを安くする
ことができる。
【図１】ＡＴＭパケットのフォーマットを示す図であ
る。
る。
【図２】ＡＴＭセルのペイロードを示す図である。
【図３】ＡＴＭセルのフォーマットを示す図である。
【図４】インターリーブされたＡＴＭセルを示す図であ
る。
る。
【図５】本発明を適用したＡＴＭ処理装置の構成を示す
ブロック図である。
ブロック図である。
【図６】ＡＴＭ処理装置を構成するＳＡＲ装置の具体的
な構成を示すブロック図である。
な構成を示すブロック図である。
【図７】従来のＳＡＲ装置の構成を示すブロック図であ
る。
る。
２１ 入力回路、２２ トレーラ検出器、２３ 受信バ
ッファ２３、２４ 送信バッファ、２５ トレーラ生成
器、２６ 出力回路
ッファ２３、２４ 送信バッファ、２５ トレーラ生成
器、２６ 出力回路
Claims (14)
- 【請求項１】 ペイロードを有するＡＴＭセルからＡＴ
Ｍパケットを再構成するＡＴＭ装置において、 各仮想チャンネルに対応したＡＴＭパケットから得られ
るインターリーブされたＡＴＭセルが供給される入力手
段と、 上記ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケ
ットトレーラ情報に基づいて、選択された仮想チャンネ
ルのＡＴＭパケットのＡＴＭセルをチェックするチェッ
ク手段とを備え、 上記ＡＴＭセルのペイロードを、インターリーブされた
元の状態で出力することを特徴とするＡＴＭ装置。 - 【請求項２】 上記チェック手段は、上記チェック結果
を表すチェックデータを生成し、該チェックデータを、
対応するＡＴＭセルのペイロードとともに出力すること
を特徴とする請求項１記載のＡＴＭ装置。 - 【請求項３】 上記チェック手段は、少なくとも上記チ
ェックデータを有する変更されたＡＴＭセルのヘッダを
生成し、該ＡＴＭセルのヘッダを対応するＡＴＭセルの
ペイロードとともに出力することを特徴とする請求項２
記載のＡＴＭ装置。 - 【請求項４】 上記変更されたＡＴＭセルのヘッダは、
エラー訂正コードを含まないことを特徴とする請求項３
記載のＡＴＭ装置。 - 【請求項５】 上記変更されたＡＴＭセルのヘッダは、
対応するＡＴＭセルのペイロードが属する仮想チャンネ
ルを示す変更されたコードを有することを特徴とする請
求項３又は４記載のＡＴＭ装置。 - 【請求項６】 選択された仮想チャンネルのＡＴＭセル
のペイロードと、上記変更されたそれぞれのＡＴＭセル
のヘッダが供給され、得られる変更されたＡＴＭセルを
出力する出力手段を備える請求項３乃至５のいずれか１
項記載のＡＴＭ装置。 - 【請求項７】 上記入力手段は、上記ＡＴＭセルのヘッ
ダを読み出して、各ＡＴＭセルがいずれの仮想チャンネ
ルに属しているか決定し、選択された仮想チャンネルの
みの上記ＡＴＭセルのペイロードを上記チェック手段に
供給することを特徴とする請求項１乃至６のいずれか１
項記載のＡＴＭ装置。 - 【請求項８】 上記入力手段は、ＡＴＭセルからヘッダ
を分離し、得られるＡＴＭセルのペイロードが出力され
ることを特徴とする請求項１乃至７のいずれか１項記載
のＡＴＭ装置。 - 【請求項９】 少なくともＡＴＭセルのペイロードが供
給される手段と、 各ＡＴＭパケットのＡＴＭパケットトレーラ情報を生成
する手段と、 上記生成されたＡＴＭパケットトレーラ情報を有する複
数の仮想チャンネルのインターリーブされたＡＴＭセル
を出力する手段とを備え、 ＡＴＭパケットをＡＴＭセルに分割することを特徴とす
る請求項１乃至８のいずれか１項記載のＡＴＭ装置。 - 【請求項１０】 １つの集積回路として構成されている
ことを特徴とする請求項１乃至９のいずれか１項記載の
ＡＴＭ装置。 - 【請求項１１】 ＡＴＭセルからＡＴＭパケットを再構
成するＡＴＭ再構成装置において、 請求項１乃至１０のいずれか１項記載のＡＴＭ装置と、 全体を制御するメインプロセッサと、 ＡＴＭパケットのデインターリーブされたＡＴＭセルを
記憶するメモリとを備え、 上記メインプロセッサは、上記ＡＴＭ装置から出力され
る上記ＡＴＭセルのペイロードを、上記メモリに記憶さ
せることによって、上記ＡＴＭセルのペイロードをデイ
ンターリーブすることを特徴とするＡＴＭ再構成装置。 - 【請求項１２】 請求項１乃至１０のいずれか１項記載
のＡＴＭ装置又は請求項１１記載のＡＴＭ再構成装置を
備えるデジタルセットアップボックス。 - 【請求項１３】 それぞれペイロードを有するインター
リーブされたＡＴＭセルから、各仮想チャンネルに対応
したＡＴＭパケットを構成するＡＴＭパケット構成方法
において、 上記インターリーブされたＡＴＭセルが供給されるステ
ップと、 上記ＡＴＭパケットのＡＴＭセルに含まれるＡＴＭパケ
ットトレーラ情報に基づいて、選択された仮想チャンネ
ルのＡＴＭパケットの各ＡＴＭセルをチェックするチェ
ックステップと、 上記チェックステップの結果を示すチェックデータをＡ
ＴＭセル毎に生成するステップと、 上記インターリーブされたＡＴＭセルのペイロードを、
上記チェックデータとともにメインプロセッサに出力す
るステップと、 各仮想チャンネルのＡＴＭセルのペイロードをデインタ
ーリーブして、各仮想チャンネルのＡＴＭパケットを構
成するように上記メインプロセッサを動作させるステッ
プとを有するＡＴＭパケット構成方法。 - 【請求項１４】 ペイロードを有するインターリーブさ
れたＡＴＭセルから、各仮想チャンネルに対応したＡＴ
Ｍパケットを構成するＡＴＭ構成装置の負荷を低減する
ＡＴＭ構成装置の負荷低減方法において、 上記ＡＴＭ構成装置により、上記ＡＴＭパケットのＡＴ
Ｍセルに含まれるＡＴＭトレーラ情報に基づいて、選択
された仮想チャンネルのＡＴＭパケットのインターリー
ブされた各ＡＴＭセルを、上記ＡＴＭセルをデインター
リーブすることなくチェックし、上記チェック結果を表
す各ＡＴＭセルのチェックデータを生成し、上記インタ
ーリーブされたＡＴＭセルのペイロードを上記チェック
データとともにプロセッサに供給し、 上記プロセッサにより、供給されるＡＴＭセルのペイロ
ードをデインターリーブされた状態でメモリに記憶させ
るＡＴＭ構成装置の負荷低減方法。
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