KR0123251B1 - 에이티엠(atm) 적응계층 타입 5 공통부의 셀 절단장치 - Google Patents

Abstract

본 발명은 광대역 종합 정보 통신망(이하 BISDN이라 칭함)의 구현을 위한 ATM교환기에서 메시지를 주고 받기 위해 상위 계층에서 전송되는 패킷 데이타를 ATM셀로 절단하여 교환기 수위치로 전송하는 ATM 적층 계층 타입 5 공통부의 셀 절단 장치에 관한 것으로, 저장 수산(501)과, 전송 준비 저장 수단(502)과, 어드레스발생 수단(503)과, PT 발생 수산(504)과,CEC-32 발생 및 전송 수단(505)과, ATM전송 저장 수단(506)을 구비하는 것을 특징으로 하여 셀 전단과 셀 전송을 위한 시간을 최소의 시간 지연으로 동시에 할 수 있고, 기존의 상용 칩의 문제점인 소프트 웨어 의존도를 하드웨어로 대체하고 ALL 타입 5에 대해서만 전용으로 처리함으로서 제어가 용이하며, 하드웨어 구조도 간단해지고 성능도 높아지는 효과가 있다.

Description

에이티엠 적응계층 타입 5 공통부의 셀 절단장치

제1도는 일반적인 BISDN의 계층 구조도.

제2도는 ATM 셀 구조도.

제3도는 AAL타입 5 패킷 메시지의 포맷도.

제4도는 ALL5타입의 절단과정을 나타내는 도면.

제5도는 본 발명에 따른 셀절단장치의 구성블록도.

제6도는 DP-RAM 데이타 구조도.

제7도는 전송 준비 큐의 구성 블록도.

제8도는 PT(Pay load Type)발생기의 회로도.

제9도는 CRC-32 발생기 및 전송부의 상세 구성 블록도.

제10도는 본발명에 따른 어드레스 발생기의 상세 구성블럭도.

제11a도는 DP-RAM 맵 구조도.

제11b도는 어드레스 발생순서를 나탄낸 도면.

제12도는 본 발명에 의한 셀 절단 장치의 주요 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

501 : DP-RAM(Double Port-Random Access Memory)

502 : 전송 준비 큐 503 : 어드레스 발생기

504 : PT(Payload Type) 발생기 505 : CRC-32 발생기 및 전송부

506 : ATM 전송 FIFO

본 발명은 광대역 종합 정보 통신망(이하 BISDN이라 칭함)의 구현을 위한 ATM교환기에서 메시지를 주고 받기 위해 상위 계층에서 전송되는 패킷 데이타를 ATM셀로 절단하여 교환기 스위치로 전송하는 ATM 적응 계층 타입 5 공통부의 셀 절단 장치에 관한 것이다.

종래에는 ATM 스위치를 통하여 메시지를 주고받는 경우 ATM 교환기의 계층 구조 중 ATM 적응 계층(이하 AAL이라 칭함)타입 5형태의 패킷 메시지를 ATM 셀로 변환하는 셀 절단부를 상용 AAL 칩을 사용하여 구성하면 각패킷 메시지를 패킷 메모리, 콘트롤 메모리에 각 정보를 저장하여 각 메시지 별로 저장될 디스크립선을 관리하여야 하고 메시지가 저장된 포인터 및 시작 준비 큐의 포인터 관리를 소프트웨어에서 관리를 하여야 하는 등 기능이 많은 만큼 제어가 비교적 힘이들고 소프트웨어 부담이 많은 문제점이 있었다.

본 발명은 상시와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 모든 처리 단위를 바이트 단위로 처리하고 데이타 전송을 한 클럭으로 처리하도록 한 AAL 타입 5 공통부의 셀 절단 장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 시스탬 버스로부터 입력되는 패킷 데이타를 저장하여 입력되는 어드레스 신호에 따라 데이타를 출력하는 저장 수단과, 시스템버스에 연결되어 전송할 패킷 데이타가 유효함을 알리기 위해 시작 번지 및 시작 신호를 출력하는 전송 준비 저장수단과, 상기 시작 번지 및 시작 신호에 따라 패킷 데이타를 엑세스 하기 위한 어드레스 신호 및 PT(Pay load Type)발생신호,FIFO 인에이블, CRC 계산 인에이블, CRC-32 전송 신호를 출력하는 어드레스 발생 수단과, 데이타 버스로부터 입력되는 셀이 한 메시지의 마지막 셀일 때 상기 PT 발생 신호에 따라 헤드 데이타의 PT를 1로 세팅을 하기 위한 PT 발생 수단과, 상기 CRC 계산 인에이블 신호를 받아 상기 PT 발생 수단으로부터 입력되는 데이타의 에러 검증을 수행하여 CRC-32 전송 신호에 따라 에러 검증 결과를 출력하는 CRC-32 발생 및 전송수단과, 상기 CRC-32 발생 및 전송 수단으로부터 출력되는 에러 검증 결과를 ATM계층으로 전송하기 위한 ATM 전송 저장 수단을 구비하는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 일반적인 BISDN의 계층 구조도로서 먼저 최상위층의 상위 계층(11)에 어플리케이션 프로그램 및 OS(Operation System)가 탑재되고, AAL 계층(12)은 상기 상위 계층(11)인 OS와 하위 계층인 다음의 ATM 계층(13)과의 중간층으로서 사용자 서비스 정보를 프로토콜 데이타 단위로 만들어 주는 수렴 부계층과 ATM셀의 사용자 정보 구간을 형성하는 절단 및 재결합 부계층으로 나뉜다.

그리고 최하위층인 물리계층(14)은 물리접속을 위한 기계, 전기적 제어를 실행한다.

제2도는 ATM 셀 구조도로서 5바이트의 헤드와 48바이트의 페이로드(Payload) 구성되며 동일 패킷 데이타에 대해서 헤드 데이타는 동일하며 메시지의 마지막 셀의 경우는 헤드 데이타의 PT(Payload Type)가 1로 된다.

제3도는 AAL 타입 5 패킷 메시지의 포맷도로서, AAL 타입 5의 공통부 수렴 계층의 패킷 데이타 단위인 ITU에서 권고하는 AAL 5 CPCS-PDU(Common Part Convergence Sublayer Packet Data Unit)이다. 도면에 도시된 바와 같이CPCS-PDU는 실제 유료 데이타인 페이로드(Payload)와 CPCS-PDU를 48의 배수로 하기 위하패드(PAD), 그리고 CPCS-UU, CPI로 구성된 제어코드, 상위 페이로드의 길이를 나타내는 길이필드(Length),에러 검증을 위한 CRC-32 코드로 구성되어 있다. 여기서 CPCS-UU, CPI, 길이 필드 및 CRC-32코드를 CPCS 트레일러라 한다.

제4도는 ALL 5 타입의 절단 과정을 나타내는 도면으로서, ATM 셀의 페이로드가 48바이트 이므로 CPCS-PDU를 48바이트로 절단하는 SAR(Segmentation and Reassembly Sublayer)이 있다. 이 절단된 SAR-PDU 48바이트에 ATM 헤드를 추가하여 ATM 계층(13)으로 전송하는 기능을 하며 마지막 SAR 페이로드의 경우는 헤드 데이타와 PT 비트가 001이 되어서 수신시 마지막 셀이라는 것을 인식한다.

제5도는 본 발명에 따른 셀 절단 장치의 구성 블록도로서, 전체 블록은 크게 6가지로 나누어진다.

먼저 시스템 버스로부터 입력되는 ATM 헤드 데이타와 페이로드가 저장되는 DP-RAM(Double Port-Random Access Memory)(501)과, 시스템 버스에 연결되어 전송할 패킷 메시지가 유효함을 알리기 위한 전송 준비 큐(502)와, 헤드 데이타와 페이로드 데이타를 엑세스하기 위한 어드레스 발생기(503)와, 한 메시지의 마지막 셀일 때 헤드 데이타의 PT를 1로 세팅을 하기 위한 PT 발생부(504)와, 상기 어드레스 발생기(503)로부터 인에이블 신호를 받으면 상기 PT 발생부(504)로부터 데이타를 받아 에러 검증을 수행하는 CRC-32 발생기 및 전송부(505)와 상기 CRC-32 발생기 및 전송부(505)로부터 출력되는 데이타를 ATM 계층으로 전송하기 위한 중간 버퍼인 ATM 전송 FIFO(506)를 구비한다.

상기 제5도와 같이 구성되는 본 발명의 동작을 제6도 내지 제12도를 참조하여 상세히 살펴본다.

여기서 제6도는 DP-RAM 데이타 구조도이고, 제7도는 전송 준비 큐의 구성 블록도, 제8도는 PT 발생기의 회로도, 제9도는 CRC-32 발생기 및 전송부의 구성 블록도, 제10도는 어드레스 발생기의 구성 블록도, 제11A도는 DP-RAM맵 구조도, 제11B도는 어드레스 발생 순서를 나타낸 도면, 제12도는 본 발명에 의한 셀 절단장치의 주요 타이밍도로서, 71은 FIFO, 72는 FIFO 제어회로, 901은 CRC-32 연산 블록,902는 멀티 플랙서, 1001은 셀수 저장 레지스터,1002는 어드레스 발생기 제어 회로, 1003은 셀수 저장 어드레스 발생기 1004는 헤드 어드레스 발생기 1005는 페이로드 어드레스 발생기를 각각 나타낸다.

먼저 보낼 패킷 메시지가 발생하면 DP-RAM(501)의 해당 베이스 어드레스에 제6도와 같은 포맷으로 패킷 메시지의 총 셀 개수, ATM 셀 헤드 5바이트 또는 내부 셀 헤드 N+ATM 표준 셀 헤드 5바이트, 그리고 AAL 5의 CPCS-PDU를 전송하고, 전송 준비 큐(502)의 FIFO(71)에 메시지가 저장된 시작 번지를 저장한다. 상기 FIFO(71)의 출력단은 데이타가 하나 이상 들어 있으면 FIFO 비어 있음 신호(FF*)를 해제함으로써 이 신호를 기점으로 최소한 DP-RAM(501)에 하나 이상의 메시지가 저장되었음을 알고 전송FIFO(71)에서 시작 번지를 로드하여 어드레스 발생기(503)로 보냄과 동시에 FIFO(71)에 쌓인 데이타를 하나 감소시킴으로써 큐의 포인터를 따로 관리할 필요 없이 쉽게 할 수가 있다.

상기 패킷 전송 준비 큐(502)로부터 패킷 메시지의 시작 번지를 받은 어드레스 발생기(503)는 그 시작 번지를 베이스 어드레스로 참조하여 가장 먼저 저장된 셀 개수를 셀수 저장 레지스터(1001)에 저장하고, 차례로 헤드데이타가 저장된 어드레스,그리고 페이로드가 저장된 어드레스를 포인터를 변화시켜 가면서 발생시키고 메시지의 한셀을 전송한 시점에서 셀수 저장 레지스터(1001)의 개수를 하나 감소한다. 그리고 페이로드 어드레스의 시작 번지를 업 데이트 하고, 셀수 저장 레지스터(1001)가 1이 될 때까지 헤드 어드레스 및 페이로드 어드레스를 번갈아 가면서 발생신킨다. 셀수저장 레지스터(1001)가 1이고 ATM 헤드 데이타의 PT가 포함된 어드레스 발생시 PT 발생기(504)를 구동하기 위하여PT 발생신호를 보낸다. 그리고 DP-RAM(501)은 어드레스 발생기(503)으로부터 받은 어드레스를 입력으로 헤드 데이타 및 페이로드 데이타를 PT 발생기(504)로 보낸다.

상기 PT 발생기(504)에서는 제8도와 같이 어드레스 발생기(503)로부터 받은 PT 발생 신호가 유효하지 않으면 현재 데이타를 전부 0으로 논리합(OR)마스킹하여 원래 데이타를 그대로 CRC-32 발생기 및 전송부(505)로 전송하고, PT 신호가 유효하면 PT 비트에 해당하는 ATM 셀 헤드 4번째 바이트 하위 DI비트를 1로 세팅해서 논리합(OR) 마스킹 함으로서 헤드 데이타에서 PT를 1로 설정한다. 이렇게 함으로서 별도의 PT용 데이타 없이 원래 데이타를 만들 수 있다.

그리고 상시 PT 발생기(504)로부터 데이타가 CRC-32 발생기 및 전송부(505)로 넘어오면 상기 CRC-32 발생기 및 전송보(505)는 어드레스 발생기(503)로부터 CRC 계산 인에이블 신호를 받아 현재 PT 발생기(504)로부터 들어오는 데이타가 CRC 연산이 필요한 페이로드 데이타임을 알고 CRC-32 연산 블록(901)에서 연산을 하여 그 값을 계속 누적하고 PT 발생기(504)로부터 받은 입력 데이타를 멀티플랙서(902)를 통해서 ATM 전송 FIFO(506)로 전송한다.

또한 메시지의 마지막 셀인 경우 페이로드 어드레스 발생시는 CRC-32를 CRC-32 발생기 및 전송부(505)에서 계산된 값을 로드해야 하므로 48번을 발생하는게 아니고 44번을 발생하고 종료한다. 어드레스 발생기(503)로부터 마지막 셀의 페이로드 44개를 전송받은 후 CRC-32 전송 신호가 CRC-32 발생기 및 전송부(505)로 들어오면 이미 계산된 CRC-32 4바이트를 멀티플랙서(902)를 통해서 원래 데이타 버스와 구분해서 ATM 전송 FIFO(506)로 전송하고 한 메시지의 전송을 끝낸다. 그리고 CRC-32 발생기 및 전송부(505)는 어드레스 발생기(503)에서 보내는 신호중 페이로드 어드레스 발생시만 작동되어야 하므로 페이로드 어드레스 발생기(1005)가 유효할 때 작동시키며 헤그 어드레스가 발생시는 디스에이블시킨다.

이와 같이 메시지 전송이 끝나면 메시지 종료 신호를 발생시켜 다음 메시지를 보내기 위한 요구 신호를 전송 준비 큐(502)로 전송한다. 상기 전송 준비 큐(502)는 메시지 종료 신호가 유효하고 FIFO(71)가 비어있음 신호(FE*)를 채크하여 FIFO(71)에 데이타가 있으면 시작 번지를 읽어 어드레스 발생기(503)로 전송하여 똑같은 작업을 반복한다.

제7도는 본 발명에 따른 전송 준비 큐의 구성 블록도로서 시스템 버스로부터의 입력 데이타를 어드레스 발생기(503)로 출력하는 FIFO(71)와, 상기 FIFO(71)에 연결되어 셀 전송 시작을 위한 시작 신호를 상기 어드레스 발생기(503)로 출력하는 FIFO 제어 회로(72)를 구비한다.

상기와 같이 구성되는 전송준비 큐의 동작은 먼저 주요 신호로서 어드레스발생기(503)로부터 받는 메시지 종료 신호가 있고, 패킷 메시지가 저장된 시작 번지를 싣는 입출력 데이타가 있는데, 한 패킷 메시지의 데이타를 DP-RAM(501)에 저장한 후 그 메시지가 저장된 시작 번지를 FIFO(71)에 기록한다, 이때 FIFO(71)는 FIFO 비어 있음 신호(FE*)을 체크하여 메시지가 한 개 이상 준비되었다는 것을 FIFO 제어 회로(72)에 알린다.

상기 FIFO 제어 회로(72)에서는 FIFO 비어 있음 신호와 메시지 종료 신호를 같이 검출하여 FIFO(71)로부터 시작 번지를 하나 로드 받아 어드레스 발생기(503)로 전송하며 동시에 시작신호를 전송해서 셀전송을 시작하게끔 한다. 여기서 FIFO(71)는 시작 준비 큐로서의 기능과 시작 번지를 저장하는 메모리로서의 두가지 기능을 한다. 그리고 FIFO의 특성상 저장된 데이타는 반대편 포트에서 읽어가면 지워지는 방식이기 때문에 따로 포인터 관리를 하지 않아도 된다.

제8도는 PT 발생기의 회로도로서, 어드레스 발생기(503)로부터 PT 인에이를 신호가 오면 현재 유효한 데이타의 PT에 해당하는 D1비트를 논리합(OR)마스킹 하는 부분이다.상기 PT인에이블 신호가 유효한 기간 동안만 마스킹 된다.

제9도는 본 발명에 따른 CRC-32 발생기 및 전송부의 상세 구성 블록도로서, 크게 2개 블록으로 나누어 진다.

페이로드 데이타에 한해서 CRC-32를 계산 CRC 연산 블록(901)과 계산된 CRC-32 데이타를 원래 데이타와 구분해서 FIFO로 전송하기 위한 멀티플랙서(902)로 되어 있다.

제10도는 본 발명에 다른 어드레스 발생기의 상세 구성 블럭도로서, 셀수 저장 어드레스 발생기(1003)와 헤드 어드레스 발생부, 페이로드 어드레스 발생부로 구성되어 있다.

상기 어드레스 발생기(1003 내지 10015)는 각각 카운터 및 레지스터로 구성되어 있으며 그 기능은 전송 준비 큐(502)로부터 시작 번지를 전송받으면 제6도와 같은 메시지가 저장된 메모리 폼으로부터 가장 먼저 셀수가저장된 어드레스를 발생하여 셀 수를 랫치기키고 헤드, 페이로드, 헤드, 페이로드 어드레스 순으로 셀수를 감소시키면서 저장된 셀 수 만큼 어드레스를 발생시킨다.

제11a도 내지 제11b도는 어드레스 발생기의 어드레스 발생 과정 및 그에 따른 DP-RAM 맵 구조를 보여준다.

먼저 DP-RAM(501)에 베이스 번지 100번지부터 셀수, 헤드 데이타, 페이로드 데이타가 저장되었으며 셀수는 2개로 저장된 경우를 맵화 하였다.즉 셀 전송 시작 신호를 받으면 어드레스 발생기(503)는 가장 먼저 베이스 번지 1000번지를 발생하여 셀 수 2를 셀수 저장 레지스터(1001)에 저장하고, 차례로 헤드 어드레스 1001번지부터 1005번지를 발생하고, 페이로드 어드레스1006번지에서 1053번지까지 발생하고, 다시헤드어드레스 1001번지에서 1006번지까지 발생하고,마지막으로 페이로드 어드레스 1054에서 1097번지 까지 발생한다. 마지막 페이로드 어드레스는 44개로서 마지막 CRC-32영역의 4바이트가 빠진 부분이다.

이상 어드레스 발생을 끝내고 CRC-32 발생기 및 전송부(505)로 CRC-32 전송 신호를 보내면 CRC-32 발생기 및 전송부(505)에서는 앞에서 계산된 CRC-32 4바이트분을 추가하여 ATM 전송 FIFO(506)로 보낸다.

제12도는 본 발명에 의한 셀 절단 장치의 주요 타이밍도로서, 1201은 클럭신호, 1202는 어드레스 신호, 1203은 셀수 저장 레지스터 신호, 1204는 PT발생 신호, 1205는 ATM전송 FIFO 입력 데이타 버스 신호, 1206은 CRC-32 전송 신호를 각각 나타낸다.

절대 번지 0번지 셀 수가 저장되고 차례로 1번지부터 5번지까지 헤드 데이타 5개를 저장하고 AAL 타입 5의 CPCS-PDU를 6번지부터 저장한다. 여기서 셀 수는 2개로 하여 예를 들었다.

먼저 셀 절단 시작 신호가 들어오면 어드레스 발생기(503)는 베이스 어드레스 0번지에 저장된 셀 갯수를 셀수 저장 레지스터(1001)에 저장한 후 이어서 헤드어드레스1내지 5번지까지 5개를 발생하고 페이로드 어드레스 6 내지 53번지까지 48개를 발생하고 셀 개수 카운터를 1개 감소한다. 그리고 헤드 어드레스 1내지 5번지까지를 발생하면서 셀수 저장 레지스터(1001)가 1이면 마지막 셀이므로 PT가 포함된 헤드 어드레스 4번지 발생시 PT 신호를 발생시킨다. 마찬가지로 마지막 셀의 페이로드 전송시는 54 내지 97번지까지 44개를 발생하고 CRC-32 발생기 및 전송부(505)가 계산된 CRC-32 데이타를 ATM 전송 FIFO(506)로 전송하게끔 CRC-32 전송 신호를 보내면서 어드레스 발생을 정지한다.

즉, 제12도와 같이 PT가 발생하면 PT 발생기(504)에서는 해당 비트를 1로 논리합(OR) 마스킹해서 해당 데이타의 PT 비트를 1로 세팅하며, 마지막 어드레스를 발생하고 CRC-32 전송 신호가 발생하면 CRC-32발생기 및 전송부(505)는 이미 계산된 CRC를 ATM 전송 FIFO(506)를 통해 ATM 전송층으로 전송한다.

상기한 바와 같이 본 발명에 의하면, ATM 스위치를 통한 AAL5형태의 메시지를 주고 받는 프로세서 통신 또는 시그날링 통신에서 메시지를 ATM 셀로 변환하는 장치의 셀 절단 효과를 높이기 위해 모든 동작을 바이트로 단위로 각 모듈을 동시 수행하며, 데이타 전송을 한 클럭으로 처리함으로서 셀 절단과 셀 전송을 위한 시간을 최소의 시간 지연으로 동시에 할 수 있는 효과가 있다.

또한 기존의 상용 칩의 문제점인 소프트웨어 의존도를 하드웨어로 대체하고 ALL 타입 5에 대해서만 전용으로 처리함으로서 제어가 용이하며, 파드웨어 구조도 간단해지고 성능도 높아지는 효과가 있다.

Claims (8)

1. 시스템 버스로부터 입력되는 패킷 데이타를 저장하여 입력되는 어드레스 신호에 따라 데이타를 출력하는저장 수단(501)과, 시스템 버스에 연결되어 전송할 패킷 데이타가 유효함을 알리기 위해 시작 번지 및 시작 신호를 출력하는 전송 준비 저장 수단(502)과, 상기 시작 번지 및 시작 신호에 따라 패킷 데이타를 액세스 하기 위한 어드레스 신호 및 PT(Payload Type) 발생 신호, FIFO 인에이블, CRC 계산 인에이블, CRC-32 전송 신호를 출력하는 어드레스 발생 수단(503)과, 데이타 버스로부터 입력되는 셀이 한 메시지의 마지막 셀일때 상기 PT 발생 신호에 따라 헤드 데이타의 PT를 1로 세팅을 하기 위한 PT 발생수단(504)과, 상기 CRC 계산 인에이블 신호를 받아 상기 PT 발생수단(504)으로부터 입력되는 데이타의 에러 검증을 수행하여 CRC-32 전송 신호에 따라 에러 검증 결과를 출력하는 CRC-32, 발생 및 전송수단(505)과, 상기 CRC-32 발생 및 전송 수단(505)으로부터 출력되는 에러 검증 결과를 ATM 계층으로 전송하기 위한 ATM 전송 저장 수단(506)을 구비하는 것을 특징으로 하는 ATM 적응 계층 타입 5 공통부의 셀 절단 장치.
2. 제1항에 있어서, 상기 전송 준비 저장 수단(502)은, 리이트 클럭에 따라 시스템 버스로부터 상기 저장수단(501)에 저장된 패킷 데이타의 시작 번지를 입력받아 기록하고 메시지가 준비되었다는 것을 FIFO 비어 있음 신호를 통해 알리는 FIFO(71)와 상기 FIFO 비어 있음 신호와 어드레스 발생기(503)로부터의 메시지 종료 신호가 입력되면 상기 FIFO(71)가 패킷 데이타의 시작 번지를 상기 어드레스 발생 수단(503)으로 출력하는 FIFO 제어수단(72)을 구비하는 것을 특징으로 하는 ATM 적응 계층 타입 5 공통부의 셀 절단 장치.
3. 제1항에 있어서, 상기 어드레스 발생수단(503)은, 상기 전송 준비 저장 수단(502)으로부터 시작 번지 및 시작 신호를 전송받으면 셀의 수가 저장된 어드레스를 발생하여 셀 수를 랫치시키고, 헤드, 페이로드 어드레스 순으로 셀수를 감소시키면서 지정된 셀 수 만큼의 어드레스를 저장 수단(501)으로 발생시키는 어드레스 발생기 제어 수단(1002)과, 상기 저장 수단(501)으로부터 입력되는 셀 수를 상기 어드레스 발생기 제어수단(1002)이 제공하는 어드레스에 저장하는 셀수 저장 수단(1001)과, 상기 전송준비 저장 수단(502)으로부터 시작 번지 및 시작 신호를 수신하면 셀수 저장 어드레스 발생 시켜 상기 어드레스 발생기 제어 수단(1002)으로 출력하는 셀수저장 어드레스 발생 수단(1003)과, 상기 전송준비 저장 수단(502)으로부터 시작 번지 및 시작 신호를 수신하면 헤드 어드레스를 발생시켜 상기 어드레스 발생기 제어 수단(1002)으로 출력하는 헤드 어드레스 발생수단(1004)과, 상기 전송 준비 저장 수단(502)으로부터 시작 번지 및 시작 신호를 수신하면 페이로드 어드레스를 발생시켜 상기 어드레스 발생기 제어 수단(1002)으로 출력하는 페이로드 어드레스 발생 수단(1005)을 구비하는 것을 특징으로 하는 ATM 적층 계층 타입 5 공통부의 셀 절단 장치.
4. 제3항에 있어서, 상기 헤드 어드레스 발생 수단(1004)은, PT 발생 신호를 출력하는 것을 특징으로 하는 ATM 적층 계층 타입 5 공통부의 셀 절단 장치.
5. 제3항에 있어서, 상기 페이로드 어드레스 발생 수단(1005)은, CRC 계산 인에이블 신호 및 CRC-32 전송 신호를 출력하는 것을 특징으로 하는 ATM 적층 계층 타입 5 공통부의 셀 절단 장치.
6. 제3항에 있어서, 상기 어드레스 발생기 제어수단(1002)은, FIFO 인에이블 신호를 출력하는 것을 특징으로 하는 ATM 적층 계층 타입 5 공통부의 셀 절단 장치.
7. 제1항에 있어서,상기 PT 발생 수단(504)은, PT 발생 신호를 수신하면 PT에 해당하는 D1비트를 논리합 마스킹하는 논리합 게이트를 구비하는 것을 특징으로 하는 ATM 적층 계층 타입 5 공통부의 셀 절단 장치.
8. 제1항에 있어서, 상기CRC-32 발생 및 전송 수단(505)은, CRC 계산 인에이블 신호를 수신하면 페이로드 데이타를 에러 검증을 위한 CRC-32 계산을 수행하여 CRC-32 전송 신호에 따라 CRC 데이타를 출력하는 CRC-32 연산 블럭(901)과, 상기 CRC 데이타를 원래의 데이타와 구분하여 CRC-32 전송 신호에 따라 FIFO입력데이타를 출력하는 멀티플랙서(902)를 구비하는 것을 특징으로 하는 ATM 적응계층 타입 5 공통부의 셀 절단 장치.