KR100560293B1 - Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자의 고집적화로 주변 지역에 높은 애스팩트 비를 갖는 메탈 콘택홀을 양호하게 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다. 반도체 소자의 고집적화로 주변 지역에 형성되는 메탈 콘택홀의 애스팩트 비는 높아지고, 이로 인하여 메탈 콘택홀의 바닥 부분에 테일이 발생되거나 과도 식각으로 기판의 식각 손실 및 메탈 콘택홀의 형상 불량 등의 문제가 있다. 본 발명은 이러한 문제를 해결하기 위해 셀 지역에서의 반도체 소자의 제조 공정중 콘택홀 형성 예를 들어, 비트 라인 콘택홀 형성시 주변 지역의 메탈 콘택홀이 형성될 부분에도 홀이 형성되도록 하고, 이 홀 내에 산화물 식각제인 BOE(buffered oxide etchant) 용액에 대해 식각비가 높은 PSG(phosphorous silicate glass)막을 매립시키고, 이후 일반적인 소자 제조 공정으로 메탈 콘택 공정 이전까지 수행하고, 메탈 콘택 마스크를 사용한 식각 공정으로 메탈 콘택홀을 형성하며, 이때 메탈 콘택홀 바닥에 PSG막이 잔존할 경우 BOE 용액을 사용한 세정 공정으로 메탈 콘택홀을 완성시킨다. 이와 같이 메탈 콘택홀이 형성될 부분에 미리 PSG막을 형성시켜 둠으로써 메탈 콘택홀의 애스팩트 비가 높더라도 양호한 형상으로 형성시킬 수 있어 소자의 콘택 저항 개선 및 신뢰성을 향상시킬 수 있다.The present invention relates to a method for manufacturing a semiconductor device capable of satisfactorily forming a metal contact hole having a high aspect ratio in the surrounding area due to the high integration of the semiconductor device. Due to the high integration of semiconductor devices, the aspect ratio of the metal contact holes formed in the surrounding area becomes high, which causes tails in the bottom portion of the metal contact holes or problems such as etching loss of the substrate and defective shape of the metal contact holes due to excessive etching. In order to solve this problem, the present invention provides a hole in a part where a metal contact hole in a peripheral area is to be formed, for example, in forming a contact hole during a semiconductor device manufacturing process in a cell area. A high etch ratio phosphorous silicate glass (PSG) film is embedded in a buffered oxide etchant (BOE) solution in a hole, and then a metal device is manufactured by using a metal contact mask as an etching process using a metal contact mask. A contact hole is formed. At this time, when the PSG film remains on the bottom of the metal contact hole, the metal contact hole is completed by a cleaning process using a BOE solution. As such, since the PSG film is formed in the portion where the metal contact hole is to be formed in advance, it can be formed in a good shape even if the aspect ratio of the metal contact hole is high, thereby improving the contact resistance and reliability of the device.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 고집적화로 주변 지역에 높은 애스팩트 비(high aspect ratio)를 갖는 메탈 콘택홀(metal contact hole)을 형상(profile) 불량 없이 양호하게 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, due to high integration of a semiconductor device, a metal contact hole having a high aspect ratio in a surrounding area is formed well without a bad profile. The manufacturing method of the semiconductor element which can be performed.
일반적으로, 반도체 소자의 고집적화로 주변 지역에 형성되는 메탈 콘택홀의 애스팩트 비는 높아지고, 이로 인하여 메탈 콘택홀의 바닥 부분에 테일이 발생되거나 과도 식각으로 기판의 식각 손실 및 메탈 콘택홀의 형상 불량이 발생되는 등의 문제점을 해결하기 위한 공정 개발이 연구되고 있다.In general, the aspect ratio of the metal contact hole formed in the surrounding area is increased due to the high integration of the semiconductor device, and as a result, a tail is formed in the bottom portion of the metal contact hole, or the etching loss of the substrate and the shape defect of the metal contact hole are caused by excessive etching. Process development to solve such problems is being studied.
도 1은 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a conventional semiconductor device.
도 1을 참조하면, 반도체 기판(1)에 필드 산화막을 형성하여 액티브 영역을 정의한다. 셀 지역의 반도체 기판(1)에 게이트 전극(2G), 소오스(2S) 및 드레인(2D)을 형성하여 트랜지스터(2)를 구성시킨다. 이때, 주변 지역의 반도체 기판(1)에는 전원 전달 라인으로 사용될 메탈 라인을 연결하기 위한 메탈 콘택 접합부(2J)가 형성된다.Referring to FIG. 1, a field oxide film is formed on a semiconductor substrate 1 to define an active region. The transistor 2 is constituted by forming a gate electrode 2G, a source 2S, and a drain 2D on the semiconductor substrate 1 in the cell region. At this time, the metal contact junction 2J for connecting the metal line to be used as the power transmission line is formed in the semiconductor substrate 1 in the peripheral region.
트랜지스터(2)를 포함한 전체 구조상에 제 1 층간 절연막(3)을 형성한 후, 비트 라인 콘택 마스크를 사용한 제 1 층간 절연막(3) 식각 공정으로 셀 지역의 드레인(2D)이 노출되는 비트 라인 콘택홀을 형성한다. 비트 라인 콘택홀을 통해 드레인(2D)에 연결되는 비트 라인(4)을 형성한다.After the first interlayer insulating film 3 is formed on the entire structure including the transistor 2, the bit line contact in which the drain 2D of the cell region is exposed by the etching process of the first interlayer insulating film 3 using a bit line contact mask is performed. Form a hole. The bit line 4 is connected to the drain 2D through the bit line contact hole.
비트 라인(4)을 포함한 전체 구조상에 제 2 층간 절연막(5)을 형성한 후, 전하저장전극 콘택 마스크를 사용한 제 2 및 제 1 층간 절연막(5 및 3) 식각 공정으로 전하저장전극 콘택홀을 형성한다. 전하저장전극 콘택홀을 통해 소오스(2S)에 연결되는 전하저장전극을 형성한 후, 유전체막 및 플레이트 전극을 순차적으로 형성하여 캐패시터(6)를 구성시킨다. 캐패시터(6)를 포함한 전체 구조상에 제 3 층간 절연막(7)을 형성한다.After the second interlayer insulating film 5 is formed on the entire structure including the bit line 4, the charge storage electrode contact holes are formed by etching the second and first interlayer insulating films 5 and 3 using the charge storage electrode contact mask. Form. After forming the charge storage electrode connected to the source 2S through the charge storage electrode contact hole, the dielectric film and the plate electrode are sequentially formed to configure the capacitor 6. The third interlayer insulating film 7 is formed over the entire structure including the capacitor 6.
이와 같이, 셀 지역에 반도체 소자를 형성하기 위한 여러 공정이 진행되는 동안 주변 지역에는 제 1, 제 2 및 제 3 층간 절연막(3, 5 및 7)이 적층되어 그 두께가 두껍게 된다. 주변 지역의 반도체 기판(1)에 형성된 메탈 콘택 접합부(2J)에 메탈 라인을 연결하기 위해, 메탈 라인 콘택 마스크를 사용한 제 3, 제 2 및 제 1 층간 절연막(7, 5 및 3) 식각 공정으로 메탈 콘택홀(8)을 형성한다.As described above, the first, second, and third interlayer insulating films 3, 5, and 7 are stacked in the peripheral area, and the thickness thereof becomes thick while various processes for forming the semiconductor device are performed in the cell area. In order to connect the metal lines to the metal contact junctions 2J formed on the semiconductor substrate 1 in the peripheral area, the third, second and first interlayer insulating films 7, 5 and 3 are etched using a metal line contact mask. The metal contact hole 8 is formed.
그런데, 최근 반도체 소자가 고집적화 되어가는 추세이고, 반도체 소자의 고집적화로 주변 지역에 형성되는 메탈 콘택홀(8)의 애스팩트 비는 높아지고, 이로 인하여 메탈 콘택홀(8)의 바닥 부분에 테일(9)이 발생되거나 과도 식각으로 기판의 식각 손실 및 메탈 콘택홀(8)의 형상 불량 등의 문제가 발생된다. 이와 같은 메탈 콘택홀(8)의 형상 불량은 원활한 전류 흐름을 방해할 뿐만 아니라 후속 공정에서 진행될 메탈 라인의 단선 및 메탈 콘택홀 내에 보이드(void)를 유발시켜 전기적인 콘택 저항 증가 및 메탈 라인의 신뢰성 저하를 초래시키며, 그 결과 반도체 소자의 동작 속도를 저하시켜서 소자의 수율 및 제품의 특성에 악영향을 주는 문제점을 야기시킨다.However, in recent years, semiconductor devices have become highly integrated, and the aspect ratio of the metal contact holes 8 formed in the peripheral area is increased due to the high integration of semiconductor devices, and thus the tails 9 are formed at the bottom of the metal contact holes 8. ) Or excessive etching may cause problems such as loss of etching of the substrate and poor shape of the metal contact hole 8. Such poor shape of the metal contact hole 8 not only prevents smooth current flow, but also causes disconnection of the metal line and voids in the metal contact hole to be performed in subsequent processes, thereby increasing electrical contact resistance and reliability of the metal line. It causes a decrease, and as a result, the operating speed of the semiconductor device is lowered, causing a problem that adversely affects the yield of the device and the characteristics of the product.
따라서, 본 발명은 반도체 소자의 고집적화로 주변 지역에 높은 애스팩트 비를 갖는 메탈 콘택홀을 형상 불량 없이 양호하게 형성할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of satisfactorily forming a metal contact hole having a high aspect ratio in a surrounding area due to high integration of the semiconductor device without a shape defect.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판이 제공되는 단계; 셀 지역에서 콘택홀 형성 공정시 주변 지역의 메탈 콘택홀이 형성될 부분에 홀을 형성시키는 단계; 상기 홀 내에 PSG막을 매립시키는 단계; 반도체 소자를 형성하기 위한 여러 요소를 형성한 후, 메탈 콘택 마스크를 사용한 식각 공정으로 메탈 콘택홀을 형성하는 단계; 및 상기 메탈 콘택홀 바닥에 잔류하는 PSG막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate; Forming a hole in a portion where a metal contact hole in a peripheral region is to be formed in a contact hole forming process in a cell region; Embedding a PSG film in the hole; Forming a metal contact hole by an etching process using a metal contact mask after forming various elements for forming a semiconductor device; And removing the PSG film remaining on the bottom of the metal contact hole.
본 발명의 다른 방법은 셀 지역에 트랜지스터가 형성되고, 주변 지역에 메탈 콘택 접합부가 형성된 반도체 기판이 제공되는 단계; 제 1 층간 절연막을 형성한 후, 셀 지역에 비트 라인 콘택홀을 형성할 때 상기 메탈 콘택 접합부가 노출되는 홀을 형성하는 단계; 상기 비트 라인 콘택홀과 상기 홀 각각을 PSG막으로 매립하는 단계; 상기 비트 라인 콘택홀 내의 PSG막을 제거하는 단계; 비트 라인, 제 2 층간 절연막, 캐패시터, 및 제 3 층간 절연막을 순차적으로 형성하는 단계; 상기 메탈 콘택 접합부상의 상기 제 3, 제 2 층간 절연막 및 상기 PSG막을 순차적으로 식각하여 메탈 콘택홀을 형성하는 단계; 및 상기 메탈 콘택홀의 바닥에는 잔류하는 PSG막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Another method of the present invention is to provide a semiconductor substrate having a transistor formed in a cell region and a metal contact junction formed in a peripheral region; Forming a hole to which the metal contact junction is exposed when forming a bit line contact hole in a cell region after forming a first interlayer insulating film; Filling each of the bit line contact holes and the holes with a PSG film; Removing the PSG film in the bit line contact hole; Sequentially forming a bit line, a second interlayer insulating film, a capacitor, and a third interlayer insulating film; Sequentially etching the third and second interlayer insulating layers and the PSG layer on the metal contact junctions to form metal contact holes; And removing the remaining PSG film at the bottom of the metal contact hole.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(11)에 필드 산화막을 형성하여 액티브 영역을 정의한다. 셀 지역의 반도체 기판(11)에 게이트 전극(12G), 소오스(12S) 및 드레인(12D)을 형성하여 트랜지스터(12)를 구성시킨다. 이때, 주변 지역의 반도체 기판(11)에는 전원 전달 라인으로 사용될 메탈 라인을 연결하기 위한 메탈 콘택 접합부(12J)가 형성된다. 트랜지스터(12)를 포함한 전체 구조상에 제 1 층간 절연막(13)을 형성한 후, 제 1 층간 절연막(13)상에 셀 지역의 드레인(12D) 및 주변 지역의 메탈 콘택 접합부(12J)의 부분이 개방된 제 1 포토레지스트막(31)을 형성한다. 제 1 포토레지스트막(31)을 식각 마스크로 한 제 1 층간 절연막(13) 식각 공정으로 셀 지역의 드레인(12D)이 노출되는 비트 라인 콘택홀(21)과 주변 지역의 메탈 콘택홀이 형성될 부분인 메탈 콘택 접합부(12J)가 노출되는 홀(22)을 동시에 형성한다.Referring to FIG. 2A, a field oxide film is formed on the semiconductor substrate 11 to define an active region. The transistor 12 is constituted by forming a gate electrode 12G, a source 12S and a drain 12D in the semiconductor substrate 11 in the cell region. At this time, the metal contact junction 12J for connecting the metal line to be used as the power transmission line is formed in the semiconductor substrate 11 in the peripheral region. After the first interlayer insulating film 13 is formed on the entire structure including the transistor 12, the drain 12D in the cell region and the metal contact junction 12J in the peripheral region are formed on the first interlayer insulating film 13. An open first photoresist film 31 is formed. The bit line contact hole 21 exposing the drain 12D of the cell region and the metal contact hole of the peripheral region may be formed by etching the first interlayer insulating layer 13 using the first photoresist layer 31 as an etching mask. The hole 22 to which the metal contact junction 12J which is a part is exposed is formed simultaneously.
도 2b를 참조하면, 제 1 포토레지스트막(31)을 제거하고, 셀 지역의 비트 라인 콘택홀(21)과 주변 지역의 홀(22)이 충분히 매립 되도록 전체 구조상에 PSG(phosphorous silicate glass)를 증착한 후, 에치 백(etch back) 또는 화학 기계적 연마(CMP)법으로 증착된 PSG를 제 1 층간 절연막(13)이 노출되는 시점까지 연마하여 비트 라인 콘택홀(21) 및 홀(22) 내에만 PSG막(100)을 남긴다.Referring to FIG. 2B, the first photoresist film 31 is removed, and PSG (phosphorous silicate glass) is formed on the entire structure to sufficiently fill the bit line contact hole 21 in the cell region and the hole 22 in the peripheral region. After deposition, the PSG deposited by etch back or chemical mechanical polishing (CMP) is polished to the point where the first interlayer insulating film 13 is exposed, and then into the bit line contact hole 21 and the hole 22. Only the PSG film 100 is left.
도 2c를 참조하면, 비트 라인 콘택홀(21) 내에 남겨진 PSG막(100)의 부분이 개방된 제 2 포토레지스트막(32)을 제 1 층간 절연막(13)상에 형성한 후, 제 2 포토레지스트막(32)을 식각 마스크로 하여 BOE(buffered oxide etchant) 용액을 사용한 습식 식각 공정으로 비트 라인 콘택홀(21) 내에 남겨진 PSG막(100)을 제거한다. 이때 홀(22) 내에 남겨진 PSG막(100)은 제 2 포토레지스트막(32)에 의해 보호되어 제거되지 않는다.Referring to FIG. 2C, a second photoresist film 32 having a portion of the PSG film 100 remaining in the bit line contact hole 21 is opened on the first interlayer insulating film 13, and then the second photo Using the resist film 32 as an etching mask, the PSG film 100 remaining in the bit line contact hole 21 is removed by a wet etching process using a buffered oxide etchant (BOE) solution. At this time, the PSG film 100 left in the hole 22 is protected by the second photoresist film 32 and is not removed.
상기에서, BOE 용액은 PSG에 대해 식각 비(etch rate)가 높은 특성을 갖고 있다. 비트 라인 콘택홀(21) 내에 남겨진 PSG막(100)을 제거하기 위한 습식 식각 공정은 고농도의 HF가 함유된 화학제(chemical)의 BOE 용액을 사용한다.In the above, the BOE solution has a high etching rate (etch rate) relative to the PSG. The wet etching process for removing the PSG film 100 remaining in the bit line contact hole 21 uses a chemical BOE solution containing a high concentration of HF.
도 2d를 참조하면, 비트 라인 콘택홀(21)을 통해 드레인(12D)에 연결되는 비트 라인(14)을 형성한다. 비트 라인(14)을 포함한 전체 구조상에 제 2 층간 절연막(15)을 형성한 후, 전하저장전극 콘택 마스크를 사용한 제 2 및 제 1 층간 절연막(15 및 13) 식각 공정으로 전하저장전극 콘택홀을 형성한다. 전하저장전극 콘택홀을 통해 소오스(12S)에 연결되는 전하저장전극을 형성한 후, 유전체막 및 플레이트 전극을 순차적으로 형성하여 캐패시터(16)를 구성시킨다. 캐패시터(16)를 포함한 전체 구조상에 제 3 층간 절연막(17)을 형성한다. 주변 지역의 메탈 콘택 접합부(12J)상에 형성된 PSG막(100)의 부분이 개방된 제 3 포토레지스트막(33)을 제 3 층간 절연막(17)상에 형성한다. 제 3 포토레지스트막(33)을 식각 마스크로 한 식각 공정으로 제 3 및 제 2 층간 절연막(17 및 15)은 물론 메탈 콘택 접합부(12J)상의 PSG막(100)을 식각하여 메탈 콘택홀(18)을 형성한다. 이때, 메탈 콘택홀(18)의 바닥에는 PSG막(100)이 완전히 식각되지 않고 잔존할 수 도 있다.Referring to FIG. 2D, the bit line 14 connected to the drain 12D through the bit line contact hole 21 is formed. After the second interlayer insulating film 15 is formed on the entire structure including the bit line 14, the charge storage electrode contact holes are formed by etching the second and first interlayer insulating films 15 and 13 using the charge storage electrode contact mask. Form. After forming the charge storage electrode connected to the source 12S through the charge storage electrode contact hole, the dielectric film and the plate electrode are sequentially formed to configure the capacitor 16. The third interlayer insulating film 17 is formed over the entire structure including the capacitor 16. A third photoresist film 33 having an open portion of the PSG film 100 formed on the metal contact junction 12J in the peripheral area is formed on the third interlayer insulating film 17. In the etching process using the third photoresist film 33 as an etching mask, the PSG film 100 on the metal contact junction 12J as well as the third and second interlayer insulating films 17 and 15 are etched to form the metal contact hole 18. ). In this case, the PSG film 100 may remain on the bottom of the metal contact hole 18 without being completely etched.
도 2e를 참조하면, 제 3 포토레지스트막(33)을 제거한 후, 잔류된 PSG막(100)을 BOE 용액을 사용한 세정 공정으로 제거하여 메탈 콘택홀(18)을 완성시킨다.Referring to FIG. 2E, after removing the third photoresist film 33, the remaining PSG film 100 is removed by a cleaning process using a BOE solution to complete the metal contact hole 18.
상기에서, 메탈 콘택홀(18) 내에 잔류된 PSG막(100)을 제거하기 위한 세정 공정은 저농도의 HF가 함유된 화학제(chemical)의 BOE 용액을 사용한다. 세정 공정의 경우 대체로 NH4F 수용액과 HF 수용액을 100:1 부피비로 섞은 BOE 용액을 사용하거나, 습식능력(wetability)과 파티클(particle)의 발생을 억제하기 위해 소량의 계면 활성제(surfactant)를 첨가하여 사용하고 있다. 세정 공정은 BOE 용액을 사용하는 것을 기본으로 하되, HF 용액으로 대체할 수 있다.In the above, the cleaning process for removing the PSG film 100 remaining in the metal contact hole 18 uses a chemical BOE solution containing a low concentration of HF. In the cleaning process, a BOE solution containing a mixture of NH 4 F and HF in a 100: 1 volume ratio is usually used, or a small amount of surfactant is added to suppress wettability and particle generation. I use it. The cleaning process is based on using BOE solution, but can be replaced with HF solution.
상술한 바와 같이, 본 발명은 반도체 소자의 고집적화로 주변 지역에 높은 애스팩트 비를 갖는 메탈 콘택홀을 양호하게 형성하기 위하여, 셀 지역에서의 반도체 소자의 제조 공정중 콘택홀을 형성할 때 주변 지역의 메탈 콘택홀이 형성될 부분에도 홀이 형성되도록 하고, 이 홀 내에 산화물 식각제인 BOE 용액에 대해 식각비가 높은 PSG막을 매립시키고, 이후 일반적인 소자 제조 공정으로 메탈 콘택 공정 이전까지 수행하고, 메탈 콘택 마스크를 사용한 식각 공정으로 메탈 콘택홀을 형성하며, 이때 메탈 콘택홀 바닥에 PSG막이 잔존할 경우 BOE 용액을 사용한 세정 공정으로 메탈 콘택홀을 완성시킨다. 이와 같이 메탈 콘택홀이 형성될 부분에 미리 PSG막을 형성시켜 둠으로써 메탈 콘택홀의 애스팩트 비가 높더라도 양호한 형상으로 형성시킬 수 있어 소자의 콘택 저항 개선 및 신뢰성을 향상시킬 수 있고, 그 결과 외부로부터의 신호 전압을 빠르게 반도체 소자의 내부 셀 및 주변에 전원을 전달할 수 있어 반도체 소자의 동작 속도가 향상되어 수율 및 전기적 특성을 향상시킬 수 있다.As described above, in order to form a metal contact hole having a high aspect ratio in the peripheral area with high integration of the semiconductor device, the present invention provides a peripheral area when forming the contact hole during the manufacturing process of the semiconductor device in the cell area. A hole is formed in a portion where a metal contact hole is to be formed, and a PSG film having a high etch ratio is buried in a BOE solution, which is an oxide etchant, in the hole, and then a general device manufacturing process is performed before the metal contact process, and a metal contact mask is formed. The metal contact hole is formed by an etching process using the etching process. When the PSG film remains on the bottom of the metal contact hole, the metal contact hole is completed by a cleaning process using a BOE solution. Thus, by forming the PSG film in the portion where the metal contact hole is to be formed in advance, it is possible to form a good shape even if the aspect ratio of the metal contact hole is high, thereby improving the contact resistance of the device and improving the reliability. Since the signal voltage can be quickly delivered to the inner cells and the periphery of the semiconductor device, the operation speed of the semiconductor device can be improved to improve yield and electrical characteristics.
도 1은 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 11: 반도체 기판 2, 12: 트랜지스터1, 11: semiconductor substrate 2, 12: transistor
2G, 12G: 게이트 전극 2S, 12S: 소오스2G, 12G: gate electrode 2S, 12S: source
2D, 12D: 드레인 2J, 12J: 메탈 콘택 접합부2D, 12D: Drain 2J, 12J: Metal Contact Junction
3, 13: 제 1 층간 절연막 4, 14: 비트 라인3, 13: first interlayer insulating film 4, 14: bit line
5, 15: 제 2 층간 절연막 6, 16: 캐패시터5, 15: second interlayer insulating film 6, 16: capacitor
7, 17: 제 3 층간 절연막 8, 18: 메탈 콘택홀7, 17: third interlayer insulating film 8, 18: metal contact hole
9: 테일 21: 비트 라인 콘택홀9: tail 21: bit line contact hole
22: 홀 31: 제 1 포토레지스트막22: hole 31: first photoresist film
32: 제 2 포토레지스트막 33: 제 3 포토레지스트막32: second photoresist film 33: third photoresist film
100: PSG막100: PSG film
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