KR20030055802A - A method for manufacturing of semiconductor device by using dual damascene process - Google Patents
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Abstract
Description
본 발명은 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 폴리머 발생을 이용하여 비아 포이즌(via poison) 현상을 방지할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device using a dual damascene process, and more particularly, to a method for manufacturing a semiconductor device using a dual damascene process that can prevent via poisoning by using polymer generation. .
일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각에 의한 패턴형성이 우수하며, 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하여 반도체 회로의 배선 재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin films have been widely used as wiring materials for semiconductor circuits because of their high electrical conductivity, excellent pattern formation by dry etching, good adhesion with silicon oxide films, and relatively low cost.
그러나 집적회로의 집적도가 증가함에 따라 반도체 메모리 장치의 경우 단위 셀이 차지하는 면적도 점차 축소되어 결과적으로 셀 내에 배선을 형성할 수 있는 영역의 감소를 초래한다.However, as the degree of integration of an integrated circuit increases, the area occupied by a unit cell also gradually decreases in the case of a semiconductor memory device, resulting in a decrease in the area where wiring can be formed in the cell.
따라서, 스피드 향상 및 그 유지를 위해서 구리 배선을 사용하게 되었으나 현재까지는 구리를 직접 식각(direct etch)할 수 없으므로 다마신(damascene) 구조를 형성한 후, CMP 공정을 이용하여 배선을 형성한다.Therefore, although copper wiring has been used for speed improvement and maintenance thereof, since copper cannot be directly etched up to now, a damascene structure is formed, and then wiring is formed using a CMP process.
도 1a 내지 도 1d는 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a conventional dual damascene process.
도 1a에 도시한 바와 같이 반도체 기판(11)상에 저유전상수 갖는 제 1 층간 절연막(12)을 형성하고, 상기 기판(11) 표면이 소정부분 노출되도록 제 1 콘택홀을 형성한 후, 상기 제 1 콘택홀을 포함한 제 1 층간 절연막(12)상에 제 1 도전층(13)을 증착하고, CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 제 1 콘택홀내에 매립한다. 이때, 상기 제 1 도전층(13)은 구리이다.As shown in FIG. 1A, a first interlayer insulating layer 12 having a low dielectric constant is formed on the semiconductor substrate 11, and a first contact hole is formed to expose a predetermined portion of the surface of the substrate 11. The first conductive layer 13 is deposited on the first interlayer insulating film 12 including the first contact hole, and embedded in the first contact hole using a chemical mechanical polishing (CMP) process. At this time, the first conductive layer 13 is copper.
도 1b에 도시한 바와 같이 상기 결과물 상부에 제 1 식각 스톱층(14), 제 2층간 절연막(15) 그리고 제 2 식각 스톱층(16)을 차례로 형성한 후, 상기 제 2 식각 스톱층(16)상에 제 3 층간 절연막(17)과 제 1 절연막(18)을 형성한다.As shown in FIG. 1B, a first etch stop layer 14, a second interlayer insulating layer 15, and a second etch stop layer 16 are sequentially formed on the resultant, and then the second etch stop layer 16 is formed. ), The third interlayer insulating film 17 and the first insulating film 18 are formed.
이어, 상기 제 1 절연막(18)상에 제 1 포토레지스트(19)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(19)를 마스크로 이용하여 상기 제 1 식각 스톱층(14)이 소정부분 노출되도록 제 1 절연막(18)과 제 2, 제 3 층간 절연막(15)(17) 그리고 제 2 식각 스톱층(16)을 선택적으로 식각하여 비아홀(20)을 형성한다.Subsequently, a first photoresist 19 is deposited on the first insulating layer 18, and patterned by using an exposure and development process, and then the patterned first photoresist 19 is used as a mask. The via hole 20 may be selectively etched by selectively etching the first insulating layer 18, the second and third interlayer insulating layers 15 and 17, and the second etching stop layer 16 to expose a portion of the first etch stop layer 14. To form.
도 1c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(19)를 제거한 후, 상기 제 1 절연막(18)상에 제 2 포토레지스트(21)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 비아홀(20)에 상기 제 2 포토레지스트(21)가 매립되어 식각 공정시 식각 배리어로 사용된다.After removing the patterned first photoresist 19 as illustrated in FIG. 1C, a second photoresist 21 is deposited on the first insulating layer 18, and patterned using an exposure and development process. . In this case, the second photoresist 21 is buried in the via hole 20 and used as an etching barrier during an etching process.
도 1d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(21)를 마스크로 이용한 식각공정을 통해 상기 제 3 층간 절연막(17)을 선택적으로 식각하여 트랜치(22)를 형성한다.As illustrated in FIG. 1D, a trench 22 is formed by selectively etching the third interlayer insulating layer 17 through an etching process using the patterned second photoresist 21 as a mask.
여기서, 상기 제 1, 제 2, 제 3 층간 절연막(12)(15)(17) 사이의 제 1, 제 2 식각 스톱층(14)(16)은 마이크로 트랜치(Microtrench) 현상을 방지한다.The first and second etch stop layers 14 and 16 between the first, second, and third interlayer insulating layers 12, 15, and 17 may prevent micro trenches.
그러나 상기와 같은 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, there is a problem in the method of manufacturing a semiconductor device using the conventional dual damascene process as described above.
트랜치 형성을 위한 마스크 형성시 식각 배리어로 사용하기 위해 포토레지스트(21)를 비아홀(20)에 매립시킬 경우, 비아홀(20)에 매립된 포토레지스트(21)의 H 성분과 저유전 상수를 갖는 층간절연막(15)(17)에 잔류하는 N 성분이 반응하여 도 2a와 같이 포토레지스트(21)가 부풀어 오른 비아 포이즌 현상(A)이 발생한다.When the photoresist 21 is buried in the via hole 20 for use as an etch barrier when forming a mask for forming a trench, an interlayer having an H component and a low dielectric constant of the photoresist 21 buried in the via hole 20. As the N component remaining on the insulating films 15 and 17 reacts, a via poison phenomenon A in which the photoresist 21 swells as shown in FIG. 2A occurs.
따라서, 상기와 같은 포토레지스트 포이즌 현상으로 인해 도 2b와 같이 트랜치 형성시 패턴 불량이 발생한다.Therefore, due to the photoresist poisoning phenomenon as described above, pattern defects occur during trench formation as shown in FIG. 2B.
또한, 마이크로 트랜치 현상을 방지하기 위해 저유전 상수를 갖는 층간 절연막 사이에 식각 스톱층을 삽입하는데 이 식각 스톱층의 유전상수 값이 상대적으로 높아 층간 절연막 전체의 유전상수 값이 높아져 RC 딜레이 현상이 발생한다.In addition, an etch stop layer is inserted between interlayer insulating films having a low dielectric constant in order to prevent the micro trench phenomenon, and the dielectric constant value of the etch stop layer is relatively high, resulting in an increase in the dielectric constant value of the entire interlayer insulating film, thereby causing an RC delay phenomenon. do.
그리고 비아홀 형성을 위한 식각공정시 여러 가지 박막들을 식각하므로 비아 프로파일 구현이 난이하다.In addition, since various thin films are etched during the etching process for forming the via hole, it is difficult to implement the via profile.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 폴리머를 발생시켜 비아홀을 매립한 후, 식각공정을 실시하므로 비아 포이즈 현상 및 마이크로 트랜치 현상을 방지할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, the filling of the via hole by generating a polymer, and then performing the etching process, the semiconductor device using a dual damascene process that can prevent via poise phenomenon and micro trench phenomenon The purpose is to provide a manufacturing method.
도 1a 내지 도 1d는 종래의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a conventional dual damascene process.
도 2a와 도 2b는 종래의 문제점을 나타낸 도면2a and 2b is a diagram showing a conventional problem
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a dual damascene process according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 제 1 층간 절연막101 semiconductor substrate 102 first interlayer insulating film
103 : 금속배선 104 : 제 1 식각 스톱층103: metal wiring 104: first etching stop layer
105 : 제 2 층간 절연막 106 : 제 1 절연막105: second interlayer insulating film 106: first insulating film
107 : 제 1 포토레지스트 108 : 비아홀107: first photoresist 108: via hole
109 : 제 2 절연막 110 : 제 2 포토레지스트109: second insulating film 110: second photoresist
111 : 폴리머 112 : 트랜치111 polymer 112 trench
상기와 같은 목적을 달성하기 위한 본 발명의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법은 반도체 기판상에 콘택홀을 갖는 제 1 층간 절연막을 형성하는 단계와, 상기 콘택홀에 매립되는 금속배선을 형성하는 단계와, 상기 결과물 상부에 제 1 식각 스톱층을 형성하는 단계와, 상기 제 1 식각 스톱층이 선택적으로 노출되도록 비아홀을 갖는 제 2 층간 절연막과 제 1 절연막을 형성하는 단계와, 상기 비아홀을 포함한 결과물 상부에 제 2 절연막을 형성하고, 상기 제 2 절연막상에 선택적으로 마스크 패턴을 형성하는 단계와, 상기 제 2 절연막을 선택적으로 식각함과 동시에 상기 비아홀 및 마스크 패턴 측벽에 폴리머를 생성시키는 단계와, 상기 마스크 패턴을 이용하여 상기 제 1 절연막과 제 2 층간 절연막을 선택적으로 식각하여 트랜치를 형성하는 단계와, 상기 폴리머를 제거한 후, 상기 제 2 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device using the dual damascene process of the present invention for achieving the above object includes forming a first interlayer insulating film having a contact hole on a semiconductor substrate, and forming a metal wiring embedded in the contact hole. Forming a first etch stop layer on the resultant, forming a second interlayer insulating film and a first insulating film having a via hole to selectively expose the first etch stop layer, and forming the via hole. Forming a second insulating film on the resultant, including selectively forming a mask pattern on the second insulating film, selectively etching the second insulating film, and simultaneously generating a polymer on the sidewalls of the via hole and the mask pattern Forming a trench by selectively etching the first insulating film and the second insulating interlayer using the mask pattern. After removal of the step and the polymer, it characterized in that it comprises the step of removing said second insulating film.
또한, 상기 제 2 절연막는 질화막이고, 그 두께는 300∼500Å인 것이 바람직하다.In addition, it is preferable that the said 2nd insulating film is a nitride film, and the thickness is 300-500 micrometers.
또한, 상기 제 1, 제 2 층간 절연막은 저유전 상수를 갖는 절연막이고, 상기 제 1 절연막은 SiC을 사용하는 것이 바람직하다.The first and second interlayer insulating films are preferably insulating films having a low dielectric constant, and the first insulating film is preferably SiC.
또한, 상기 트랜치 형성은 상기 비아홀내의 폴리머가 식각 배리어 역할을 하고, 상기 마스크 패턴 측벽에 형성된 폴리머는 식각함에 따라 점차적으로 손실되어 라운딩 프로파일을 갖는 것이 바람직하다.In the trench formation, the polymer in the via hole serves as an etch barrier, and the polymer formed on the sidewall of the mask pattern is gradually lost as it is etched to have a rounding profile.
또한, 상기 제 2 절연막 제거시 인산을 이용하는 것이 바람직하다.In addition, it is preferable to use phosphoric acid when removing the second insulating film.
또한, 상기 폴리머은 HBr 가스를 이용하여 상기 제 2 절연막 식각시 생성되는 것이 바람직하다.In addition, the polymer is preferably produced during the etching of the second insulating film using HBr gas.
이하, 첨부된 도면을 참조하여 본 발명의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device using the dual damascene process of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a dual damascene process according to an embodiment of the present invention.
도 3a에 도시한 바와 같이 반도체 기판(101)상에 저유전상수 갖는 제 1 층간 절연막(102)을 형성하고, 상기 기판(101) 표면이 소정부분 노출되도록 제 1 콘택홀을 형성한 후, 상기 제 1 콘택홀을 포함한 제 1 층간 절연막(102)상에 제 1 도전층을 증착하고, CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 제 1 콘택홀내에 매립하여 금속배선(103)을 형성한다. 이때, 상기 제 1 도전층은 구리이다.As shown in FIG. 3A, a first interlayer insulating film 102 having a low dielectric constant is formed on the semiconductor substrate 101, and a first contact hole is formed to expose a predetermined portion of the surface of the substrate 101. A first conductive layer is deposited on the first interlayer insulating layer 102 including the first contact hole, and then embedded in the first contact hole by using a chemical mechanical polishing (CMP) process to form a metal interconnect 103. At this time, the first conductive layer is copper.
도 3b에 도시한 바와 같이 상기 결과물 상부에 제 1 식각 스톱층(104), 제 2 층간 절연막(105) 그리고 제 1 절연막(106)을 차례로 형성한다. 이때, 상기 제 1 식각 스톱층(104)은 SiC이고, 상기 제 2 층간 절연막(105)은 저유전상수를 갖으며, 상기 제 1 절연막(106)은 산화막이다.As shown in FIG. 3B, a first etch stop layer 104, a second interlayer insulating layer 105, and a first insulating layer 106 are sequentially formed on the resultant. In this case, the first etch stop layer 104 is SiC, the second interlayer insulating film 105 has a low dielectric constant, and the first insulating film 106 is an oxide film.
그리고, 상기 제 1 절연막(106)상에 제 1 포토레지스트(107)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 상기 패터닝된 제 1 포토레지스트(107)를 마스크로 이용하여 상기 제 1 식각 스톱층(104)이 소정부분 노출되도록 제 1 절연막(106)과 제 2 층간 절연막(105)을 선택적으로 식각하여 비아홀(108)을 형성한다.Then, a first photoresist 107 is deposited on the first insulating film 106 and patterned using an exposure and development process. By using the patterned first photoresist 107 as a mask, the first insulating layer 106 and the second interlayer insulating layer 105 are selectively etched to expose a predetermined portion of the first etch stop layer 104 to form a via hole ( 108).
도 3c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(107)를 제거한 후, 상기 비아홀(108)을 포함한 전면에 제 2 절연막(109)을 형성한다. 이때, 상기 제 2 절연막(109)은 질화막이고, 그 두께는 300∼500Å이다.After removing the patterned first photoresist 107 as shown in FIG. 3C, a second insulating layer 109 is formed on the entire surface including the via hole 108. At this time, the second insulating film 109 is a nitride film, and its thickness is 300 to 500 kPa.
이어, 상기 제 2 절연막(109)상에 제 2 포토레지스트(110)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, HBr 가스를 이용하여 상기 제 2 절연막(109)을 선택적으로 식각한다. 이때, 상기 제 2 절연막(109) 식각시 상기 비아홀(108)및 상기 패터닝된 제 2 포토레지스트(110) 측벽에 폴리머(111)가 생성된다.Subsequently, a second photoresist 110 is deposited on the second insulating film 109, patterned using an exposure and development process, and then the second insulating film 109 is selectively etched using HBr gas. . In this case, the polymer 111 is formed on sidewalls of the via hole 108 and the patterned second photoresist 110 when the second insulating layer 109 is etched.
도 3d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(110)를 마스크로 이용한 식각공정을 통해 상기 제 1 절연막(106)과 제 2 층간 절연막(105)을 선택적으로 식각하여 트랜치(112)를 형성한다.As illustrated in FIG. 3D, the trench 112 may be selectively etched by selectively etching the first insulating layer 106 and the second interlayer insulating layer 105 through an etching process using the patterned second photoresist 110 as a mask. Form.
이때, 상기 비아홀(108)내의 폴리머(111)는 식각 배리어 역할을 하고, 상기 패터닝된 제 2 포토레지스트(110) 측벽에 형성된 폴리머(111)는 식각공정을 진행함에 따라 점차적으로 손실되어 라운딩된 트랜치(112)를 형성한다. 즉, 식각 스톱층을 사용하지 않아도 마이크로 트랜치 현상이 나타나지 않고, 라운딩된 프로파일을 가지므로 전극 집중 현상을 완화시킬 수 있다.In this case, the polymer 111 in the via hole 108 serves as an etch barrier, and the polymer 111 formed on the sidewall of the patterned second photoresist 110 is gradually lost and rounded as the etching process proceeds. And form 112. That is, even when the etch stop layer is not used, the micro trench phenomenon does not appear, and since the rounded profile is used, the electrode concentration phenomenon may be alleviated.
이어, 상기 잔조하는 폴리머(111)를 제거한 후, 인산을 이용하여 상기 제 2 절연막(109)을 제거한다.Subsequently, after the residual polymer 111 is removed, the second insulating layer 109 is removed using phosphoric acid.
이상에서 설명한 바와 같이 본 발명의 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법에 의하면, 비아 포이즌 현상을 방지하여 듀얼 다마신 식각 프로파일이 양호하며, 식각 스톱층을 사용하지 않으므로 층간 절연막의 전체 유전상수 값을 낮출 수 있는 효과가 있다.As described above, according to the method of manufacturing a semiconductor device using the dual damascene process of the present invention, the dual damascene etching profile is good by preventing via poisoning, and the entire dielectric constant of the interlayer insulating layer is not used because the etching stop layer is not used. This has the effect of lowering the value.
또한, 트랜치 형성을 위한 마스크 패턴 측벽에 폴리머가 형성되므로 마스크 패턴보다 작게 트랜치 프로파일을 구현할 수 있으므로 향후 미세한 사이즈 패턴도 쉽게 가능하다.In addition, since the polymer is formed on the mask pattern sidewall for forming the trench, the trench profile can be implemented smaller than the mask pattern, so that a fine size pattern can be easily performed in the future.
그리고 라운딩된 트랜치를 구현하므로 전극 집중 현상을 완화시킬 수 있다.Rounded trenches can be used to mitigate electrode concentration.
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2001
- 2001-12-27 KR KR1020010085883A patent/KR20030055802A/en not_active Application Discontinuation
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