KR20000037989A - Method for manufacturing a plug of semiconductor memory - Google Patents

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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract

PURPOSE: A plug formation method is provided to prevent a void generated in contact hole and cleaning processes by using double insulating layers without using nitride spacers. CONSTITUTION: Double insulating layers(3,6) are deposited on a substrate(1) having MOS transistors. The double insulating layers deposition steps further comprises the steps of depositing a first insulating layer(3) on the MOS transistor and etching an upper portion of the first insulating layer(3) located between gates of the MOS transistor, wherein the upper portion of the first insulating layer(3) is a void generation region; and depositing a second insulating layer(6) on the etched first insulating layer(3). Then, a contact hole for exposing a drain region of the MOS transistor is formed. A plug(5) is filled into the contact hole.

Description

반도체 메모리의 플러그 제조방법Manufacturing method of plug of semiconductor memory

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 특히 플러그 형성을 위한 콘택홀을 형성하고, 이를 세정하는 과정에서 발생하는 보이드(void)를 방지하는데 적당하도록 한 반도체 메모리의 플러그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a plug of a semiconductor memory, and more particularly, to a method of manufacturing a plug of a semiconductor memory, which is suitable for forming a contact hole for forming a plug and preventing voids generated in the process of cleaning the plug. .

일반적으로, 반도체 메모리는 모스 트랜지스터를 제조한 후, 그 모스 트랜지스터의 상부에 절연층을 증착한 다음, 그 절연층에 콘택홀을 형성하여 상기 모스 트랜지스터의 드레인을 노출시키고 그 콘택홀에 전도성물질을 증착하여 플러그를 형성하는 플러그 형성과정을 포함하여 제조되며, 상기와 같이 콘택홀을 형성한 후 세정공정을 실시하는 과정에서, 플러그 형성시 보이드가 발생되고, 이 보이드는 플러그와 다른 영역이 전기적으로 연결되는 심각한 문제를 발생시키게 되며, 이와 같은 종래 반도체 메모리의 플러그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor memory fabricates a MOS transistor, and then deposits an insulating layer on top of the MOS transistor, and then forms a contact hole in the insulating layer to expose the drain of the MOS transistor and a conductive material in the contact hole. It is manufactured including a plug forming process of depositing a plug to form a plug, and in the process of cleaning the contact hole after forming a contact hole as described above, voids are generated when the plug is formed. This will cause a serious problem of connection, and will be described in detail with reference to the accompanying drawings, a method of manufacturing a plug of the conventional semiconductor memory as follows.

도1a 내지 도1c는 종래 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자형성영역을 정의하고 상호 공통 소스를 갖는 두 모스 트랜지스터를 형성하는 단계(도1a)와; 상기 모스 트랜지스터가 제조된 기판(1)의 상부에 절연층(3)을 증착하는 단계(도1b)와; 상기 절연층(3)에 콘택홀을 형성하여 상기 모스 트랜지스터의 드레인을 노출시킨 후, 절연층(3)의 상부전면에 질화막을 증착하고, 건식식각하여 상기 형성한 콘택홀의 측면에 질화막측벽(4)을 형성한 후, 상기 절연층(3)의 상부와 콘택홀의 내부에 다결정실리콘을 증착하고, 상기 절연층(3)의 상부에 증착된 다결정실리콘과 그 하부의 절연층(3) 일부를 평탄화하여 상기 콘택홀 내에 플러그(5)를 형성하는 단계(도1c)로 구성된다.1A to 1C are cross-sectional views of a plug manufacturing process of a conventional semiconductor memory. As shown in FIG. 1A to 1C, a field oxide film 2 is deposited on an upper portion of a substrate 1 to define an element formation region, and two MOSs having mutually common sources. Forming a transistor (FIG. 1A); Depositing an insulating layer (3) on top of the substrate (1) on which the MOS transistor is manufactured (Fig. 1B); After forming a contact hole in the insulating layer 3 to expose the drain of the MOS transistor, a nitride film is deposited on the upper surface of the insulating layer 3, and dry-etched to form a nitride film side wall 4 on the side of the formed contact hole. ), And then polycrystalline silicon is deposited on top of the insulating layer 3 and inside of the contact hole, and the polycrystalline silicon deposited on the insulating layer 3 and a part of the insulating layer 3 below it are planarized. To form a plug 5 in the contact hole (FIG. 1C).

이하, 상기와 같이 구성된 종래 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명한다.Hereinafter, the plug manufacturing method of the conventional semiconductor memory configured as described above will be described in more detail.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자형성영역을 정의하고, 그 기판(1)에 절연층에 의해 절연되는 워드라인인 게이트(G1),(G2)를 포함하며, 비트라인이 접속되는 공통 소스를 포함하는 모스 트랜지스터를 형성한다.First, as shown in FIG. 1A, a field oxide film 2 is formed on an upper portion of a substrate 1 to define an element formation region, and a gate line G1, which is a word line insulated by an insulating layer, is formed on the substrate 1. And a MOS transistor including (G2) and including a common source to which bit lines are connected.

이때, 상기 필드산화막(2)의 상부에도 상기 소자형성영역과의 단차 제거를 위해 게이트(G3,G4)를 형성하며, 각 게이트(G1~G4)는 게이트산화막, 게이트전극, 게이트전극 상부의 질화막 및 질화막 측벽을 구비하도록 형성한다.In this case, gates G3 and G4 are formed on the field oxide film 2 to remove the step difference from the device formation region, and each gate G1 to G4 is a gate oxide film, a gate electrode, or a nitride film on the gate electrode. And a nitride film sidewall.

그 다음, 도1b에 도시한 바와 같이 상기 모스 트랜지스터가 제조된 기판(1)의 상부전면에 산화막을 증착하여 절연층(3)을 형성한다. 이때의 절연층(3)의 상부면은 그 하부의 구조의 단차 영향으로 단차가 형성된다.Next, as illustrated in FIG. 1B, an oxide layer is deposited on the upper surface of the substrate 1 on which the MOS transistor is manufactured to form an insulating layer 3. At this time, the upper surface of the insulating layer 3 is formed with a step effect due to the step structure of the lower structure.

그 다음, 도1c에 도시한 바와 같이 상기 절연층(3)의 상부에 포토레지스트(도면미도시)를 도포하고, 노광 및 현상하여 상기 절연층(3)의 상부일부를 노출시키는 패턴을 형성한 후, 그 노출된 절연층(3)을 식각하여 상기 기판(1)에 형성한 모스 트랜지스터의 드레인을 노출시키는 콘택홀을 형성한다.Next, as shown in FIG. 1C, a photoresist (not shown) is applied to the upper portion of the insulating layer 3, and exposed and developed to form a pattern for exposing a portion of the upper portion of the insulating layer 3. After that, the exposed insulating layer 3 is etched to form a contact hole exposing the drain of the MOS transistor formed in the substrate 1.

그 다음, 상기 콘택홀이 형성된 절연층(3)의 상부 및 콘택홀 내에 질화막을 증착하고, 이 질화막을 건식식각하여 상기 콘택홀의 내측면에 질화막측벽(4)을 형성한다. 이와 같이 질화막측벽(4)을 형성하지 않는 경우에는 콘택홀을 형성하고 전세과정을 거치는 동안 보이드가 발생하며, 이를 방지하기 위해 질화막측벽(4)을 형성하는 경우, 질화막 증착후 건식식각하는 과정에서 발생한 이물에 의해 플러그의 전기적 특성이 저하될 수 있다.Next, a nitride film is deposited on the contact hole and the insulating layer 3 on which the contact hole is formed, and the nitride film is dry etched to form the nitride film side wall 4 on the inner side of the contact hole. As such, when the nitride film side wall 4 is not formed, voids are generated during the formation of the contact hole and the charter process.In order to prevent the nitride film side wall 4, in the process of dry etching after the deposition of the nitride film, The foreign substance generated may lower the electrical characteristics of the plug.

그 다음, 상기 포토레지스트 패턴을 제거하고, 상기 콘택홀 및 절연층(3)의 상부전면에 다결정실리콘을 그 콘택홀이 모두 채워지도록 두껍게 증착한다.Next, the photoresist pattern is removed, and polysilicon is deposited on the upper surface of the contact hole and the insulating layer 3 so as to fill all of the contact holes.

그 다음, 상기 절연층(3)의 상부에 증착된 다결정실리콘과 그 하부에 위치하는 절연층(3)의 상부일부를 평탄화한다. 이때의 평탄화과정은 화학적 기계적 연마(chemical mechanical polishing)를 사용하며 이와 같은 공정을 통해 상기 절연층(3)의 상부가 평탄하게 형성되어 이후의 공정 진행을 원활하게 할수 있도록 함과 아울러 상기 콘택홀 내에만 위치하는 플러그(5)를 형성하게 된다.Next, the upper portion of the polysilicon deposited on the insulating layer 3 and the insulating layer 3 positioned below it is planarized. At this time, the planarization process uses chemical mechanical polishing, and the upper part of the insulating layer 3 is formed flat through the above process, so that the subsequent process can be performed smoothly and in the contact hole. Only the plug 5 is formed.

상기한 바와 같이 종래 반도체 메모리의 플러그 제조방법은 플러그가 형성될 영역을 정의하는 콘택홀을 형성하고, 전세 후 플러그를 형성하면 그 전세과정에서 발생하는 보이드에 의해 플러그와 워드라인이 전기적으로 연결되는 문제점이 있으며, 상기 콘택홀에 질화막측벽을 형성하는 경우에는 그 질화막측벽을 형성하는 과정에서 발생한 질화막 이물의 영향으로 플러그의 전기적인 특성이 저하되는 문제점이 있었다.As described above, in the conventional method of manufacturing a plug of a semiconductor memory, a contact hole defining a region where a plug is to be formed is formed, and when the plug is formed after the charter, the plug and the word line are electrically connected by voids generated during the charter process. In the case of forming the nitride film side wall in the contact hole, there is a problem in that the electrical characteristics of the plug are degraded due to the foreign matter of the nitride film generated in the process of forming the nitride film side wall.

이와 같은 문제점을 감안한 본 발명은 상기 콘택홀 측면의 질화막 측벽을 사용하지 않으면서도 보이드의 발생을 방지할 수 있는 반도체 메모리의 플러그 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method of manufacturing a plug of a semiconductor memory capable of preventing the generation of voids without using the nitride film sidewalls of the contact hole side.

도1a 내지 도1c는 종래 반도체 메모리의 플러그 제조공정 수순단면도.1A to 1C are cross-sectional views of a plug manufacturing process of a conventional semiconductor memory.

도2a 내지 도2d는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도.2A to 2D are cross-sectional views of a plug manufacturing process of the semiconductor memory of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

1:기판 2:필드산화막1: Substrate 2: Field Oxide

3:제 1절연층 5:플러그3: first insulating layer 5: plug

6:제 2절연층6: second insulation layer

상기와 같은 목적은 모스 트랜지스터가 제조된 기판의 상부에 절연층을 증착하는 절연층 증착단계와; 상기 절연층에 모스 트랜지스터의 드레인을 노출시키는 콘택홀을 형성하는 콘택홀 형성단계와; 상기 콘택홀 및 절연층의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 위치하는 플러그를 형성하는 플러그 형성단계로 이루어지는 반도체 메모리의 플러그 제조방법에 있어서, 상기 절연층 증착단계는 모스 트랜지스터의 상부에 제 1절연층을 증착하고, 사진식각공정을 통해 상기 모스 트랜지스터의 게이트 사이에 위치하는 제 1절연층의 상부일부를 식각하는 보이드 발생방지단계와; 상기 제 1절연층의 상부에 제 2절연층을 증착하는 제 2절연층 증착단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is an insulating layer deposition step of depositing an insulating layer on top of the substrate on which the MOS transistor is manufactured; A contact hole forming step of forming a contact hole in the insulating layer to expose a drain of the MOS transistor; A method of manufacturing a plug of a semiconductor memory, the method comprising: forming a plug of polycrystalline silicon on the contact hole and an insulating layer, and planarizing the plug to form a plug positioned in the contact hole, wherein the insulating layer deposition step is performed by a MOS transistor. Depositing a first insulating layer thereon, and preventing void generation to etch a portion of an upper portion of the first insulating layer between the gates of the MOS transistors through a photolithography process; This is achieved by configuring a second insulating layer deposition step of depositing a second insulating layer on top of the first insulating layer, which will be described in detail with reference to the accompanying drawings.

도2a 내지 도2d는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자형성영역을 정의하고 그 소자형성영역의 기판(1)에 공통 소스를 갖는 두 모스 트랜지스터를 제조하는 단계(도2a)와; 상기 모스 트랜지스터가 제조된 기판(1)의 상부에 제 1절연층(3)을 형성한 후, 그 제 1절연층(3)의 상부에 포토레지스트(PR) 패턴을 형성하는 단계(도2b)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로, 게이트(G1~G4)의 사이에 위치하는 제 1절연층(3)의 일부를 식각한 후, 상기 포토레지스트(PR) 패턴을 제거하고, 상기 제 1절연층(3)의 상부에 제 2절연층(6)을 증착하는 단계(도2c)와; 상기 제 1 및 제 2절연층(3,6)에 콘택홀을 형성한 후, 그 콘택홀에 위치하는 플러그(5)를 형성하는 단계(도2d)로 구성된다.2A to 2D are cross-sectional views of a plug manufacturing process of a semiconductor memory according to an embodiment of the present invention, in which a field oxide film 2 is formed on an upper portion of a substrate 1 to define an element formation region, and a substrate of the element formation region. Fabricating two MOS transistors having a common source in (1) (FIG. 2A); After the first insulating layer 3 is formed on the substrate 1 on which the MOS transistor is manufactured, a photoresist PR pattern is formed on the first insulating layer 3 (FIG. 2B). Wow; In the etching process using the photoresist PR pattern as an etching mask, a portion of the first insulating layer 3 positioned between the gates G1 to G4 is etched and then the photoresist PR pattern is removed. And depositing a second insulating layer (6) on top of the first insulating layer (3); After forming contact holes in the first and second insulating layers 3 and 6, a plug 5 located in the contact holes is formed (FIG. 2D).

이하, 상기와 같이 구성된 본 발명 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the plug manufacturing method of the semiconductor memory of the present invention configured as described above will be described in more detail.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자 형성영역을 정의하고, 그 기판(1)과 필드산화막(2)의 상부에 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착한 후, 패터닝하여 게이트(G1~G4)를 형성하고, 저농도 소스 및 드레인과 질화막측벽 및 고농도 소스 및 드레인을 차례로 형성하여 기판(1)에 공통 소스를 갖는 두 모스 트랜지스터를 제조하고, 단차발생억제를 위해 필드산화막(2)의 상부에 게이트(G3,G4)를 형성한다.First, as shown in FIG. 2A, the field oxide film 2 is formed on the substrate 1 to define an element formation region, and the gate oxide film and the polycrystalline silicon are formed on the substrate 1 and the field oxide film 2. After sequentially depositing a nitride film, patterning to form gates G1 to G4, and forming a low concentration source and a drain, a nitride film side wall, and a high concentration source and a drain in order to form two MOS transistors having a common source in the substrate 1. And gates G3 and G4 are formed on the field oxide film 2 to suppress step generation.

그 다음, 도2b에 도시한 바와 같이 상기 모스 트랜지스터의 상부전면에 산화막인 제 1절연층(3)을 형성한다,Next, as shown in FIG. 2B, the first insulating layer 3, which is an oxide film, is formed on the upper surface of the MOS transistor.

그 다음, 상기 제 1절연층(3)의 상부에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 제 1절연층(3)의 상부일부를 노출시키는 패턴을 형성한다.Next, a photoresist PR is applied on the upper portion of the first insulating layer 3 to expose and develop a pattern to expose a portion of the upper portion of the first insulating layer 3.

그 다음, 도2c에 도시한 바와 같이 상기 노출된 제 1절연층(3)의 상부일부를 식각하여 상기 게이트(G1~G4)의 사이에 위치하는 제 1절연층(3)의 일부영역이 식각되도록 한다. 이와 같은 식각은 보이드 형성영역인 기판(1)에 형성한 게이트(G1),(G2)과 필드산화막(2)의 사부에 형성된 게이트(G3),(G4)의 사이에 위치하는 제 1절연층(3)의 일부를 식각하여 보이드 발생을 방지할 수 있게 된다.Next, as shown in FIG. 2C, a portion of the first insulating layer 3 positioned between the gates G1 to G4 is etched by etching the upper portion of the exposed first insulating layer 3. Be sure to The etching is performed by the first insulating layer positioned between the gates G1 and G2 formed on the substrate 1, which is a void formation region, and the gates G3 and G4 formed at the four corners of the field oxide film 2. A part of (3) can be etched to prevent the generation of voids.

그 다음, 산화막을 상기 제 1절연층(3)의 상부에 증착하여 제 2절연층(6)을 형성한다.An oxide film is then deposited on top of the first insulating layer 3 to form a second insulating layer 6.

그 다음, 도2d에 도시한 바와 같이 사진식각공정을 통해 상기 제 2절연층(6)과 제 1절연층(3)의 일부를 식각하여 상기 모스 트랜지스터의 드레인을 노출시키는 콘택홀을 형성한다.Next, as shown in FIG. 2D, a part of the second insulating layer 6 and the first insulating layer 3 is etched through a photolithography process to form a contact hole exposing the drain of the MOS transistor.

그 다음, 상기 콘택홀 및 제 2절연층(6)의 상부전면에 다결정실리콘을 증착하고 평탄화하여 그 콘택홀에 위치하는 플러그(5)를 제조하게 된다.Next, polysilicon is deposited and planarized on the upper surfaces of the contact hole and the second insulating layer 6 to manufacture the plug 5 positioned in the contact hole.

상기한 바와 같이 본 발명은 보이드 발생영역인 게이트 사이에 형성된 산화막 일부를 식각한 후, 그 산화막의 상부에 다시 산화막을 증착하여 콘택홀 형성 및 세정에 의해 보이드가 발생하는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.As described above, according to the present invention, after etching a portion of the oxide film formed between the gates, which are void generation regions, the oxide film is deposited on the oxide film to prevent voids from being formed by contact hole formation and cleaning, thereby ensuring reliability of the semiconductor memory. Has the effect of improving.

Claims (2)

모스 트랜지스터가 제조된 기판의 상부에 절연층을 증착하는 절연층 증착단계와; 상기 절연층에 모스 트랜지스터의 드레인을 노출시키는 콘택홀을 형성하는 콘택홀 형성단계와; 상기 콘택홀 및 절연층의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 위치하는 플러그를 형성하는 플러그 형성단계로 이루어지는 반도체 메모리의 플러그 제조방법에 있어서, 상기 절연층 증착단계는 모스 트랜지스터의 상부에 제 1절연층을 증착하고, 사진식각공정을 통해 상기 모스 트랜지스터의 게이트 사이에 위치하는 제 1절연층의 상부일부를 식각하는 보이드 발생방지단계와; 상기 제 1절연층의 상부에 제 2절연층을 증착하는 제 2절연층 증착단계로 이루어진 것을 특징으로 하는 반도체 메모리의 플러그 제조방법.An insulation layer deposition step of depositing an insulation layer on the substrate on which the MOS transistor is manufactured; A contact hole forming step of forming a contact hole in the insulating layer to expose a drain of the MOS transistor; A method of manufacturing a plug of a semiconductor memory, the method comprising: forming a plug of polycrystalline silicon on the contact hole and an insulating layer, and planarizing the plug to form a plug positioned in the contact hole, wherein the insulating layer deposition step is performed by a MOS transistor. Depositing a first insulating layer thereon, and preventing void generation to etch a portion of an upper portion of the first insulating layer between the gates of the MOS transistors through a photolithography process; And a second insulating layer deposition step of depositing a second insulating layer on top of the first insulating layer. 제 1항에 있어서, 제 1절연층 및 제 2절연층은 산화막인 것을 특징으로 하는 반도체 메모리의 플러그 제조방법.2. The method of claim 1, wherein the first insulating layer and the second insulating layer are oxide films.
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