KR100557639B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

Info

Publication number
KR100557639B1
KR100557639B1 KR1020040031387A KR20040031387A KR100557639B1 KR 100557639 B1 KR100557639 B1 KR 100557639B1 KR 1020040031387 A KR1020040031387 A KR 1020040031387A KR 20040031387 A KR20040031387 A KR 20040031387A KR 100557639 B1 KR100557639 B1 KR 100557639B1
Authority
KR
South Korea
Prior art keywords
forming
nitride film
film
pad
device isolation
Prior art date
Application number
KR1020040031387A
Other languages
English (en)
Other versions
KR20050106220A (ko
Inventor
은용석
김수호
김형균
이안배
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040031387A priority Critical patent/KR100557639B1/ko
Publication of KR20050106220A publication Critical patent/KR20050106220A/ko
Application granted granted Critical
Publication of KR100557639B1 publication Critical patent/KR100557639B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 챔버형 SLP(Single Low Pressure)-CVD 공정으로 패드 산화막 및 패드 질화막을 인시투(In-Situ)로 진행함으로써 공정 시간을 단축시키며, 반도체 기판의 후면에 질화막이 증착되지 않으므로 상기 질화막의 제거 공정이 불필요하게 되어 공정이 단순화되는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION FILM OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
10 : 반도체 기판 20 : SLP 패드 산화막
30 : SLP 패드 질화막 40 : 감광막 패턴
50 : 트렌치 60 : 측벽 산화막
70 : 라이너 질화막 80 : 라이너 산화막
90 : HDP 산화막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 챔버형(Chamber-type) SLP(Single low pressure)공정으로 패드 산화막 및 패드 질화막을 인시투(In-Situ)로 형성함으로써 공정 시간을 단축시키며, 반도체 기판의 후면에 질화막이 증착되지 않으므로 상기 질화막의 제거 공정이 불필요하게 되어 공정의 단순화가 가능한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하고, 선택 식각하여 트렌치를 형성한다. 다음에는 열산화 공정으로 트렌치 내부에 셀간 누설전류 및 접합 누설전류를 방지하기 위한 측벽 산화막을 형성한 후 트렌치를 포함한 반도체 기판의 전면에 라이너 질화막 및 라이너 산화막을 순차적으로 형성한다. 그 다음에는, 전체구조 상부에 상기 트렌치를 매립하는 HDP 산화막을 형성한다. 여기서, 라이너 산화막은 라이너 질화막과 HDP 산화막 사이에 버블현상이 발생하는 것을 방지하기 위하여 라이너 질화막과 HDP 산화막 사이에 형성하는 것이 일반적인 STI 공정이다. 통상적으로 상기 패드 산화막은 산화공정으로 형성하며, 상기 패드 질화막은 DCS+NH3를 소스가스로 사용하여 LP-CVD(Low pressure-Chemical vapor Deposition) 방법으로 진행한다. 이때, 상기 반도체 기판의 후면에 질화막이 증착되는 문제가 발생되며 후속 공정으로 인산용액을 사용하여 상기 질화막을 습식 제거한다. 여기서, 산화공정으로 상기 패드 산화막을 형성한 후 상기 패드 질화막 형성될 때까지 지연된 시간 동안에 이물질에 의한 오염이 발생하며, 튜브 배치 공정으로 시간소모가 크다는 문제점이 있다.
상기 문제점을 해결하기 위하여, SLP-CVD 방법으로 패드 산화막 및 패드 질화막을 인시투 공정으로 형성함으로써 공정 시간을 1/2 내지 1/3 단축시키며, 상기 패드 산화막 및 질화막 사이가 이물질에 의해 오염되는 것을 방지할 수 있으며, 반도체 기판의 후면에 질화막이 증착되지 않으므로 상기 질화막을 제거하기 위한 습식 제거 공정을 거치지 않아 공정을 단순화시킬 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것을 그 목적으로 한다.
반도체 기판 상부에 챔버형 SLP-CVD 방법을 이용하여 패드 산화막 및 패드 질화막을 인시투(In-Situ) 공정으로 형성하는 단계와,
소자 분리 마스크를 이용한 사진 식각 공정으로 감광막 패턴을 형성하고, 소자 분리용 트렌치를 형성하는 단계와,
상기 트렌치의 표면에 측벽 산화막을 형성하는 단계와,
상기 감광막 패턴을 제거하는 단계와,
상기 트렌치를 포함한 반도체 기판의 전면에 일정두께의 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계와,
전체 표면 상부에 상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계와,
평탄화 공정을 수행하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 SLP-CVD 방법을 사용하여 패드 산화막(20) 및 패드 질화막(30)을 형성한다.
여기서, 패드 산화막(20) 및 패드 질화막(30)의 형성은 인시투(In-situ)공정으로 진행한다.
패드 산화막(20)은 SiH4 + N20, SiH4 + NO, SiH4 + 02 / 03 (단, O2 / 03는 O2와 O3의 혼합가스임.) 또는 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 형성하되, 선택된 소스 가스에서 SiH4와 N2O, NO 또는 O2 / O3 의 유량 비율은 각각 1 : 200 내지 800으로 하며, 550 내지 900℃의 온도에서 30 내지 500Å의 두께로 형성하는 것이 바람직하다.
패드 질화막(30)은 SiH4 + NH3, DCS + NH3 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 형성하되, SLP 패드 질화막(30) 형성시 선택된 소스 가스에서 SiH4 또는 DCS 와 NH3의 유량비율은 1 : 200 내지 800으로 하며, 600 내지 850℃의 온도에서 200 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 소자 분리 마스크(미도시)를 이용한 노광 및 현상 공정으로 소자분리영역을 정의하는 감광막 패턴(40)을 형성하고 감광막 패턴(40)을 마스크로 패드 질화막(30), 패드 산화막(20) 및 소정 깊이의 반도체 기판(10)을 식각하여 소자 분리용 트렌치(50)를 형성한다.
도 1c를 참조하면, 감광막 패턴을 제거한 후에 트렌치(50)의 표면에 측벽 산화막(60)을 형성하고, 트렌치(50)를 포함한 반도체 기판(10)의 전면에 라이너 질화막(70) 및 라이너 산화막(80)을 순차적으로 형성한다.
도 1d를 참조하면, 전체 표면 상부에 트렌치(50)를 매립하는 HDP 산화막(90)을 형성한다.
도 1e를 참조하면, 후속 평탄화 식각 공정을 수행하여 소자 분리막을 형성한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 SLP-CVD 방법으로 패드 산화막 및 패드 질화막을 형성하되, 인시투(In-Situ)공정으로 진행함으로써 공정 시간을 1/2 내지 1/3 단축시키며, 상기 SLP 패드 산화막 및 SLP 패드 질화막 사이가 이물질에 의해 오염되는 것을 방지할 수 있으며, 상기 반도체 기판의 후면에 질화막이 증착되지 않으므로 상기 질화막을 제거하기 위한 습식 제거 공정을 거치지 않아 공정을 단순화시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판 상부에 챔버형 SLP - CVD (Single Low Pressure -Chemical Vapor Deposition) 방법을 이용한 인시투(In-Situ) 공정으로 패드 산화막 및 패드 질화막을 형성하는 단계;
    소자 분리 마스크를 이용한 사진 식각 공정으로 소자 분리용 트렌치를 형성하는 단계;
    상기 트렌치의 표면에 측벽 산화막을 형성하는 단계;
    상기 소자 분리 마스크를 제거하는 단계;
    상기 트렌치를 포함한 반도체 기판의 전면에 일정 두께의 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계;
    전체 표면 상부에 상기 트렌치를 매립하는 HDP 산화막을 형성하는 단계; 및
    평탄화 공정을 수행하여 소자 분리막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서,
    상기 패드 산화막은 30 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1항에 있어서,
    상기 패드 산화막은 SiH4 + N20, SiH4 + NO, SiH4 + 02 / 03 또는 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 3항에 있어서,
    상기 선택된 소스가스에서 SiH4와 N2O, NO 또는 O2 / O3의 유량의 비율은 1 : 200 내지 800인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1항에 있어서,
    상기 패드 산화막을 형성하는 공정은 550 내지 900℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1항에 있어서,
    상기 패드 질화막은 200 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1항에 있어서,
    상기 패드 질화막은 SiH4 + NH3, DCS + NH3 또는 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7항에 있어서,
    상기 선택된 소스 가스에서 SiH4 또는 DCS 와 NH3 의 유량의 비율은 1 : 200 내지 800인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 1항에 있어서,
    상기 패드 질화막을 형성하는 공정은 600 내지 850℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
KR1020040031387A 2004-05-04 2004-05-04 반도체 소자의 소자 분리막 형성 방법 KR100557639B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040031387A KR100557639B1 (ko) 2004-05-04 2004-05-04 반도체 소자의 소자 분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040031387A KR100557639B1 (ko) 2004-05-04 2004-05-04 반도체 소자의 소자 분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20050106220A KR20050106220A (ko) 2005-11-09
KR100557639B1 true KR100557639B1 (ko) 2006-03-10

Family

ID=37283139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040031387A KR100557639B1 (ko) 2004-05-04 2004-05-04 반도체 소자의 소자 분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100557639B1 (ko)

Also Published As

Publication number Publication date
KR20050106220A (ko) 2005-11-09

Similar Documents

Publication Publication Date Title
US8334189B2 (en) Method for forming trenches and trench isolation on a substrate
KR100895943B1 (ko) 반도체 고전압 소자 제조 방법
US20050142804A1 (en) Method for fabricating shallow trench isolation structure of semiconductor device
KR100557639B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100607330B1 (ko) 반도체 소자의 소자 분리막 형성 방법
CN110648959A (zh) 半导体器件及其制造方法
KR100685581B1 (ko) 소자분리막 형성 방법
KR100478496B1 (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR20030056602A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100971432B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100758494B1 (ko) 반도체 장치의 소자 분리 영역 및 그 형성 방법
KR100835420B1 (ko) 반도체장치의 제조방법
KR100849064B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100511917B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100924544B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20050002493A (ko) 반도체 소자의 정렬키 형성방법
KR100242525B1 (ko) 반도체장치의 소자격리방법
KR100455095B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080001340A (ko) 반도체 소자의 소자분리막 형성방법
KR20050003013A (ko) 반도체 소자의 소자분리막 형성방법
KR20090063656A (ko) 소자 분리막 형성 방법
KR20100032039A (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR20050031297A (ko) 질화막을 이용한 필드 산화막 손실 방지 방법
KR20050067486A (ko) 반도체 소자의 트렌치 소자분리 방법
KR20080094449A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee